KR20080074602A - 반도체 웨이퍼 백그라인딩 테이프 및 이를 이용한 반도체 소자 패키징 방법 - Google Patents

반도체 웨이퍼 백그라인딩 테이프 및 이를 이용한 반도체 소자 패키징 방법 Download PDF

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Abstract

본 발명은 다이접착 필름 및 언더필 대용이 가능한 백그라인딩 테이프 및 이를 이용한 반도체 소자 패키징 방법에 관한 것이다.
본 발명에 따른 백그라인딩 테이프는 반도체 소자가 집적되고 솔더 범프 패턴이 형성된 웨이퍼 표면에 부착되고 제1접착력을 가진 제1 백그라인딩 테이프와 상기 제1 백그라인딩 테이프 상에 부착되고 상기 제1접착력보다 낮은 제2접착력을 가진 제2 백그라인딩 테이프를 포함한다.
본 발명에 따르면, 반도체 패키징 공정 중에 사용되는 백그라인딩 테이프를 웨이퍼의 백그라인딩 작업 후 제거하지않고 피접속부재에 다이 칩을 패키징할 때 다이접착 필름 또는 언더필 대용으로 사용하여 기존 반도체 패키징 공정을 개선하는 장점이 있다.
반도체, 웨이퍼, 백그라인딩 테이프, 백그라인딩, 다이, 칩, 패키징

Description

다이접착 필름 및 언더필 대용이 가능한 백그라인딩 테이프 및 이를 이용한 반도체 소자 패키징 방법{Multifunctional backgrinding tape with the function of die adhesive film or underfill and Semiconductor packaging method using the same}
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 후술하는 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니 된다.
도 1은 본 발명의 바람직한 실시예에 따른 다이접착 필름 및 언더필 대용이 가능한 백그라인딩 테이프의 단면을 도시하는 단면도.
도 2는 본 발명의 제1실시예에 따른 반도체 소자 패키징 방법을 설명하는 공정 흐름도.
도 3은 본 발명의 제2실시예에 따른 반도체 소자 패키징 방법을 설명하는 공정 흐름도.
도 4a 내지 도 4d는 본 발명의 제1실시예에 따른 반도체 소자 패키징 과정을 도시하는 공정 단면도들.
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 반도체 소자 패키징 과정을 도시하는 공정 단면도들.
<도면의 주요 참조부호에 대한 설명>
100...백그라인딩 테이프 10...제1 백그라인딩 테이프
20...제2 백그라인딩 테이프
본 발명은 다이접착 필름 및 언더필 대용이 가능한 백그라인딩 테이프 및 이를 이용한 반도체 소자 패키징 방법에 관한 것으로서, 더욱 상세하게는 반도체 소자 패키징 공정에서 백그라인딩 테이프를 웨이퍼의 백그라인딩 작업 후 제거하지않고 피접속부재에 다이 칩을 패키징하는 과정에서 다이접착 필름 또는 언더필 대용으로 사용하는 백그라인딩 테이프 및 이를 이용한 반도체 소자 패키징 방법에 관한 것이다.
일반적으로, 반도체 칩을 만드는 공정에는 소정 두께의 반도체 웨이퍼에 미세 회로 패턴을 형성하는 공정과, 웨이퍼의 배면을 백그라인딩 하는 공정과, 웨이퍼를 일정 소자의 규격에 맞도록 절단하여 다이 칩을 만든 후 각각의 다이 칩을 반도체 소자로 패키징(packaging)하는 공정이 수반된다.
위 공정들 중 웨이퍼의 배면을 연마하는 공정에서는 미세 회로 패턴이 형성된 웨이퍼의 표면에 백그라인딩 테이프를 부착한 후, 백그라인딩 테이프가 있는 쪽을 연마 척에 흡착시키고 웨이퍼의 배면을 연마 다이에 긴밀하게 접촉시킨 후 슬러 리(slurry)를 투입하면서 150㎛∼200㎛의 두께가 될 때까지 웨이퍼를 연마한다. 이러한 연마 과정에서 웨이퍼에 큰 압력 또는 기계적인 충격이 인가되는데, 이때 백그라인딩 테이프가 웨이퍼의 손상을 방지하는 기능을 수행하게 된다.
그런데 종래에는 반도체 웨이퍼의 백그라인딩 공정을 마친 후 웨이퍼의 상부로부터 백그라인딩 테이프를 벗겨내야 하는 번거로움이 있었다. 그리고 백그라인딩 테이프의 제거는, 연마 공정이 완료된 후 웨이퍼의 배면에 다이싱 필름을 부착하고 다이싱 필름을 이용하여 웨이퍼를 쏘잉(sawing) 다이에 안착시킨 상태에서 이루어지는데, 이 과정에서 백그라인딩 테이프가 부착된 반대편의 다이싱 테이프의 접착력이 백그라인딩 테이프의 접착력보다 약할 경우 웨이퍼가 뒤집히는 현상이 발생하는 문제점이 있었다.
한편, 반도체 웨이퍼의 다이싱 공정 시, 반도체 소자가 집적된 웨이퍼 표면에 쏘잉 버(sawing bur), 스크래치(scratch), 크랙(crack) 등의 불량이 유발될 수 있음에도 불구하고 종래에는 아무런 보호 수단의 강구 없이 다이싱 공정을 진행하고 있는 실정이다. 그리고 다이싱 공정을 마친 후에 각각의 다이 칩을 패키징 대상체(예컨대, 리드 프레임)에 실장시키기 위해 다이 칩을 픽업하는 과정에서 얇은 두께의 다이 칩을 들어올릴 때 픽업 핀에 의해 들어올리는 방향으로 다이 칩이 휠 수 있으며, 이때 다이 칩이 과도하게 휘는 경우 다이 칩에 예상치 못한 결점이 유발되어 반도체 소자의 신뢰성을 저하시키는 문제가 발생될 수 있다.
그리고 다이 칩을 픽업한 후 다이 칩을 패키징 대상체에 부착시킬 때 칩 마운트 헤드 부분의 석션 툴에 의해 워페이지(warpage)가 발생할 수 있고, 이로 인하 여 다이 칩이 피 접촉 부재와 접촉되는 부분에 보이드가 트랩 될 수 있는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 창안된 것으로서, 백그라인딩 테이프뿐만 아니라 다이 칩을 패키징하는 과정에서 다이접착 필름 및 언더필 대용으로 사용 가능한 백그라인딩 테이프 및 이를 이용한 반도체 소자 패키징 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 반도체 패키징 공정 중 2개 이상의 다이 칩을 스택 하는 공정에 있어서 언터필 대용으로 사용될 수 있는 백그라인딩 테이프와 이를 이용한 반도체 소자 패키징 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 다이접착 필름 및 언더필 대용이 가능한 백그라인딩 테이프는 반도체 소자가 집적되고 솔더 범프 패턴이 형성된 웨이퍼 표면에 부착되고 제1접착력을 갖는 제1 백그라인딩 테이프; 및 상기 제1 백그라인딩 테이프 상에 부착되고 상기 제1접착력보다 낮은 제2접착력을 갖는 제2 백그라인딩 테이프; 를 포함하고, 상기 웨이퍼의 다이싱 및 패키징 공정에서 다이접착 필름 또는 언더필 대용으로 사용되는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1접착력은 SUS303기준으로 25℃에서 10gf/㎝ 내지 300gf/㎝이고, 상기 제2접착력은 0 내지 10gf/㎝ 이내로 한다.
또한, 상기 제1 및 제2 백그라인딩 테이프는 수분 흡습율이 0 내지 0.5%wt 이내로 한다.
또한, 상기 제1 및 제2 백그라인딩 테이프의 상온 저장 탄성률은 105 내지 1010㎩ 이내로 한다.
바람직하게, 상기 제1 및 제2 백그라인딩 테이프는 투명 또는 반투명 재질로 이루어진다. 예를 들어, 상기 제1 및 제2 백그라인딩 테이프는 에폭시계, 아크릴계, 실리콘계, 고무계, 우레탄계, 엘라스토머계 등 단일 접착제 층으로 구성된 필름을 라미네이션(lamination)하여 2층 구조의 필름을 갖는 백그라인딩 테이프와 제 1 및 2 백그라인딩 테이프 사이에 폴리에스테르, 폴리에틸렌, 폴리에틸렌테레프탈레이트, 비닐, 폴리프로필렌, 폴리스틸렌, 폴리탄산에스테르, 폴리염화비닐, 폴리메틸메타아크릴레이트, 폴리아세탈, 폴리옥시메틸렌, 폴리부틸렌테레프탈레이트, 아크릴로니트릴-부타디엔-스티렌, 에틸렌-비닐알콜 고중합체 등의 지지층을 삽입하여 구성된 다층구조의 형태로 이루어진 필름으로 이루어진 군에서 선택된 어느 하나의 물질로 이루어진다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 백그라인딩 테이프를 이용한 반도체 소자 패키징 방법은, 제1접착력을 가진 제1 백그라인딩 테이프와 상기 제1접착력보다 낮은 제2접착력을 갖는 제2 백그라인딩 테이프를 포함하는 백그라인딩 테이프를 이용한 방법으로서, (a) 반도체 소자가 집적되고 솔더 범프 패턴이 형성된 웨이퍼의 표면에 상기 제1 백그라인딩 테이프를 대면시켜 백그라인딩 테이프를 접착하는 단계; (b) 상기 웨이퍼의 후면을 백그라인딩 후 다이싱 필 름을 접착하는 단계; (c) 백그라인딩 테이프가 부착된 상태로 상기 웨이퍼를 각각의 다이 칩으로 다이싱하는 단계; 및 (d) 상기 다이 칩으로부터 다이싱 필름을 제거한 후 백그라인딩 테이프면을 피접속부재에 대향 시킨 상태에서 솔더 범프(solder bump)를 이용한 플립 칩 공정에 의해 다이 칩과 피접속부재를 전기적으로 결합시키고 백그라인딩 테이프를 이용하여 다이 칩과 피접속부재 사이를 언더필하는 단계; 를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따른 백그라인딩 테이프를 이용한 반도체 소자 패키징 방법은, 제1접착력을 가진 제1 백그라인딩 테이프와 상기 제1접착력보다 낮은 제2접착력을 갖는 제2 백그라인딩 테이프를 포함하는 백그라인딩 테이프를 이용한 방법으로서, (a) 반도체 소자가 집적되고 솔더 범프 패턴이 형성된 웨이퍼의 표면에 상기 제1 백그라인딩 테이프를 대면시켜 백그라인딩 테이프를 접착하는 단계; (b) 상기 웨이퍼의 후면을 백그라인딩 후 다이싱다이 필름을 접착하는 단계; (c) 백그라인딩 테이프가 부착된 상태로 상기 웨이퍼를 각각의 다이 칩으로 다이싱하는 단계; 및 (d) 상기 제1다이 칩에서 다이싱다이 접착필름의 다이싱 필름층을 제거하고 남은 다이 접착필름을 이용하여 피접속부재에 부착시킨 후 상기 백그라인딩 테이프 면에 다시 제2다이 칩을 대향 시킨 상태에서 솔더 범프를 이용한 플립 칩 공정에 의해 상기 제1다이 칩과 제2다이 칩을 전기적으로 결합시키고 백그라인딩 테이프를 이용하여 제1다이 칩과 제2다이 칩 사이를 언더필하는 단계; 를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 1은 본 발명의 바람직한 실시예에 따른 백그라인딩 테이프의 단면을 도시하는 단면도이다.
도 1을 참조하면, 본 발명에 따른 백그라인딩 테이프(100)는 반도체 소자가 집적되고 솔더 범프 패턴(50)이 형성된 웨이퍼(30) 표면에 부착되는 제1 백그라인딩 테이프(10), 및 상기 제1 백그라인딩 테이프(10) 상에 부착된 제2 백그라인딩 테이프(20)를 포함한다. 상기 백그라인딩 테이프(100)의 양면에 부착된 보호필름(11)은 백그라인딩 테이프(11)를 보호하는 작용을 한다.
상기 보호필름(11)은 백그라인딩 테이프(100)의 접착 면을 이물질 등으로부터 보호하는 것으로서, 바람직하게 폴리에틸렌 또는 폴리에틸렌 테레프탈레이트(PET) 등을 사용할 수 있다. 하지만, 본 발명이 이에 한하는 것은 아니다.
상기 백그라인딩 테이프(100)의 제1 백그라인딩 테이프(10)는, 반도체 소자가 집적된 웨이퍼 표면에 제1접착력으로 부착되고, 웨이퍼(30) 절단 편인 다이와의 높은 접착력이 요구되는 물질층이다. 그리고 상기 제2 백그라인딩 테이프(20)는 제1 백그라인딩 테이프 상에 제1접착력보다 낮은 제2접착력으로 부착되고 백그라인딩 공정 시 웨이퍼를 고정시켜 주는 연마 척에 부착되는 물질층이다.
이러한 점을 감안하여, 상기 제1접착력은 SUS303기준으로 25℃에서 10gf/㎝ 내지 300gf/㎝이고, 상기 제2접착력은 0 내지 10gf/㎝이면 바람직하다.
또한, 반도체 소자 패키징 공정 중, 웨이퍼(30)를 쏘잉하는 다이싱 공정 에서는 웨이퍼(30)에 많은 열이 발생하고 이를 냉각하기 위해서 냉각수가 사용된다. 따라서 백그라인딩 테이프(100)는 내습성이 있어 수분의 함습률이 낮아야한다. 이러한 점을 감안하여, 백그라인딩 테이프(100)의 수분 흡습율은 0 내지 0.5%wt인 것이 바람직하다.
한편, 반도체 소자 패키징 공정 중, 다이 칩의 픽업 공정 시에는 얇은 두께의 칩을 들어올릴 때 픽업 핀이 들어올리는 방향으로 워페이지가 발생할 수 있고, 다이를 리드 프레임에 접착시킬 때 칩 마운트 헤드 부분의 석션 툴에 의해 워페이지가 발생할 수 있다. 이러한 문제를 방지하기 위해서 백그라인딩 테이프(100)는 상온 저장 탄성률이 105 내지 1010㎩인 것이 바람직하다.
상기 백그라인딩 테이프(100)를 구성하는 조성물은 에폭시계 수지, 유기필러, 경화제, 및 무기필러를 포함할 수 있다. 하지만, 본 발명이 이에 한하는 것은 아니다.
바람직하게, 상기 에폭시계 수지는 고상 에폭시 수지와 액상 에폭시 수지를 혼합하여 사용할 수 있으며, 비스페놀A, 비스페놀F, 페녹시 수지 또는 크레졸노볼락 수지 등을 사용할 수 있다. 이러한 에폭시 수지는 높은 접착강도를 얻을 수 있고 반응수축률이 매우 작으며 휘발 물질이 발생하지 않는다. 또한, 기계적 성질, 전기 절연성, 내수성 및 내열성이 우수하다.
상기 유기필러는 폴리이미드, 폴리아미드이미드, 폴리에스터이미드, 나일론 또는 실리콘 수지 등을 사용할 수 있다. 상기 무기필러는 실리카, 알루미늄 나이트라이드 또는 알루미나 등을 사용할 수 있다. 상기 경화제는 아민계, 무수물계 및 아미드계 등을 사용할 수 있으며, 잠재성 경화제 또는 용융점이 높은 경화제를 사용할 수도 있다.
또한, 백그라인딩 테이프(100)를 구성하는 조성물은 아미노계 화합물, 실란계 화합물, 아크릴계 화합물, 금속 유기염, 규소 산화물 및 티탄으로 이루어진 군에서 선택된 어느 하나 이상의 개질재를 포함하는 것이 바람직하다. 이러한 개질제의 첨가로 백그라인딩 테이프(100)의 표면장력, 점착력, 및 접착력이 최적의 조건으로 조절될 수 있다.
본 발명에 따른 백그라인딩 테이프(100)는 백그라인딩 공정 이후에 제거되지 않고 사용된다. 따라서 다이싱 공정 시에 반도체 소자가 집적되고 솔더 범프 패턴(50)이 형성된 웨이퍼 표면이 보일 수 있도록 투명 또는 반투명 재질로 이루어지는 것이 바람직하다.
예를 들어, 상기 백그라인딩 테이프(100)는 에폭시계, 아크릴계, 실리콘계, 고무계, 우레탄계, 엘라스토머계 등 단일 접착제 층으로 구성된 필름을 라미네이 션(lamination)하여 2층 구조의 필름을 갖는 백그라인딩 테이프와 제 1 및 2 백그라인딩 테이프 사이에 폴리에스테르, 폴리에틸렌, 폴리에틸렌테레프탈레이트, 비닐, 폴리프로필렌, 폴리스틸렌, 폴리탄산에스테르, 폴리염화비닐, 폴리메틸메타아크릴레이트, 폴리아세탈, 폴리옥시메틸렌, 폴리부틸렌테레프탈레이트, 아크릴로니트릴-부타디엔-스티렌, 에틸렌-비닐알콜 공중합체 등의 지지층을 삽입하여 구성된 다층구조의 형태로 이루어진 필름이 사용될 수 있다. 하지만 본 발명이 이에 한하는 것은 아니다.
이하 상술한 백그라인딩 테이프를 이용한 반도체 소자 패키징 방법을 설명한다.
도 2는 본 발명의 제1실시예에 따른 반도체 소자 패키징 방법을 설명하는 공정 흐름도이며, 도 4a 내지 도 4d는 본 발명의 제1실시예에 따른 반도체 소자 패키징 과정을 도시하는 공정 단면도들이다.
도 2, 및 도 4a 내지 도 4d를 참조하면, 본 발명의 제1실시예에 따른 반도체 소자 패키징 방법은 먼저, 도 4a에 도시된 바와 같이 백그라인딩 테이프(100)에서 보호필름(11)을 제거하고 반도체 소자가 집적되고 솔더 범프 패턴(50)이 형성된 웨이퍼(30) 표면에 제1 백그라인드 테이프(10)를 대면시켜 접착한다(S100).
이어서, 상기 웨이퍼(30)가 부착된 제1 백그라인딩 테이프(10) 상에 부착된 제2 백그라인딩 테이프(20) 면을 웨이퍼(30)를 고정시켜 주는 백그라인딩 연마 척에 부착하여 백그라인딩을 실시한다(S200).
그런 다음, 도 4b에 도시된 바와 같이 백그라인딩 테이프(100) 면이 부착된 웨이퍼(30)의 배면에 다이싱 필름(40)을 접착한다(S300).
그러고 나서 도 4c에 도시된 바와 같이 상기 웨이퍼(30)의 배면에 부착된 다이싱 필름(40) 면을 다이싱 테이블에 부착하여 고정한 후 상기 웨이퍼(30)를 다이싱 쏘우(70)에 의해서 각각의 다이 칩(110)으로 절단한다(S400).
그런 후, 상기 다이 칩(110)을 픽업하여 다이 칩(110)으로부터 다이싱 필름(40)을 제거한다. 그런 다음 도 4d에 도시된 바와 같이 다이 칩(110)을 뒤집어 제1 백그라인딩 테이프(10)를 피접속부재(60)에 대향 시킨 상태에서 솔더 범프(55)를 이용한 플립 칩 공정에 의해 다이 칩(110)과 피접속부재(60)를 플립 칩 본딩한다(S500).
여기서, 상기 피접속부재(60)는 PCB, 리드 프레임, 및 다이 칩 중 어느 하나인 것으로 다이 칩과 전기적으로 결합시킬 수 있는 부재들이다.
상술한 바와 같이, 본 발명에 따른 백그라인딩 테이프(100)는 백그라인딩 테이프로서의 본래 기능뿐만 아니라 다이 칩(110)과 피접속부재(60)의 접속을 돕는 다이접착 필름의 기능은 물론이고, 플립 칩 공정에서 다이 칩(110)과 피접속부재(60) 사이에서 언더필의 역할을 동시에 수행한다.
도 3은 본 발명의 제2실시예에 따른 반도체 소자 패키징 방법을 설명하는 공정 흐름도이며, 도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 반도체 소자 패키징 과정을 도시하는 공정 단면도들이다.
도 3, 및 도 5a 내지 도 5e를 참조하면, 본 발명의 제2실시예에 따른 반도체 소자 패키징 방법은 먼저, 도 5a에 도시된 바와 같이 백그라인딩 테이프(100)에서 보호필름(11)을 제거하고 반도체 소자가 집적되고 솔더 범프 패턴(50)이 형성된 웨이퍼(30) 표면에 제1 백그라인드 테이프(10)를 대면시켜 접착한다(S110).
이어서, 상기 웨이퍼(30)가 부착된 제1 백그라인딩 테이프(10) 상에 부착된 제2 백그라인딩 테이프(20) 면을 웨이퍼(30)를 고정시켜 주는 백그라인딩 연마 척에 부착하여 백그라인딩을 실시한다(S210).
그런 다음, 도 5b에 도시된 바와 같이 백그라인딩 공정을 마친 웨이퍼(30)의 배면에 다이싱다이 접착필름(45)을 접착한다(S310).
여기서, 다이싱다이 접착필름(45)은 다이접착 필름과 다이싱 필름이 결합된 필름으로써, 웨이퍼(30) 배면에 접착할 때 웨이퍼(30)와 다이접착 필름 사이에는 높은 접착력을 유지하고 다이접착 필름과 다이싱 필름 사이의 박리력은 약하게 함으로써, 다이싱 공정 시 다이 플라잉과 테이프버(tape burr) 현상을 방지하고, 다이싱 공정이 끝난 후, 다이 칩 픽업 공정 시 다이 픽업 불량을 방지하며, 다이와 피접속부재의 접착 시 다이와 피접속부재 사이의 접착력을 충분히 유지할 수 있도록 도와주는 기능을 수행하는 반도체 웨이퍼 제조용 접착 필름이다.
그러고 나서, 도 5c에 도시된 바와 같이 상기 웨이퍼(30)의 배면에 부착된 다이싱다이 접착필름(45)을 다이싱 척에 부착한 후 상기 웨이퍼(30)를 다이싱 쏘우(70)에 의해서 각각의 제1다이 칩(120)으로 절단한다(S410).
그런 후, 상기 제1다이 칩(120)을 픽업하여 도 5d에 도시된 바와 같이 다이싱 필름부가 제거된 다이싱다이 접착필름(45')을 이용하여 제1다이 칩(120)을 피접속부재(60)에 부착한다(S510).
그런 다음, 제1다이 칩(120) 상면의 백그라인딩 테이프(100) 면에 제2다이 칩(130)을 대향 시킨 상태에서 솔더 범프(55)를 이용한 플립 칩 공정에 의해 제1다이 칩(120)과 제2다이 칩(130)을 플립 칩 본딩을 한다(S520).
상술한 본 발명의 제2실시예에 따른 반도체 소자 패키징 방법에서는 백그라인딩 테이프가 백그라인딩 테이프로서의 본래 기능과 함께 서로 다른 2개의 다이 칩이 전기적으로 접속되는 과정에서 언더필 기능을 동시에 수행한다는 것을 알 수 있다.
이상에서 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명의 일 측면에 따르면 반도체 소자 패키징 방법에 있어서 백그라인딩 공정에 사용된 백그라인딩 테이프를 제거하지 않고 다이싱 공정 시에 웨이퍼를 보호하는 수단으로 활용함으로써, 웨이퍼 표면상에 쏘잉 버, 스크래치, 크랙 등이 발생되는 것을 방지할 수 있다.
본 발명의 다른 측면에 따르면, 백그라인딩 공정 후 백그라인딩 테이프를 제거해야 하는 번거로움을 없앨 수 있다.
본 발명의 또 다른 측면에 따르면, 다이 칩에 대한 픽업 공정 시 또는 픽업 공정 후 다이 칩을 피접속부재에 부착시키는 과정에서 다이 칩에 워페이지가 생기 는 것을 방지할 수 있다.
본 발명의 또 다른 측면에 따르면, 백그라인딩 테이프를 다이접착 필름 또는 언더필 대용으로 사용함으로써 반도체 소자 패키징 비용을 절감할 수 있다.

Claims (14)

  1. 반도체 소자가 집적되고 솔더 범프 패턴이 형성된 웨이퍼 표면에 부착되고 제1접착력을 갖는 제1 백그라인딩 테이프; 및
    상기 제1 백그라인딩 테이프 상에 부착되고 상기 제1접착력보다 낮은 제2접착력을 갖는 제2 백그라인딩 테이프; 을 포함하고,
    상기 웨이퍼의 다이싱 및 패키징 공정에서 다이접착 필름 또는 언더필 대용으로 사용되는 것을 특징으로 하는 반도체 웨이퍼 백그라인딩 테이프.
  2. 제1항에 있어서,
    상기 제1접착력은 SUS303기준으로 25℃에서 10gf/㎝ 내지 300gf/㎝이고, 상기 제2접착력은 0 내지 10gf/㎝인 것을 특징으로 하는 반도체 웨이퍼 백그라인딩 테이프.
  3. 제1항에 있어서,
    상기 제1 및 제2 백그라인딩 테이프는 수분 흡습율이 0 내지 0.5%wt인 것을 특징으로 하는 반도체 웨이퍼 백그라인딩 테이프.
  4. 제1항에 있어서,
    상기 제1 및 제2 백그라인딩 테이프의 상온 저장 탄성률은 105 내지 1010㎩인 것을 특징으로 하는 반도체 웨이퍼 백그라인딩 테이프.
  5. 제1항에 있어서,
    상기 제1 및 제2 백그라인딩 테이프는 투명 또는 반투명 재질로 이루어진 것을 특징으로 하는 반도체 웨이퍼 백그라인딩 테이프.
  6. 제5항에 있어서,
    상기 제1 및 제2 백그라인딩 테이프는 에폭시계, 아크릴계, 실리콘계, 고무계, 우레탄계, 엘라스토머계 등 단일 접착제 층으로 구성된 필름을 라미네이션(lamination)하여 2층 구조의 필름을 갖는 백그라인딩 테이프와 제 1 및 2 백그라인딩 테이프 사이에 폴리에스테르, 폴리에틸렌, 폴리에틸렌테레프탈레이트, 비닐, 폴리프로필렌, 폴리스틸렌, 폴리탄산에스테르, 폴리염화비닐, 폴리메틸메타아크릴레이트, 폴리아세탈, 폴리옥시메틸렌, 폴리부틸렌테레프탈레이트, 아크릴로니트릴-부타디엔-스티렌, 에틸렌-비닐알콜 공중합체 등의 지지층을 삽입하여 구성된 다층구조의 형태로 이루어진 필름으로 이루어진 군에서 선택된 어느 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 웨이퍼 백그라인딩 테이프.
  7. 제1접착력을 가진 제1 백그라인딩 테이프와 상기 제1접착력보다 낮은 제2접 착력을 갖는 제2 백그라인딩 테이프를 포함하는 백그라인딩 테이프를 이용한 반도체 소자 패키징 방법에 있어서,
    (a) 반도체 소자가 집적되고 솔더 범프 패턴이 형성된 웨이퍼의 표면에 상기 제1 백그라인딩 테이프를 대면시켜 백그라인딩 테이프를 접착하는 단계;
    (b) 상기 웨이퍼의 후면을 백그라인딩 후 다이싱 필름을 접착하는 단계;
    (c) 백그라인딩 테이프가 부착된 상태로 상기 웨이퍼를 각각의 다이 칩으로 절단하는 단계; 및
    (d) 상기 다이 칩으로부터 다이싱 필름을 제거한 후 백그라인딩 테이프 면을 피접속부재에 대향 시킨 상태에서 솔더 범프를 이용한 플립 칩 공정에 의해 다이 칩과 피접속부재를 전기적으로 결합시키고 백그라인딩 테이프를 이용하여 다이 칩과 피접속부재 사이를 언더필하는 단계; 를 포함하는 것을 특징으로 하는 백그라인딩 테이프를 이용한 반도체 소자 패키징 방법.
  8. 제1접착력을 가진 제1 백그라인딩 테이프와 상기 제1접착력보다 낮은 제2접착력을 갖는 제2 백그라인딩 테이프를 포함하는 백그라인딩 테이프를 이용한 반도체 소자 패키징 방법에 있어서,
    (a) 반도체 소자가 집적되고 솔더 범프 패턴이 형성된 웨이퍼의 표면에 상기 제1 백그라인딩 테이프를 대면시켜 백그라인딩 테이프를 접착하는 단계;
    (b) 상기 웨이퍼의 후면을 백그라인딩 후 다이싱다이 접착필름을 접착하는 단계;
    (c) 백그라인딩 테이프가 부착된 상태로 상기 웨이퍼를 각각의 제1다이 칩으로 절단하는 단계; 및
    (d) 상기 제1다이 칩에서 다이싱다이 접착필름의 다이싱 필름층을 제거하고 남은 다이 접착필름을 이용하여 피접속부재에 부착시킨 후 상기 백그라인딩 테이프 면에 다시 제2다이 칩을 대향 시킨 상태에서 솔더 범프를 이용한 플립 칩 공정에 의해 상기 제1다이 칩과 제2다이 칩을 전기적으로 결합시키고 백그라인딩 테이프를 이용하여 제1다이 칩과 제2다이 칩 사이를 언더필하는 단계; 를 포함하는 것을 특징으로 하는 백그라인딩 테이프를 이용한 반도체 소자 패키징 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 피접속부재는 PCB, 리드 프레임, 및 다이 칩을 포함하는 것을 특징으로 하는 백그라인딩 테이프를 이용한 반도체 소자 패키징 방법.
  10. 제7항 또는 제8항에 있어서,
    상기 제1접착력은 SUS303기준으로 25℃에서 10gf/㎝ 내지 300gf/㎝이고, 상기 제2접착력은 0 내지 10gf/㎝인 것을 특징으로 하는 백그라인딩 테이프를 이용한 반도체 소자 패키징 방법.
  11. 제7항 또는 제8항에 있어서,
    상기 제1 및 제2 백그라인딩 테이프는 수분 흡습율이 0 내지 0.5%wt인 것을 특징으로 하는 백그라인딩 테이프를 이용한 반도체 소자 패키징 방법.
  12. 제7항 또는 제8항에 있어서,
    상기 제1 및 제2 백그라인딩 테이프의 상온 저장 탄성률은 105 내지 1010㎩인 것을 특징으로 하는 백그라인딩 테이프를 이용한 반도체 소자 패키징 방법.
  13. 제7항 또는 제8항에 있어서,
    상기 제1 및 제2 백그라인딩 테이프는 투명 또는 반투명 재질로 이루어진 것을 특징으로 하는 백그라인딩 테이프를 이용한 반도체 소자 패키징 방법.
  14. 제7항 또는 제8항에 있어서,
    상기 제1 및 제2 백그라인딩 테이프는 에폭시계, 아크릴계, 실리콘계, 고무계, 우레탄계, 엘라스토머계 등 단일 접착제 층으로 구성된 필름을 라미네이션(lamination)하여 2층 구조의 필름을 갖는 백그라인딩 테이프와 제 1 및 2 백그라인딩 테이프 사이에 폴리에스테르, 폴리에틸렌, 폴리에틸렌테레프탈레이트, 비닐, 폴리프로필렌, 폴리스틸렌, 폴리탄산에스테르, 폴리염화비닐, 폴리메틸메타아크릴레이트, 폴리아세탈, 폴리옥시메틸렌, 폴리부틸렌테레프탈레이트, 아크릴로니트릴-부타디엔-스티렌, 에틸렌-비닐알콜 공중합체 등의 지지층을 삽입하여 구성된 다층구조의 형태로 이루어진 필름으로 이루어진 군에서 선택된 어느 하나의 물질로 이루어지는 것을 특징으로 하는 백그라인딩 테이프를 이용한 반도체 소자 패키징 방법.
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