KR20080073193A

KR20080073193A - Multilayer chip capacitor

Info

Publication number: KR20080073193A
Application number: KR1020070084183A
Authority: KR
Inventors: 이병화; 위성권; 정해석; 박동석; 박상수; 박민철
Original assignee: 삼성전기주식회사
Priority date: 2007-02-05
Filing date: 2007-08-21
Publication date: 2008-08-08
Also published as: JP5229513B2; CN102082025B; CN101241800A; CN101241800B; KR100920614B1; JP2011097091A; CN102082025A

Abstract

A multilayer chip capacitor is provided to suppress a voltage variation of a power circuit and to remove high frequency noise when applied to a decoupling circuit and an EMI(Electromagnetic Interference) filter by reducing ESL(Equivalent Series Inductance). A capacitor main body(31) is formed by stacking a plurality of dielectric layers and has first and second side surfaces(C,D) opposite to each other, an upper surface(A), and a lower surface(B). A plurality of first and second internal electrodes(32,33) are alternately arranged inside the capacitor main body while interposing the dielectric layers. A first external electrode(34a) of first polarity is formed on the first side surface to be partially extended to the lower surface while surrounding a lower edge of the first side surface. A second external electrode(34b) of the first polarity is formed on the second side surface to be partially extended to the lower surface while surrounding a lower edge of the second side surface. A third external electrode(35) of second polarity is formed on the lower surface between the first and second external electrodes. The first and second internal electrodes are arranged vertically to the lower surface of the capacitor main body. Each of the first internal electrodes has a first lead(32a) drawn to the first side surface and the lower surface and a second lead(32b) drawn to the second side surface and the lower surface. Each of the second internal electrodes has a third lead drawn to the lower surface between the first and second leads. The first to third leads are in contact with the first to third external electrodes respectively over the entire length of edges of the leads exposed to an outer surface of the capacitor main body.

Description

Multilayer Chip Capacitors {MULTILAYER CHIP CAPACITOR}

본 발명은 적층형 칩 커패시터에 관한 것으로, 특히 감소된 등가직렬 인덕턴스(ESL; Equivalent Series Inductance)를 갖는 적층형 칩 커패시터에 관한 것이다. TECHNICAL FIELD The present invention relates to stacked chip capacitors, and more particularly, to stacked chip capacitors having reduced equivalent series inductance (ESL).

적층형 칩 커패시터는 LSI의 전원 회로 등 고주파 회로 내에 배치되는 디커플링 커패시터로 유용하게 사용되고 있다. 전원 회로를 안정화시키기 위해서, 적층형 칩 커패시터는 보다 낮은 ESL 값을 가져야한다. 이러한 요구는 전자장치의 고주파, 고전류화의 경향에 따라 더욱 증가되고 있다. 전원 회로의 안정성은 적층형 칩 커패시터의 ESL에 의존하며, 특히 낮은 ESL에서 안정성이 높다.Stacked chip capacitors are useful as decoupling capacitors disposed in high frequency circuits such as power supply circuits of LSIs. In order to stabilize the power supply circuit, stacked chip capacitors must have a lower ESL value. These demands are increasing according to the tendency of high frequency and high current of electronic devices. The stability of the power supply circuit depends on the ESL of the stacked chip capacitors, especially at low ESL.

또한, 적층형 커패시터는 디커플링 외에 EMI 필터로서 사용되기도 하는데, 이 경우에도 보다 우수한 고주파 노이즈 제거 및 감쇄 특성을 나타내기 위해서는 ESL이 낮은 것이 바람직하다.In addition, the multilayer capacitor may be used as an EMI filter in addition to decoupling, and in this case, a low ESL is preferable in order to exhibit better high frequency noise removal and attenuation characteristics.

ESL의 감소를 위해, 미국특허 제5,880,925호는, 서로 다른 극성을 갖는 제1 내부 전극과 제2 내부 전극의 리드를 서로 인접하여 깍지낀 배열(interdigitated arrangement)로 배치시키는 방안을 제안하고 있다. 도 1(a)는 적층형 칩 커패시터의 외형을 나타내는 시시도이며, 도 1(b)는 적층형 칩 커패시터를 AA' 라인을 따라 자른 단면도이다. 도 2는 상기 도 1의 적층형 칩 커패시터의 내부 전극 구조를 나타내는 분해 사시도이다.To reduce the ESL, U. S. Patent No. 5,880, 925 proposes a method of arranging the leads of the first inner electrode and the second inner electrode having different polarities in an interdigitated arrangement adjacent to each other. FIG. 1A is a view illustrating an appearance of a stacked chip capacitor, and FIG. 1B is a cross-sectional view taken along the AA ′ line of the stacked chip capacitor. FIG. 2 is an exploded perspective view illustrating an internal electrode structure of the stacked chip capacitor of FIG. 1.

도 1 및 도 2를 참조하면, 유전체층(11a, 11b) 상에는 서로 다른 극성을 갖는 제1 내부 전극(14)과 제2 내부 전극(15)이 형성되어 있다. 각각의 내부 전극은 리드(16, 17)를 통해 외부 전극(12,13)에 연결된다. 제1 내부 전극(14)의 리드(16)는 제2 내부 전극(15)의 리드(17)와 인접하여 깍지낀 배열로 배치되어 있다. 인접한 리드에 공급되는 전압의 극성이 다르기 때문에, 외부 전극으로부터 흐르는 고주파 전류에 의해 발생된 자속이 인접한 리드 사이에서 상쇄되고 이에 따라 ESL이 감소된다. 1 and 2, the first internal electrode 14 and the second internal electrode 15 having different polarities are formed on the dielectric layers 11a and 11b. Each inner electrode is connected to the outer electrodes 12, 13 via leads 16, 17. The leads 16 of the first internal electrodes 14 are arranged in an interdigitated arrangement adjacent to the leads 17 of the second internal electrodes 15. Since the polarities of the voltages supplied to the adjacent leads are different, the magnetic flux generated by the high frequency current flowing from the external electrode cancels out between the adjacent leads, thereby reducing the ESL.

그러나, 디커플링 커패시터에서 보다 더 안정된 전원회로를 구현하고, EMI 필터에서 고주파 노이즈를 효과적으로 제거하기 위해서는 커패시터의 ESL을 더 감소시키는 것이 필요하다. However, it is necessary to further reduce the ESL of the capacitor in order to implement a more stable power circuit than the decoupling capacitor and to effectively remove the high frequency noise from the EMI filter.

상기한 문제점을 해결하기 위해서, 본 발명은 보다 더 저감된 ESL을 갖는 적층형 커패시터를 제공한다.In order to solve the above problem, the present invention provides a multilayer capacitor having even more reduced ESL.

본 발명의 제1 양태에 따른 적층형 칩 커패시터는, 복수의 유전체층의 적층에 의해 형성되며, 서로 대향하는 제1 측면 및 제2 측면과 상면 및 하면을 갖는 커패시터 본체와; 상기 커패시터 본체 내에서, 각각 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되는 복수의 제1 및 제2 내부 전극과; 상기 제1 측면에 형성되고 제1 측면의 하부 엣지를 감싸서 하면으로 일부 연장된 제1 극성의 제1 외부 전극과; 상기 제2 측면에 형성되고 제1 측면의 하부 엣지를 감싸서 하면으로 일부 연장된 제1 극성의 제2 외부 전극과; 상기 제1 및 제2 외부 전극 사이에서 상기 하면에 형성된 제2 극성의 제3 외부 전극을 포함한다. A stacked chip capacitor according to a first aspect of the present invention includes: a capacitor body formed by stacking a plurality of dielectric layers, the capacitor body having upper and lower surfaces and first and second side surfaces opposed to each other; A plurality of first and second internal electrodes alternately disposed in the capacitor body so as to face each other with a dielectric layer interposed therebetween; A first external electrode having a first polarity formed on the first side and partially extending to a lower surface of the lower edge of the first side; A second external electrode having a first polarity formed on the second side and partially extending to a lower surface of the lower edge of the first side; And a third external electrode having a second polarity formed on the bottom surface between the first and second external electrodes.

상기 제1 및 제2 내부 전극은 커패시터 본체의 하면에 수직으로 배치된다. 상기 각각의 제1 내부 전극은 상기 제1 측면 및 하면으로 인출된 제1 리드와 상기 제2 측면 및 하면으로 인출된 제2 리드를 구비하고, 상기 각각의 제2 내부 전극은 상기 제1 및 2 리드 사이에서 하면으로 인출된 제3 리드를 구비한다. 상기 제1 내지 제3 리드는 상기 커패시터 본체의 외면으로 노출된 각 리드의 엣지 전체 길이에 걸쳐서 상기 제1 내지 제3 외부 전극과 각각 접촉하여 연결된다. The first and second internal electrodes are disposed perpendicular to the bottom surface of the capacitor body. Each of the first internal electrodes includes a first lead drawn out to the first side and bottom surfaces and a second lead drawn out to the second side and bottom surfaces, and each of the second internal electrodes includes the first and second leads. And a third lead drawn out to the lower surface between the leads. The first to third leads are respectively in contact with the first to third external electrodes over the entire length of the edge of each lead exposed to the outer surface of the capacitor body.

본 발명의 실시형태에 따르면, 상기 제1 외부전극은 커패시터 본체의 제1 측면의 상하부 모서리를 감싸서 커패시터 본체의 상면 및 하면으로 일부 연장될 수 있다. 또한 상기 제2 외부 전극은 커패시터 본체의 제2 측면의 상하부 모서리를 감싸서 커패시터 본체의 상면 및 하면으로 일부 연장될 수 있다. According to an embodiment of the present invention, the first external electrode may partially extend to the upper and lower surfaces of the capacitor body by surrounding upper and lower edges of the first side surface of the capacitor body. In addition, the second external electrode may partially extend to the upper and lower surfaces of the capacitor body by surrounding upper and lower edges of the second side surface of the capacitor body.

본 발명의 실시형태에 따르면, 상기 제1 리드 중 커패시터 본체의 하면으로 인출된 부분의 폭은, 상기 제2 리드 중 커패시터 본체의 하면으로 인출된 부분의 폭과 동일할 수 있다. 이 경우 상기 제3 리드의 폭은, 상기 제1 리드중 하면으로 인출된 부분의 폭보다 큰 것이 바람직하다. According to the exemplary embodiment of the present invention, the width of the portion of the first lead drawn out to the bottom surface of the capacitor body may be the same as the width of the portion of the second lead drawn out to the bottom surface of the capacitor body. In this case, the width of the third lead is preferably larger than the width of the portion of the first lead drawn out to the lower surface.

본 발명의 실시형태에 따르면, 적층 방향에 따르는 상기 커패시터 본체의 길이는, 상기 제1 측면과 제2 측면 간의 거리보다 더 짧을 수 있다. 이 경우, 상기 제1 리드 중 상기 하면으로 인출된 부분의 폭은 상기 제2 리드 중 상기 하면으로 인출된 부분의 폭과 동일할 수 있다. 특히 ESL의 현저한 감소 측면에서, 상기 하면으로 인출된 제1 리드 부분의 폭에 대한 상기 제3 리드의 폭의 비는 1.38 이상인 것이 바람직하다. According to an embodiment of the present invention, the length of the capacitor body along the stacking direction may be shorter than the distance between the first side and the second side. In this case, the width of the portion of the first lead drawn out to the bottom surface may be the same as the width of the portion of the second lead drawn out to the bottom surface. In particular, in view of the significant reduction in ESL, the ratio of the width of the third lead to the width of the first lead portion drawn out to the lower surface is preferably 1.38 or more.

본 발명의 다른 실시형태에 따르면, 상기 적층 방향에 따르는 상기 커패시터 본체의 길이는, 상기 제1 측면과 제2 측면 간의 거리보다 더 길 수 있다. 이 경우, 상기 하면으로 인출된 상기 제1 리드 부분의 폭은, 상기 하면으로 인출된 제2 리드 부분의 폭과 동일할 수 있다. 특히, ESL의 감소 측면에서, 상기 커패시터 본체의 하면으로 인출된 상기 제1 리드 부분의 폭에 대한 제3 리드의 폭의 비는 2 이상인 것이 바람직하다. According to another embodiment of the present invention, the length of the capacitor body along the stacking direction may be longer than the distance between the first side and the second side. In this case, the width of the first lead portion drawn out to the bottom surface may be the same as the width of the second lead portion drawn out to the bottom surface. In particular, in terms of reducing the ESL, the ratio of the width of the third lead to the width of the first lead portion drawn out to the lower surface of the capacitor body is preferably two or more.

본 발명의 실시형태에 따르면, 적층형 칩 커패시터는, 상기 제1 내지 제3 외부전극 이외에도, 상기 제1 외부전극과 제2 외부전극 사이에서 상기 커패시터 본체의 상면에 형성된 제2 극성의 제4 외부전극을 더 포함할 수 있다. 이 경우, 상기 제2 내부 전극은, 상기 제1 및 2 리드 사이에서 상면으로 인출되어 상기 제4 외부 전극에 연결된 제4 리드를 더 구비할 수 있다. 또한 상기 제1 리드는 제1 측면, 하면 및 상면으로 인출되고, 상기 제2 리드는 제2 측면, 하면 및 상면으로 인출될 수 있다. 상기 제1 외부 전극은 상기 제1 측면의 상하부 모서리를 감싸서 상면 및 하면으로 일부 연장되고, 상기 제2 외부 전극은 상기 제2 측면의 상하부 모서리를 감싸서 상면 및 하면으로 일부 연장될 수 있다. 상기 제4 리드는, 상기 하면으로 노출된 제4 리드의 엣지 전체 길이에 걸쳐서 상기 제4 외부 전극과 접촉하여 연결될 수 있다. 상기 적층형 칩 커패시터는 내부 및 외부 전체 구조에 있어서 상하 대칭일 수 있다. According to an embodiment of the present invention, the multilayer chip capacitor may further include a fourth external electrode having a second polarity formed on the upper surface of the capacitor body between the first external electrode and the second external electrode, in addition to the first to third external electrodes. It may further include. In this case, the second internal electrode may further include a fourth lead drawn out to an upper surface between the first and second leads and connected to the fourth external electrode. In addition, the first lead may be drawn out to the first side surface, the lower surface and the upper surface, and the second lead may be drawn out to the second side surface, the lower surface and the upper surface. The first external electrode may partially extend to the upper and lower surfaces of the upper and lower edges of the first side surface, and the second external electrode may partially extend to the upper and lower surfaces of the upper and lower edges of the second side surface. The fourth lead may be connected to contact with the fourth external electrode over the entire length of the edge of the fourth lead exposed to the bottom surface. The multilayer chip capacitor may be vertically symmetrical in its internal and external structure.

본 발명의 제2 양태에 따른 적층형 칩 커패시터는, The stacked chip capacitor according to the second aspect of the present invention,

복수의 유전체층의 적층에 의해 형성되고, 기판이 실장되는 하면을 갖는 커패시터 본체와; A capacitor body formed by laminating a plurality of dielectric layers and having a bottom surface on which a substrate is mounted;

상기 커패시터 본체 내에서 유전체층을 사이에 두고 상기 하면에 수직으로 배치된 복수의 내부 전극과; A plurality of internal electrodes disposed perpendicular to the bottom surface with a dielectric layer interposed therebetween in the capacitor body;

상기 커패시터 본체의 대향하는 양 측면에 각각 형성되어 상기 하면으로 일부 연장된 제1 극성의 제1 및 제2 외부 전극과; First and second external electrodes having first polarities, respectively formed on opposite sides of the capacitor body and partially extending to the bottom surface;

상기 제1 및 제2 외부 전극 사이에서 상기 하면에 형성된 제2 극성의 제3 전극;을 포함하며, And a third electrode having a second polarity formed on the lower surface between the first and second external electrodes.

상기 제3 외부 전극의 폭은 상기 하면으로 연장된 제1 외부 전극 부분의 폭 및 상기 하면으로 연장된 제2 외부 전극 부분의 폭보다 크다. The width of the third external electrode is greater than the width of the first external electrode portion extending to the bottom surface and the width of the second external electrode portion extending to the bottom surface.

상기 제2 양태의 일 실시형태에 따르면, 상기 제1 및 제2 외부 전극은 서로 대칭하여 거울상(mirror image)으로 형성되고 상기 하면으로 동일 폭으로 연장될 수 있다. According to an embodiment of the second aspect, the first and second external electrodes may be formed in a mirror image symmetrically with each other and extend the same width to the lower surface.

본 발명의 제3 양태에 따른 적층형 칩 커패시터는, 복수의 유전체층의 적층에 의해 형성되고, 기판에 실장되는 하면과 대향하는 제1 및 제2 측면을 갖는 커패시터 본체와; 상기 커패시터 본체 내에서 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되며, 상기 커패시터 본체의 하면에 수직으로 배치된 복수의 제1 극성 및 제2 극성 내부 전극과; 상기 제1 및 제2 측면에 각각 형성되어 상기 하면으로 일부 연장되고, 상기 제1 극성 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극과; 상기 제1 및 제2 외부 전극 사이에서 상기 하면에 형성되어 상기 제2 극성 내부 전극과 연결된 제3 외부 전극;을 포함하며, 상기 적층형 칩 커패시터는 제1 및 제2 외부 전극으로부터 제3 외부 전극으로 진행하는 2개의 전류 루프(current loops)를 형성한다. A stacked chip capacitor according to a third aspect of the present invention includes: a capacitor body formed by stacking a plurality of dielectric layers, the capacitor body having first and second side surfaces opposed to a bottom surface mounted on a substrate; A plurality of first and second polarity internal electrodes disposed alternately to face each other with a dielectric layer interposed therebetween in the capacitor body, and disposed perpendicular to a bottom surface of the capacitor body; First and second external electrodes formed on the first and second side surfaces and partially extended to the bottom surface, and electrically connected to the first polarity internal electrode; And a third external electrode formed on the bottom surface between the first and second external electrodes and connected to the second polarity internal electrode, wherein the stacked chip capacitor is connected to the third external electrode from the first and second external electrodes. Form two current loops that proceed.

상기 제3 양태의 일 실시형태에 따르면, 상기 복수의 제1 극성 내부 전극은 상기 제1 및 제2 외부 전극에 모두 연결된 제1 내부 전극 패턴을 갖고, 상기 복수의 제2 극성 내부 전극은 상기 제3 외부 전극에 연결된 제2 내부 전극 패턴을 가질 수 있다. According to one embodiment of the third aspect, the plurality of first polarity inner electrodes have a first inner electrode pattern connected to both the first and second outer electrodes, and the plurality of second polarity inner electrodes are formed of the first 3 may have a second internal electrode pattern connected to the external electrode.

상기 제3 양태의 다른 실시형태에 따르면, 상기 복수의 제1 극성 내부 전극은 상기 제1 외부 전극에만 연결된 제1 내부 전극 패턴과 제2 외부 전극에만 연결된 제2 내부 전극 패턴을 포함하고, 상기 제1 및 제 2 내부 전극은 적층방향을 따라 교대로 반복 배치되고, 상기 복수의 제2 극성 내부 전극은 제3 외부 전극에만 연결된 제3 내부 전극 패턴을 가질 수 있다. According to another embodiment of the third aspect, the plurality of first polarity inner electrodes include a first inner electrode pattern connected only to the first outer electrode and a second inner electrode pattern connected only to a second outer electrode, The first and second internal electrodes may be alternately arranged alternately along the stacking direction, and the plurality of second polarity internal electrodes may have a third internal electrode pattern connected only to the third external electrode.

상기 제3 양태에 있어서, 상기 적층형 칩 커패시터는, 제1 외부 전극과 제2 외부 전극 사이에서 상기 커패시터 본체의 상면에 형성된 제2 극성의 제4 외부 전극을 더 포함할 수 있다. In the third aspect, the multilayer chip capacitor may further include a fourth external electrode having a second polarity formed on an upper surface of the capacitor body between the first external electrode and the second external electrode.

상기 제4 외부 전극을 갖는 일 실시형태에 따르면, 상기 복수의 내부 전극 은, 상기 커패시터 본체 내에 서로 대향하여 교대로 배치된 복수의 제1 극성 내부 전극과 제2 극성 내부 전극을 포함하되, 상기 제1 극성 내부 전극은 제1 및 제2 외부 전극에 연결되도록 모두 "H"자형 전극 패턴을 갖고, 상기 제2 극성 내부 전극은 제3 및 제4 외부 전극에 연결되도록 모두 "열십(┼)"자형 전극 패턴을 가질 수 있다. According to an embodiment having the fourth external electrode, the plurality of internal electrodes include a plurality of first polarity internal electrodes and a second polarity internal electrodes alternately disposed in the capacitor body to face each other. The one polar inner electrode has an "H" shaped electrode pattern so as to be connected to the first and second outer electrodes, and the second polar inner electrode is a "fifteen" shaped so as to be connected to the third and fourth outer electrodes. It may have an electrode pattern.

상기 제4 외부 전극을 갖는 다른 실시형태에 따르면, 상기 복수의 내부 전극은, 상기 커패시터 본체 내에 서로 대향하여 교대로 배치된 복수의 제1 극성 내부 전극과 제2 극성 내부 전극을 포함하되, 제1 외부 전극과 제2 외부 전극에 교대로 연결되도록 서로 반대방향으로 누운 2개의 "T"자형 제1 극성 전극 패턴이 서로 교대로 반복 배치되어 상기 복수의 제1 극성 내부 전극을 형성하고, 상기 제2 극성 내부 전극은 모두 "열십(┼)"자형 전극 패턴을 가질 수 있다. According to another embodiment having the fourth external electrode, the plurality of internal electrodes include a plurality of first polarity internal electrodes and a second polarity internal electrodes alternately disposed in the capacitor body opposite to each other. Two “T” shaped first polarity electrode patterns lying in opposite directions to be alternately connected to an external electrode and a second external electrode are alternately arranged alternately to form the plurality of first polarity internal electrodes, and the second The polar internal electrodes may all have a "fifteen" shaped electrode pattern.

본 발명의 제4 양태에 따른 적층형 칩 커패시터는, 복수의 유전체층의 적층에 의해 형성되고, 기판에 실장되는 하면과 대향하는 제1 및 제2 측면을 갖는 커패시터 본체와; 상기 커패시터 본체 내에서 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되며, 상기 하면에 수직으로 배치된 복수의 제1 극성 및 제2 극성 내부 전극과; 상기 제1 및 제2 측면에 각각 형성되어 상기 하면으로 일부 연장되고, 상기 제1 극성 내부 전극과 전기적으로 연결된 제1 및 제2 외부 전극과; 상기 제1 및 제2 외부 전극 사이에서 상기 하면에 형성되어 상기 제2 극성 내부 전극과 연결된 제3 외부 전극;을 포함하며, A stacked chip capacitor according to a fourth aspect of the present invention includes: a capacitor body formed by stacking a plurality of dielectric layers, the capacitor body having first and second side surfaces opposite to a bottom surface mounted on a substrate; A plurality of first and second polarity internal electrodes disposed alternately to face each other with a dielectric layer interposed therebetween in the capacitor body, and disposed perpendicular to the bottom surface; First and second external electrodes formed on the first and second side surfaces and partially extended to the bottom surface, and electrically connected to the first polarity internal electrode; And a third external electrode formed on the lower surface between the first and second external electrodes and connected to the second polarity internal electrode.

상기 제1 극성의 내부 전극은 제1 극성 메인부와, 상기 제1 및 제2 외부 전극 중 하나에 연결되도록 상기 제1 극성 메인부로부터 상기 하면 및 일 측면으로 인출된 제1 극성 리드를 갖고, The inner electrode of the first polarity has a first polarity main part and a first polarity lead drawn out from the first polarity main part to the lower surface and one side to be connected to one of the first and second external electrodes,

상기 제2 극성 내부 전극은 제2 극성 메인부와, 상기 제3 외부 전극과 연결되도록 상기 제2 극성 메인부로부터 상기 하면으로 인출된 제2 극성 리드를 갖는 가지며 - 상기 제1 극성 메인부로부터 상기 하면까지의 거리는 제2 극성 메인부로부터 상기 하면까지의 거리와 동일함 -, The second polarity inner electrode has a second polarity main portion and a second polarity lead drawn from the second polarity main portion to the bottom surface to be connected with the third external electrode-from the first polarity main portion; The distance to the lower surface is equal to the distance from the second polarity main portion to the lower surface-,

인접한 상기 제1 및 제2 극성 리드간의 갭(gap)을 G, 상기 제1 극성 메인부로부터 상기 하면까지의 거리를 M, 상기 커패시터 본체 내에 배치된 내부 전극들의 총 갯수를 N, 상기 하면으로 인출된 제1 극성 리드 부분의 폭(W1)에 대한 상기 제 극성 리드의 폭(W₂)의 비를 W₂/W₁이라 할 때, 상기 G, M, N 및 W₂/W₁을 조절하여 최종 ESL이 100pH이하로 된다. The gap between the adjacent first and second polarity leads is G, the distance from the first polarity main portion to the bottom surface is M, the total number of internal electrodes disposed in the capacitor body is drawn to N, and the bottom surface is drawn. When the ratio of the width W ₂ of the first polarity lead portion W _{2 to} the width W 1 of the first polarity lead portion is W ₂ / W ₁ , the G, M, N and W ₂ / W ₁ are adjusted. The final ESL is below 100pH.

상기 제4 양태의 일 실시형태에 따르면, 상기 각각의 제1 극성 내부 전극은 상기 제1 및 제2 외부 전극에 연결되도록 2개의 제1 극성 리드를 갖되, 상기 2개의 제1 극성 리드는 상기 하면 및 제1 측면으로 인출되어 제1 외부 전극에 연결된 제1 리드와 상기 하면 및 제2 측면으로 인출되어 제2 외부 전극에 연결된 제2 리드일 수 있다. According to one embodiment of the fourth aspect, each of the first polarity inner electrodes has two first polarity leads to be connected to the first and second external electrodes, wherein the two first polarity leads are connected to the bottom surface. And a first lead drawn to the first side and connected to the first external electrode, and a second lead drawn to the bottom and the second side and connected to the second external electrode.

상기 제4 양태의 다른 실시형태에 따르면, 상기 복수의 제1 극성 내부 전극은 상기 제1 외부 전극에만 연결된 제1 내부 전극 패턴과 제2 외부 전극에만 연결된 제2 내부 전극 패턴을 포함하고, 상기 제1 및 제 2 내부 전극 패턴은 적층방향을 따라 교대로 반복 배치되고, 상기 복수의 제2 극성 내부 전극은 제3 외부 전극에만 연결된 제3 내부 전극 패턴을 가질 수 있다. 상기 제1 내부 전극 패턴은 상기 하면 및 제1 측면으로 인출되어 상기 제1 외부 전극에 연결된 제1 리드를 갖고, 상기 제2 내부 전극 패턴은 상기 하면 및 제2 측면으로 인출되어 상기 제2 외부 전극에 연결된 제2 리드를 가질 수 있다. According to another embodiment of the fourth aspect, the plurality of first polarity inner electrodes include a first inner electrode pattern connected only to the first outer electrode and a second inner electrode pattern connected only to a second outer electrode, The first and second internal electrode patterns may be alternately arranged alternately along the stacking direction, and the plurality of second polarity internal electrodes may have a third internal electrode pattern connected only to a third external electrode. The first internal electrode pattern may be drawn to the bottom surface and the first side surface and have a first lead connected to the first external electrode, and the second internal electrode pattern may be drawn to the bottom surface and the second side surface and the second external electrode. It may have a second lead connected to it.

상기 제4 양태에 있어서, 상기 적층형 칩 커패시터는, 제1 외부 전극과 제2 외부 전극 사이에서 상기 커패시터 본체의 상면에 형성된 제2 극성의 제4 외부 전극을 더 포함할 수 있다. In the fourth aspect, the multilayer chip capacitor may further include a fourth external electrode having a second polarity formed on an upper surface of the capacitor body between the first external electrode and the second external electrode.

상기 제4 외부 전극을 갖는 일 실시형태에 따르면, 상기 제1 극성 내부 전극은 제1 및 제2 외부 전극에 연결되도록 모두 "H"자형 전극 패턴을 갖고, 상기 제2 극성 내부 전극은 제3 및 제4 외부 전극에 연결되도록 모두 "열십(┼)"자형 전극 패턴을 가질 수 있다. According to one embodiment having the fourth external electrode, the first polarity inner electrode has an “H” shaped electrode pattern so as to be connected to the first and second external electrodes, and the second polarity inner electrode is formed of the third and third electrodes. All may have a "fifteen" shaped electrode pattern to be connected to the fourth external electrode.

상기 제4 외부 전극을 갖는 다른 실시형태에 따르면, 제1 외부 전극과 제2 외부 전극에 교대로 연결되도록 서로 반대방향으로 누운 2개의 "T"자형 제1 극성 전극 패턴이 서로 교대로 반복 배치되어 상기 복수의 제1 극성 내부 전극을 형성하고, 상기 제2 극성 내부 전극은 제3 및 제4 외부 전극에 연결되도록 모두 "열십(┼)"자형 전극 패턴을 가질 수 있다. According to another embodiment having the fourth external electrode, two “T” shaped first polar electrode patterns lying in opposite directions so as to be alternately connected to the first external electrode and the second external electrode are alternately arranged alternately with each other. The plurality of first polarity inner electrodes may be formed, and the second polarity inner electrodes may have a “fifteen” shaped electrode pattern to be connected to the third and fourth external electrodes.

본 발명의 제5 양태에 따른 적층형 칩 커패시터는, 복수의 유전체층의 적층에 의해 형성되고, 기판에 실장되는 하면과 대향하는 제1 및 제2 측면과 대향하는 제3 및 제4 측면을 갖는 커패시터 본체와; The stacked chip capacitor according to the fifth aspect of the present invention is formed by stacking a plurality of dielectric layers, and has a capacitor body having third and fourth sides facing first and second sides facing a lower surface mounted on a substrate. Wow;

상기 커패시터 본체 내에서 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되며, 상기 커패시터 본체의 하면에 평행하게 배치된 복수의 제1 극성 및 제2 극성 내부 전극과; A plurality of first and second polarity internal electrodes disposed alternately to face each other with a dielectric layer interposed therebetween in the capacitor body, and disposed parallel to a bottom surface of the capacitor body;

상기 제1 측면에 형성되어 상기 제3 및 제4 측면으로 일부 연장되고, 상기 제1 극성 내부 전극과 전기적으로 연결된 제1 외부 전극과; A first external electrode formed on the first side and partially extending to the third and fourth sides and electrically connected to the first polarity internal electrode;

상기 제2 측면에 형성되어 상기 제3 및 제4 측면으로 일부 연장되고, 상기 제1 극성 내부 전극과 전기적으로 연결된 제2 외부 전극과; A second external electrode formed on the second side and partially extending to the third and fourth sides and electrically connected to the first polarity internal electrode;

상기 제1 및 제2 측면 사이에서 상기 제3 및 제4 측면에 형성되어 상기 제2 극성 내부 전극과 전기적으로 연결된 제3 외부 전극;을 포함하되, And a third external electrode formed on the third and fourth side surfaces between the first and second side surfaces and electrically connected to the second polarity internal electrode.

상기 제1 극성의 내부 전극은 상기 제1 및 제2 외부 전극 중 하나의 외부 전극에 연결되도록 상기 제1 및 제2 측면 중 하나의 측면과 제3 및 4 측면으로 인출된 제1 극성 리드를 갖고, The inner electrode of the first polarity has a first polarity lead drawn out to one of the first and second side surfaces and to the third and fourth side to be connected to an outer electrode of one of the first and second outer electrodes. ,

상기 제2 극성 내부 전극은 상기 제3 외부 전극과 연결되도록 상기 제3 및 제4 측면으로 각각 인출된 2개의 제2 극성 리드를 가지며, The second polarity inner electrode has two second polarity leads respectively drawn to the third and fourth side surfaces so as to be connected to the third external electrode,

상기 제3 및 제4 측면으로 인출된 제1 극성 리드 부분의 폭에 대한 상기 제2 극성 리드의 폭의 비는 1.43이상이다. The ratio of the width of the second polar lead to the width of the first polar lead portion drawn to the third and fourth sides is greater than or equal to 1.43.

상기 제5 양태의 일 실시형태에 따르면, 상기 제1 극성 내부 전극은 제1 및 제2 외부 전극에 연결되도록 모두 "H"자형 전극 패턴을 갖고, 상기 제2 극성 내부 전극은 제3 외부 전극에 연결되도록 모두 "열십(┼)"자형 전극 패턴을 가질 수 있다. According to one embodiment of the fifth aspect, the first polarity inner electrode has an “H” shaped electrode pattern so as to be connected to the first and second external electrodes, and the second polarity inner electrode is connected to the third external electrode. All may have a "fifteen" shaped electrode pattern to be connected.

상기 제5 양태의 다른 실시형태에 따르면, 제1 외부 전극과 제2 외부 전극에 교대로 연결되도록 서로 반대방향으로 누운 2개의 "T"자형 제1 극성 전극 패턴이 서로 교대로 반복 배치되어 상기 복수의 제1 극성 내부 전극을 형성하고, 상기 제2 극성 내부 전극은 상기 제3 외부 전극에 연결되도록 모두 "열십(┼)"자형 전극 패턴을 가질 수 있다. According to another embodiment of the fifth aspect, two “T” shaped first polar electrode patterns lying in opposite directions so as to be alternately connected to a first external electrode and a second external electrode are alternately arranged alternately with each other to form the plurality of The first polarity inner electrode may be formed, and the second polarity inner electrode may have a “fifteen” shape electrode pattern to be connected to the third external electrode.

본 명세서에서, 커패시터 본체의 '하면'은, 커패시터가 회로 기판에 실장될 경우 회로 기판에 실장되는 면을 말하고, 커패시터 본체의 상면은 그 하면에 대향하는 면을 말한다. In the present specification, the 'lower surface' of the capacitor body refers to a surface mounted on the circuit board when the capacitor is mounted on the circuit board, and the upper surface of the capacitor body refers to a surface opposite to the lower surface.

본 발명에 따르면, 적층형 칩 커패시터의 ESL은 더욱 저감된다. 이에 따라 디커플링 커패시터 및 EMI 필터 등에 응용할 경우, 전원 회로의 전압 변동을 보다 효과적으로 억제할 수 있고 고주파 감쇄 특성 및 고주파 노이즈 제거 효과를 더욱 개선할 수 있게 된다. According to the present invention, the ESL of the stacked chip capacitor is further reduced. Accordingly, when applied to a decoupling capacitor and an EMI filter, the voltage variation of the power supply circuit can be more effectively suppressed, and the high frequency attenuation characteristic and the high frequency noise canceling effect can be further improved.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다. Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Shapes and sizes of the elements in the drawings may be exaggerated for more clear description, elements denoted by the same reference numerals in the drawings are the same element.

도 3은, 일 실시형태에 따른 적층형 칩 커패시터의 내부 구조를 나타낸 사시도(도 3(a)), 및 상기 적층형 칩 커패시터가 회로기판에 실장된 상태를 나타내는 사시도(도 3(b))이다. 본 실시형태에서는, 적층 방향(x 방향)에 따른 커패시터 본체(31)의 길이(L)는 적층 방향에 평행한 양 측면(C, D) 사이의 거리(W)보다 작다.3 is a perspective view (FIG. 3A) illustrating an internal structure of a stacked chip capacitor according to an exemplary embodiment, and a perspective view (FIG. 3B) illustrating a state in which the stacked chip capacitor is mounted on a circuit board. In this embodiment, the length L of the capacitor main body 31 along the lamination direction (x direction) is smaller than the distance W between both side surfaces C and D parallel to the lamination direction.

도 3(a) 및 도 3(b)를 참조하면, 적층형 커패시터(30)는, 복수개의 유전체층(도 4의 도면부호 '31a', '31b' 참조)이 적층되어 형성된 커패시터 본체(31)를 포함한다. 커패시터 본체(31)의 내부에는, 제1 내부 전극(32)과 제2 내부 전극(33)이 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되어 있다. 커패시터 본 체(31)는 직육면체 형상으로 되어 있다. Referring to FIGS. 3A and 3B, the multilayer capacitor 30 includes a capacitor body 31 formed by stacking a plurality of dielectric layers (see reference numerals 31a and 31b of FIG. 4). Include. Inside the capacitor main body 31, the 1st internal electrode 32 and the 2nd internal electrode 33 are alternately arrange | positioned so as to oppose each other with the dielectric layer interposed. The capacitor body 31 has a rectangular parallelepiped shape.

동일 극성의 제1 및 제2 외부전극(34a, 34b)은 각각 본체(31)의 제1 및 제2 측면(C, D)에 형성되어 있다. 특히 제1 및 제2 외부전극(34a, 34b)은 해당 측면(C, D)의 하부 엣지(모서리)를 감싸서 소정의 연장폭(W₁₀)만큼 하면(B)으로 각각 연장되어 있다. 이 제1 및 제2 외부 전극(34a, 34b)은 동일 극성을 가지며, 제1 내부 전극(32)의 리드(32a, 32b)를 통해 제1 내부 전극(32)에 전기적으로 연결된다. 또한, 상기 제1 및 제2 외부전극(34a, 34b)은 해당 측면(C, D)의 상부 엣지(모서리)를 감싸서 소정의 연장폭만큼 상면(A)으로도 연장되어 있다. 본 실시형태에서, 제1 및 제2 외부 전극(34a, 34b)이 반드시 상면으로 연장될 필요는 없으나, 하면(B)뿐만 아니라 상면(A)으로도 연장되는 것이 제1 및 제2 외부 전극의 도포 공정상 유리하다. 도 3에 도시된 바와 같이, 제1 및 제2 외부 전극(34a, 34b)은 서로 대칭하여 거울상(mirror image)으로 형성되고 하면(B)으로 동일 폭으로 연장될 수 있다. 이와 달리, 외부 전극 도포 공정 상의 편차 등에 의하여, 제1 외부 전극(34a)이 하면으로 연장된 폭과, 제2 외부 전극(34b)이 하면으로 연장된 폭은 동일하지 않을 수도 있다. The first and second external electrodes 34a and 34b of the same polarity are formed on the first and second side surfaces C and D of the main body 31, respectively. In particular, the first and second external electrodes 34a and 34b surround the lower edges (edges) of the side surfaces C and D and extend to the bottom surface B by a predetermined extension width W ₁₀ , respectively. The first and second external electrodes 34a and 34b have the same polarity and are electrically connected to the first internal electrode 32 through the leads 32a and 32b of the first internal electrode 32. In addition, the first and second external electrodes 34a and 34b surround the upper edges (edges) of the side surfaces C and D and extend to the upper surface A by a predetermined extension width. In the present embodiment, the first and second external electrodes 34a and 34b do not necessarily extend to the upper surface, but the first and second external electrodes 34a and 34b extend to the upper surface A as well as the lower surface B. It is advantageous in the application process. As illustrated in FIG. 3, the first and second external electrodes 34a and 34b may be symmetrically formed in a mirror image and extend in the same width to the bottom surface B. As shown in FIG. In contrast, the width of the first external electrode 34a extending to the lower surface and the width of the second external electrode 34b extending to the lower surface may not be the same due to variations in the external electrode application process.

타극성의 제3 외부 전극(35)은 상기 제1 및 제2 외부전극(34a, 34b)로부터 이격되어 이들 외부 전극(34a, 34b) 사이에서 적층 방향을 따라 하면(B)(특히, 하 면의 중심부)에 형성되어 있다. 이 제3 외부 전극(35)은 제2 내부 전극(33)의 리드(33a)를 통해 제2 내부 전극(33)에 전기적으로 연결된다. 도 3에서 도면부호 W₂₀는 제3 외부 전극(35)의 폭을 나타낸다.The third external electrode 35 having the polarity is spaced apart from the first and second external electrodes 34a and 34b and along the stacking direction between the external electrodes 34a and 34b (in particular, the bottom surface). In the center of the). The third external electrode 35 is electrically connected to the second internal electrode 33 through the lead 33a of the second internal electrode 33. In FIG. 3, reference numeral W ₂₀ denotes a width of the third external electrode 35.

이 커패시터(30)에 따르면, 커패시터 본체(31)의 하면(B)이 적층방향(x 방향)과 평행하며, 내부 전극들(32, 33)은 회로 기판(101)에 수직으로 배치된다(하면(B)은 회로 기판에의 실장면임). 이와 같이 내부 전극이 회로 기판의 실장면에 수직으로 배치될 경우, 별도의 전류 경로 없이 회로 기판의 전극 패드(104a, 104b, 105: 도 3(b) 참조)로부터 외부전극(34a, 34b, 35)의 두께를 통해 내부 전극(32, 33)으로 직접 전류가 흐를 수 있다. 따라서, 회로 기판에 수평으로 배치되는 내부 전극을 구비한 다른 커패시터에 비하여, ESL을 낮출 수 있을 뿐만 아니라, 적층수의 증가에 따라 ESL은 더욱 낮아지게 된다. According to this capacitor 30, the lower surface B of the capacitor body 31 is parallel to the stacking direction (x direction), and the internal electrodes 32, 33 are disposed perpendicular to the circuit board 101 (lower surface (B) is a mounting surface on a circuit board). As such, when the internal electrodes are disposed perpendicular to the mounting surface of the circuit board, the external electrodes 34a, 34b, 35 are separated from the electrode pads 104a, 104b and 105 of the circuit board (see FIG. 3 (b)) without a separate current path. The current may flow directly into the internal electrodes 32 and 33 through the thickness of. Thus, as compared to other capacitors having internal electrodes arranged horizontally on the circuit board, not only can the ESL be lowered, but the ESL becomes lower as the number of stacked layers increases.

도 3(b)를 참조하면, 제1 및 제2 외부전극(34a, 34b)은 회로 기판(101)의 (+) 전극 패드(104a, 104b)와 접속되고, 제 3 외부 전극(35)은 회로 기판(101)의 (-) 전극 패드(105)와 접속되어 있다. 예를 들어, 커패시터(30)가 3단자 EMI 필터로 사용될 경우, 제1 및 제2 외부 전극(34a, 34b)은 각각 신호 라인의 입력단 및 출력단에 접속되고, 제3 외부 전극(35)은 접지단에 접속되어, 신호 라인의 고주파 노이즈를 제거할 수 있다(이 경우, (+) 전극 패드(104a, 104b)는 입출력단에 해당 하고, (-) 전극 패드(105)는 접지단에 해당함). Referring to FIG. 3B, the first and second external electrodes 34a and 34b are connected to the (+) electrode pads 104a and 104b of the circuit board 101, and the third external electrode 35 is connected to the third external electrode 35. It is connected to the negative electrode pad 105 of the circuit board 101. For example, when the capacitor 30 is used as a three-terminal EMI filter, the first and second external electrodes 34a and 34b are connected to the input terminal and the output terminal of the signal line, respectively, and the third external electrode 35 is grounded. Connected to the stage to remove high frequency noise of the signal line (in this case, the (+) electrode pads 104a and 104b correspond to the input and output terminals and the (-) electrode pad 105 correspond to the ground terminal). .

또한 다른 응용예로서 커패시터(30)가 디커플링 커패시터로 사용될 경우, 제1 및 제2 외부 전극(34a, 34b)은 전원 라인에 접속되고, 제3 외부 전극(35)은 접지 라인에 접속되어, 전원 회로를 안정화시킬 수 있다(이 경우, (+) 전극 패드(104a, 104b)는 전원 라인에 해당하고, (-) 전극 패드(105)는 접지단에 해당함). In another application, when the capacitor 30 is used as a decoupling capacitor, the first and second external electrodes 34a and 34b are connected to a power supply line, and the third external electrode 35 is connected to a ground line. The circuit can be stabilized (in this case, the positive electrode pads 104a and 104b correspond to the power supply line and the negative electrode pad 105 corresponds to the ground terminal).

도 4는, 도 3의 커패시터(30)의 외부전극 배치를 나타낸 사시도(도 4(a)), w제1 내부 전극의 구조를 나타낸 단면도(도 4(b)), 및 제2 내부 전극의 구조를 나타낸 단면도(도 4(c))이다. 도 4의 단면도는 적층 방향(x 방향)에 수직한 방향으로 자른 단면도에 해당한다.4 is a perspective view showing the external electrode arrangement of the capacitor 30 of FIG. 3 (FIG. 4A), a cross-sectional view showing the structure of the first internal electrode (FIG. 4B), and a second internal electrode. It is sectional drawing (FIG. 4 (c)) which shows a structure. 4 is a cross-sectional view taken in a direction perpendicular to the stacking direction (x direction).

도 4를 참조하면, 커패시터 본체(31) 내에서, 제1 및 제2 내부 전극(32, 33)이 유전체층(31a, 31b) 상에 교대로 형성되어 있다. 각각의 내부 전극(32, 33)은 메인부(main portion)와 리드(lead)로 구분될 수 있다(도 4에서, 이해의 편의를 위해 메인부와 리드 간의 경계 부분을 점선으로 표시하였음). 내부 전극의 '메인부'는, 적층 방향에서 볼 때 서로 대향하는 내부 전극이 중첩되는 부분으로서 캐패시턴스(capacitance)에 기여하는 주요 부분이며, 내부 전극의 '리드'는 메인부로부터 연장되어 외부 전극으로의 접속을 제공하는 부분이다.Referring to FIG. 4, in the capacitor body 31, first and second internal electrodes 32 and 33 are alternately formed on the dielectric layers 31a and 31b. Each of the internal electrodes 32 and 33 may be divided into a main portion and a lead (in FIG. 4, for convenience of understanding, the boundary portion between the main portion and the lead is indicated by a dotted line). The 'main part' of the inner electrode is a part where the inner electrodes facing each other in the stacking direction overlap and is a main part contributing to the capacitance, and the 'lead' of the inner electrode extends from the main part to the outer electrode. The part that provides the connection.

제1 내부 전극(32)은, 제1 측면(C: 도면에서 볼 때 좌측면)으로 인출되는 제1 리드(32a)와 제2 측면(D: 우측면)으로 인출되는 제2 리드(32b)를 구비한다. 또한 제1 리드(32a)는 제1 측면(C)뿐만 아니라 하면(B)으로도 인출되어 있다. 따라서 제1 리드(32a)는 제1 내부 전극(32)의 메인부의 단변측(short side) 폭(z 방향)보다 더 넓은 폭으로 연장되어 있다. 마찬가지로, 제2 리드(32b)는 제2 측면(D)뿐만 아니라 하면(B)으로도 인출되어 넓은 폭을 갖는다. 커패시터 본체 외면으로 노출된 각 리드(32a, 32b)의 엣지(외면에서의 리드 엣지)는 측면(C 또는 D)으로부터 모서리부를 거쳐 하면(B)으로 연속적으로 연장되어 있다. 제2 내부 전극(33)은 하면으로 인출되는 제3 리드(33a)를 구비한다. 제 3 리드는 적층 방향으로 볼 때 제1 리드(32a)와 제2 리드(32b) 사이에서 하면(B)의 중앙부으로 인출되어 제3 외부 전극에 연결된다(도 4(c) 참조). The first internal electrode 32 has a first lead 32a drawn out to a first side surface (C: left side in the drawing) and a second lead 32b drawn out to a second side surface (D: right side). Equipped. In addition, the first lead 32a is drawn out not only to the first side surface C but also to the lower surface B. FIG. Accordingly, the first lead 32a extends in a width wider than the short side width (z direction) of the main part of the first internal electrode 32. Similarly, the second lead 32b is drawn out not only to the second side surface D but also to the lower surface B, and has a wide width. The edges (lead edges on the outer surface) of the leads 32a and 32b exposed to the outer surface of the capacitor main body extend continuously from the side surface C or D to the lower surface B through the edges. The second internal electrode 33 has a third lead 33a which is led out to the bottom surface. The third lead is drawn out to the center of the lower surface B between the first lead 32a and the second lead 32b in the lamination direction and connected to the third external electrode (see FIG. 4C).

도 4(b) 및 4(c)에 도시된 바와 같이, 제1 내부 전극(32)의 제1 리드(32a)는, 커패시터 본체의 외면(제1 측면(C) 및 하면(B))으로 노출된 엣지(단부)의 전체 길이에 걸쳐서 제1 외부 전극(34a)과 접촉하여 이에 연결된다. 또한 제1 내부 전극(32)의 제2 리드(32b)는, 커패시터 본체의 외면(제2 측면(D) 및 하면(B))으로 노출된 엣지의 전체 길이에 걸쳐서 제2 외부 전극(34b)과 접촉하여 이에 연결된다. 제1 내부 전극(32)은 제1 및 제2 외부 전극(34a, 34b)에 연결되어 제1 내부 전극과 제1 및 제2 외부 전극은 동일한 일 극성을 나타낸다. As shown in FIGS. 4B and 4C, the first lead 32a of the first internal electrode 32 is directed to the outer surface (first side surface C and bottom surface B) of the capacitor body. The first external electrode 34a is in contact with and connected to the entire length of the exposed edge (end). In addition, the second lead 32b of the first internal electrode 32 is the second external electrode 34b over the entire length of the edge exposed to the outer surface (the second side surface D and the bottom surface B) of the capacitor body. In contact with and connected to it. The first internal electrode 32 is connected to the first and second external electrodes 34a and 34b so that the first internal electrode and the first and second external electrodes have the same polarity.

제2 내부 전극(33)의 제3 리드(33a)는 커패시터 본체의 외면(하면(B))으로 노출된 엣지의 전체 길이에 걸쳐서 제3 외부 전극(35)과 접촉하여 이에 연결된다. 따라서, 도 4에 도시된 바와 같이, y 방향으로 연장된 외부 전극의 폭(W₁₀, W₂₀)은, 이에 연결된 각 리드의 y 방향 폭(W₁, W₂)과 같거나 더 크다. 적층방향에 수직인 절단면에서 볼 때, 각 외부 전극(34a, 34b, 35)의 길이는 이에 연결된 각 리드(32a, 32b, 33a)의 노출 엣지의 길이와 같거나 더 크다. 제2 내부 전극(33)은 제3 리드(33a)를 통해 제3 외부 전극(35)에 연결되어, 제2 내부 전극(33)과 제3 외부 전극(35)은 제1 내부 전극(32)의 극성과는 다른 극성을 나타낸다. The third lead 33a of the second internal electrode 33 is in contact with and connected to the third external electrode 35 over the entire length of the edge exposed to the outer surface (lower surface B) of the capacitor body. Therefore, as shown in FIG. 4, the widths W ₁₀ and W ₂₀ of the external electrodes extending in the y direction are equal to or larger than the y-direction widths W ₁ and W ₂ of each lead connected thereto. In the cut plane perpendicular to the stacking direction, the length of each external electrode 34a, 34b, 35 is equal to or greater than the length of the exposed edge of each lead 32a, 32b, 33a connected thereto. The second internal electrode 33 is connected to the third external electrode 35 through the third lead 33a, so that the second internal electrode 33 and the third external electrode 35 are the first internal electrode 32. It represents a polarity different from that of.

이와 같이 타극성의 제3 리드(33a)가 일극성의 제1 및 제2 리드(32a, 32b) 사이에서 이들과 인접하게 배치됨으로써, 인접한 전류 경로 사이에서 자속이 상쇄되고 기생 인덕턴스가 감소한다. 이에 더하여, 제1 및 제2 리드(32a, 32b)는 각각 측면(C, D) 및 하면(B)에 걸친 넓은 폭으로 제1 및 제2 외부 전극(34a, 34b)에 접촉하므로, 내외부 전극간 접촉부의 접촉 면적을 극대화시킬 수 있고 제1 및 제2 리드에서 흐르는 전류 경로는 넓은 폭을 갖게 된다. 넓은 폭의 전류 경로는 기생 인덕턴스를 감소시키는데 기여하므로, 커패시터 전체의 ESL은 더욱 저하된다. In this way, the third polarity lead 33a is disposed between the first and second polarity leads 32a and 32b of the polarity so as to cancel the magnetic flux between the adjacent current paths and reduce the parasitic inductance. In addition, since the first and second leads 32a and 32b contact the first and second external electrodes 34a and 34b at a wide width across the side surfaces C and D and the lower surface B, respectively, the inner and outer electrodes The contact area of the inter contact can be maximized and the current path flowing in the first and second leads has a wide width. The wide current path contributes to reducing the parasitic inductance, which further reduces the ESL across the capacitor.

도 4(b) 및 4(c)에 도시된 바와 같이, 적층방향(x 방향)에서 볼 때, 커패시터(30)는 좌우 대칭인 내부 및 외부 구조를 갖는다. 특히, 제1 리드(32a)에 있어서 하면(B)으로 인출된 부분의 폭(W₁)과, 제2 리드(32b)에 있어서 하면(B)으로 인출된 부분의 폭(W₁)은 서로 동일하다. 이 경우, 상기 제3 리드의 폭(W₂)은, 상기 제1 리드중 하면으로 인출된 부분의 폭(W₁)보다 큰 것이 바람직하다.As shown in Figs. 4 (b) and 4 (c), when viewed in the stacking direction (x direction), the capacitor 30 has internal and external structures that are symmetrical. Specifically, the when in the first lead (32a) the width of the take-off part (B) (W ₁₎ and a second when the two-lid (32b) the width of the take-off part (B) (W ₁₎ is another same. In this case, it is preferable that the width W ₂ of the third lead is larger than the width W ₁ of the portion drawn out to the lower surface of the first lead.

기생 인덕턴스의 측면에서 볼 때, 제3 리드의 폭(W₂)은 제1 및 제2 리드의 하면으로 인출된 부분의 폭(W₁)보다 큰 것이 바람직하다. 본 발명자들은, y 방향에 있어서 제1 리드와 제3 리드의 폭의 비(W₂/W₁)가 증가할수록 ESL은 낮아진다는 것을 실험적으로 발견하였다. 이 실험에 의하면, 특히 상기 폭의 비(W₂/W₁)은 1.38이상에서 현저하게 감소된다. In view of the parasitic inductance, the width W ₂ of the third lead is preferably larger than the width W ₁ of the portion drawn out to the lower surfaces of the first and second leads. The inventors have experimentally found that the ESL becomes lower as the ratio (W ₂ / W ₁ ) of the width of the first lead and the third lead in the y direction increases. According to this experiment, in particular, the width ratio W ₂ / W ₁ is markedly reduced above 1.38.

도 5는 도 4에 도시된 바와 같은 커패시터 샘플들을 이용하여 실시한 ESL 평가 시험 결과를 나타내는 그래프이다. 특히 도 5는 하면(B)으로 인출된 제1(또는 2) 리드 부분의 폭(W₁)에 대한 제3 리드의 폭(W₂)의 비(W₂/W₁)에 따른 ESL 값의 변화를 나타낸다. 상기 그래프에 대한 구체적인 데이터를 아래 표 1에 표시하였다.FIG. 5 is a graph showing ESL evaluation test results performed using capacitor samples as shown in FIG. 4. In particular, FIG. 5 illustrates the ESL value according to the ratio W ₂ / W ₁ of the width W ₂ of the third lead to the width W ₁ of the first (or 2) lead portion drawn out to the lower surface B. FIG. Indicates a change. Specific data for the graph is shown in Table 1 below.

상기 표 1 및 도 5에 나타난 바와 같이, W₁ 에 대한 W₂의 비율에 따라 적층형 커패시터의 ESL 값이 변화됨을 알 수 있다. W₁이 W₂보다 큰 경우, 예컨대 W₂/W₁이 0.3인 경우에는 ESL 값이 99.17 pH을 나타나지만, W₁을 줄이고 W₂을 크게하면 상기 ESL 값이 점점 줄어드는 것을 볼 수 있다. As shown in Table 1 and FIG. 5, it can be seen that the ESL value of the multilayer capacitor is changed according to the ratio of W ₂ to W ₁ . When W ₁ is larger than W ₂ , for example, W ₂ / W ₁ is 0.3, the ESL value shows 99.17 pH, but when W ₁ is decreased and W ₂ is increased, the ESL value decreases gradually.

특히 폭의 비(W₂/W₁)가 1.38이상일 경우, 현저히 낮은 ESL을 나타낸다는 것을 알 수 있다. 표 1 및 도 5에 도시된 바와 같이, 폭의 비(W₂/W₁)가 0.3인 경우 ESL은 99 pH이상이고 상기 폭의 비(W₂/W₁)가 1인 경우 ESL은 87 pH 이상이지만, 폭의 비(W₂/W₁)가 1.38정도인 경우 ESL 값이 83.43 pH 이하로 크게 내려가게 된다. 폭의 비(W₂/W₁)가 2보다 클 경우에는, 폭의 비(W₂/W₁) 증가에 따른 ESL 감소가 매우 완만하게 된다. 따라서, 도 4의 3단자 커패시터에 있어서 극소화된 ESL을 구현하기 위해서는, 상기 폭의 비(W₂/W₁)가 1.38이상인 것이 바람직하다. 또한 폭의 비(W₂/W₁)의 조절을 통해 ESL을 정밀하게 제어할 수 있다. In particular, when the width ratio W ₂ / W ₁ is 1.38 or more, it can be seen that the ESL is significantly lower. As shown in Table 1 and FIG. 5, when the ratio of width (W ₂ / W ₁ ) is 0.3, the ESL is 99 pH or more and when the ratio of width (W ₂ / W ₁ ) is 1, the ESL is 87 pH. However, when the width ratio (W ₂ / W ₁ ) is about 1.38, the ESL value drops significantly below 83.43 pH. If the width ratio W ₂ / W ₁ is greater than _two , the ESL decrease with increasing width ratio W ₂ / W ₁ becomes very gentle. Therefore, in order to implement the minimized ESL in the three-terminal capacitor of FIG. 4, the width ratio W ₂ / W ₁ is preferably 1.38 or more. In addition, the ESL can be precisely controlled by adjusting the width ratio (W ₂ / W ₁ ).

외부 전극의 형성 공정 측면에서, 상기 폭의 비(W₂/W₁)가 7이하인 것이 바람직하다. 폭의 비(W₂/W₁)가 7보다 크게 되면, 제1 외부 전극의 하면으로의 연장폭(W₁)이 너무 작거나 제2 외부 전극의 폭(W₂)이 너무 넓어 기존의 디핑(dipping) 방식의 외부 전극 도포 공정을 사용할 경우 각 외부 전극을 정밀하게 도포하는 것이 어려울 수 있다. In view of the formation process of the external electrode, the width ratio W ₂ / W ₁ is preferably 7 or less. When the width ratio W ₂ / W ₁ is greater than 7, the extension width W ₁ to the lower surface of the first external electrode is too small or the width W ₂ of the second external electrode is too wide so that the existing dipping When using a dipping method of external electrode coating, it may be difficult to precisely apply each external electrode.

도 6은, 본 발명의 다른 실시형태에 따른 커패시터의 외형을 나타낸 사시도(도 6(a))와, 제1 내부 전극 구조(도 6(b)) 및 제2 내부 전극 구조(도 6(c))를 나타내기 위한 단면도이다. 본 실시형태에서 커패시터(60)는, 제2 내부 전극(63)에 연결되는 제4 외부 전극(65b)을 더 포함한다. 특히, 본 실시형태에서는 커패시터의 내부 및 외부 구조가 상하 대칭이다. Fig. 6 is a perspective view (Fig. 6 (a)) showing the outer shape of a capacitor according to another embodiment of the present invention, a first internal electrode structure (Fig. 6 (b)) and a second internal electrode structure (Fig. 6 (c). It is sectional drawing to show)). In the present embodiment, the capacitor 60 further includes a fourth external electrode 65b connected to the second internal electrode 63. In particular, in this embodiment, the internal and external structures of the capacitor are vertically symmetrical.

도 6(a)를 참조하면, 제1 및 제2 외부전극(64a, 64b)은 제1 및 제2 측면(C, D)에 각각 형성되고, 해당 측면(C, D)의 상하부 모서리를 감싸서 소정 폭(W₁₀)만큼 상면(A) 및 하면(B)으로 일부 연장된다. 제3 및 제4 외부전극(65a, 65b)은 제1 외부 전극과 제2 외부 전극 사이에서 상면(A) 및 하면(B)에 각각 형성되어 적층방향(x 방향)을 따라 연장되어있다. 제3 및 제4 외부전극(65a, 65b)은 특히 상하면의 중앙부에 배치되어 있으며, 측면(C, D)에 수직한 방향(y방향)의 소정 폭(W₂₀)을 갖는다. Referring to FIG. 6A, the first and second external electrodes 64a and 64b are formed on the first and second side surfaces C and D, respectively, and surround upper and lower edges of the side surfaces C and D. Partly extends to the upper surface A and the lower surface B by a predetermined width W ₁₀ . The third and fourth external electrodes 65a and 65b are formed on the upper surface A and the lower surface B, respectively, between the first external electrode and the second external electrode and extend along the stacking direction (x direction). The third and fourth external electrodes 65a and 65b are particularly disposed at the center of the upper and lower surfaces, and have a predetermined width W _{20 in} the direction (y direction) perpendicular to the side surfaces C and D. FIG.

도 6(b) 및 도 6(c)를 참조하면, 유전체층(61a, 61b) 상에는 각각 제1 내부전극(62) 및 제2 내부전극(63)이 형성되어 있다. 제1 내부전극(62)은 "H"자형으로 형성되며, 제1 및 제2 리드(62a, 62b)를 통해 제1 및 제2 외부전극(64a, 64b)에 연결된다. 특히 제1 리드(62a)는 본체(61)의 제1 측면(C), 상면(A) 및 하면(B)으로 인출되고, 제2 리드(62b)는 본체(61)의 제2 측면(D), 상면(A) 및 하면(B)으로 인출된다. 6B and 6C, a first internal electrode 62 and a second internal electrode 63 are formed on the dielectric layers 61a and 61b, respectively. The first internal electrode 62 is formed in an “H” shape and is connected to the first and second external electrodes 64a and 64b through the first and second leads 62a and 62b. In particular, the first lead 62a is drawn out to the first side surface C, the upper surface A, and the lower surface B of the main body 61, and the second lead 62b is the second side surface D of the main body 61. ), The upper surface A and the lower surface B.

또한, 제2 내부 전극(63)은 "열십(┼)"자형 으로 형성되며, 제3 및 제4 리드(63a, 63b)를 통해 제3 및 제4 외부전극(65a, 65b)에 연결된다. 제2 내부 전극(63)과 제3 및 제4 외부 전극(65a, 65b)은 제1 내부 전극(62)과는 다른 극성을 나타낸다. 각 리드(62a, 62b, 63a, 63b)는, 커패시터 본체의 외면으로 노출된 각 리드의 엣지 전체 길이에 걸쳐 해당 외부 전극(64a, 64b, 65a, 65b)과 접촉하여 연결된다. 제1 내부 전극(62)의 각 리드(62a, 62b)는 제1 측면(C), 하면(B) 및 상면(A)에 걸쳐서 넓은 접촉 면적으로 대응 외부전극(64a, 64b)와 접촉한다. 따라서 전술한 실시형태와 마찬가지로 ESL의 저감효과를 얻을 수 있다. In addition, the second internal electrode 63 is formed in a “fifteen” shape and is connected to the third and fourth external electrodes 65a and 65b through the third and fourth leads 63a and 63b. The second internal electrode 63 and the third and fourth external electrodes 65a and 65b have different polarities from those of the first internal electrode 62. Each lead 62a, 62b, 63a, 63b is connected in contact with the corresponding external electrodes 64a, 64b, 65a, 65b over the entire length of the edge of each lead exposed to the outer surface of the capacitor body. Each lead 62a, 62b of the first internal electrode 62 contacts the corresponding external electrodes 64a, 64b with a wide contact area over the first side surface C, the bottom surface B, and the top surface A. FIG. Therefore, similarly to the above-described embodiment, the effect of reducing the ESL can be obtained.

본 실시형태와 같이, 커패시터 본체의 내부 및 외부 구조를 대칭적인 구조로 형성함으로써(도 4의 실시형태와 비교), 커패시터 칩의 방향성을 제거할 수 있고 이에 따라 커패시터의 표면 실장시 상면(A) 및 하면(B) 중 어느 면도 실장면으로 제공될 수 있다. 따라서, 커패시터 실장시 실장면의 방향을 고려하지 않아도 되는 장점이 있다. As in the present embodiment, by forming the internal and external structures of the capacitor body in a symmetrical structure (compared with the embodiment of FIG. 4), the orientation of the capacitor chip can be eliminated, and thus the upper surface A when the capacitor is mounted on the surface. And it may be provided to any shaving mounting surface of the lower surface (B). Therefore, there is an advantage that does not need to consider the direction of the mounting surface when mounting the capacitor.

도 7은, 본 발명의 또 다른 실시형태에 따른 커패시터의 외부전극 배치를 나타낸 사시도(도 7(a)), 제1 내부 전극(도 7(b)) 및 제2 내부 전극(도 7(c)) 구조를 나타낸 단면도이다. 본 실시형태의 커패시터는, '적층 방향(x 방향)에 따른 커패시터 본체의 길이(L)가 적층 방향에 평행한 양 측면 사이의 거리(W)보다 더 크다'는 점을 제외하고는 도 4에 도시된 실시형태와 거의 동일한 구조를 갖는다. FIG. 7 is a perspective view (FIG. 7 (a)), a first internal electrode (FIG. 7 (b)), and a second internal electrode (FIG. 7C) showing an arrangement of external electrodes of a capacitor according to still another embodiment of the present invention. )) This is a cross-sectional view showing the structure. The capacitor of the present embodiment is shown in FIG. 4 except that 'the length L of the capacitor body along the stacking direction (x direction) is greater than the distance W between both sides parallel to the stacking direction'. It has a structure almost identical to that of the illustrated embodiment.

도 7을 참조하면, 일극성의 제1 및 제2 외부전극(74a, 74b)은 커패시터 본체(71)의 양 측면(C, D)에 각각 형성되어 상면(A) 및 하면(B)으로 소정의 폭(W₁₀)만큼 일부 연장된다. 커패시터 본체(71)의 하면에는 상기 제1 및 제2 외부전극(74a, 74b)과 이격된 타극성의 제3 외부전극(75)이 형성되어 있다. 제3 외부전극(75)는 y 방향의 폭(W₂₀)을 갖는다. 도 4의 실시형태와 마찬가지로, 각각의 제1 및 제2 외부 전극(74a, 74b)은 측면 및 하면에 걸친 넓은 접촉 면적으로 제1 및 제2 리드(72a, 72b)와 각각 접촉하여, 제1 내부 전극(72)에 연결된다. 또한 제3 외부 전극(75)은 제3 리드(73a)와 접촉하여 제2 내부 전극(73)에 연결된다. 도 7의 도면부호 71a, 71b는 유전체층을 나타낸다. Referring to FIG. 7, the first and second external electrodes 74a and 74b having the same polarity are formed on both side surfaces C and D of the capacitor body 71, respectively, and are defined as upper and lower surfaces A and B, respectively. Is partially extended by the width W _{10 of} . A third external electrode 75 having a polarity spaced apart from the first and second external electrodes 74a and 74b is formed on the bottom surface of the capacitor body 71. The third external electrode 75 has a width W ₂₀ in the y direction. As with the embodiment of FIG. 4, each of the first and second external electrodes 74a, 74b is in contact with the first and second leads 72a, 72b, respectively, with a wide contact area across the side and the bottom, so that the first It is connected to the internal electrode 72. In addition, the third external electrode 75 contacts the third lead 73a and is connected to the second internal electrode 73. Reference numerals 71a and 71b in FIG. 7 denote dielectric layers.

특히, 적층 방향(x 방향)에 따른 커패시터 본체(71)의 길이(L)는 적층 방향에 평행한 양 측면(C, D) 사이의 거리(W)보다 더 크다. 이러한 구조는 적층수를 늘리기에 적합하며, 적층수의 증가에 따라 더 큰 용량과 더 작은 ESL을 구현할 수 잇다. In particular, the length L of the capacitor body 71 along the stacking direction (x direction) is larger than the distance W between both sides C and D parallel to the stacking direction. Such a structure is suitable for increasing the number of stacked layers, and as the number of stacked sheets increases, larger capacity and smaller ESL can be realized.

본 실시형태에서도, 제3 리드(73a)의 폭(W₂)은 제1 또는 제2 리드(72a 또는 72b)의 하면(B)으로 인출된 부분의 폭(W₁)보다 더 큰 것이 바람직하다. 본 발명자들이 다양한 폭 비(W₂/W₁)을 갖는 샘플들에 대해 실시한 ESL 평가 시험에 따르면, 상기 폭의 비(W₂/W₁)의 증가에 따라 ESL이 감소한다는 사실을 확인하였다. Also in the present embodiment, the width W ₂ of the third lead 73a is preferably larger than the width W ₁ of the portion drawn out to the lower surface B of the first or second lead 72a or 72b. . According to the ESL evaluation test conducted by the inventors on samples having various width ratios (W ₂ / W ₁ ), it was confirmed that the ESL decreased with the increase in the width ratios (W ₂ / W ₁ ).

도 8은 상기 도 7의 실시형태에 따른 샘플들에 대한 시험 결과를 그래프로 표시한 것으로서, 상기 폭의 비(W₂/W₁)에 따른 ESL의 값을 나타낸다. 상기 그래프에 대한 구체적인 데이터를 아래 표 2에 표시하였다.FIG. 8 is a graphical representation of test results for samples according to the embodiment of FIG. 7, showing the value of ESL according to the ratio W ₂ / W ₁ of the width. Specific data for the graph is shown in Table 2 below.

도8 및 표 2를 참조하면, W₁과 W₂의 비율(W₂/W₁)가 0.82이하일 때에는 90 pH를 넘는 ESL 값을 나타내지만, W₂/W₁ 값이 2 이상일 때에는 ESL 값은 76.09 pH 이하로 현저히 낮은 값을 나타낸다. 2 이상의 W₂/W₁에서는 W₂/W₁의 증가에 따라 ESL이 완만하게 감소한다. 외부 전극 도포 공정의 측면에서, 상기 폭의 비(W₂/W₁)는 7이하인 것이 바람직하다. Referring to FIG. 8 and Table 2, when the ratio (W ₂ / W ₁ ) of W ₁ and W ₂ is 0.82 or less, the ESL value is greater than 90 pH, but when the W ₂ / W ₁ value is 2 or more, the ESL value is Significantly lower values below 76.09 pH. In W ₂ / W ₁ above ₂ , the ESL decreases slowly with increasing W ₂ / W ₁ . In terms of the external electrode application process, the width ratio W ₂ / W ₁ is preferably 7 or less.

따라서, 도 7에 도시된 바와 같이 '적층 방향에 따른 본체의 길이(L)가 적층 방향에 평행한 대향 측면들(C, D) 사이의 거리(W)보다 큰 경우'에는, 상기 폭의 비(W₂/W₁)를 2.0 이상으로 함으로써, 매우 감소된 ESL의 고성능 디커플링 커패시터 또는 EMI 필터를 구현할 수 있게 된다. Therefore, as shown in FIG. 7, when the length L of the main body in the stacking direction is larger than the distance W between the opposing side surfaces C and D parallel to the stacking direction, the ratio of the width is shown. By setting (W ₂ / W ₁ ) to 2.0 or higher, a highly reduced ESL high performance decoupling capacitor or EMI filter can be implemented.

도 9는, 본 발명의 또 다른 실시형태에 따른 커패시터의 외부전극 배치를 나타낸 사시도(도 9(a))과, 제1 내부전극(도 9(b)) 및 제2 내부전극(도 9c)의 구조를 나타낸 단면도이다. 본 실시형태에서 커패시터는, 상면(A)에 형성되어 제2 내부 전극(93)에 연결되는 제4 외부 전극(95b)을 더 포함한다(내부 및 외부 구조가 상하 대칭임). 또한 적층 방향에 따른 커패시터 본체의 길이(L)가 2개의 측면들(C, D) 사이의 거리(W)보다 크다. 9 is a perspective view (FIG. 9 (a)), a first internal electrode (FIG. 9 (b)), and a second internal electrode (FIG. 9C) showing an arrangement of external electrodes of a capacitor according to still another embodiment of the present invention. It is sectional drawing which shows the structure of. In the present embodiment, the capacitor further includes a fourth external electrode 95b formed on the upper surface A and connected to the second internal electrode 93 (internal and external structures are vertically symmetrical). Also, the length L of the capacitor body along the stacking direction is greater than the distance W between the two side surfaces C and D. FIG.

도 9(a)를 참조하면, 제1 및 제2 외부 전극(94a, 94b)은 제1 및 제2 측면(C, D)에 각각 형성되고, 해당 측면(C, D)의 상하부 모서리를 감싸서 소정 폭(W₁₀)만큼 상면(A) 및 하면(B)으로 일부 연장된다. 제3 및 제4 외부 전극(95a, 95b)은 제1 외부 전극과 제2 외부 전극 사이에서 상면(A) 및 하면(B)에 각각 형성되어 적층 방향(x 방향)을 따라 연장되어 있다. 제3 및 제4 외부 전극(95a, 95b)은 특히 상하면의 중앙부에 배치되어 있으며, 측면(C, D)에 수직한 방향(y 방향)의 폭(W₂₀)을 갖는다. Referring to FIG. 9A, the first and second external electrodes 94a and 94b are formed on the first and second side surfaces C and D, respectively, and surround upper and lower edges of the side surfaces C and D. Referring to FIG. Partly extends to the upper surface A and the lower surface B by a predetermined width W ₁₀ . The third and fourth external electrodes 95a and 95b are formed on the upper surface A and the lower surface B, respectively, between the first external electrode and the second external electrode and extend along the stacking direction (x direction). The third and fourth external electrodes 95a and 95b are particularly disposed at the center of the upper and lower surfaces, and have a width W _{20 in} the direction (y direction) perpendicular to the side surfaces C and D. As shown in FIG.

도 9(b) 및 도 9(c)를 참조하면, 유전체층(91a, 91b) 상에는 각각 제1 및 제2 내부 전극(93)이 형성되어 있다. 상기 제1 내부 전극(92)은 제1 및 제2 리드(92a, 92b)를 통해 제1 및 제2 외부 전극(94a, 94b)에 연결된다. 특히 제1 리드(92a)는 본체(91)의 제1 측면(C), 상면(A) 및 하면(B)으로 인출되고, 제2 리드(92b)는 본체(61)의 제2 측면(D), 상면(A) 및 하면(B)으로 인출된다. 9B and 9C, first and second internal electrodes 93 are formed on the dielectric layers 91a and 91b, respectively. The first internal electrode 92 is connected to the first and second external electrodes 94a and 94b through the first and second leads 92a and 92b. In particular, the first lead 92a is drawn out to the first side C, the top surface A, and the bottom surface B of the main body 91, and the second lead 92b is the second side D of the main body 61. ), The upper surface A and the lower surface B.

또한, 제2 내부 전극(93)은 제3 및 제4 리드(93a, 93b)를 통해 제3 및 제4 외부전극(95a, 95b)에 연결된다. 제2 내부 전극(93)과 제3 및 제4 외부 전극(95a, 95b)은 제1 내부 전극(92)과는 다른 극성을 나타낸다. 제1 내지 제4 리드는(92a, 92b, 93a, 93b), 커패시터 본체의 외면으로 노출되는 각 리드의 엣지 전체 길이에 걸쳐 해당 외부 전극(94a, 94b, 95a, 95b)과 접촉하여 이에 연결된다.In addition, the second internal electrode 93 is connected to the third and fourth external electrodes 95a and 95b through the third and fourth leads 93a and 93b. The second internal electrode 93 and the third and fourth external electrodes 95a and 95b have different polarities from those of the first internal electrode 92. The first to fourth leads 92a, 92b, 93a and 93b are in contact with and connected to corresponding external electrodes 94a, 94b, 95a and 95b over the entire length of the edge of each lead exposed to the outer surface of the capacitor body. .

제1 내부 전극(92)의 각 리드(92a, 92b)는 제1 측면(C), 하면(B) 및 상면(A)에 걸쳐서 넓은 접촉 면적으로 대응 외부전극(94a, 94b)와 접촉하여 연결됨으로써, ESL이 저감된다. 또한 커패시터의 내부 및 외부 구조가 상하 대칭됨으로써, 상면 및 하면 중 어느 면도 실장면으로 제공될 수 있고 이에 따라 커패시터 실장시 실장면의 방향을 고려하지 않아도 되는 이점이 생긴다. 또한 본체의 길이(L)를 측면들(C, D) 간의 거리보다 크게 함으로써, 내부 전극의 적층수의 증가에 유리하며 더 큰 용량과 더 작은 ESL을 구현할 수 있다. Each lead 92a, 92b of the first inner electrode 92 is connected in contact with the corresponding outer electrode 94a, 94b with a wide contact area across the first side C, lower surface B, and upper surface A. FIG. As a result, the ESL is reduced. In addition, since the internal and external structures of the capacitor are vertically symmetrical, any one of the upper and lower surfaces may be provided as a mounting surface, and thus the advantage of not having to consider the direction of the mounting surface when the capacitor is mounted. In addition, by making the length L of the main body larger than the distance between the side surfaces C and D, it is advantageous to increase the number of stacks of the internal electrodes, thereby realizing a larger capacity and a smaller ESL.

본 발명의 실시형태에 따른 적층형 칩 커패시터는, 외부 전극의 총 수가 적으면서도 병렬 연결된 전류 루프(실장 기판으로부터 또는 실장 기판으로 흐르는 전류에 의한 전류 루프)의 수를 높일 수 있는 장점을 제공해준다. 이러한 사실은 도 10에 명확히 나타나 있다. The stacked chip capacitor according to the embodiment of the present invention provides an advantage of increasing the number of current loops (current loops due to current flowing from or to the mounting substrate) connected in parallel with a small number of external electrodes. This fact is clearly shown in FIG.

도 10은 본 발명의 실시형태에 따른 적층형 칩 커패시터의 동작중 커패시터 내에 형성되는 전류 루프를 개략적으로 나타낸 측면도이다. 도 10은 편의상 도 6의 커패시터의 전류 루프만을 도시하고 있으나, 도 4, 7 및 9의 커패시터에서도 마찬가지의 전류 루프를 형성한다는 점은 당업자라면 충분히 이해할 수 있다(후술하는 바와 같이, 도 16 및 도 17의 커패시터에 대해서도 마찬가지임). 10 is a side view schematically showing a current loop formed in a capacitor during operation of a stacked chip capacitor according to an exemplary embodiment of the present invention. FIG. 10 shows only the current loop of the capacitor of FIG. 6 for convenience, but it is well understood by those skilled in the art that the same current loop is formed in the capacitors of FIGS. 4, 7, and 9 (as described below, FIGS. 16 and FIG. The same is true for capacitors of 17).

도 10에 도시된 바와 같이, 내부 전극 면에 수직인 방향으로 볼 때, 커패시터는 동작중에 제1 외부 전극(64a)으로부터 제1 내부 전극(62) 및 제2 내부 전극(63)을 통해 제3 외부 전극(65a)으로 진행하는 전류 루프(CL1)와, 제2 외부 전극(64b)으로부터 제1 및 제2 내부 전극(62, 63)을 통해 제3 외부 전극(65a)으로 진행하는 전류 루프(CL2)를 형성한다. 이와 같이 단지 4개 또는 3개의 외부 전극만으로 상기한 2개의 병렬 연결된 전류 루프(CL1, CL2)를 형성함으로써, 외부 전극의 갯수를 감소시킴과 아울러 낮은 ESL을 얻을 수 있게 된다. As shown in FIG. 10, when viewed in a direction perpendicular to the inner electrode plane, the capacitor is in operation from the first outer electrode 64a to the third inner electrode 62 and the second inner electrode 63 through the third inner electrode 63. The current loop CL1 proceeds to the external electrode 65a and the current loop proceeds from the second external electrode 64b to the third external electrode 65a through the first and second internal electrodes 62 and 63 ( CL2). Thus, by forming the two parallel connected current loops CL1 and CL2 with only four or three external electrodes, the number of external electrodes can be reduced and low ESL can be obtained.

본 발명자들이 실시한 실험에 따르면, 이하에서 설명하는 바와 같이 중요한 4가지 디자인 팩터(degin factors)를 조절함으로써 커패시터의 ESL을 제어할 수 있으며, 특히 커패시터의 최종 ESL을 100pH 이하로 줄일 수 있다는 점을 알게 되었다. Experiments conducted by the inventors show that the ESL of the capacitor can be controlled by adjusting four important design factors as described below, in particular the final ESL of the capacitor can be reduced below 100 pH. It became.

도 11은, 도 10의 적층형 칩 커패시터에서 인접한 내부 전극 간 갭(G), 리드 폭(W₁, W₂), 내부 전극의 메인부로부터 하면까지의 거리(M₁, M₂)를 나타낸 수직 단면도이다. 상기 갭(G)은 인접한 서로 다른 극성의 리드들(62a, 63a) 간의 간격이고, 거리(M₁)는 제1 내부 전극(62)의 메인부로부터 커패시터 본체 하면(B)까지의 거리이고, 거리(M₂)는 제2 내부 전극(63)의 메인부로부터 하면(B)까지의 거리이다. 여기서, M₁ = M₂ = M이다. FIG. 11 is a vertical diagram illustrating a gap G between adjacent internal electrodes, lead widths W ₁ and W ₂ , and a distance M ₁ and M ₂ from the main part of the internal electrode to the bottom surface of the stacked chip capacitor of FIG. 10. It is a cross section. The gap G is a gap between adjacent leads 62a and 63a of different polarities, the distance M ₁ is a distance from the main part of the first internal electrode 62 to the bottom surface B of the capacitor body, The distance M ₂ is a distance from the main part of the second internal electrode 63 to the lower surface B. FIG. Where M ₁ = M ₂ = M.

도 12는, 서로 다른 갭(G)을 갖는 도 11의 적층형 칩 커패시터들에 대한 주파수(MHz) 대 ESL(H) 특성을 나타낸 그래프이다. 도 12의 그래프는 거리(M=M₁=M₂)가 100㎛, 리드 폭의 비(W₂/W₁)가 6.0, 내부 전극의 총수가 200개층인 경우, 적층형 칩 커패시터(60)의 ESL 특성을 나타내고 있다. 도 12에 나타난 바와 같이, 10MHz 이상의 주파수에서 G=300㎛ 경우 및 G=200㎛인 경우 모두 100pH 이하의 낮은 ESL값을 갖는다. 또한 갭(G)이 작을수록 커패시터의 ESL은 더 낮아진다. 갭(G)이 작을수록 도 10에 도시된 전류 루프(CL1, CL2)의 면적이 작아지고 이에 따라 그 전류 루프로 인한 인턴턴스 성분이 감소된다. FIG. 12 is a graph showing frequency (MHz) vs. ESL (H) characteristics for the stacked chip capacitors of FIG. 11 with different gaps G. FIG. In the graph of FIG. 12, when the distance M = M ₁ = M ₂ is 100 μm, the read width ratio W ₂ / W ₁ is 6.0 and the total number of internal electrodes is 200 layers, the stacked chip capacitor 60 ESL characteristics are shown. As shown in FIG. 12, both the case of G = 300 μm and the case of G = 200 μm at frequencies of 10 MHz or more have a low ESL value of 100 pH or less. Also, the smaller the gap G, the lower the ESL of the capacitor. The smaller the gap G is, the smaller the area of the current loops CL1 and CL2 shown in FIG. 10 is, thereby reducing the inductance component due to the current loop.

도 13은, 도 11의 적층형 칩 커패시터에 있어서 리드의 폭의 비(R=W₂/W₁)에 따른 ESL 상대치의 변화를 나타낸 그래프이다. 도 13의 그래프는 거리(M)가 100㎛, 갭(G)이 200㎛, 내부 전극의 총수가 50개층인 경우, 적층형 칩 커패시터(60)의 ESL 상대치를 나타내고 있다. 도 13의 그래프에서 ESL의 상대치(%)는 W₂/W₁=0.3 일 때의 ESL을 기준값 100으로 설정하여 얻은 값이다. 도 13의 그래프에 나타난 바와 같이, 리드 폭의 비(W₂/W₁)이 작아질수록 ESL은 감소되며, 특히 W₂/W₁=1.38 근방에서 ESL의 감소율(기울기)이 급격히 변함을 알 수 있다. FIG. 13 is a graph showing changes in relative values of ESL according to the ratio (R = W ₂ / W ₁ ) of the width of the lead in the stacked chip capacitor of FIG. 11. The graph of FIG. 13 shows the ESL relative value of the stacked chip capacitor 60 when the distance M is 100 m, the gap G is 200 m, and the total number of internal electrodes is 50 layers. In the graph of FIG. 13, the relative value (%) of the ESL is a value obtained by setting the ESL when W ₂ / W ₁ = 0.3 to the reference value 100. As shown in the graph of FIG. 13, as the ratio of the lead width (W ₂ / W ₁ ) decreases, the ESL decreases, and in particular, the decrease rate (tilt) of the ESL changes rapidly in the vicinity of W ₂ / W ₁ = 1.38. Can be.

도 14는, 서로 다른 거리(M)을 갖는 도 11의 적층형 칩 커패시터들에 대한 주파수(MHz) 대 ESL(H) 특성을 나타낸 그래프이다. 도 14의 그래프는 갭(G)이 200㎛, 리드 폭의 비(W₂/W₁)가 6.0, 내부 전극의 총수가 50개층인 경우, 적층형 칩 커패시터(60)의 ESL 특성을 나타내고 있다. 도 14의 그래프에 나타난 바와 같이, 거리(M)=100㎛인 경우, 100~1000MHz의 주파수 범위(100MHz 근방은 제외)에서 대부분 100pH 이하의 ESL 값을 나타낸다. 또한 거리(M)=70㎛인 경우, 100~1000MHz의 주파수 범위 전체에서 100pH보다 낮은 ESL 값을 나타낸다. 거리(M)가 작을수록 커패시터의 인덕턴스는 감소되는데, 이는 거리(M)의 감소에 따른 전류 루프(CL1, CL2: 도 10 참조)의 면적 감소에 기인한다.FIG. 14 is a graph showing frequency (MHz) vs. ESL (H) characteristics for the stacked chip capacitors of FIG. 11 having different distances M. FIG. The graph of FIG. 14 shows the ESL characteristic of the multilayer chip capacitor 60 when the gap G is 200 µm, the ratio W ₂ / W ₁ of the lead width is 6.0 and the total number of internal electrodes is 50 layers. As shown in the graph of FIG. 14, when the distance M is 100 μm, most ESL values of 100 pH or less are exhibited in the frequency range of 100 to 1000 MHz (excluding 100 MHz). In addition, when the distance (M) = 70㎛, it shows an ESL value lower than 100pH over the entire frequency range of 100 ~ 1000MHz. The smaller the distance M, the smaller the inductance of the capacitor is due to the reduction in the area of the current loops CL1 and CL2 (see FIG. 10) as the distance M decreases.

도 15는, 도 11의 적층형 칩 커패시터에 있어서, 본체 내의 전체 내부 전극 수(내부 전극의 전체 적층수)에 따른 ESL의 상대치의 변화를 나타낸 그래프이다. 내부 전극의 수직 배치는, 내부 전극들의 적층수의 증가에 따른 ESL의 추가적 감소라는 장점을 제공한다. 도 15의 그래프는 갭(G)이 200㎛이고, 리드 폭의 비(W₂/W₁)가 6.0이고, 거리(M)가 100㎛인 경우, 적층형 칩 커패시터(60)의 ESL 상대치를 나타내고 있다. 도 15에 도시된 바와 같이, 내부 전극의 적층수의 증가에 따라 ESL이 감소한다. FIG. 15 is a graph showing a change in the relative value of the ESL according to the total number of internal electrodes (the total number of internal electrodes stacked) in the multilayer chip capacitor of FIG. 11. The vertical arrangement of the inner electrodes offers the advantage of further reduction of the ESL with increasing number of stacks of the inner electrodes. The graph of FIG. 15 shows the relative ESL of the stacked chip capacitor 60 when the gap G is 200 μm, the ratio of the lead widths W ₂ / W ₁ is 6.0 and the distance M is 100 μm. have. As shown in FIG. 15, the ESL decreases as the number of stacks of internal electrodes increases.

상술한 바와 같이, 4가지의 중요한 디자인 팩터(G, W₂/W₁, M, 내부 전극 적층수)에 따라 커패시터의 인덕턴스 또는 ESL 특성이 변한다는 점을 확인할 수 있다. 이 4가지 디자인 팩터의 조절에 의해, 고속 MPU 패키지에 주로 사용되는 디커플링 커패시터에 요구되는 100pH이하의 ESL을 구현할 수 있게 된다. 4가지 디자인 팩터에 따른 상술한 ESL(또는 인덕턴스) 거동은, 도 11(또는 도 6)의 실시형태에만 한정되는 것이 아니다. 상면에 제4 외부 전극을 갖지 않는 도 4(또는 도 3)의 커패시터에 대해서도 마찬가지의 ESL 거동을 나타내다. 제4 외부 전극(65b)은 커패시터 실장의 편의를 위한 것일 뿐(즉, 상하 구별없이 커패시터를 회로 기판 상에 실장할 수 있음) 실제 전류 경로에 기여하지 않기 때문이다. As described above, it can be seen that the inductance or ESL characteristics of the capacitor change according to four important design factors (G, W ₂ / W ₁ , M, and number of internal electrode stacks). The adjustment of these four design factors enables the implementation of ESL <100pH required for decoupling capacitors commonly used in high-speed MPU packages. The above-described ESL (or inductance) behavior according to four design factors is not limited to the embodiment of FIG. 11 (or FIG. 6). The same ESL behavior is also shown for the capacitor of FIG. 4 (or FIG. 3) having no fourth external electrode on the upper surface. This is because the fourth external electrode 65b is only for the convenience of capacitor mounting (that is, the capacitor can be mounted on the circuit board without distinguishing the top and bottom) and does not contribute to the actual current path.

도 16은, 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도(도 16(a)), 및 내부 전극 구조를 나타낸 수직 단면도(도 16(b))이다. 본 실시형태에서는, 전술한 실시형태들과 달리, 일 극성의 내부 전극들이 모두 동일한 전극 패턴을 갖는 것이 아니라 2가지 전극 패턴으로 나뉜다. 이 실시형태에서도 내부 전극들(132, 132', 133)은 하면(회로기판에 실장되는 면)에 수직으로 배치된다.FIG. 16 is a perspective view (FIG. 16 (a)) showing an external appearance of a stacked chip capacitor according to still another embodiment of the present invention, and a vertical sectional view (FIG. 16 (b)) showing an internal electrode structure. In the present embodiment, unlike the above-described embodiments, the internal electrodes of one polarity are not all divided into two electrode patterns but having the same electrode pattern. Also in this embodiment, the internal electrodes 132, 132 ', and 133 are disposed perpendicular to the lower surface (surface mounted on the circuit board).

도 16(a)를 참조하면, 커패시터(130)의 외형은 도 3 및 4의 커패시터(30)와 마찬가지이다. 동일 극성의 제1 및 제2 외부 전극(134a, 134b)은 각각 본체(131)의 제1 및 제2 측면에 형성되고, 하부 모서리를 감싸서 하면(B) 및 상면으로 일부 연장되어 있다. 타극성의 제3 외부 전극(135)은 제1 및 제2 외부 전극(134a, 134b)로부터 이격되어 제1 및 제2 외부 전극(134a, 134b) 사이에서 적층방향(y방향)을 따라 하면에 형성되어 있다. Referring to FIG. 16A, the appearance of the capacitor 130 is the same as that of the capacitor 30 of FIGS. 3 and 4. The first and second external electrodes 134a and 134b of the same polarity are formed on the first and second side surfaces of the main body 131, respectively, and partially extend to the lower surface B and the upper surface of the lower edge. The third external electrode 135 of the polarity is spaced apart from the first and second external electrodes 134a and 134b and is disposed on the bottom surface along the stacking direction (y direction) between the first and second external electrodes 134a and 134b. Formed.

도 16(a) 및 (b)를 참조하면, 커패시터 본체(131) 내에는, 제1 극성의 제1 내부 전극 패턴(132)과 제1 극성의 제2 내부 전극 패턴(132')이 유전체층(131a, 131a') 상에 교대로 배치된다. 이들 제1 극성의 내부 전극 패턴(132, 132') 사이에는 타극성의 제3 내부 전극 패턴(133)이 유전체층(131b) 상에 배치된다. 이에 따라, 제1, 제3, 제2 내부 전극 패턴(132, 133, 132')는, 132, 133, 132', 133, 132, 133, 132'...의 순서로 반복하여 교대로 배치된다. 즉, 제1 극성 내부 전극(132 또는 132')과 제2 극성의 내부 전극(133)이 유전체층을 사이에 두고 서로 대향하여 교대로 배치되고, 제1 극성의 내부 전극들(132, 132')은 제1 내부 전극 패턴(132)와 제2 내부 전극 패턴(132')이 적층방향(y 방향)을 따라 서로 교대로 배치되는 배치구조를 갖는다. 이와 같이, 제1 극성의 내부 전극은 2가지 전극 패턴(132, 132')으로 나뉘고 제2 극성의 내부 전극은 1가지 전극 패턴(133)만을 갖는다. Referring to FIGS. 16A and 16B, in the capacitor body 131, a first internal electrode pattern 132 having a first polarity and a second internal electrode pattern 132 ′ having a first polarity are formed of a dielectric layer ( 131a, 131a 'are alternately arranged. A third polarity internal electrode pattern 133 is disposed on the dielectric layer 131b between the internal electrode patterns 132 and 132 'of the first polarity. Accordingly, the first, third, and second internal electrode patterns 132, 133, and 132 ′ are alternately arranged in the order of 132, 133, 132 ′, 133, 132, 133, and 132 ′. do. That is, the first polarity internal electrodes 132 or 132 'and the second polarity internal electrodes 133 are alternately disposed to face each other with a dielectric layer interposed therebetween, and the internal electrodes 132 and 132' of the first polarity are alternately disposed. The first internal electrode pattern 132 and the second internal electrode pattern 132 ′ have an arrangement structure in which they are alternately arranged along the stacking direction (y direction). As such, the inner electrode of the first polarity is divided into two electrode patterns 132 and 132 ′, and the inner electrode of the second polarity has only one electrode pattern 133.

도 16(b)에 도시된 바와 같이, 제1 극성의 제1 내부 전극 패턴(132)은, 제1 측면 및 하면(B)으로 인출된 제1 리드(132a)를 통해 제1 외부 전극(134a)와 연결된다. 제1 극성의 제2 내부 전극 패턴(132')은, 제2 측면 및 하면(B)으로 인출된 제2 리드(132a')를 통해 제2 외부 전극(134b)에 연결된다. 제2 극성의 제3 내부 전극 패턴(133)은 하면으로 인출된 제3 리드(133a)를 통해 제3 외부 전극(135)와 연결된다. As shown in FIG. 16B, the first internal electrode pattern 132 of the first polarity has the first external electrode 134a through the first lead 132a drawn to the first side surface and the bottom surface B. As shown in FIG. ). The second internal electrode pattern 132 ′ of the first polarity is connected to the second external electrode 134 b through the second lead 132 a ′ drawn to the second side surface and the bottom surface B. FIG. The third internal electrode pattern 133 of the second polarity is connected to the third external electrode 135 through the third lead 133a drawn out to the bottom surface.

제1 내지 제2 리드(132a, 132a')는 각 측면 및 하면으로 노출된 리드 엣지의 전체 길이에 걸쳐서 제1 및 제2 외부 전극(134a, 134b)과 각각 접촉하여 이에 연결되며, 이로써 내외부 전극간 접촉부의 접촉 면적이 극대화되고 그 접촉부를 통해 흐르는 전류 경로는 넓은 폭을 갖게 된다. 제3 리드(133)는 하면으로 노출된 리드 엣지 전체 길이에 걸쳐서 제3 외부 전극(135)과 접촉하여 이에 연결된다. The first to second leads 132a and 132a 'are in contact with and connected to the first and second external electrodes 134a and 134b, respectively, over the entire length of the lead edge exposed to each side and the bottom. The contact area of the intercontact is maximized and the current path flowing through the contact has a wide width. The third lead 133 is in contact with and connected to the third external electrode 135 over the entire length of the lead edge exposed to the bottom surface.

도 16의 실시형태에서도, 전술한 도 11 내지 도 15를 참조하여 설명한 바와 마찬가지로, 갭(G), 리드 폭의 비(W₂/W₁), 거리(M) 및 내부 전극의 적층수에 따라 커패시터(130)의 ESL값이 변화되고, 상기 4가지 디자인 팩터의 조절에 의해 100pH 이하의 ESL을 구현할 수 있다. 도 16의 커패시터는 도 4의 커패시터와 비교할 때 제1 극성의 내부 전극을 2가지 전극패턴으로 분리한 것 이외에는 차이점이 없으므로, 4 디자인 팩터에 따른 상술한 ESL 변화 거동(도 11 내지 도 15 참조)과 거의 동일한 ESL 변화 거동을 따른다. Also in the embodiment of FIG. 16, as described above with reference to FIGS. 11 to 15, depending on the gap G, the ratio of the lead widths W ₂ / W ₁ , the distance M, and the number of stacked internal electrodes The ESL value of the capacitor 130 is changed, and by adjusting the four design factors, an ESL of 100 pH or less can be realized. Compared with the capacitor of FIG. 4, the capacitor of FIG. 16 has no difference except that the internal electrode having the first polarity is divided into two electrode patterns, and thus, the aforementioned ESL change behavior according to the four design factors (see FIGS. 11 to 15). And follow almost the same ESL change behavior.

도 17은 도 16의 변형예에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도(도 17(a)), 및 내부 전극 구조를 나타낸 수직 단면도(도 17(b))이다. 도 17의 커패시터(160)는, 상면에 제4 외부 전극(165b)을 더 포함하고 상하 대칭적인 외부 및 내부 구조를 갖는다는 점에서, 도 16의 커패시터(130)와 다르다. 17 is a perspective view (Fig. 17 (a)) showing the external appearance of the stacked chip capacitor according to the modification of Fig. 16, and a vertical cross-sectional view (Fig. 17 (b)) showing the internal electrode structure. The capacitor 160 of FIG. 17 differs from the capacitor 130 of FIG. 16 in that the capacitor 160 further includes a fourth external electrode 165b on an upper surface thereof and has an external and internal structure that is vertically symmetrical.

도 17(a)을 참조하면, 커패시터(160)의 외형은 도 6의 커패시터(60)와 거의 동일하다. 동일 극성의 제1 및 제2 외부 전극(164a, 164b)는 각각 본체(161)의 제1 및 제2 측면에 형성되고 본체(161)의 하부 및 상부 모서리를 감싸서 하면(B) 및 상면으로 일부 연장되어 있다. 타극성의 제3 및 제4 외부 전극(165a, 165b)는 적층방향(y 방향)을 따라 각각 하면(B) 및 상면에 형성되어 있다. Referring to FIG. 17A, the appearance of the capacitor 160 is almost the same as that of the capacitor 60 of FIG. 6. The first and second external electrodes 164a and 164b having the same polarity are formed on the first and second side surfaces of the main body 161, respectively, and partially cover the lower and upper edges of the main body 161 to the lower surface B and the upper surface. It is extended. The third and fourth external electrodes 165a and 165b having different polarities are formed on the lower surface B and the upper surface, respectively, in the stacking direction (y direction).

도 17(a) 및 (b)를 참조하면, 커패시터 본체(161) 내에는, 제1 극성의 제1 내부 전극 패턴(162)과 제1 극성의 제2 내부 전극 패턴(162')이 유전체층(161a, 161a') 상에 교대로 배치된다. 이들 제1 극성의 내부 전극 패턴(162, 162') 사이에는 타극성의 제3 내부 전극 패턴(163)이 유전체층(161b) 상에 배치된다. 제1 극성의 내부 전극은 모두 "T"자형의 전극 패턴을 갖는다. 서로 반대방향으로 누운 2개의 "T"자형 전극 패턴(162, 162')이 서로 교대로 반복 배치되어 복수의 제1 극성 내부 전극을 형성한다. 제3 내부 전극 패턴(163)은 모두 "열십(┼)"자형의 전극 패턴을 갖는다. Referring to FIGS. 17A and 17B, in the capacitor body 161, a first internal electrode pattern 162 having a first polarity and a second internal electrode pattern 162 ′ having a first polarity are formed of a dielectric layer ( 161a, 161a 'are alternately arranged. A third polarity internal electrode pattern 163 is disposed on the dielectric layer 161b between the internal electrode patterns 162 and 162 'of the first polarity. The internal electrodes of the first polarity all have an “T” shaped electrode pattern. Two "T" shaped electrode patterns 162 and 162 'lying in opposite directions are alternately arranged alternately to form a plurality of first polarity internal electrodes. All of the third internal electrode patterns 163 have electrode patterns of the "fifteen" shape.

도 17(b)에 도시된 바와 같이, 제1 극성의 제1 내부 전극 패턴(162)은, 제1 측면, 하면 및 상면으로 인출된 제1 리드(162a)를 통해 제1 외부 전극(164a)와 연결된다. 제1 극성의 제2 내부 전극 패턴(162')은, 제2 측면, 하면 및 상면으로 인출된 제2 리드(162a')를 통해 제2 외부 전극(164b)와 연결된다. 제2 극성의 제3 내부 전극 패턴(163)은 하면 및 상면으로 각각 인출된 제3 및 제4 리드(163a, 163b)를 통해 제3 및 제4 외부 전극(165a, 165b)와 연결된다. As shown in FIG. 17B, the first internal electrode pattern 162 of the first polarity has the first external electrode 164a through the first lead 162a drawn to the first side surface, the bottom surface, and the top surface. Connected with. The second internal electrode pattern 162 ′ having the first polarity is connected to the second external electrode 164b through the second lead 162a ′ drawn to the second side surface, the bottom surface, and the top surface. The third internal electrode pattern 163 of the second polarity is connected to the third and fourth external electrodes 165a and 165b through the third and fourth leads 163a and 163b drawn out to the lower surface and the upper surface, respectively.

제1 내지 제2 리드(162a, 162a')는 각 측면 및 하면으로 노출된 리드 엣지의 전체 길이에 걸쳐서 제1 및 제2 외부 전극(164a, 164b)과 각각 접촉하여 이에 연결되며, 이로써 내외부 전극간 접촉부의 접촉 면적이 극대화되고 그 접촉부를 통해 흐르는 전류 경로는 넓은 폭을 갖게 된다. 제3 리드(163)는 하면으로 노출된 리드 엣지 전체 길이에 걸쳐서 제3 외부 전극(165)과 접촉하여 이에 연결된다. The first to second leads 162a and 162a 'are in contact with and connected to the first and second external electrodes 164a and 164b, respectively, over the entire length of the lead edge exposed to each side and the bottom. The contact area of the intercontact is maximized and the current path flowing through the contact has a wide width. The third lead 163 is in contact with and connected to the third external electrode 165 over the entire length of the lead edge exposed to the bottom surface.

본 실시형태와 같이, 커패시터 본체의 내부 및 외부 구조를 대칭적인 구조로 형성함으로써(도 16의 실시형태와 비교), 커패시터 칩의 방향성을 제거할 수 있고 이에 따라 커패시터의 표면 실장시 상면 및 하면 중 어느 면도 실장면으로 제공될 수 있다. 따라서, 커패시터 실장시 실장면의 방향을 고려하지 않아도 되는 장점이 있다. As in the present embodiment, by forming the internal and external structures of the capacitor body in a symmetrical structure (compared with the embodiment of FIG. 16), the directivity of the capacitor chip can be eliminated, and accordingly, the upper and lower surfaces of the capacitor are mounted on the surface. Any shaving mounting surface can be provided. Therefore, there is an advantage that does not need to consider the direction of the mounting surface when mounting the capacitor.

도 17의 실시형태에서도, 전술한 도 11 내지 도 15를 참조하여 설명한 바와 마찬가지로, 갭(G), 리드 폭의 비(W₂/W₁), 거리(M) 및 내부 전극의 적층수에 따라 커패시터(160)의 ESL값이 변화되고, 상기 4가지 디자인 팩터의 조절에 의해 100pH 이하의 ESL을 구현할 수 있다. 도 17의 커패시터는 도 6(또는 도 11)의 커패시터와 비교할 때 제1 극성의 내부 전극을 2가지 전극패턴으로 분리한 것 이외에는 차이점이 없으므로, 4 디자인 팩터에 따른 상술한 ESL 변화 거동(도 11 내지 도 15 참조)과 거의 동일한 ESL 변화 거동을 따른다. Also in the embodiment of FIG. 17, as described above with reference to FIGS. 11 to 15, according to the gap G, the ratio of the lead width W ₂ / W ₁ , the distance M, and the number of stacked internal electrodes The ESL value of the capacitor 160 is changed, and by adjusting the four design factors, an ESL of 100pH or less can be realized. The capacitor of FIG. 17 has no difference except that the internal electrode of the first polarity is separated into two electrode patterns as compared with the capacitor of FIG. 6 (or FIG. 11), and thus, the above-described ESL change behavior according to four design factors (FIG. 11). To ESL change behavior almost identical to that of FIG. 15.

도 18은 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도(도 18(a)), 및 내부 전극 구조를 나타낸 수평 단면도(도 18(b))이다. 도 18의 실시형태에서는, 내부 전극이 하면(회로기판에 실장되는 면)에 수평으로 배치된다. Fig. 18 is a perspective view (Fig. 18 (a)) showing the external appearance of a stacked chip capacitor according to still another embodiment of the present invention, and a horizontal sectional view (Fig. 18 (b)) showing an internal electrode structure. In the embodiment of Fig. 18, the internal electrodes are arranged horizontally on the lower surface (surface mounted on the circuit board).

도 18(a)을 참조하면, 커패시터(260)는 상하 및 좌우로 대칭인 외형을 갖는다. 커패시터 본체(260)의 대향하는 제1 측면(S1)과 제2 측면(S2)에는 제1 극성의 제1 및 제2 외부 전극(264a, 264b)이 각각 형성되어 있고, 다른 대향하는 제3 측면(S3)과 제4 측면(S4)에는 제2 극성의 제3 외부 전극(265a, 265b)이 형성되어 있다. 제3 외부 전극(265a, 265b)은 2개 부분으로 서로 분리된 형태로 되어 있으나, 분리된 2개부분이 하나의 일체로서 연결되어 본체(261) 중심부를 띠형상으로 완전히 둘러쌀 수도 있다. 제1 및 제2 외부 전극(264a, 264b)은 모두 제3 및 제4 측면(S3, S4)으로 일부 연장되어 있다. Referring to FIG. 18A, the capacitor 260 has an external shape that is symmetrical in up, down, left, and right directions. The first and second external electrodes 264a and 264b having the first polarity are formed on the first and second side surfaces S1 and S2 of the capacitor body 260, respectively, and the other third and second side surfaces are opposite. Third external electrodes 265a and 265b having a second polarity are formed at S3 and the fourth side surface S4. The third external electrodes 265a and 265b are separated from each other in two parts, but the two separated parts may be connected as one body to completely surround the center of the main body 261 in a band shape. The first and second external electrodes 264a and 264b all partially extend to the third and fourth side surfaces S3 and S4.

도 18(b)를 참조하면, 내부 전극 구조 자체는 도 6의 내부 전극 구조와 같은 형태를 갖는다(내부 전극이 배치되는 방향이 하면에 수평인 점에서 다름). 제1 극성의 제1 내부 전극(262)은 "H"자형으로 형성되고, 양측면(S1, S2)으로 각각 인출된 2개의 리드(262a, 262b)를 통해 제1 및 제2 외부 전극(264a, 264b)에 연결된다. 제2 극성의 내부 전극(263)은 "열십(┼)"자형으로 형성되고, 다른 양측면(S3, S4)으로 각각 인출된 2개의 리드(263a, 263b)를 통해 제3 외부 전극(265a, 265b)에 연결된다. Referring to FIG. 18B, the internal electrode structure itself has the same shape as the internal electrode structure of FIG. 6 (different in that the direction in which the inner electrodes are disposed is horizontal to the bottom surface). The first internal electrode 262 of the first polarity is formed to have an “H” shape, and the first and second external electrodes 264a and 262 are formed through two leads 262a and 262b respectively drawn to both side surfaces S1 and S2. 264b). The inner electrode 263 of the second polarity is formed in a "fifteen" shape, and the third outer electrodes 265a and 265b are formed through two leads 263a and 263b respectively drawn out to the other two side surfaces S3 and S4. )

도 18에 도시된 바와 같이, 제1 내부 전극(262)의 제1 리드(262a)는 제1, 3 및 4 측면(S1, S3, S4)으로 인출되고, 외부로 노출된 리드 엣지 전체 길이에 걸쳐 제1 외부 전극(264a)과 접촉한다. 제1 내부 전극(263)의 제2 리드(263b)는 제2, 3 및 4 측면(S2, S3, S4)으로 인출되고, 외부로 인출된 리드 엣지 전체 길이에 걸쳐서 제2 외부 전극(264b)과 접촉한다. 따라서, 제1 및 제2 리드(262a, 262b)는 넓은 폭으로 제1 및 제2 외부 전극(264a, 264b)에 접촉하므로, 내외부 전극간 접촉부의 접촉 면적이 극대화되고, 이에 따라 그 접촉부에서 흐르는 전류 경로는 넓은 폭을 갖게 된다. 도면에서 W₁은 제3 및 제4 측면(S3, S4)으로 인출된 제1 리드(262a)(또는 제2 리드(262b)) 부분의 폭을 나타내고, W₂는 제1 및 제2 측면(S1, S2)으로 인출된 제3 리드(265a)(또는 제4 리드(265b)) 부분의 폭을 나타낸다. As shown in FIG. 18, the first lead 262a of the first internal electrode 262 is led to the first, third and fourth side surfaces S1, S3, and S4, and extends to the entire length of the lead edge exposed to the outside. Over the first external electrode 264a. The second lead 263b of the first internal electrode 263 is led to the second, third and fourth side surfaces S2, S3, and S4, and the second external electrode 264b is extended over the entire length of the lead edge drawn to the outside. Contact with Accordingly, since the first and second leads 262a and 262b contact the first and second external electrodes 264a and 264b in a wide width, the contact area between the internal and external electrodes is maximized, and thus the flow of the contact portion The current path will have a wide width. In the drawing, W ₁ represents the width of the portion of the first lead 262a (or the second lead 262b) drawn to the third and fourth side surfaces S3 and S4, and W ₂ represents the first and second side surfaces ( The width | variety of the part of the 3rd lead 265a (or the 4th lead 265b) drawn out to S1, S2 is shown.

도 19는, 도 18의 적층형 칩 커패시터(260)에 있어서 리드의 폭의 비(W₂/W₁)에 따른 ESL 값의 변화를 나타낸 그래프이고, 도 20은 도 19의 그래프를 ESL 상대치로 표현한 것이다. 도 19 및 20에 도시된 바와 같이, 리드 폭의 비(W₂/W₁)가 증가함에 따라 커패시터의 ESL은 감소한다. 특히 리드 폭의 비(W₂/W₁)가 1.43 근방에서 기울기(ESL 감소율)이 급격히 변하여 1.43이상에서 ESL이 현저히 낮게 나타남을 알 수 있다. FIG. 19 is a graph illustrating a change in ESL value according to a ratio (W ₂ / W ₁ ) of a width of a lead in the stacked chip capacitor 260 of FIG. 18, and FIG. 20 is a graph representing the graph of FIG. will be. As shown in Figs. 19 and 20, the ESL of the capacitor decreases as the ratio W ₂ / W ₁ of the lead width increases. In particular, the slope (ESL reduction rate) of the lead width ratio W ₂ / W ₁ rapidly changed around 1.43, indicating that the ESL was significantly lower than 1.43.

도 18의 실시형태에서는 각 극성마다 내부 전극이 단 1개의 전극 패턴을 갖고 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 극성의 내부 전극은 2가지 전극 패턴으로 나뉠 수 있다. 예를 들어, 커패시터(260)의 내부에서 하면에 수평하게 배치되는 내부 전극은 도 17(b)에 도시된 바와 같은 구조를 가질 수 있다. 즉, 제1 극성의 내부 전극은 서로 교대로 반복 배치되는 2개의 "T"자형 전극 패턴(이 2개의 T자형 패턴은 서로 반대방향으로 누워있음)으로 분류되고, 이 2개의 제1 극성 "T"자형 전극 패턴 사이에 제2 극성을 갖는 "열십(┼)"자형 전극 패턴이 배치될 수 있다 - 그러나, 도 17의 실시형태와 달리, 각 내부 전극은 커패시터 하면에 수평하게 배치됨 -. 이와 같이 3가지 전극 패턴(2가지 "T"자형 패턴 및 1가지 "열십"자형 패턴)을 갖는 경우에도, 도 20의 ESL 거동과 마찬가지의 거동을 나타낸다. In the embodiment of FIG. 18, the internal electrode has only one electrode pattern for each polarity, but the present invention is not limited thereto. The inner electrode of the first polarity may be divided into two electrode patterns. For example, the internal electrode disposed horizontally on the bottom surface of the capacitor 260 may have a structure as shown in FIG. 17B. That is, the internal electrodes of the first polarity are classified into two “T” shaped electrode patterns (the two T-shaped patterns lying opposite to each other) which are alternately arranged alternately with each other, and the two first polarities “T A "fifteen" shaped electrode pattern having a second polarity may be disposed between the "shaped electrode patterns"-however, unlike the embodiment of FIG. 17, each internal electrode is disposed horizontally under the capacitor. Thus, even when it has three electrode patterns (two "T" shaped patterns and one "twelve" shaped patterns), it exhibits the same behavior as the ESL behavior of FIG.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되지 아니한다. 첨부된 청구범위에 의해 권리범위를 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게 자명할 것이다. The present invention is not limited by the above-described embodiment and the accompanying drawings. It is intended that the scope of the invention be defined by the appended claims, and that various forms of substitution, modification, and alteration are possible without departing from the spirit of the invention as set forth in the claims. Will be self-explanatory.

도 1은, 종래기술에 따른 적층형 칩 커패시터의 외형을 나타내는 시시도 및 단면도이다.1 is a view and a cross-sectional view showing the appearance of a stacked chip capacitor according to the prior art.

도 2는, 종래 기술에 따른 적층형 커패시터의 내부전극 구조를 나타내는 분해 사시도이다. 2 is an exploded perspective view showing the internal electrode structure of a multilayer capacitor according to the prior art.

도 3은, 본 발명의 실시형태에 따른 적층형 칩 커패시터의 내부 구조를 나타낸 사시도, 및 상기 적층형 칩 커패시터가 회로기판에 실장된 상태를 나타내는 사시도이다.3 is a perspective view showing an internal structure of a stacked chip capacitor according to an embodiment of the present invention, and a perspective view showing a state in which the stacked chip capacitor is mounted on a circuit board.

도 4는, 도 3의 적층형 칩 커패시터의 외부전극 배치를 나타낸 사시도, 및 내부 전극 구조를 나타낸 수직 단면도이다.4 is a perspective view illustrating an external electrode arrangement of the stacked chip capacitor of FIG. 3 and a vertical cross-sectional view illustrating an internal electrode structure.

도 5는, 도 4의 실시형태에서 리드의 폭의 비(W₂/W₁)에 따른 ESL 값의 변화를 나타내는 그래프이다. FIG. 5 is a graph showing a change in the ESL value according to the ratio W ₂ / W ₁ of the width of the lead in the embodiment of FIG. 4.

도 6은, 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 외형을 나타낸 사시도, 및 내부 전극 구조를 나타낸 수직 단면도이다.6 is a perspective view showing the external appearance of a stacked chip capacitor according to another embodiment of the present invention, and a vertical cross-sectional view showing an internal electrode structure.

도 7은, 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 외부전극 배치를 나타낸 사시도, 및 내부 전극 구조를 나타낸 수직 단면도이다.7 is a perspective view showing an external electrode arrangement of a stacked chip capacitor according to still another embodiment of the present invention, and a vertical cross-sectional view showing an internal electrode structure.

도 8은, 도 7의 실시형태에서 리드의 폭의 비(W₂/W₁)에 따른 ESL 값의 변화를 나타내는 그래프이다.FIG. 8 is a graph showing a change in the ESL value according to the ratio W ₂ / W ₁ of the width of the lead in the embodiment of FIG. 7.

도 9는, 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 외부전극 배치를 나타낸 사시도, 및 내부 전극 구조를 나타낸 수직 단면도이다.9 is a perspective view showing an external electrode arrangement of a stacked chip capacitor according to still another embodiment of the present invention, and a vertical sectional view showing an internal electrode structure.

도 10은, 본 발명의 실시형태에 따른 적층형 칩 커패시터의 동작중 커패시터 내에 형성되는 전류 루프를 개략적으로 나타낸 측면도이다. 10 is a side view schematically showing a current loop formed in a capacitor during operation of a stacked chip capacitor according to an embodiment of the present invention.

도 11은, 도 10의 적층형 칩 커패시터에서 인접한 내부 전극 간 갭(G), 리드 폭(W₁, W₂), 내부 전극의 메인부로부터 하면까지의 거리(M₁, M₂)를 나타낸 수직 단면도이다.FIG. 11 is a vertical diagram illustrating a gap G between adjacent internal electrodes, lead widths W ₁ and W ₂ , and a distance M ₁ and M ₂ from the main part of the internal electrode to the bottom surface of the stacked chip capacitor of FIG. 10. It is a cross section.

도 12는, 서로 다른 갭(G)을 갖는 도 11의 적층형 칩 커패시터들에 대한 주파수 대 ESL 특성을 나타낸 그래프이다.FIG. 12 is a graph showing frequency versus ESL characteristics for the stacked chip capacitors of FIG. 11 with different gaps G. FIG.

도 13은, 도 11의 적층형 칩 커패시터에 있어서 리드의 폭의 비(W₂/W₁)에 따른 ESL 상대치의 변화를 나타낸 그래프이다.FIG. 13 is a graph showing changes in relative values of ESL according to the ratio (W ₂ / W ₁ ) of the width of the lead in the stacked chip capacitor of FIG. 11.

도 14는, 서로 다른 거리(M)을 갖는 도 11의 적층형 칩 커패시터들에 대한 주파수 대 ESL 특성을 나타낸 그래프이다.FIG. 14 is a graph showing frequency versus ESL characteristics for the stacked chip capacitors of FIG. 11 having different distances M. FIG.

도 15는, 도 11의 적층형 칩 커패시터에 있어서, 본체 내의 전체 내부 전극 수(내부 전극 적층수)에 따른 ESL의 상대치의 변화를 나타낸 그래프이다. FIG. 15 is a graph showing a change in the relative value of the ESL according to the total number of internal electrodes (the number of internal electrode stacks) in the main body in the stacked chip capacitor of FIG. 11.

도 16은, 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도, 및 내부 전극 구조를 나타낸 수직 단면도이다.16 is a perspective view showing an external appearance of a stacked chip capacitor according to still another embodiment of the present invention, and a vertical sectional view showing an internal electrode structure.

도 17은, 도 16의 변형예에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도, 및 내부 전극 구조를 나타낸 수직 단면도이다.FIG. 17 is a perspective view showing the external appearance of the stacked chip capacitor according to the modification of FIG. 16, and a vertical cross-sectional view showing the internal electrode structure. FIG.

도 18은, 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도, 및 내부 전극 구조를 나타낸 수평 단면도이다.18 is a perspective view showing an external appearance of a stacked chip capacitor according to still another embodiment of the present invention, and a horizontal sectional view showing an internal electrode structure.

도 19는, 도 18의 적층형 칩 커패시터에 있어서 리드의 폭의 비(W₂/W₁)에 따른 ESL 값의 변화를 나타낸 그래프이다. FIG. 19 is a graph illustrating a change in an ESL value according to a ratio (W ₂ / W ₁ ) of a width of a lead in the stacked chip capacitor of FIG. 18.

도 20은, 도 18의 적층형 칩 커패시터에 있어서 리드의 폭의 비(W₂/W₁)에 따른 ESL 상대치의 변화를 나타낸 그래프이다. FIG. 20 is a graph showing changes in relative values of ESL according to the ratio (W ₂ / W ₁ ) of the width of the lead in the stacked chip capacitor of FIG. 18.

<도면의 주요부분에 대한 부호설명><Code Description of Main Parts of Drawing>

31 : 커패시터 본체 32 : 제1 내부전극31: capacitor body 32: first internal electrode

33 : 제2 내부전극 34a: 제1 외부전극33: second internal electrode 34a: first external electrode

34b: 제2 외부전극 35 : 제3 외부전극34b: second external electrode 35: third external electrode

32a: 제1 리드 32b: 제2 리드32a: first lead 32b: second lead

33a: 제3 리드 33a: third lead

Claims

A capacitor body formed by stacking a plurality of dielectric layers, the capacitor body having first and second side surfaces and upper and lower surfaces facing each other;

A plurality of first and second internal electrodes alternately disposed in the capacitor body so as to face each other with a dielectric layer interposed therebetween;

A first external electrode having a first polarity formed on the first side and partially extending to a lower surface of the lower edge of the first side;

A second external electrode having a first polarity formed on the second side surface and partially extending to a lower surface of the lower edge of the first side surface; And

A third external electrode having a second polarity formed on the bottom surface between the first and second external electrodes,

The first and second internal electrodes are disposed perpendicular to the lower surface of the capacitor body,

Wherein each of the first internal electrodes has a first lead drawn to the first side and a bottom surface and a second lead drawn to the second side and the bottom surface, wherein each of the second internal electrodes is between the first and second leads. A third lead drawn from the lower surface to

And the first to third leads are in contact with the first to third external electrodes, respectively, over the entire length of the edge of each lead exposed to the outer surface of the capacitor body.

The method of claim 1,

The first external electrode partially extends to the upper and lower surfaces of the capacitor body by surrounding upper and lower edges of the first side surface of the capacitor body,

And the second external electrode partially extends to the upper and lower surfaces of the capacitor body by surrounding upper and lower edges of the second side surface of the capacitor body.

The method of claim 1,

The width of the portion of the first lead drawn out to the lower surface of the capacitor body is the same as the width of the portion of the second lead drawn out to the lower surface of the capacitor body.

The method of claim 3,

The width of the third lead is greater than the width of the portion of the first lead drawn to the lower surface of the stacked chip capacitor.

The method of claim 1,

The length of the capacitor body along the stacking direction is shorter than the distance between the first side and the second side stacked chip capacitor.

The method of claim 5,

The width of the portion of the first lead drawn out to the bottom surface of the capacitor body is the same as the width of the portion of the second lead drawn out to the bottom surface of the capacitor body,

And the ratio of the width of the third lead to the width of the first lead portion drawn out to the bottom surface is greater than or equal to 1.38.

The method of claim 6,

The ratio of the width is a multilayer chip capacitor, characterized in that 1.38 or more and 7 or less.

The method of claim 1,

The length of the capacitor body along the stacking direction is longer than the distance between the first side and the second side, stacked chip capacitor

The method of claim 8,

And the ratio of the width of the third lead to the width of the first lead portion drawn out to the bottom surface is two or more.

The method of claim 9,

The multilayer chip capacitor, characterized in that the ratio of the width is 2 or more and 7 or less.

The method of claim 1,

Further comprising a fourth external electrode of the second polarity formed on the upper surface of the capacitor body between the first external electrode and the second external electrode,

The first lead is drawn to the first side, the lower surface and the upper surface, the second lead is drawn to the second side, the lower surface and the upper surface,

The first external electrode partially extends to the upper and lower surfaces of the upper and lower edges of the first side surface, and the second external electrode partially extends to the upper and lower surfaces of the upper and lower edges of the second side surface.

The second internal electrode may further include a fourth lead drawn to an upper surface between the first and second leads and connected to the fourth external electrode, wherein the fourth lead is an edge of the fourth lead exposed to the lower surface. The stacked chip capacitor of claim 4, wherein the multilayer chip capacitor is connected to the fourth external electrode over the entire length thereof.

The method of claim 11,

The multilayer chip capacitor is a vertical chip capacitor, characterized in that the up and down symmetry in the internal and external structure.

A capacitor body formed by laminating a plurality of dielectric layers and having a bottom surface on which a substrate is mounted;

A plurality of internal electrodes disposed perpendicular to the bottom surface with a dielectric layer interposed therebetween in the capacitor body;

First and second external electrodes having first polarities, respectively formed on opposite sides of the capacitor body and partially extending to the bottom surface;

And a third electrode having a second polarity formed on the lower surface between the first and second external electrodes.

And the width of the third external electrode is greater than the width of the first external electrode portion extending to the bottom surface and the width of the second external electrode portion extending to the bottom surface.

The method of claim 13,

And the first and second external electrodes are mirror-symmetrically symmetric with each other and extend the same width to the lower surface.

A capacitor body formed by stacking a plurality of dielectric layers, the capacitor body having first and second side surfaces opposed to a bottom surface mounted on a substrate;

A plurality of first and second polarity internal electrodes disposed alternately to face each other with a dielectric layer interposed therebetween in the capacitor body, and disposed perpendicular to a bottom surface of the capacitor body;

First and second external electrodes formed on the first and second side surfaces and partially extended to the bottom surface, and electrically connected to the first polarity internal electrode;

And a third external electrode formed on the lower surface between the first and second external electrodes and connected to the second polarity internal electrode.

A stacked chip capacitor, characterized by forming two current loops running from the first and second external electrodes to the third external electrode.

The method of claim 15,

The plurality of first polarity inner electrodes have a first inner electrode pattern connected to both the first and second outer electrodes, and the plurality of second polarity inner electrodes have a second inner electrode pattern connected to the third outer electrode. Multilayer chip capacitors having a.

The method of claim 15,

The plurality of first polarity inner electrodes may include a first inner electrode pattern connected only to the first outer electrode and a second inner electrode pattern connected only to a second outer electrode, and the first and second inner electrodes may extend along a stacking direction. And a plurality of second polarity inner electrodes alternately arranged alternately and having a third inner electrode pattern connected only to a third outer electrode.

The method of claim 15,

And a fourth external electrode having a second polarity formed on an upper surface of the capacitor body between the first external electrode and the second external electrode.

The method of claim 18,

The plurality of internal electrodes include a plurality of first polarity internal electrodes and a second polarity internal electrodes alternately disposed in the capacitor body to face each other.

The first polarity inner electrode has an “H” shaped electrode pattern so as to be connected to the first and second external electrodes, and the second polarity inner electrode is “twelve” so as to be connected to the third and fourth external electrodes. "Layered chip capacitor, characterized in that it has a magnetic electrode pattern.

The method of claim 18,

Two "T" shaped first polarized electrode patterns lying in opposite directions to be alternately connected to a first external electrode and a second external electrode are alternately arranged alternately to form the plurality of first polarized internal electrodes, and The stacked chip capacitor of claim 2, wherein the second polarity internal electrodes all have a "fifteen" shaped electrode pattern.

A plurality of first and second polarity internal electrodes disposed alternately to face each other with a dielectric layer interposed therebetween in the capacitor body, and disposed perpendicular to the bottom surface;

The inner electrode of the first polarity has a first polarity main part and a first polarity lead drawn out from the first polarity main part to the lower surface and one side to be connected to one of the first and second external electrodes,

The second polarity inner electrode has a second polarity main portion and a second polarity lead drawn from the second polarity main portion to the bottom surface to be connected with the third external electrode-from the first polarity main portion; The distance to the lower surface is equal to the distance from the second polarity main portion to the lower surface-,

G, the gap between the adjacent first and second polarity leads, M, the distance from the first polarity main part to the lower surface, M, the total number of internal electrodes disposed in the capacitor body, N, After 1 the ratio of the width (W ₂₎ of the first polar lead to the width (W1) of the polarity lead portion to be referred to as W ₂ / W _1, the final ESL by adjusting the G, M, N and W ₂ / W ₁ The multilayer chip capacitor, which is 100 pH or less.

The method of claim 21,

Each of the first polarity internal electrodes has two first polarity leads to be connected to the first and second external electrodes, wherein the two first polarity leads are drawn out to the lower surface and the first side surface to form a first external electrode. And a first lead connected to the second lead and a second lead drawn out to the bottom surface and the second side surface and connected to a second external electrode.

The method of claim 21,

The plurality of first polarity inner electrodes may include a first inner electrode pattern connected only to the first outer electrode and a second inner electrode pattern connected only to a second outer electrode, and the first and second inner electrode patterns may have a stacking direction. Alternately arranged alternately along the plurality of second polarity inner electrodes having a third inner electrode pattern connected only to a third outer electrode,

The first internal electrode pattern may be drawn to the bottom surface and the first side surface and have a first lead connected to the first external electrode, and the second internal electrode pattern may be drawn to the bottom surface and the second side surface and the second external electrode. And a second lead connected to the stacked chip capacitor.

The method of claim 21,

The method of claim 24,

Two "T" shaped first polarized electrode patterns lying in opposite directions to be alternately connected to a first external electrode and a second external electrode are alternately arranged alternately to form the plurality of first polarized internal electrodes, and And the second polarity inner electrode has a "fifteen" shaped electrode pattern so as to be connected to the third and fourth external electrodes.

A capacitor body formed by stacking a plurality of dielectric layers, the capacitor body having third and fourth sides facing first and second sides facing a bottom surface mounted on a substrate;

A plurality of first and second polarity internal electrodes disposed alternately to face each other with a dielectric layer interposed therebetween in the capacitor body, and disposed parallel to a bottom surface of the capacitor body;

A first external electrode formed on the first side and partially extending to the third and fourth sides and electrically connected to the first polarity internal electrode;

A second external electrode formed on the second side and partially extending to the third and fourth sides and electrically connected to the first polarity internal electrode;

And a third external electrode formed on the third and fourth side surfaces between the first and second side surfaces and electrically connected to the second polarity internal electrode.

The inner electrode of the first polarity has a first polarity lead drawn out to one of the first and second side surfaces and to the third and fourth side to be connected to an outer electrode of one of the first and second outer electrodes. ,

The second polarity inner electrode has two second polarity leads respectively drawn to the third and fourth side surfaces so as to be connected to the third external electrode,

And the ratio of the width of the second polarity lead to the width of the first polarity lead portion drawn out to the third and fourth sides is greater than or equal to 1.43.

The method of claim 27,

The first polarity inner electrode has an "H" shaped electrode pattern so as to be connected to the first and second external electrodes, and the second polarity inner electrode is all "twenty" shaped electrode so as to be connected to the third external electrode. Multilayer chip capacitors having a pattern.

The method of claim 27,

Two "T" shaped first polarized electrode patterns lying in opposite directions to be alternately connected to a first external electrode and a second external electrode are alternately arranged alternately to form the plurality of first polarized internal electrodes, and The stacked chip capacitor of claim 2, wherein the second polarity inner electrode has all “twenty” shaped electrode patterns to be connected to the third external electrode.