KR20080071701A

KR20080071701A - 적층형 칩 커패시터

Info

Publication number: KR20080071701A
Application number: KR1020070009913A
Authority: KR
Inventors: 이병화; 위성권; 정해석; 박동석; 박상수; 박민철
Original assignee: 삼성전기주식회사
Priority date: 2007-01-31
Filing date: 2007-01-31
Publication date: 2008-08-05
Also published as: US20080180879A1; JP2008193062A; KR100900673B1; US7733628B2; JP4739318B2

Abstract

본 발명은, 복수의 유전체층이 적층되어 형성되며, 직육면체 형상을 갖는 커패시터 본체; 상기 커패시터 본체의 대향하는 2개 장측면(longer side faces)의 각각에 서로 교대로 배열되며, 서로 다른 극성을 갖고 서로 마주보도록 배치된 적어도 3쌍의 제 1외부전극 및 제2 외부전극; 및 상기 커패시터 본체 내에서 상기 유전체층에 의해 분리되어 서로 교대로 배치되며, 리드를 통해 상기 제1 및 제2 외부전극에 각각 연결되는 복수의 제1 내부 전극 및 제2 내부 전극을 포함하며, 상기 커패시터 본체의 길이(L:length)가 폭(W:width)의 2.5배 이상인 적층형 칩 커패시터를 제공한다.

적층형 칩 커패시터, 적층 콘덴서, 외부 전극

Description

적층형 칩 커패시터{MULTILAYER CHIP CAPACITOR}

도 1a 내지 도 1c는, 종래 기술에 따른 적층형 칩 커패시터의 사시도, 단면도 및 등가회로도이다.

도 2는, 본 발명의 실시형태에 따른 적층형 칩 커패시터의 사시도이다.

도 3은 도 2의 적층형 칩 커패시터의 내부 전극 구조 및 커패시터 내에 흐르는 전류 경로를 개략적으로 나타낸 평면도이다.

도 4는, 종래기술에 따른 적층형 칩 커패시터와 본 발명의 실시형태에 따른 적층형 칩 커패시터를 비교하기 위한 사시도들이다.

도 5는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 사시도이다.

도 6은 본 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 사시도이다.

<도면의 주요 부분에 대한 부호설명>

121: 커패시터 본체 121a, 121b: 유전체 층

122: 제1 내부전극 123: 제2 내부전극

122a, 123a: 리드 131, 133, 135, 137: 제1 외부전극

132, 134, 136, 138: 제2 외부전극

본 발명은 적층형 칩 커패시터에 관한 것으로서, 보다 상세하게는, 커패시터의 소형화와 등가 직렬저항(ESL; equivalaent series inductance)의 저감을 동시에 구현할 수 있는 적층형 칩 커패시터에 관한 것이다.

일반적으로, 적층형 칩 커패시터는 유전체층을 사이에 두고 이종 극성의 내부 전극이 반복하여 적층된 구조를 갖는다. 이러한 적층형 칩 커패시터는 소형화가 가능하면서도 고용량이 보장되며 회로 기판 상에 용이하게 실장된다는 장점으로 인해 다양한 전자장치의 용량성 부품(capacitive component)으로 널리 사용된다. 특히, 적층형 칩 커패시터는 MPU(micro-processor unit)용 전원회로와 같은 고주파 전원회로의 안정화를 위한 디커플링 커패시터(decoupling)로서 많이 사용되고 있다. MPU의 디커플링 커패시터로 사용되기 위해서는, 커패시터의 ESL이 낮아야 된다. 이러한 저ESL화 요구는 MPU의 고속화와 이에 따른 고전력화 및 저전압화 경향에 따라 점차 증가되고 있다.

디커플링 커패시터가 MPU 패키지에 사용될 경우, 파워 네트워크(Power Network)의 임피던스를 낮추기 위하여 다수의 커패시터가 병렬로 연결된다. 디커플 링 커패시터를 실장할 수 있는 전체 실장면적이 한정되어 있으므로, 보다 낮은 임피던스를 구현하기 위해서는 더 작은 사이즈의 커패시터를 더 많이 병렬로 연결하게 된다. 디커플링 커패시터를 소형화하더라도(즉, 한정된 실장 면적에서 더 많은 수의 커패시터를 병렬로 연결시킨다하더라도), 개별 커패시터의 ESL이 증가하면 커패시터의 소형화에 따른 전체 임피던스의 감소 효과는 낮아지게 된다. 따라서, 디커플링 커패시터를 소형화하는 데에 있어서, 각 커패시터의 ESL을 유지시키거나 더욱 저감시키는 것이 매우 중요하다.

도 1a 및 도 1b는 통상적인 종래의 적층형 칩 커패시터의 개략 사시도 및 측단면도이다.

도 1a 및 도 1b를 참조하면, 적층형 칩 커패시터(10)는 복수개의 유전체층이 적층되어 형성된 커패시터 본체(11)를 포함한다. 상기 각 유전체층 상에는 제1 및 제2 내부전극(12, 13)이 형성되어 있다. 상기 제1 및 제2 내부전극(12, 13)은 각 유전체층을 사이에 두고 서로 대향하도록 배치되어, 커패시터 본체(11)의 양쪽 단면(end faces)에 형성된 이종 극성의 제1 및 제2 외부전극(14, 15)에 각각 접속된다. 통상적으로, 외부 전극(14, 15)은 양쪽 단면에 인접한 상하면 및 측면으로 일부 연장된 연장부(A)를 갖는다.

이러한 적층형 칩 커패시터(10)는 도 1c의 등가회로도에 나타난 바와 같이, 실제 구현하고자 하는 커패시턴스 성분(C)외에도, 기생 인덕턴스로 인한 등가직렬 인덕턴스(ESL)과, 유전체층의 저항손실 및 내부 전극층의 저항손실 등에 의한 등가직렬저항(ESR)을 갖는다. 이러한 2 단자 커패시터는 ESL이 너무 높아 고주파 회로의 고성능 디커플링용으로 사용하기에는 한계가 있다.

최근에는 디커플링 커패시터로서 8단자 커패시터 등의 다단자 적층형 칩 커패시터가 제안되어 사용되고 있다. 예를 들어, AVX사(AVX Corporation)가 양수받은 미국특허 제5,880,925호는, 이종 극성의 내부 전극의 리드를 깍지낀 배열(interdigitated arrangement)로 배치함과 아울러 (＋)외부 단자와 (－)외부 단자를 교대로 배치함으로써 고주파 전류에 의해 발생하는 자속을 서로 상계시켜 기생 인덕턴스(ESL)를 감소시킨 8단자 적층형 칩 커패시터를 개시하고 있다. 일반적으로 외부 전극(단자)의 수를 늘릴수록 ESL은 더욱 감소하게 되나, 현재의 외부 전극 형성 공정 능력에서는, 커패시터 본체의 일 (장축) 측면에 4단자를 배치하는 것이 일반적이다. 상기 AVX 구조를 채용한 1680 사이즈 8단자 커패시터의 ESL은 60pH 정도이다.

전술한 바와 같이, 전체 임피던스를 더 낮추기 위해서는, 한정된 전체 실장 면적 내에서 더 많은 수의 소형화된 다단자 커패시터를 병렬로 연결하여 사용해야 된다. AVX가 제안한 커패시터 구조를 1608 사이즈(커패시터 길이가 1.6mm이고 폭이 0.8mm임)에서 1005 사이즈(커패시터 길이가 1.0mm이고 폭이 0.5mm임)로 소형화하게 되면, 외부 전극 형성 공정 능력의 한계로 인해 하나의 장축 측면(one longer side face)에 3단자만이 배치될 수 있다. 따라서, 1608 사이즈가 1005 사이즈로 소형화되면, 6단자 커패시터의 사용이 예상된다. 이 경우, 1005 사이즈의 6단자 커패시터는 1608 사이즈 8단자 커패시터에 비하여 단자수가 감소되어, ESL이 75pH정도로 상승한다. 이에 따라, 병렬연결된 다수 커패시터에 있어서, 전체 인덕턴스(tatal inductance)의 감소 효과는 낮아지게 된다. 결국, 이러한 커패시터 사이즈의 소형화는 외부 단자의 개수 감소와 개별 커패시터의 ESL 증가 원인으로 작용한다.

상기한 문제점을 해결하기 위해서, 본 발명은, 전체 인덕턴스를 보다 효과적으로 저감시키도록 개별 커패시터의 소형화와 함께 ESL의 추가적인 감소를 동시에 구현할 수 있는 적층형 칩 커패시터를 제공하는 것을 목적으로 한다.

본 발명은, 복수의 유전체층이 적층되어 형성되며, 직육면체 형상을 갖는 커패시터 본체; 상기 커패시터 본체의 대향하는 2개 장측면(longer side faces)의 각각에 서로 교대로 배열되며, 서로 다른 극성을 갖고 서로 마주보도록 배치된 적어도 3쌍의 제 1외부전극 및 제2 외부전극; 및 상기 커패시터 본체 내에서 상기 유전체층에 의해 분리되어 서로 교대로 배치되며, 리드를 통해 상기 제1 및 제2 외부전극에 각각 연결되는 복수의 제1 내부 전극 및 제2 내부 전극을 포함하며, 상기 커패시터 본체의 길이(L:length)가 폭(W:width)의 2.5배 이상인 적층형 칩 커패시터 를 제공한다.

상기 커패시터 본체의 길이(L)가 폭(W)의 2.5배 이상 7배 이하일 수 있다. 상기 커패시터 본체의 길이(L)는 1.1mm 이상이고 1.6mm이하일 수 있다. 상기 커패시터 본체의 폭(W)은 0.2mm 이상 0.5mm이하일 수 있다.

각각의 장측면에는, 동일한 개수의 제1 외부 전극과 제2 외부 전극이 형성될 수 있다. 4쌍의 제1 및 제2 외부 전극이 상기 2개 장측면에 형성되어 8단자 커패시터를 이룰수 있다.

이와 달리, 각각의 장측면에는 다른 개수의 제1 외부 전극과 제2 외부 전극이 형성될 수 있다. 3쌍의 제1 및 제2 외부 전극이 상기 2개 장측면에 형성되어 6단자 커패시터를 이룰 수 있다. 각각의 장측면에는 더 많은 수의 외부 전극(예컨대, 5 또는 6개)이 형성되어 커패시터는 더 많은 수의 단자(예컨대, 10단자 또는 12 단자 등)를 가질 수도 있다.

본 명세서에서는, 커패시터 본체의 장축 방향(X 방향: 도 2 참조)의 길이, 즉 장측면의 길이를 커패시터 본체의 길이(L; length)라 정의하고, 커패시터 본체의 단축 방향(Y 방향: 도 2 참조)의 길이, 즉 단측면의 길이를 커패시터 본체의 폭(W; width)이라 정의한다.

이하 도면을 참조하여 본 발명을 상세히 설명한다.

도 2는, 본 발명의 실시형태에 따른 적층형 칩 커패시터의 사시도이다. 도 2를 참조하면, 본 실시형태에 따른 적층형 칩 커패시터(100)는, 복수개의 유전체층이 적층되어 형성된 커패시터 본체(121)를 포함한다. 이 커패시터 본체(121)는 직육면체의 형상을 갖고 있으며, 상하면(top and bottom faces), 서로 대향하는 2개의 단측면(shorter sides) 및 서로 대향하는 2개의 장측면(longer sides)을 갖는다. 커패시터 본체(121)의 내부에는 유전체층을 사이에 두고 상호 대향 배치되는 복수의 제1 및 제2 내부 전극(도 3 참조)이 배치되어 있다.

서로 대향하는 2개의 장측면에는 제1 외부 전극(131, 133, 135, 137)및 제2 외부전극(132, 134, 136, 128)이 형성되어 있다. 각 장측면에는, 서로 다른 극성(+ 및 - 극성)의 제1 및 제2 외부 전극이 서로 교대로 배열되어 있다. 또한, 2개 장측면에는 서로 다른 극성의 외부 전극이 쌍을 이루며 서로 마주보고 있다. 따라서, 일 측면에 배치된 제1 외부 전극(예컨대, 131)은, 대향하는 측면에 배치된 제2 외부 전극(예컨대, 132)로부터 커패시터 본체(121)를 가로질로 배치되어 있다. 특히, 본 실시형태에서는, 각 측면에 동일한 개수의 제1 외부 전극(2개)과 제2 외부 전극(2개)이 형성되어 있으며, 총 4쌍의 제1 및 제2 외부 전극이 커패시터 본체 측면에 형성되어 8단자 적층형 칩 커패시터를 이룬다. 커패시터 본체 내의 내부 전극은 리드를 통해 대응하는 극성의 외부 전극(131~128)과 연결된다(도 3 참조).

외부전극(131~138)은 커패시터 본체(121)의 장측면과 접하는 상면 및 하면으로 일부가 연장될 수 있다. 이러한 외부 전극의 연장부는 외부 전극의 도포 공정에서 생길 수 있는데, 특히 본체(121)의 하면 일부에 형성된 외부 전극의 연장부는 커패시터를 회로 기판상에 실장시 회로 기판 상의 배선 패턴과 접촉될 수 있다. 그러나, 이러한 외부 전극의 연장부가 반드시 필요한 것은 아니며, 외부 전극이 장측면 내에서만 연장될 수도 있다.

본 발명자들은, 커패시터의 소형화시 장측면의 길이를 단측면의 길이에 비하여 상대적으로 덜 줄임으로써 폼 팩터(form factor), 즉 커패시터 본체 폭(W)에 대한 길이(L)의 비를 특정 범위로 한정한다면, 커패시터의 소형화를 달성하면서도 개별 커패시터의 ESL을 더욱 저감시킬 수 있다는 것을 알게 되었다. 이러한 커패시터의 소형화 및 ESL의 저감의 동시 달성은, 크게 2가지 요인에 기인하는데, 첫째로 소형화되더라도 외부 단자 수를 줄일 필요가 없으며, 둘째로 서로 상계되는 상호 인덕턴스를 극대화시킬 수 있기 때문이다.

도 2에 도시된 실시형태에서는, 커패시터 본체(21)의 길이(L)가 폭(W)의 2.5배 이상인 것으로 한다. 커패시터 본체(121)의 폭에 대한 길이의 비(L/W)가 클수록 단자수의 감소를 억제하기에 유리하지만, 커패시터 소형화시 단측면의 길이(즉 커패시터의 폭(W))가 짧아져서 이종 극성의 외부 전극간 쇼트 가능성이 증가한다. 따 라서, 커패시터 본체의 폭에 대한 길이의 비(L/W)는 2.5 이상 7이하인 것이 바람직하다.

또한, 현재 사용되고 있는 8단자 커패시터인 1608 사이즈 커패시터에 비하여 소형화되면서도 동일 단자(8단자)수를 구현할 수 있도록, 커패시터 본체의 길이(L)는 1.1mm 이상이고 1.6mm이하일 수 있다. 사이즈의 소형화와 8단자 구현은, 커패시터 폭의 추가적 한정에 의해서도 달성될 수 있다. 즉, 커패시터 본체의 폭(W)을 0.2mm 이상 0.5mm이하로 조절함으로써, 1608 사이즈보다 작은 사이즈의 8단자 커패시터를 구현할 수 있다.

이와 같이 커패시터 본체 폭에 대한 길이의 비(L/W)를 2.5 이상으로 하면, 각 장측면에 외부 전극을 충분한 개수로 유지하거나, 각 장측면에 형성되는 외부 전극수의 감소를 억제할 수 있다. 적층형 칩 커패시터를 1680 사이즈(면적= 1.28mm²)에서 더 작은 사이즈(예컨대, 면적=0.5mm² 사이즈)로 소형화하더라도 장측면의 길이를 충분히 확보할 수 있어서 각 장측면에 4개의 외부 전극을 배치할 수 있고, 이에 따라 면적 0.5mm² 사이즈에서도 8단자의 적층형 커패시터를 충분히 구현할 수 있다(L/W가 2인 1005 사이즈와 비교). 예를 들어, 1680 사이즈의 커패시터를 1.25×0.4 mm² 사이즈(L/W = 2.5)로 소형화할 경우, 각 장측면에는 4개의 외부 전극을 용이하게 형성할 수 있으며, 이에 따라 면적이 1/2 이하로 줄어든 8단자 커패시 터를 얻게 된다.

도 2에 도시된 바와 같이, 각 장측면에 이종 극성의 외부 전극이 서로 인접하여 교대로 배열되면, 인접한 이종 극성의 외부 전극(예컨대, 131과 132)에 흐르는 전류에 의한 자속이 서로 상계되어 상호 인덕턴스의 상계(cancelation of mutual inductance) 효과를 얻게 되고, 이에 따라 커패시터의 ESL은 감소하게 된다. 따라서, 외부 전극 형성 공정 및 커패시터 실장 공정이 허용하는 한, 동일 측면에서 인접한 이종 극성의 외부전극간 간격이 좁을수록 ESL 감소 측면에서 유리하다.

후술하는 바와 같이, 상호 인덕턴스 상계 효과는 외부 단자들에서뿐만 아니라 커패시터 본체 내부에서도 얻을 수 있으며, 이러한 본체 내부에서의 상호 인덕턴스의 상계 효과는 상기 폭에 대한 길이의 비(L/W)와 관련된다.

도 3은 도 2의 적층형 칩 커패시터의 내부 전극 구조 및 커패시터 내부에서의 전류 경로(화살표 참조)를 나타내는 평면도이다. 커패시터 본체(121)의 내부에는 이종 극성의 내부 전극(122, 123)이 유전체층(121a, 121b)을 사이에 두고 서로 대향하여 배치된다. 이러한 1세트의 대향하는 2개 내부 전극은, 커패시터 본체 내에서 반복하여 적층되어 있다.

도 3(a) 및 3(b)를 참조하면, 유전체층(121a) 상에 형성된 제1 극성(예컨대, +극성)의 제1 내부 전극(122)은, 리드(122a)를 통해 제1 외부 전극(131, 133, 135, 137)과 전기적으로 연결된다. 또한 유전체층(121b) 상에 형성된 제2 극성(- 극성)의 제2 내부 전극(123)은, 리드(123a)를 통해 제2 외부 전극(132, 134, 136, 138)과 전기적으로 연결된다.

도 3(a) 및 3(b)에 도시된 바와 같이, 본 실시형태에 따른 내부 전극 및 외부 전극의 배치와 상호 연결관계는, 커패시터 본체 내의 내부 전극에 흐르는 전류에 따라 유발되는 자속을 효과적으로 상계하고, 이에 따라 ESL을 더욱 저감시킨다. 도 3(a) 및 3(b)의 화살표로 도시한 바와 같이, 내부 전극에 흐르는 전류는, 가장 짧은 전류 경로를 통해 흐르는 경향으로 인해, (+)외부 전극으로부터 가장 인접한 (-)외부 전극을 향하여 흐른다. 커패시터 본체의 폭(W)에 대한 길이(L)의 비(L/W)를 2.5 이상으로 유지한 상태에서는, 각 장측면에서의 상호 교대하는 (+) 및 (-)외부 전극 배치와 서로 마주보는 (+) 및 (-)외부 전극 배치는, 커패시터 본체 내부에서의 전류 경로들로 인한 자속을 효과적으로 상계시키는데 기여한다.

구체적으로 설명하면, 도 3에 도시된 바와 같이, 전류가 (+)외부 전극(131)으로부터 (-)외부 전극(132)을 향하여 내부 전극의 전류 경로가 형성되며, (+)외부 전극(133)으로부터 (-)외부 전극(132)을 향하여 내부 전극의 전류 경로가 형성된다. 또한 (+)외부 전극(137)으로부터 (-)외부 전극(138)으로 내부 전극의 전류 경 로가 형성되며, (+)외부 전극(137)으로부터 (-)외부 전극(136)으로 내부 전극의 전류 경로가 형성된다. 또한, (+)외부 전극(133)으로부터 (-)외부 전극(134)으로의 전류 경로 및 (+)외부 전극(135)으로부터으로부터 (-)외부 전극(136)으로의 전류 경로도, 마찬가지로 형성된다.

따라서, 제1 내부 전극의 영역(A, B, C)과 제2 내부 전극의 영역(A', B', C')에서는 서로 반대 방향으로 흐르는 전류로 인한 자속들이 서로 효과적으로 상계된다. 이에 따라, 커패시터 본체 내부에서도 상호 반대 방향의 전류로 인한 상호 인덕턴스의 제거 또는 상계가 용이하게 발생하며, 이로 인해 커패시터의 ESL은 더욱 더 저감된다. 이러한 커패시터 본체 내부에서의 상호 인덕턴스의 상계 효과는, 커패시터 본체의 폭에 대한 길이의 비(L/W)를 2.5 이상(바람직하게는, 2.5 이상 7이하)로 함으로써, 효과적으로 발생하게 되는 것이다. 즉, 커패시터 본체의 폭(W)이 길이(L)에 비하여 1/2.5 이하로 짧게 형성됨으로써, 상기한 영역(A, B, C, A', B', C')에서 자속 상계의 효과가 효과적으로 커지게 된다. 따라서, 커패시터 본체 내부에서의 자속 상계의 측면(결국, ESL의 측면)에서는, 폭(W)이 길이(L)에 비하여 작을수록 유리하다고 할 수 있다. 만약 길이 대 폭의 비(L/W)가 2.5보다 작을 경우에는, 커패시터 본체 내부에서 충분한 자속 상계 효과를 얻기 힘들며, 이에 따라 ESL은 충분히 저감되지 못하거나 오히려 증가하게 된다.

본 실시형태에서는 각각의 내부 전극(122, 123)이 4개의 리드를 갖고 있으 나, 본 발명이 이에 한정되는 것은 아니다(각 내부 전극은 적어도 하나의 리드를 가질 수 있음). 예컨대, 적층형 칩 커 패시터가 8단자 커패시터이더라도, 각 내부 전극은 하나의 리드만을 가질 수도 있다. 이 경우, 각 극성의 내부 전극들은 리드 위치에 따라 4종류의 전극 패턴을 가질 수 있으며, 적층 방향으로 상호 인접한 내부 전극들의 리드는 상호 인접한 외부 전극에 연결될 수 있다.

도 4는, 종래에 사용되던 적층형 칩 커패시터와 본 발명의 실시 형태에 따른 적층형 칩 커패시터를 비교하기 위한 사시도이다.

도 4(a) 내지 도 4(c)에 도시한 적층형 칩 커패시터는 커패시터 본체의 길이 대 폭의 비(L/W)가 다르게 되도록 형성된 것이다. 도 4(a) 내지 도 4(c)의 커패시터 본체 내에는 각 유전체층 상에 이종 극성의 제1 내부전극 및 제2 내부전극이 형성되어 있다. 제1 및 제2 내부전극은 각 유전체층을 사이에 두고 대향하도록 배열되며, 각각 제1 외부전극 및 제2 외부전극에 접속된다. 제1 외부전극으로의 연결을 위해 제1 내부 전극은 커패시터 본체의 장측면으로 연장된 리드를 갖는다. 또한, 제2 외부전극으로의 연결을 위해 제2 내부전극은 커패시터 본체의 장측면으로 연장된 리드를 갖는다.

도 4(a)는, 특히 1608사이즈의 종래 적층형 칩 커패시터를 나타낸다. 따라서 도 4(a)의 적층형 칩 커패시터는 길이(L₁)가 1.6mm이고, 폭(W₁)이 0.8mm인 커패시터 본체를 갖고 있으며, 이 커패시터 본체의 대향하는 장측면에 4쌍의 외부전극이 형성되어 있다. 각 장측면에는 (+)외부 전극과 (-)외부 전극이 인접하여 교대로 배치되며, 대향하는 측면에서 (+)와 (-)외부 전극이 서로 마주보도록 배치되어 있다.

도 4(b)는, 1005사이즈의 적층형 칩 커패시터의 사시도이다. 따라서, 도 4(b)의 적층형 칩 커패시터는 길이(L₂)가 1.0mm이고, 폭(W₂)이 0.5mm인 커패시터 본체를 갖고 있다. 외부 전극의 도포 공정의 어려움으로 인해, 1005 사이즈 커패시터의 각 장측면에는 3개까지 외부 전극을 형성할 수 있다. 따라서, 도 4(b)의 커패시터 본체의 대향하는 장측면에는 총 3쌍의 외부전극이 형성되어 있다(6단자 커패시터). 공정 기술의 개선을 통해 1005 사이즈의 8단자 커패시터를 제조한다 하더라도, 이러한 1005 사이즈 8단자 커패시터는 배선 기판 실장시(외부 전극과 배선 배선 패턴간의 솔더링 공정 포함), 이종 극성의 외부 전극간의 쇼트 가능성이 높아지는 문제가 발생한다.

1005사이즈의 적층형 칩 커패시터(도 4(b))는 1608사이즈의 적층형 칩 커패시터(도 4(a))에 비해 작은 면적을 가지므로, 배선 기판(MPU 패키지 등)의 동일 실장 면적에서 더 많은 개수의 커패시터를 배치하고 이들을 병렬로 연결할 수 있다. 그러나, 커패시터 본체의 길이 감소(1.6mm에서 1.0mm로 감소)로 인해, 1005 사이즈 의 커패시터의 장측면에 형성되는 외부전극의 개수가 제한된다. 여기서는 현재 일반적으로 사용되는 외부 전극 도포 공정을 이용할 경우 각 장측면에 3개씩의 외부전극만이 배치 가능하다.

따라서, 1608사이즈의 커패시터와 비교하여 단자수의 감소로 인해 1005 사이즈 커패시터의 ESL은 상승하게 되어 동일 실장 공간 내에서 병렬 연결된 커패시터의 개수가 증가되더라도 전체 인덕턴스의 감소효과는 낮아지게 되거나 약화된다.

그러나, 도 4c에 도시된 바와 같이, 길이 대 폭의 비(L/W)를 2.5 이상으로 할 경우, 전술한 바와 같은 커패시터 소형화로 인한 ESL의 감소 현상이 방지된다. 도 4c의 실시예에서는, 커패시터 본체의 길이(L₃)가 1.25mm이고, 폭(W₃)이 0.4mm인 커패시터 본체를 사용하고, 상기 커패시터 본체의 대향하는 측면에 4쌍의 외부전극이 형성되어 있다(8단자 커패시터).

본 실시예에 의하면, 1608사이즈의 커패시터에 비해 커패시터 본체의 길이(L₃) 크게 감소되지 않았다. 따라서, 1005사이즈의 커패시터에서와는 달리 커패시터 본체의 장측면에 각각 4개의 단자를 형성할 수 있다. 또한, 본 실시예에서는 커패시터 본체의 폭(W₃)은 1608사이즈의 커패시터에 비해 절반(0.4mm)으로 축소되었다. 이에 따라, 도 3을 참조하여 설명한 바와 같이, (+)외부 전극으로부터 인접한 (-)외부 전극을 향하는 반대 방향의 내부 전류(커패시터 본체 내부의 전류: 도 3의 화살표 참조)가 서로 가까워져서, 이러한 반대 방향의 내부 전류로 인한 자속의 상계 효과가 극대화되고, 결국 ESL이 더욱 저감된다.

(실시예)

본 발명자들은 커패시터의 각 사이즈에 따른 ESL과 전체 인덕턴스(정해진 실장면적 내에서 가능한한 많은 개수의 해당 사이즈 커패시터를 병렬로 연결한 경우 얻어지는 전체 인덕턴스)를 비교하기 위한 실험을 실시하였다.

표 1은 위 실험의 결과를 나타내는 것으로, 도 4(a) 내지 4(c)에 도시된 바와 같은 1608사이즈, 1005 사이즈, 및 본 실시예의 커패시터 각각의 ESL과, 전체 인덕턴스를 나타낸다. 본 실험에서는, 상기 1608사이즈의 커패시터가 30개 형성될 수 있는 동일 실장면적에, 1608 사이즈 8단자 커패시터(비교예), 1005 사이즈 6단자 커패시터(다른 비교예) 및 1.25×0.4 사이즈 8단자 커패시터(실시예)를 각 사이즈 별로 별도로 실장하였다. 여기서, (1608 사이즈 커패시터가 30개 실장될 수 있는) 동일 실장면적 내에, 1005 사이즈의 커패시터는 60개 실장될 수 있고, 실시예의 1.25×0.4 사이즈 커패시터도 마찬가지로 60개 실장될 수 있다.

사이즈(규격)	1.6 × 0.8	1.0 × 0.5	1.25 × 0.4
ESL	60 pH	75 pH	50 pH
Total Inductance	2 pH	1.25 pH	0.83 pH

표 1에 나타난 바와 같이, 1608사이즈 커패시터의 경우, 60 pH의 ESL을 갖고 전체 인덕턴스(30개)는 2 pH로 나타났다. 1005사이즈 커패시터의 경우, 75 pH의 ESL을 갖고, 전체 인덕턴스는 1.25 pH로 나타났다. 본 실시예(1.25×0.4 사이즈)의 경우, ESL은 50 pH로 감소되었고, 전체 인덕턴스도 0.83 pH로서 매우 낮은 값을 나타냈다.

상기 실험 및 표 1에 나타난 바와 같이, 본 실시예에 따르면, 동일한 전체 실장 면적내에서 많은 개수의 커패시터를 실장할 수 있을 뿐만 아니라, 개별 커패시터의 ESL도 더욱 감소됨을 확인할 수 있다.

이상 설명한 실시형태에서는, 8단자 적층형 칩 커패시터를 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 5의 커패시터(200)와 같이, 커패시터 본체(221)의 각 장측면에는 다른 개수의 제1 외부 전극과 제2 외부 전극이 형성될 수 있다. 즉, 일 장측면에는 2개의 (+)외부 전극(231, 233)과 1개의 (-)외부 전극(232)이 배치되고, 타 장측면에는 1개의 (+)외부 전극(235)과 2개의 (-)외부 전극(234, 236)이 배치되어 있다. 3쌍의 (+) 및 (-)외부 전극이 2개의 장측면에 배치됨으로써, 6단자 커패시터를 이룬다. 또한 본 발명은, 도 6에 도시된 바와 같은 10단자(300)에도 적용될 수 있다. 도 6에서, 도면부호 321은 커패시터 본체를 나타내고, 도면부호 331~340은 외부 전극을 나타낸다. 그 외에도 12 단자(각 장측면에 6개의 외부 전극이 배치됨) 커패시터에도 본 발명이 적용될 수 있다. 어느 경우이든지 커패시터 폭에 대한 길이의 비(L/W)는 2.5이상이며, 이러한 폼 팩터를 사용함으로써 커패시터의 소형화와 함께 ESL의 저감 효과를 동시에 구현할 수 있게 된다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되지 아니한다. 첨부된 청구범위에 의해 권리범위를 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게 자명할 것이다.

본 발명에 따르면, 커패시터의 소형화 함께 ESL의 감소를 동시에 만족하게 된다. 이에 따라, 패키지의 정해진 실장면적 내에 더 많은 디커플링 커패시터를 병렬로 연결할 수 있고 전체 인덕턴스(또는 전체 임피던스)를 더욱 더 저감시킬 수 있게 된다. 결국, MPU 패키지의 전원 회로는 더욱 더 효과적으로 안정화될 수 있다.

Claims

복수의 유전체층이 적층되어 형성되며, 직육면체 형상을 갖는 커패시터 본체;

상기 커패시터 본체의 대향하는 2개 장측면의 각각에 서로 교대로 배열되며, 서로 다른 극성을 갖고 서로 마주보도록 배치된 적어도 3쌍의 제 1외부전극 및 제2 외부전극; 및

상기 커패시터 본체 내에서 상기 유전체층에 의해 분리되어 서로 교대로 배치되며, 리드를 통해 상기 제1 및 제2 외부전극에 각각 연결되는 복수의 제1 내부 전극 및 제2 내부 전극을 포함하고,

상기 커패시터 본체의 길이가 폭의 2.5배 이상인 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 커패시터 본체의 길이가 폭의 2.5배 이상 7배 이하인 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 커패시터 본체의 길이는 1.1mm 이상이고 1.6mm이하인 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 커패시터 본체의 폭은 0.2mm 이상 0.5mm이하인 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

각각의 장측면에는, 동일 개수의 제1 외부 전극과 제2 외부 전극이 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
제5항에 있어서,

상기 2개의 장측면에는 4쌍의 제1 및 제2 외부 전극이 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

각각의 장측면에는 다른 개수의 제1 외부 전극과 제2 외부 전극이 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
제7항에 있어서,

상기 2개의 장측면에는 3쌍의 제1 및 제2 외부 전극이 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.