KR20080063113A - 인터럽트 제어 회로, 회로 기판, 전기 광학 장치 및 전자기기 - Google Patents

인터럽트 제어 회로, 회로 기판, 전기 광학 장치 및 전자기기 Download PDF

Info

Publication number
KR20080063113A
KR20080063113A KR1020070137108A KR20070137108A KR20080063113A KR 20080063113 A KR20080063113 A KR 20080063113A KR 1020070137108 A KR1020070137108 A KR 1020070137108A KR 20070137108 A KR20070137108 A KR 20070137108A KR 20080063113 A KR20080063113 A KR 20080063113A
Authority
KR
South Korea
Prior art keywords
interrupt
signal
circuit
pulse
vector
Prior art date
Application number
KR1020070137108A
Other languages
English (en)
Inventor
다카시 난모토
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20080063113A publication Critical patent/KR20080063113A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

본 발명은 비동기형의 CPU에 대한 인터럽트 제어가 가능하고, 고속화 및 저소비 전력화를 실현하는 것이 가능한 인터럽트 제어 회로를 제공하는 것을 과제로 한다.
1개 또는 복수의 외부 회로로부터의 인터럽트 요인 신호에 따라, 인터럽트 처리를 요구하기 위한 인터럽트 신호와, 인터럽트 요인 신호에 대응하는 인터럽트 처리 프로그램의 저장처를 나타내는 인터럽트 벡터 신호를 인터럽트 처리 실행 회로에 출력하는 인터럽트 제어 회로로서, 상기 인터럽트 처리 실행 회로로부터 입력되는, 인터럽트 처리의 접수 가능 상태를 나타내는 인터럽트 접수 신호에 동기하여 상기 인터럽트 신호를 출력한다.
Figure P1020070137108
인터럽트 신호, 인터럽트 벡터 신호, 인터럽트 제어 회로

Description

인터럽트 제어 회로, 회로 기판, 전기 광학 장치 및 전자 기기{INTERRUPT CONTROL CIRCUIT, CIRCUIT BOARD, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS}
본 발명은 인터럽트 제어 회로, 회로 기판, 전기 광학 장치 및 전자 기기에 관한 것이다.
예를 들어, 하기의 비특허 문헌 1에는, CPU(Central Processing Unit)에 대하여 인터럽트 제어를 행하는 인터럽트 제어 회로의 일례가 개시되어 있다. 이 인터럽트 제어 회로는 외부로부터 입력되는 복수의 인터럽트 요인 신호의 논리합 신호인 인터럽트 신호를 CPU에 출력하는 OR 회로와, 상기의 인터럽트 요인 신호에 따른 인터럽트 벡터 신호를 CPU에 출력하는 인터럽트 벡터 발생 회로로 구성되어 있다. 예를 들어, CPU가 퍼스널 컴퓨터에 설치되어 있는 경우, 마우스나 키보드 등으로부터 인터럽트 요인 신호가 출력된다. 또한, 인터럽트 벡터 신호는 인터럽트 요인 신호에 따라, CPU가 실행해야 할 인터럽트 처리 프로그램이 저장되어 있는 메모리 상의 어드레스를 나타내는 신호이다.
OR 회로는 복수의 인터럽트 요인 신호 내에 적어도 1개가 하이(high) 레벨로 제어되면, 하이 레벨의 인터럽트 신호를 CPU에 출력한다. 인터럽트 벡터 발생 회로는 하이 레벨로 제어된 인터럽트 요인 신호에 따른 인터럽트 벡터 신호를 CPU에 출력한다. 여기에서, 인터럽트 벡터 발생 회로는 2개 이상의 인터럽트 요인 신호가 하이 레벨로 제어되었을 경우, 미리 정해진 우선 순위에 따르고, 높은 우선 순위의 인터럽트 요인 신호에 따른 인터럽트 벡터 신호를 CPU에 출력한다. CPU는 하이 레벨의 인터럽트 신호가 입력되면, 즉, 인터럽트 요구가 발생한 것을 인식하면, 인터럽트 벡터 신호가 나타내는 메모리 상의 어드레스에 저장되어 있는 인터럽트 처리 프로그램을 실행하고, 인터럽트 처리를 행한다.
이들 인터럽트 제어 회로 및 CPU는 공통의 클록 신호에 의해 동작하는 동기형 회로이며, 인터럽트 제어 회로는 클록 신호에 동기하여 인터럽트 신호를 출력하고, 또한 CPU는 인터럽트 제어 회로로부터 입력되는 인터럽트 신호의 상태를 클록 신호에 의해 규정되는 소정의 타이밍에서 감시하고, 그 타이밍에서 인터럽트 신호의 상태가 하이 레벨로 인식된 경우에 인터럽트 처리를 행한다.
[비특허 문헌 1] 도해Z80 마이크로 컴퓨터 응용시스템입문 하드편 제2판 p186
상기한 바와 같이, 종래의 동기형 회로의 경우, 인터럽트 신호의 감시 처리가 필요하기 때문에, CPU의 소비 전력이 커지고, 또한, 모든 동작 타이밍이 클록 신호에 의해 규정되기 때문에, 동작 속도가 느렸다. 한편, 최근에 전자 회로의 고속화 및 저소비 전력화를 실현하기 위하여, 공통의 클록 신호를 필요로 하지 않는 비동기 회로가 주목받고 있다. 그러나, 상기한 바와 같이, 종래의 인터럽트 제어 회로는 CPU와 공통의 클록 신호가 필요하기 때문에, 비동기형의 CPU에 대하여 인터럽트 제어를 행하는 것이 곤란했다. 따라서, 비동기형의 CPU를 사용할 수 없고, 고속화 및 저소비 전력화를 실현하는 것이 곤란했다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로, 비동기형의 CPU에 대한 인터럽트 제어가 가능하고, 고속화 및 저소비 전력화를 실현하는 것이 가능한 인터럽트 제어 회로를 제공하는 것을 목적으로 한다. 또한, 이러한 인터럽트 제어 회로를 구비함으로써, 비동기형의 CPU에 대한 인터럽트 제어가 가능하고, 고속화 및 저소비 전력화를 실현하는 것이 가능한 회로 기판, 전기 광학 장치 및 전자 기기를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 인터럽트 제어 회로는, 1개 또는 복수의 외부 회로로부터의 인터럽트 요인 신호에 따라, 인터럽트 처리를 요구하기 위한 인터럽트 신호와, 인터럽트 요인 신호에 대응하는 인터럽트 처리 프로그 램의 저장처를 나타내는 인터럽트 벡터 신호를 인터럽트 처리 실행 회로에 출력하는 인터럽트 제어 회로로서, 상기 인터럽트 처리 실행 회로로부터 입력되는, 인터럽트 처리의 접수 가능 상태를 나타내는 인터럽트 접수 신호에 동기하여 상기 인터럽트 신호를 출력하는 것을 특징으로 한다.
이러한 특징을 갖는 인터럽트 제어 회로에 의하면, CPU 등의 인터럽트 처리 실행 회로로부터 입력되는, 인터럽트 처리의 접수 가능 상태를 나타내는 인터럽트 접수 신호에 동기하여 상기 인터럽트 신호를 출력하므로, 종래와 같은 공통의 클록 신호를 필요로 하지 않고, 비동기형의 CPU에 대응할 수 있으며, 고속화 및 저소비 전력화를 실현하는 것이 가능하다.
또한, 본 발명에 따른 인터럽트 제어 회로에서, 상기 인터럽트 접수 신호의 세트에 동기하여 상기 인터럽트 신호를 리셋하는 한편, 상기 인터럽트 접수 신호의 리셋에 동기하여 상기 인터럽트 신호를 세트하는 인터럽트 신호 발생 회로와, 상기 인터럽트 신호의 세트에 동기하여, 상기 인터럽트 벡터 신호를 출력하는 인터럽트 벡터 발생 회로를 구비하는 것이 바람직하다.
비동기 회로끼리의 통신 프로토콜에서는, CPU 등의 인터럽트 처리 실행 회로로부터 세트 상태의 인터럽트 접수 신호가 출력되어 있는 기간에서, 인터럽트 제어 회로로부터 인터럽트 신호를 인터럽트 처리 실행 회로에 출력하는 것은 금지되어 있다.
따라서, 이와 같이, 인터럽트 접수 신호의 세트에 동기하여 인터럽트 신호를 리셋하는 한편, 인터럽트 접수 신호의 리셋에 동기하여 인터럽트 신호를 세트하고, 이 인터럽트 신호의 세트에 동기하여 인터럽트 벡터 신호를 출력함으로써, 비동기 회로끼리의 통신 프로토콜에 준거한 신호의 주고받기를 행할 수 있다.
또한, 본 발명에 따른 인터럽트 제어 회로에서, 상기 인터럽트 요인 신호의 수에 대응하여 설치되고, 상기 인터럽트 요인 신호의 상태를 기억하고, 당해 상태를 나타내는 인터럽트 요인 상태 신호를 출력하는 한편, 리셋 신호의 입력에 동기하여, 기억하고 있는 상기 인터럽트 요인 신호의 상태를 리셋하는 인터럽트 요인 기억 회로와, 상기 인터럽트 벡터 신호가 어느 인터럽트 요인 신호에 대응하여 출력되었는지를 판정하고, 상기 인터럽트 접수 신호의 세트에 동기하여, 판정된 인터럽트 요인 신호에 대응하는 인터럽트 요인 기억 회로에 상기 리셋 신호를 출력하는 리셋 신호 발생 회로를 구비하고, 상기 인터럽트 신호 발생 회로는 적어도 1개의 인터럽트 요인 상태 신호가 세트 상태이었을 경우에 상기 인터럽트 신호를 세트하고, 상기 인터럽트 벡터 발생 회로는 세트 상태의 인터럽트 요인 상태 신호에 대응하는 인터럽트 벡터 신호를 출력하는 것이 바람직하다.
이에 따라, 복수의 인터럽트 요인 신호가 동시에 세트되었을 경우에도, 어느 인터럽트 요인 신호가 세트되었는지를 기억할 수 있고, 1개의 인터럽트 요인 신호에 대응하는 인터럽트 처리가 종료한 후, 다음 인터럽트 요인 신호에 대응하는 인터럽트 처리를 연속적으로 행할 수 있다. 또한, 인터럽트 접수 신호의 세트에 동기하여, 종료한 인터럽트 처리에 대응하는 인터럽트 요인 신호의 상태를 리셋함으로써, 다음에 행하는 인터럽트 처리와 종료한 인터럽트 처리가 중복되는 것을 방지할 수 있다.
또한, 종래의 인터럽트 제어 회로에는, 인터럽트 요인 신호의 상태를 기억 또는 초기화하는 기능이 없었기 때문에, 그러한 기능을 외부 회로 측에 설치할 필요가 있어서, 설계 작업 효율이 저하하고, 설계 기간의 장기화를 초래하였다. 이에 대하여, 본 발명에 따른 인터럽트 제어 회로는 인터럽트 요인 신호의 상태를 기억 또는 초기화하는 기능, 즉, 인터럽트 요인 기억 회로와, 당해 인터럽트 요인 기억 회로에 리셋 신호를 출력하는 리셋 신호 발생 회로를 구비하므로, 설계 작업 효율의 향상 및 설계 기간의 단축을 실현할 수 있다.
또한, 본 발명에 따른 인터럽트 제어 회로에서, 상기 외부 회로 측에, 상기 인터럽트 요인 신호의 상태를 기억하고, 당해 상태를 나타내는 인터럽트 요인 상태 신호를 출력하는 한편, 리셋 신호의 입력에 동기하여, 기억하고 있는 상기 인터럽트 요인 신호의 상태를 리셋하는 인터럽트 요인 기억 회로가 설치되어 있는 경우, 상기 인터럽트 벡터 신호가 어느 인터럽트 요인 신호에 대응하여 출력되었는지를 판정하고, 상기 인터럽트 접수 신호의 세트에 동기하여, 판정된 인터럽트 요인 신호에 대응하는 인터럽트 요인 기억 회로에 상기 리셋 신호를 출력하는 리셋 신호 발생 회로를 구비하고, 상기 인터럽트 신호 발생 회로는 적어도 1개의 인터럽트 요인 상태 신호가 세트 상태이었을 경우에 상기 인터럽트 신호를 세트하고, 상기 인터럽트 벡터 발생 회로는 세트 상태의 인터럽트 요인 상태 신호에 대응하는 인터럽트 벡터 신호를 출력하는 것이 바람직하다.
이처럼, 종래와 같이, 외부 회로 측에 인터럽트 요인 신호의 상태를 기억 또는 초기화하는 기능이 있는 인터럽트 요인 기억 회로가 설치되어 있는 경우에도, 외부 회로 측에 인터럽트 요인 신호의 상태를 리셋하기 위한 리셋 신호를 출력함으로써 대응할 수 있다.
또한, 본 발명에 따른 인터럽트 제어 회로에서, 상기 인터럽트 벡터 발생 회로는, 세트 상태의 인터럽트 요인 상태 신호가 복수 존재할 경우, 높은 우선 순위의 인터럽트 요인 상태 신호에 대응하는 인터럽트 벡터 신호를 출력하는 것이 바람직하다.
또한, 본 발명에 따른 인터럽트 제어 회로에서, 상기 인터럽트 요인 상태 신호의 수에 대응하여 설치되고, 상기 인터럽트 요인 상태 신호의 세트에 동기하여 펄스 신호를 출력하는 제 1 펄스 발생 회로와, 인터럽트 접수 신호의 리셋에 동기하여 펄스 신호를 출력하는 제 2 펄스 발생 회로와, 상기 제 1 펄스 발생 회로로부터 출력되는 펄스 신호와, 상기 제 2 펄스 발생 회로로부터 출력되는 펄스 신호와의 제 1 논리합 신호를 출력하는 제 1 논리합 회로와, 상기 인터럽트 요인 상태 신호의 제 2 논리합 신호를 출력하는 제 2 논리합 회로와, 상기 인터럽트 접수 신호의 세트에 동기하여 펄스 신호를 출력하는 제 3 펄스 발생 회로를 구비하고, 상기 인터럽트 신호 발생 회로는 상기 제 1 논리합 신호에 동기하여 상기 제 2 논리합 신호의 상태를 인터럽트 신호로서 출력하는 한편, 상기 제 3 펄스 발생 회로로부터 출력되는 펄스 신호에 동기하여 상기 인터럽트 신호를 리셋하고, 상기 리셋 신호 발생 회로는 상기 제 3 펄스 발생 회로로부터 출력되는 펄스 신호에 동기하여 상기 리셋 신호를 출력하는 것이 바람직하다.
본 발명에 따른 인터럽트 제어 회로는 비동기 회로이기 때문에 공통의 클록 신호가 없다. 따라서, 상기한 바와 같이 펄스 신호를 발생함으로써, 각 회로의 동작 타이밍을 규정하는 유사 클록 신호로서 이용할 수 있다.
또한, 본 발명에 따른 인터럽트 제어 회로에서, 상기 리셋 신호 발생 회로는 상기 인터럽트 벡터 신호를 어느 인터럽트 요인 신호에 대응하여 출력되었는지를 판정하고, 당해 판정 결과를 나타내는 판정 신호를 출력하는 판정 회로와, 상기 인터럽트 요인 기억 회로에 대응하여 설치되고, 상기 판정 신호 및 상기 제 3 펄스 발생 회로가 출력하는 펄스 신호를 입력으로 하는 논리곱 회로로 구성되고, 상기 판정 회로는 판정된 인터럽트 요인 신호의 상태를 기억하는 인터럽트 요인 기억 회로에 대응하는 논리곱 회로로 출력하는 판정 신호를 세트로 제어하고, 상기 논리곱 회로는 상기 판정 신호와 상기 제 3 펄스 발생 회로가 출력하는 펄스 신호와의 논리곱 신호를 상기 리셋 신호로서 출력하는 것이 바람직하다.
이와 같은 구성을 채용함으로써, 간단하게 리셋 신호 발생 회로를 설계할 수 있고, 설계 작업 효율의 향상에 기여할 수 있다.
또한, 본 발명에 따른 인터럽트 제어 회로에서, 상기 제 1 펄스 발생 회로는 상기 인터럽트 요인 상태 신호를 소정 시간만큼 지연시키는 제 1 지연 회로와, 상기 제 1 지연 회로에 의해 지연된 인터럽트 요인 상태 신호의 논리 반전 신호를 출력하는 제 1 논리 반전 회로와, 상기 제 1 논리 반전 회로로부터 출력되는 논리 반전 신호와 상기 인터럽트 요인 상태 신호와의 논리곱 신호를 펄스 신호로서 출력하는 제 1 논리곱 회로로 구성되는 것이 바람직하다.
이와 같은 구성을 채용함으로써, 간단하게 제 1 펄스 신호 발생 회로를 설계 할 수 있고, 설계 작업 효율의 향상에 기여할 수 있다.
또한, 본 발명에 따른 인터럽트 제어 회로에서, 상기 제 2 펄스 발생 회로는 상기 인터럽트 접수 신호를 소정 시간만큼 지연시키는 제 2 지연 회로와, 상기 인터럽트 접수 신호의 논리 반전 신호를 출력하는 제 2 논리 반전 회로와, 상기 제 2 지연 회로에 의해 지연시킨 인터럽트 접수 신호와 상기 제 2 논리 반전 회로로부터 출력되는 논리 반전 신호와의 논리곱 신호를 펄스 신호로서 출력하는 제 2 논리곱 회로로 구성되는 것이 바람직하다.
이와 같은 구성을 채용함으로써, 간단하게 제 2 펄스 신호 발생 회로를 설계할 수 있고, 설계 작업 효율의 향상에 기여할 수 있다.
또한, 본 발명에 따른 인터럽트 제어 회로에서, 상기 제 3 펄스 발생 회로는 상기 인터럽트 접수 신호를 소정 시간만큼 지연시키는 제 3 지연 회로와, 상기 제 3 지연 회로에 의해 지연시킨 인터럽트 접수 신호의 논리 반전 신호를 출력하는 제 3 논리 반전 회로와, 상기 제 3 논리 반전 회로로부터 출력되는 논리 반전 신호와 상기 인터럽트 접수 신호와의 논리곱 신호를 펄스 신호로서 출력하는 제 3 논리곱 회로로 구성되는 것이 바람직하다.
이와 같은 구성을 채용함으로써, 간단하게 제 3 펄스 신호 발생 회로를 설계할 수 있고, 설계 작업 효율의 향상에 기여할 수 있다.
또한, 본 발명에 따른 인터럽트 제어 회로에서, 상기 제 1 논리합 회로와 상기 인터럽트 신호 발생 회로 사이에, 상기 제 1 논리합 회로로부터 출력되는 상기 제 1 논리합 신호를 소정 시간만큼 지연시켜서 상기 인터럽트 신호 발생 회로에 출 력하는 제 4 지연 회로를 구비하는 것이 바람직하다.
인터럽트 신호 발생 회로는, 제 1 논리합 신호에 동기하여 제 2 논리합 신호의 상태를 인터럽트 신호로서 출력하기 때문에, 제 1 논리합 신호는 제 2 논리합 신호보다도 늦춰서 출력되어야 한다. 그래서, 상기한 바와 같이 제 4 지연 회로를 제 1 논리합 회로와 상기 인터럽트 신호 발생 회로 사이에 설치함으로써, 상술의 조건을 만족시킬 수 있다.
한편, 본 발명에 따른 회로 기판은 상술한 인터럽트 제어 회로를 구비하는 것을 특징으로 한다. 이에 따라, 비동기형의 CPU에 대한 인터럽트 제어가 가능하고, 고속화 및 저소비 전력화를 실현하는 것이 가능한 회로 기판을 얻을 수 있다.
또한, 본 발명에 따른 전기 광학 장치는 상술한 회로 기판을 구비하는 것을 특징으로 한다. 이에 따라, 비동기형의 CPU에 대한 인터럽트 제어가 가능하고, 고속화 및 저소비 전력화를 실현하는 것이 가능한 전기 광학 장치를 얻을 수 있다.
또한, 본 발명에 따른 전자 기기는 상술한 전기 광학 장치를 구비하는 것을 특징으로 한다. 이에 따라, 비동기형의 CPU에 대한 인터럽트 제어가 가능하고, 고속화 및 저소비 전력화를 실현하는 것이 가능한 전자 기기를 얻을 수 있다.
또한, 상기 본 발명에 관계되는 인터럽트 제어 장치의 일 형태는, 복수의 인터럽트 요인의 발생에 따라 인터럽트 요구를 하기 위한 인터럽트 신호와, 상기 복수의 인터럽트 요인 중 어느 하나에 대응하는 인터럽트 처리 프로그램의 저장처를 나타내는 인터럽트 벡터 신호를 생성하고, 상기 인터럽트 신호 및 상기 인터럽트 벡터 신호를 인터럽트 처리 실행 회로에 출력하는 동시에, 상기 인터럽트 처리 실 행 회로로부터 입력되는, 인터럽트 처리의 접수 가능 상태를 나타내는 인터럽트 접수 신호에 동기하여 상기 인터럽트 신호 및 상기 인터럽트 벡터의 출력값의 제어가 행하여지는 것을 특징으로 한다.
상기 일 형태에서, 인터럽트 신호 발생 회로와, 인터럽트 벡터 발생 회로를 갖고 상기 인터럽트 신호 발생 회로는 상기 인터럽트 접수 신호의 변화가 인터럽트 처리 접수의 세트를 나타냈을 경우에 상기 인터럽트 신호를 리셋하고, 상기 인터럽트 접수 신호의 변화가 인터럽트 처리 접수의 리셋을 나타냈을 경우에 상기 인터럽트 신호의 갱신 동작을 행하고, 상기 인터럽트 벡터 발생 회로는 인터럽트 벡터 발생 조건을 입력으로 하고 상기 인터럽트 접수 신호의 변화가 인터럽트 처리 접수의 리셋을 나타냈을 경우에 상기 인터럽트 벡터 발생 조건에 따라 상기 인터럽트 벡터 신호의 갱신 동작을 행하는 것이 바람직하다.
또한, 상기 일 형태에서, 리셋 신호 발생 회로와, 상기 복수의 인터럽트 요인의 상태를 기억하는 인터럽트 요인 기억 회로를 갖고, 상기 리셋 신호 발생 회로는 상기 인터럽트 접수 신호의 변화가 인터럽트 처리 접수의 세트를 나타냈을 경우에, 상기 인터럽트 벡터 신호가 나타내는 상기 복수의 인터럽트 요인 중 어느 하나를 리셋하는 리셋 신호를 생성하고, 상기 인터럽트 요인 기억 회로는 상기 기억의 상태에 의해 상기 인터럽트 벡터 발생 조건을 생성하는 동시에 상기 복수의 인터럽트 요인 중 어느 하나의 발생을 인식했을 경우에는 상기 인터럽트 신호 발생 회로에 인터럽트 신호의 세트를 지시하고, 상기 기억의 상태는 상기 복수의 인터럽트 요인 중 어느 하나의 발생 및 상기 리셋 신호에 의한 상기 인터럽트 벡터 신호가 나타내는 상기 복수의 인터럽트 요인 중 어느 하나의 리셋에 의해 갱신되는 것이 바람직하다.
이하, 본 발명에 따른 인터럽트 제어 회로, 회로 기판, 전기 광학 장치 및 전자 기기의 일 실시예에 대하여 도면을 참조하면서 설명한다.
[인터럽트 제어 회로]
(제 1 실시예)
우선, 본 발명에 따른 인터럽트 제어 회로의 제 1 실시예에 관하여 설명한다. 도 1은 제 1 실시예에서의 인터럽트 제어 회로(C1)의 구성을 나타내는 블록도이다. 이 도 1에 나타낸 바와 같이, 제 1 실시예에서의 인터럽트 제어 회로(C1)는 플립 플롭 회로(1), 지연 회로(2), 인버터 회로(3), AND 회로(4), 플립 플롭 회로(5), 지연 회로(6), 인버터 회로(7), AND 회로(8), 플립 플롭 회로(9), 지연 회로(10), 인버터 회로(11), AND 회로(12), 지연 회로(13), 인버터 회로(14), AND 회로(15), 지연 회로(16), 인버터 회로(17), AND 회로(18), OR 회로(19), 지연 회로(20), OR 회로(21), 플립 플롭 회로(22), 인터럽트 벡터 발생 회로(23), 디코더 회로(24), AND 회로(25), AND 회로(26) 및 AND 회로(27)로 구성되어 있다.
플립 플롭 회로(1, 5, 9)는 본 발명에서의 인터럽트 요인 기억 회로에 상당하는 구성 요소이다. 지연 회로(2), 인버터 회로(3) 및 AND 회로(4)는 본 발명에서의 제 1 펄스 발생 회로를 구성하는 제 1 지연 회로, 제 1 논리 반전 회로 및 제 1 논리곱 회로에 상당하는 구성 요소이다. 지연 회로(6), 인버터 회로(7) 및 AND 회로(8)도, 본 발명에서의 제 1 펄스 발생 회로를 구성하는 제 1 지연 회로, 제 1 논리 반전 회로 및 제 1 논리곱 회로에 상당하는 구성 요소이다. 지연 회로(10), 인버터 회로(11) 및 AND 회로(12)도, 본 발명에서의 제 1 펄스 발생 회로를 구성하는 제 1 지연 회로, 제 1 논리 반전 회로 및 제 1 논리곱 회로에 상당하는 구성 요소이다. 지연 회로(13), 인버터 회로(14) 및 AND 회로(15)는, 본 발명에서의 제 3 펄스 발생 회로를 구성하는 제 3 지연 회로, 제 3 논리 반전 회로 및 제 3 논리곱 회로에 상당하는 구성 요소이다. 지연 회로(16), 인버터 회로(17) 및 AND 회로(18)는, 본 발명에서의 제 2 펄스 발생 회로를 구성하는 제 2 지연 회로, 제 2 논리 반전 회로 및 제 2 논리곱 회로에 상당하는 구성 요소이다. OR 회로(19)는 본 발명에서의 제 1 논리합 회로에 상당하고, 지연 회로(20)는 본 발명에서의 제 4 지연 회로에 상당하고, OR 회로(21)는 본 발명에서의 제 2 논리합 회로에 상당하고, 플립 플롭 회로(22)는 본 발명에서의 인터럽트 신호 발생 회로에 상당하고, 인터럽트 벡터 발생 회로(23)는 본 발명에서의 인터럽트 벡터 발생 회로에 상당하는 구성 요소이다. 디코더 회로(24), AND 회로(25), AND 회로(26) 및 AND 회로(27)는, 본 발명에서의 리셋 신호 발생 회로를 구성하는 판정 회로 및 논리곱 회로에 상당하는 구성 요소이다.
본 발명에 따른 제 1 실시예에서의 인터럽트 제어 회로(C1)는 외부 회로(도시 생략)로부터 출력되는 인터럽트 요인 신호 SA, SB 및 SC와, CPU(인터럽트 처리 실행 회로)(도시 생략)로부터 출력되는 인터럽트 접수 신호 S7을 입력으로 하고, 이들 각 신호에 따라 인터럽트 신호 S12 및 인터럽트 벡터 신호 S13을 CPU에 출력 하는 것이다. 인터럽트 요인 신호 SA는 플립 플롭 회로(1)에 입력되고, 인터럽트 요인 신호 SB는 플립 플롭 회로(5)에 입력되고, 인터럽트 요인 신호 SC는 플립 플롭 회로(9)에 입력된다. 또한, 인터럽트 접수 신호 S7은 지연 회로(13), AND 회로(15), 지연 회로(16) 및 인버터 회로(17)에 입력된다. 또한, 본 실시예의 인터럽트 제어 회로(C1)는 정(正)논리 회로이며, 로우(low) 레벨에서 하이 레벨로 신호의 상태가 천이하는 것을 세트, 하이 레벨에서 로우 레벨로 천이하는 것을 리셋으로 기재한다.
플립 플롭 회로(1)는 인터럽트 요인 신호 SA의 상태를 기억하는 레지스터로서 기능하는 세트 리셋을 갖는 플롭 플롭 회로이고, 인터럽트 요인 신호 SA의 세트에 동기하여, 하이 레벨의 인터럽트 요인 상태 신호 S1을 지연 회로(2), AND 회로(4), OR 회로(21) 및 인터럽트 벡터 발생 회로(23)에 출력한다. 또한, 이 플립 플롭 회로(1)는 AND 회로(25)로부터 입력되는 리셋 신호 S14의 세트에 동기하여, 상기 인터럽트 요인 상태 신호 S1을 로우 레벨로 제어한다(리셋한다).
지연 회로(2)는 인터럽트 요인 상태 신호 S1을 소정 시간만큼 지연시켜서 인버터 회로(3)에 출력한다. 인버터 회로(3)는 상기 지연 회로(2)에 의해 지연된 인터럽트 요인 상태 신호 S1의 논리 반전 신호를 AND 회로(4)에 출력한다. AND 회로(4)는 플립 플롭 회로(1)로부터 입력되는 인터럽트 요인 상태 신호 S1과, 인버터 회로(3)로부터 입력되는 인터럽트 요인 상태 신호 S1의 논리 반전 신호와의 논리곱 신호인 펄스 신호 S2를 OR 회로(19)에 출력한다.
플립 플롭 회로(5)는 인터럽트 요인 신호 SB의 상태를 기억하는 레지스터로 서 기능하는 세트 리셋를 갖는 플롭 플롭 회로이며, 인터럽트 요인 신호 SB의 세트에 동기하여, 하이 레벨의 인터럽트 요인 상태 신호 S3을 지연 회로(6), AND 회로(8), OR 회로(21) 및 인터럽트 벡터 발생 회로(23)에 출력한다. 또한, 이 플립 플롭 회로(5)는 AND 회로(26)로부터 입력되는 리셋 신호 S15의 세트에 동기하여, 상기 인터럽트 요인 상태 신호 S3을 로우 레벨로 제어한다(리셋한다).
지연 회로(6)는 인터럽트 요인 상태 신호 S3을 소정 시간만큼 지연시켜서 인버터 회로(7)에 출력한다. 인버터 회로(7)는 상기 지연 회로(6)에 의해 지연된 인터럽트 요인 상태 신호 S3의 논리 반전 신호를 AND 회로(8)에 출력한다. AND 회로(8)는 플립 플롭 회로(5)로부터 입력되는 인터럽트 요인 상태 신호 S3와, 인버터 회로(7)로부터 입력되는 인터럽트 요인 상태 신호 S3의 논리 반전 신호와의 논리곱 신호인 펄스 신호 S4를 OR 회로(19)에 출력한다.
플립 플롭 회로(9)는 인터럽트 요인 신호 SC의 상태를 기억하는 레지스터로서 기능하는 세트 리셋을 갖는 플롭 플롭 회로이며, 인터럽트 요인 신호 SC의 세트에 동기하여, 하이 레벨의 인터럽트 요인 상태 신호 S5를 지연 회로(10), AND 회로(12), OR 회로(21) 및 인터럽트 벡터 발생 회로(23)에 출력한다. 또한, 이 플립 플롭 회로(9)는 AND 회로(27)로부터 입력되는 리셋 신호 S16의 세트에 동기하여, 상기 인터럽트 요인 상태 신호 S5를 로우 레벨로 제어한다(리셋한다).
지연 회로(10)는 인터럽트 요인 상태 신호 S5를 소정 시간만큼 지연시켜서 인버터 회로(11)에 출력한다. 인버터 회로(11)는 지연 회로(10)에 의해 지연된 인터럽트 요인 상태 신호 S5의 논리 반전 신호를 AND 회로(12)에 출력한다. AND 회 로(12)는 플립 플롭 회로(9)로부터 입력되는 인터럽트 요인 상태 신호 S5와, 인버터 회로(11)로부터 입력되는 인터럽트 요인 상태 신호 S5의 논리 반전 신호와의 논리곱 신호인 펄스 신호 S6을 OR 회로(19)에 출력한다.
지연 회로(13)는 인터럽트 접수 신호 S7을 소정 시간만큼 지연시켜서 인버터 회로(14)에 출력한다. 인버터 회로(14)는 상기 지연 회로(13)에 의해 지연된 인터럽트 접수 신호 S7의 논리 반전 신호를 AND 회로(15)에 출력한다. AND 회로(15)는 인터럽트 접수 신호 S7과, 인버터 회로(14)로부터 입력되는 인터럽트 접수 신호 S7의 논리 반전 신호와의 논리곱 신호인 펄스 신호 S8을, 플립 플롭 회로(22), AND 회로(25), AND 회로(26) 및 AND 회로(27)에 출력한다.
지연 회로(16)는 인터럽트 접수 신호 S7을 소정 시간만큼 지연시켜서 AND 회로(18)에 출력한다. 인버터 회로(17)는 인터럽트 접수 신호 S7의 논리 반전 신호를 AND 회로(18)에 출력한다. AND 회로(18)는 지연 회로(16)에 의해 지연된 인터럽트 접수 신호 S7과, 인버터 회로(17)로부터 출력되는 인터럽트 접수 신호 S7의 논리 반전 신호와의 논리곱 신호인 펄스 신호 S9를 OR 회로(19)에 출력한다.
OR 회로(19)는 펄스 신호 S2, S4, S6 및 S9의 논리합 신호를 지연 회로(20)에 출력한다. 지연 회로(20)는 OR 회로(19)로부터 입력되는 논리합 신호를 소정 시간만큼 지연시킨 동기 신호 S10을 플립 플롭 회로(22)에 출력한다. OR 회로(21)는 인터럽트 요인 상태 신호 S1, S3 및 S5의 논리합 신호 S11을 플립 플롭 회로(22)에 출력한다. 플립 플롭 회로(22)는 리셋을 갖는 플립 플롭 회로이고, 동기 신호 S10의 세트에 동기하여, 논리합 신호 S11의 상태를 인터럽트 신호 S12로서 CPU 및 인터럽트 벡터 발생 회로(23)에 출력한다. 또한, 이 플립 플롭 회로(22)는 AND 회로(15)로부터 입력되는 펄스 신호 S8의 세트에 동기하여, 상기 인터럽트 신호 S12를 로우 레벨로 제어한다(리셋한다).
인터럽트 벡터 발생 회로(23)는 인터럽트 신호 S12의 세트에 동기하여, 인터럽트 요인 상태 신호 S1, S3, S5에 따른 인터럽트 벡터 신호 S13을 CPU 및 디코더 회로(24)에 출력한다. 이 인터럽트 벡터 신호 S13은 하이 레벨의 인터럽트 요인 상태 신호에 대응하는 인터럽트 요인 신호에 따라 CPU가 실행해야 할 인터럽트 처리 프로그램이 저장되어 있는 메모리 상의 어드레스를 나타내는 신호이다. 즉, 인터럽트 벡터 발생 회로(23)는, 예를 들어, 인터럽트 요인 상태 신호 S1의 상태가 하이 레벨의 경우, 인터럽트 요인 신호 SA에 따라 CPU가 실행해야 할 인터럽트 처리 프로그램이 저장되어 있는 메모리 상의 어드레스를 나타내는 인터럽트 벡터 신호 S13을 출력한다. 또한, 복수의 인터럽트 요인 상태 신호의 상태가 하이 레벨의 경우, 인터럽트 벡터 발생 회로(23)는 미리 정해진 우선 순위에 따라, 높은 우선 순위의 인터럽트 요인 상태 신호(인터럽트 요인 신호)에 따른 인터럽트 벡터 신호 S13을 출력한다. 본 실시예에서는 인터럽트 요인 신호 SA가 가장 우선 순위가 높고, 인터럽트 요인 신호 SC가 가장 우선 순위가 낮게 설정되어 있는 것으로 한다.
디코더 회로(24)는 인터럽트 벡터 신호 S13을 디코딩하여, 인터럽트 벡터 신호 S13이 어느 인터럽트 요인 신호에 대응하여 출력된 것인가를 판정하고, 당해 판정한 인터럽트 요인 신호의 상태를 기억하는 플립 플롭 회로(1, 5, 9)에 대응하여 설치된 AND 회로(25, 26, 27)에 하이 레벨의 판정 신호를 출력한다. 구체적으로 는, 디코더 회로(24)는 인터럽트 벡터 신호 S13이 인터럽트 요인 신호 SA에 대응하여 출력된 것으로 판정했을 경우, AND 회로(25)에 하이 레벨의 판정 신호를 출력하고, 인터럽트 벡터 신호 S13이 인터럽트 요인 신호 SB에 대응하여 출력된 것으로 판정했을 경우, AND 회로(26)에 하이 레벨의 판정 신호를 출력하고, 또한, 인터럽트 벡터 신호 S13이 인터럽트 요인 신호 SC에 대응하여 출력된 것으로 판정했을 경우, AND 회로(27)에 하이 레벨의 판정 신호를 출력한다.
AND 회로(25)는 AND 회로(15)로부터 입력되는 펄스 신호 S8과, 디코더 회로(24)로부터 입력되는 판정 신호와의 논리곱 신호인 리셋 신호 S14를 플립 플롭 회로(1)에 출력한다. AND 회로(26)는 AND 회로(15)로부터 입력되는 펄스 신호 S8과, 디코더 회로(24)로부터 입력되는 판정 신호와의 논리곱 신호인 리셋 신호 S15를 플립 플롭 회로(5)에 출력한다. AND 회로(27)는 AND 회로(15)로부터 입력되는 펄스 신호 S8과, 디코더 회로(24)로부터 입력되는 판정 신호와의 논리곱 신호인 리셋 신호 S16을 플립 플롭 회로(9)에 출력한다.
이상과 같이, 도 1은 인터럽트 요인 신호가 3개인 경우의 구성을 예시한 것이지만, 인터럽트 요인 신호의 개수에 따라, 인터럽트 요인 신호의 상태를 기억하기 위한 세트 리셋을 갖는 플립 플롭 회로, 리셋 신호를 출력하기 위한 AND 회로, 펄스 발생 회로를 구성하는 지연 회로, 인버터 회로 및 AND 회로를 적당하게 추가·삭제할 수도 있다. 또한, 본 실시예에서는 정논리 회로로 이루어지는 인터럽트 제어 회로를 예시했지만, 이에 한정하지 않고, 로우 레벨에서 하이 레벨로 신호의 상태가 천이하는 것을 리셋, 하이 레벨에서 로우 레벨로 천이하는 것을 세트로 하 는 부논리(負論理) 회로로 구성할 수도 있다.
다음에, 상기한 바와 같이 구성된 제 1 실시예에서의 인터럽트 제어 회로(C1)의 동작에 대하여, 도 2의 타이밍 차트를 사용하여 설명한다.
우선, 시각 T1에서, 인터럽트 요인 신호 SA가 하이 레벨로 제어(세트)되면, 플립 플롭 회로(1)는 인터럽트 요인 신호 SA의 세트에 동기하여, 하이 레벨의 인터럽트 요인 상태 신호 S1을 지연 회로(2), AND 회로(4), OR 회로(21) 및 인터럽트 벡터 발생 회로(23)에 출력한다.
시각 T1에서, OR 회로(21)는 하이 레벨의 인터럽트 요인 상태 신호 S1이 입력되었으므로, 하이 레벨의 논리합 신호 S11을 플립 플롭 회로(22)에 출력한다. 또한, 시각 T1에서, 지연 회로(2), 인버터 회로(3) 및 AND 회로(4)로 구성되는 펄스 발생 회로에 의해, 인터럽트 요인 상태 신호 S1의 세트에 동기하여 펄스 신호 S2가 OR 회로(19)에 출력된다. OR 회로(19)는 시각 T1에서 하이 레벨의 펄스 신호 S2가 입력되었으므로, 동일한 펄스 모양의 논리합 신호를 지연 회로(20)에 출력한다. 지연 회로(20)는 OR 회로(19)로부터 입력되는 펄스 모양의 논리합 신호를 소정 시간만큼 지연시키고, 시각 T2에 펄스 모양의 동기 신호 S10을 플립 플롭 회로(22)에 출력한다.
시각 T2에서, 플립 플롭 회로(22)는 동기 신호 S10의 세트에 동기하여, 논리합 신호 S11의 상태(여기서는 하이 레벨)를 인터럽트 신호 S12로서 CPU 및 인터럽 트 벡터 발생 회로(23)에 출력한다. 또한, 시각 T2에서, 인터럽트 벡터 발생 회로(23)는 인터럽트 신호 S12의 세트에 동기하여, 인터럽트 요인 상태 신호 S1에 따른 인터럽트 벡터 신호 S13을 CPU 및 디코더 회로(24)에 출력한다. 즉, 인터럽트 벡터 발생 회로(23)는 인터럽트 요인 상태 신호 S1의 상태가 하이 레벨이므로 인터럽트 요인 신호 SA에 따라 CPU가 실행해야 할 인터럽트 처리 프로그램이 저장되어 있는 메모리 상의 어드레스를 나타내는 인터럽트 벡터 신호 S13을 출력한다. 또한, 디코더 회로(24)는 인터럽트 벡터 신호 S13이 인터럽트 요인 신호 SA에 대응하여 출력된 것으로 판정하고, AND 회로(25)에 하이 레벨의 판정 신호를 출력한다.
한편, CPU는 시각 T2에서 하이 레벨의 인터럽트 신호 S12가 입력되면, 즉, 인터럽트 요구가 발생한 것을 인식하면, 인터럽트 벡터 신호 S13이 나타내는 메모리 상의 어드레스에 저장되어 있는 인터럽트 처리 프로그램을 실행하고, 인터럽트 요인 신호 SA에 따른 인터럽트 처리를 행한다.
계속하여, 시각 T3에서, 인터럽트 요인 신호 SB가 하이 레벨로 제어(세트)되면, 플립 플롭 회로(5)는 인터럽트 요인 신호 SB의 세트에 동기하여, 하이 레벨의 인터럽트 요인 상태 신호 S3을 지연 회로(6), AND 회로(8), OR 회로(21) 및 인터럽트 벡터 발생 회로(23)에 출력한다. 시각 T3에서, OR 회로(21)는 인터럽트 요인 상태 신호 S1 및 S3이 하이 레벨이므로, 하이 레벨의 논리합 신호 S11을 플립 플롭 회로(22)에 계속하여 출력한다.
또한, 시각 T3에서, 지연 회로(6), 인버터 회로(7) 및 AND 회로(8)로 구성되는 펄스 발생 회로에 의해, 인터럽트 요인 상태 신호 S3의 세트에 동기하여 펄스 신호 S4가 OR 회로(19)에 출력된다. OR 회로(19)는 시각 T3에서 하이 레벨의 펄스 신호 S4가 입력되었으므로, 동일한 펄스 모양의 논리합 신호를 지연 회로(20)에 출력한다. 지연 회로(20)는 OR 회로(19)로부터 입력되는 펄스 모양의 논리합 신호를 소정 시간만큼 지연시키고, 시각 T4에 펄스 모양의 동기 신호 S10을 플립 플롭 회로(22)에 출력한다.
상기한 바와 같이 시각 T4에서, 플립 플롭 회로(22)에 펄스 모양의 동기 신호 S10이 입력되지만, 이 시점에서 플립 플롭 회로(22)의 리셋을 규정하는 펄스 신호 S8이 입력되어 있지 않으므로, 플립 플롭 회로(22)는 동기 신호 S10의 입력과 상관없이 하이 레벨의 인터럽트 신호 S12를 계속하여 출력한다. 또한, 인터럽트 벡터 발생 회로(23)는 인터럽트 신호 S12가 하이 레벨에 유지되어 있기 때문에, 인터럽트 요인 신호 SA에 따른 인터럽트 벡터 신호 S13을 계속하여 출력한다. 즉, 디코더 회로(24)는 AND 회로(25)에 하이 레벨의 판정 신호를 계속하여 출력한다.
그리고, CPU가 인터럽트 요인 신호 SA에 따른 인터럽트 처리를 완료하고, 시각 T5에서, 다음 인터럽트 처리의 접수 가능 상태로 천이한 것을 나타내는 인터럽트 접수 신호 S7을 하이 레벨로 제어(세트)한 것으로 상정한다.
이 시각 T5에서, 지연 회로(13), 인버터 회로(14) 및 AND 회로(15)로 구성되 는 펄스 발생 회로는 인터럽트 접수 신호 S7의 세트에 동기하여, 펄스 신호 S8을, 플립 플롭 회로(22), AND 회로(25), AND 회로(26) 및 AND 회로(27)에 출력한다. 플립 플롭 회로(22)는 시각 T5에서 펄스 신호 S8의 상승에 동기하여 인터럽트 신호 S12를 로우 레벨로 제어한다(리셋한다). 한편, AND 회로(25)는 시각 T5에서 하이 레벨의 판정 신호와, 하이 레벨의 펄스 신호 S8이 입력되므로, 펄스 모양의 리셋 신호 S14를 플립 플롭 회로(1)에 출력한다. 따라서, 플립 플롭 회로(1)는 시각 T5에서 리셋 신호 S14의 세트에 동기하여, 인터럽트 요인 상태 신호 S1을 로우 레벨로 제어한다(리셋한다). 또한, 이 시점에서 인터럽트 요인 상태 신호 S3은 하이 레벨이므로, OR 회로(21)는 하이 레벨의 논리합 신호 S11을 계속하여 출력한다.
그리고, 시각 T6에서 인터럽트 접수 신호 S7이 로우 레벨로 제어(리셋)되었다고 하면, 지연 회로(16), 인버터 회로(17) 및 AND 회로(18)에 의해 구성되는 펄스 발생 회로는 인터럽트 접수 신호 S7의 리셋에 동기하여 하이 레벨의 펄스 신호 S9를 OR 회로(19)에 출력한다. OR 회로(19)는 시각 T6에서 하이 레벨의 펄스 신호 S9가 입력되었으므로, 동일한 펄스 모양의 논리합 신호를 지연 회로(20)에 출력한다. 지연 회로(20)는 OR 회로(19)로부터 입력되는 펄스 모양의 논리합 신호를 소정 시간만큼 지연시켜, 시각 T7에 펄스 모양의 동기 신호 S10을 플립 플롭 회로(22)에 출력한다.
시각 T7에서, 플립 플롭 회로(22)는 동기 신호 S10의 세트에 동기하여, 논리 합 신호 S11의 상태(여기서는 하이 레벨)를 인터럽트 신호 S12로서 CPU 및 인터럽트 벡터 발생 회로(23)에 출력한다. 또한, 시각 T7에서, 인터럽트 벡터 발생 회로(23)는 인터럽트 신호 S12의 세트에 동기하여, 인터럽트 요인 상태 신호 S3에 따른 인터럽트 벡터 신호 S13을 CPU 및 디코더 회로(24)에 출력한다. 즉, 인터럽트 벡터 발생 회로(23)는 인터럽트 요인 상태 신호 S3의 상태가 하이 레벨이므로 인터럽트 요인 신호 SB에 따라 CPU가 실행해야 할 인터럽트 처리 프로그램이 저장되어 있는 메모리 상의 어드레스를 나타내는 인터럽트 벡터 신호 S13을 출력한다. 또한, 디코더 회로(24)는 인터럽트 벡터 신호 S13이 인터럽트 요인 신호 SB에 대응하여 출력된 것으로 판정하고, AND 회로(26)에 하이 레벨의 판정 신호를 출력한다.
한편, CPU는 시각 T7에서 하이 레벨의 인터럽트 신호 S12가 입력되면, 즉, 다음 인터럽트 요구가 발생한 것을 인식하면, 인터럽트 벡터 신호 S13이 나타내는 메모리 상의 어드레스에 저장되어 있는 인터럽트 처리 프로그램을 실행하고, 인터럽트 요인 신호 SB에 따른 인터럽트 처리를 행한다. 그리고, CPU가 인터럽트 요인 신호 SB에 따른 인터럽트 처리를 완료하고, 시각 T8에서, 다음 인터럽트 처리의 접수 가능 상태로 천이한 것을 나타내는 인터럽트 접수 신호 S7을 하이 레벨로 제어(세트)한 것으로 상정한다.
이 시각 T8에서, 지연 회로(13), 인버터 회로(14) 및 AND 회로(15)로 구성되는 펄스 발생 회로는 인터럽트 접수 신호 S7의 세트에 동기하여, 펄스 신호 S8을 플립 플롭 회로(22), AND 회로(25), AND 회로(26) 및 AND 회로(27)에 출력한다. 플립 플롭 회로(22)는 시각 T8에서 펄스 신호 S8의 세트에 동기하여 인터럽트 신호 S12를 로우 레벨로 제어한다(리셋한다). 한편, AND 회로(26)는 시각 T8에서 하이 레벨의 판정 신호와, 하이 레벨의 펄스 신호 S8이 입력되므로, 펄스 모양의 리셋 신호 S15를 플립 플롭 회로(5)에 출력한다. 따라서, 플립 플롭 회로(5)는 시각 T8에서 리셋 신호 S15의 세트에 동기하여, 인터럽트 요인 상태 신호 S3을 로우 레벨로 제어한다(리셋한다). 또한, 이 시점에서 모든 인터럽트 요인 상태 신호는 로우 레벨이 되므로, OR 회로(21)는 로우 레벨의 논리합 신호 S11을 출력한다.
이후, 마찬가지로, 인터럽트 요인 신호 SA, 인터럽트 요인 신호 SB, 인터럽트 요인 신호 SC, 인터럽트 접수 신호 S7의 상태에 따라, 인터럽트 신호 S12 및 인터럽트 벡터 신호 S13이 출력된다.
이상과 같이, 본 발명에 따른 제 1 실시예의 인터럽트 제어 회로(C1)에 의하면, CPU 등의 인터럽트 처리 실행 회로로부터 입력되는, 인터럽트 접수 신호 S7에 동기하여 인터럽트 신호 S12를 출력하므로, 종래와 같은 공통의 클록 신호를 필요로 하지 않고, 비동기형의 CPU에 대응할 수 있고, 고속화 및 저소비 전력화를 실현하는 것이 가능하다. 또한, 종래의 인터럽트 제어 회로에는, 인터럽트 요인 신호의 상태를 기억 또는 초기화하는 기능이 없었기 때문에, 그러한 기능을 외부 회로 측에 설치할 필요가 있어서, 설계 작업 효율이 저하하고, 설계 기간의 장기화를 초래하고 있었다. 이에 대하여 본 발명에 따른 인터럽트 제어 회로(C1)는 인터럽트 요인 신호의 상태를 기억 또는 초기화하는 기능, 즉, 인터럽트 요인 기억 회로(플 립 플롭(1, 5, 9))와, 당해 인터럽트 요인 기억 회로에 리셋 신호를 출력하는 리셋 신호 발생 회로(디코더 회로(24), AND 회로(25, 26, 27))를 구비하므로, 설계 작업 효율의 향상 및 설계 기간의 단축을 실현할 수 있다.
(제 2 실시예)
다음에, 본 발명에 따른 인터럽트 제어 회로의 제 2 실시예에 관하여 설명한다. 도 3은 제 2 실시예에서의 인터럽트 제어 회로(C2)의 구성을 나타내는 블록도이다. 또한, 도 3에서, 도 1과 동일한 구성 요소에는 동일한 부호를 첨부하여 설명을 생략하고, 이하에서는 도 1과 다른 점에 관하여 설명한다.
본 발명에 따른 제 2 실시예는 각 외부 회로가 인터럽트 요인 신호의 상태를 기억 및 초기화하는 기능을 구비한 경우에서의 인터럽트 제어 회로(C2)의 구성을 나타내는 것이다. 즉, 인터럽트 제어 회로(C2)에는, 플립 플롭 회로(1, 5, 9)가 설치되어 있지 않고, 외부 회로(30)가 플립 플롭 회로(1)를 구비하고, 외부 회로(40)가 플립 플롭 회로(5)를 구비하고, 외부 회로(50)가 플립 플롭 회로(9)를 구비하고 있다.
본 발명에 따른 인터럽트 제어 회로(C2)는 외부 회로(30)의 플립 플롭 회로(1)로부터 출력되는 인터럽트 요인 상태 신호 S1, 외부 회로(40)의 플립 플롭 회로(5)로부터 출력되는 인터럽트 요인 상태 신호 S3, 외부 회로(50)의 플립 플롭 회로(9)로부터 출력되는 인터럽트 요인 상태 신호 S5를 입력으로 한다. 인터럽트 요인 상태 신호 S1은 지연 회로(2), AND 회로(4), OR 회로(21) 및 인터럽트 벡터 발생 회로(23)에 입력되고, 인터럽트 요인 상태 신호 S3은 지연 회로(6), AND 회 로(8), OR 회로(21) 및 인터럽트 벡터 발생 회로(23)에 입력되고, 인터럽트 요인 상태 신호 S5는 지연 회로(10), AND 회로(12), OR 회로(21) 및 인터럽트 벡터 발생 회로(23)에 입력된다.
또한, AND 회로(25)는 리셋 신호 S14를 외부 회로(30)의 플립 플롭 회로(1)에 출력한다. AND 회로(26)는 리셋 신호 S15를 외부 회로(40)의 플립 플롭 회로(5)에 출력한다. AND 회로(27)는 리셋 신호 S16을 외부 회로(50)의 플립 플롭 회로(9)에 출력한다.
또한, 상기한 바와 같이 구성된 제 2 실시예에서의 인터럽트 제어 회로(C2)의 동작을 나타내는 타이밍 차트는 제 1 실시예(도 2)와 같으므로 설명을 생략한다.
이와 같이, 각 외부 회로가 인터럽트 요인 신호의 상태를 기억 및 초기화하는 기능을 구비하는 경우에도, 본 발명에 따른 인터럽트 제어 회로(C2)를 사용함으로써, 비동기형의 CPU에 대응할 수 있고, 고속화 및 저소비 전력화를 실현하는 것이 가능하다.
(회로 기판)
다음에, 상술한 인터럽트 제어 회로(C1 또는 C2)를 구비하는 회로 기판에 관하여 설명한다.
도 4는 본 발명의 인터럽트 제어 회로(C1 또는 C2)를 구비한 회로 기판(60) 의 일 실시예를 나타낸 개략 평면도이다. 도 4에 나타낸 바와 같이, 본 발명에 따른 회로 기판(60)은 플렉시블 기판(61) 위에, 능동 소자로서 유기 TFT(도시 생략) 를 구비하여 이루어지는 표시 영역(62)이 형성되고 있고, 표시 영역(62)의 주변부에는, 유기 TFT를 구동하기 위한 제 1 구동 회로(63) 및 제 2 구동 회로(64)와, 이들 제 1 구동 회로(63) 및 제 2 구동 회로(64)에 버스 배선(65)을 통하여 접속된 CPU(66), RAM(67), 안테나 패턴(68), 아날로그 RF 회로(69) 및 태양 전지(70)가 배치되어 있다.
플렉시블 기판(61)은 투명성, 비투과성에 한정하지 않고, 각종 재료에 의해 구성되는 것이다. 본 발명에 따른 실시예에서는 특히 가요성이 뛰어난 것으로서, 플라스틱 기판을 채용하고 있다. 구체적으로는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르설폰(PES), 폴리카보네이트(PC), 방향족 폴리에스테르(액정 폴리머), 폴리이미드(PI) 등으로 구성되는 플라스틱 기판(수지 기판)을 예시할 수 있다. 또한, 그 외에도 가요성이 있는 것이면, 유리 기판, 실리콘 기판, 금속 기판, 갈륨 비소 기판 등을 채용할 수도 있다.
제 1 구동 회로(63) 및 제 2 구동 회로(64)는 저온 폴리실리콘 박막 트랜지스터(LTPS-TFT)를 포함하는 반도체 칩이며, 플렉시블 기판(61)의 서로 이웃하는 2변의 가장자리부에 집합하여, 도면 중의 X 방향 및 Y 방향을 따라 열(소자 칩 열)을 이루어 배치되어 있다. 제 1 구동 회로(63) 및 제 2 구동 회로(64)는 접착제에 의해 플렉시블 기판(61) 위에 고정되어 있다. 제 1 구동 회로(63) 및 제 2 구동 회로(64)의 구체적인 구성은 특별히 한정되는 것이 아니지만, LTPS-TFT를 사용한 것이면 높은 전계 효과 속도를 얻을 수 있고, 고속 구동이 가능함과 동시에 플렉시블 기판(61) 위에서의 점유 면적이 작게 되므로 적합하다.
데이터선(63a)은 표시 영역(62) 중에서 도 4의 Y 방향으로 연장하는 배선이며, 표시 영역(62) 내에서 유기 TFT의 소스 전극에 접속되는 동시에, 표시 영역(62)으로부터 +Y 방향으로 연장된 위치에서 제 1 구동 회로(63)와 전기적으로 접속되어 있다. 주사선(64a)은 표시 영역(62) 중에서 X 방향으로 연장하는 배선이며, 표시 영역(62) 내의 유기 TFT의 게이트 전극과 전기적으로 접속되는 동시에, 표시 영역(62)으로부터 -X 방향으로 연장된 위치에서 제 2 구동 회로(64)와 전기적으로 접속되어 있다. 제 1 구동 회로(63)는 유기 TFT의 데이터선(63a)에 전력을 공급하고, 제 2 구동 회로(64)는 주사선(64a)에 구동 신호를 공급함으로써, 유기 TFT를 액티브 구동하도록 되어 있다.
다음에, 도 5를 참조하여 유기 TFT(62a)에 관하여 설명한다. 도 5는 도 4의 A-A'선에 따르는 위치에서의 요부 단면도이다. 유기 TFT(62a)는 플렉시블 기판(61) 측으로부터 소스 전극 및 드레인 전극(80), 유기 반도체층(81), 절연층(82), 게이트 전극(83)이 적층 형성된, 소위 톱 게이트 구조의 트랜지스터이다. 또한, 유기 TFT(62a)에 대응하여 화소 전극(도시 생략)이 설치되어 있고, 화소 전극은 콘택트 홀을 통하여 드레인 전극(80)과 전기적으로 접속되어 있다. 또한, 본 실시예에서는 톱 게이트 구조에 관하여 설명하지만, 당해 구조를 한정하는 것은 아니며, 보텀 게이트 구조일 수도 있다.
유기 TFT(62a)의 게이트 전극(83)은 직접 또는 다른 배선을 통하여 플렉시블 기판(61)의 Y 방향으로 연장하는 주사선(64a)과 전기적으로 접속되어 있고, 플렉시블 기판(61)의 가장자리부에 형성된 접속부(84)를 통하여 제 2 구동 회로(64)의 단 자부(85)와 전기적으로 접속되어 있다. 유기 TFT(62a)는, 도 5에 나타낸 바와 같이, 그 외주부에서 절연층(82)이 단차부(82a)를 이루고 있으므로, 절연층(82) 위에 형성된 주사선(64a)은 이 단차부(82a)에 따르도록 절연층(82)의 표면을 덮어서 접속부(84)에 도달하도록 형성되어 있다. 접속부(84)는 플렉시블 기판(61) 위에 형성된 금속 패드 등으로서, 각 배선 위에 설치되어 있으며, 제 2 구동 회로(64)는 접착제(86)에 의해 플렉시블 기판(61)에 고정되어 있다. 또한, 제 2 구동 회로(64)의 플렉시블 기판(61)과 대향하는 쪽의 면에 형성된 단자부(85)가 플렉시블 기판(61) 위의 접속부(84)와 접하여 전기적으로 접속되어 있다.
도 5에서는 도시를 생략하였지만, 유기 TFT(62a)의 소스 전극(80)은 플렉시블 기판(61)의 Y 방향을 따라 연장하는 데이터선(63a)과 직접 또는 다른 배선을 통하여 접속되어 있고, 데이터선(63a)의 단부는 제 1 구동 회로(63)에 설치된 단자부에 접속되어 있다.
여기에서, 소스 전극(80) 및 데이터선(63a)은 절연층(82)의 하층에 형성되어 있으므로, 제 1 구동 회로(63) 측의 절연층(82)의 단부에서, 데이터선(63a)은 플렉시블 기판(61)과 절연층(82)과의 사이로부터 도 4의 -X 방향으로 연장되고, 당해 연장부가 제 1 구동 회로(63)와의 접속 단자가 된다.
도 4에 되돌아와서 설명한다. CPU(66)는 안테나 패턴(68) 및 아날로그 RF 회로(69)를 통하여 취득한 베이스밴드 신호에 의거하여 본 회로 기판(60)의 전체 동작을 통괄적으로 제어하는 반도체 칩이다. RAM(67)은 CPU(66)에 의한 제어 동작에 사용되는 워킹 메모리이다. 안테나 패턴(68)은 외부로부터 송신되는 RF 신호를 수신하여 아날로그 RF 회로(69)에 출력한다. 아날로그 RF 회로(69)는 상기 안테나 패턴(68)을 통하여 수신한 RF 신호에 증폭, 주파수 변환, 복조 등의 신호 처리를 행하고, 베이스밴드 신호로 변환하여 CPU(66)에 출력한다. 태양 전지(70)는 상기 제 1 구동 회로(63), 제 2 구동 회로(64), CPU(66), RAM(67), 아날로그 RF 회로(69)에 전원 전압을 공급한다. 또한, 이들 CPU(66), RAM(67), 안테나 패턴(68), 아날로그 RF 회로(69) 및 태양 전지(70)도 접착제 등에 의해 플렉시블 기판(61) 위에 고정되어 있다.
본 발명의 인터럽트 제어 회로(C1, C2)는 상기 CPU(66)에 대한 인터럽트 제어 회로로서 채용할 수 있고, CPU(66)나 아날로그 RF 회로(69)의 내부에 설치되어 있다. 따라서, CPU(66)로서 비동기 회로 대응의 CPU를 사용할 수 있고, 고속화 및 저소비 전력화를 실현하는 것이 가능한 회로 기판을 얻을 수 있다.
(전기 광학 장치)
다음에, 상술한 회로 기판(60)을 구비한 전기 광학 장치에 관하여 설명한다. 또한, 본 실시예에서는 전기 광학 장치로서, 상술한 회로 기판(60)을 사용하여 구성한 전기 영동 표시 장치에 관하여 설명한다. 도 6은 본 전기 영동 표시 장치(100)의 개략 구성을 나타내는 단면도이다. 이 도 6에 나타낸 바와 같이, 전기 영동 표시 장치(100)는 회로 기판(60)을 TFT 기판으로서 사용하고, 이것에 대향하도록 대향 기판(90)을 배치하고, 이들 양 기판(60, 90) 사이에 전기 영동층(전기 광학층)(91)을 배치함으로써 구성된다.
여기에서, 전기 영동층(91)은 마이크로 캡슐(91a)을 복수 구비한 구성으로 되어 있다. 이 마이크로 캡슐(91a)은 수지 피막에 의해 형성되고, 크기는 1화소의 크기와 같은 정도로 되고, 표시 영역 전역을 덮도록 복수 배치되어 있다. 또한, 마이크로 캡슐(91a)은 실제로는 인접하는 마이크로 캡슐(91a)끼리가 밀착하기 때문에, 표시 영역(62)은 마이크로 캡슐(91a)에 의해 간격없이 덮여 있다. 마이크로 캡슐(91a)에는, 분산매(92), 전기 영동 입자(93) 등을 갖는 전기 영동 분산액(94)이 봉입되어 있다.
다음에, 분산매(92), 전기 영동 입자(93)를 갖는 전기 영동 분산액(94)에 관하여 설명한다.
전기 영동 분산액(94)은 염료에 의해 염색된 분산매(92) 중에 전기 영동 입자(93)를 분산시킨 구성으로 되어 있다. 전기 영동 입자(93)는 무기 산화물 또는 무기 수산화물로 이루어지는 직경 0.01㎛ ~ 10㎛ 정도의 대략 구형의 미립자이며, 상기 분산매(92)와 다른 색상(백색 및 흑색을 포함)을 갖고 있다. 이와 같이 산화물 또는 수산화물로 이루어지는 전기 영동 입자(93)에는 고유한 표면 등전위 점이 존재하고, 분산매(92)의 수소 이온 지수(pH)에 의해 그 표면 전하 밀도(대전량)가 변화한다.
여기에서, 표면 등전위 점이란 수용액 중에서의 양성 전해질의 전하의 대수 합이 제로(zero)가 되는 상태를 수소 이온 지수(pH)에 의해 나타낸 것이다. 예를 들어, 분산매(92)의 pH가 전기 영동 입자(93)의 표면 등전위 점과 동일한 경우에는, 입자의 실효 전하는 제로가 되고, 입자는 외부 전계에 대하여 무반응한 상태가 된다. 또한, 분산매(92)의 pH가 입자의 표면 등전위 점보다도 낮을 경우에는, 입 자의 표면은 하기 식 (1)에 의해 플러스의 전하를 띈다. 반대로, 분산매(92)의 pH가 입자의 표면 등전위 점보다도 높을 경우에는, 입자의 표면은 하기 식 (2)에 의해 마이너스의 전하를 띈다.
pH 저 : M-OH+H+(과잉)+OH-→M-OH2 ++OH- …(1)
pH 고 : M-OH+H++OH-(과잉)→M-OH-+H+ …(2)
또한, 분산매(92)의 pH와 입자의 표면 등전위 점과의 차를 크게 한 경우, 반응식 (1) 또는 (2)에 따라서 입자의 대전량은 증가해 가지만, 이 차가 소정 값 이상으로 되면 대략 포화하고, pH를 그 이상 변화시켜도 대전량은 변화되지 않는다. 이 차의 값은, 입자의 종류, 크기, 형상 등에 따라 다른지만, 대략 1 이상이면 어떤 입자에서도 대전량은 대략 포화한다고 고려할 수 있다.
상술의 전기 영동 입자(93)로서는, 예를 들어, 이산화티탄, 산화아연, 산화마그네슘, 벵갈라, 산화알루미늄, 흑색 저차 산화티탄, 산화크롬, 베이마이트, FeOOH, 이산화규소, 수산화마그네슘, 수산화 니켈, 산화지르코늄, 산화구리 등이 사용되고 있다.
또한, 이러한 전기 영동 입자(93)는 단독의 미립자로서 뿐만 아니라, 각종 표면 개질을 실시한 상태에서도 사용하는 것이 가능하다. 이러한 표면 개질의 방법으로서는, 예를 들어, 입자 표면을 아크릴 수지, 에폭시 수지, 폴리에스테르 수지, 폴리우레탄 수지 등의 폴리머에 의해 코팅 처리하는 방법이나, 실란계, 티타네이트계, 알루미늄계, 불소계 등의 커플링제에 의해 커플링 처리하는 방법이나, 아 크릴계 모노머, 스티렌 모노머, 에폭시계 모노머, 이소시아네이트계 모노머 등과 그래프트 중합 처리하는 방법 등이 있으며, 이들의 처리를 단독 또는 2종류 이상 조합시켜서 행할 수 있다.
분산매(92)에는, 탄화수소, 할로겐화탄화수소, 에테르 등의 비수계 유기 용매를 사용할 수 있고, 스피리트 블랙, 오일 옐로, 오일 블루, 오일 그린, 발리패스트(Valifast) 블루, 매크로렉스(Macrolex) 블루, 오일 브라운, 수단 블랙, 퍼스트 오렌지 등의 염료에 의해 염색되어서, 전기 영동 입자(93)와 다른 색상을 보이고 있다.
이와 같이 구성된 전기 영동 표시 장치(100)에서는, 상술한 회로 기판(60)을 구비한 구성으로 되어 있으므로, 고속화 및 저소비 전력화가 가능하고, 또한 유연한 표시 장치가 된다. 또한, 본 발명의 회로 기판(60)을 이용한 전기 광학 장치는 본 실시 형태에 한정되는 것이 아니며, 액정 디스플레이나 유기 EL 디스플레이 등에도 적합하게 사용할 수 있음은 물론이다.
(전자 기기)
상술한 전기 영동 표시 장치(100)는 표시부를 구비한 다양한 전자 기기에 적용된다. 이하, 상술의 전기 영동 표시 장치(100)를 구비한 전자 기기의 예에 관하여 설명한다.
우선, 전기 영동 표시 장치(100)를 유연한 전자 종이에 적용한 예에 관하여 설명한다. 도 7은 이 전자 종이의 구성을 나타내는 사시도이며, 전자 종이(200)는 본 발명의 전기 영동 표시 장치(100)를 표시부로서 구비한다. 전자 종이(200)는 종래의 종이와 같은 질감 및 유연성을 갖는 시트로 이루어지는 본체(201)를 구비하여 구성되어 있다.
또한, 도 8은 전자 노트의 구성을 나타내는 사시도이며, 전자 노트(300)는 도 7에서 나타낸 전자 종이(200)가 복수 매 묶여지고, 커버(301)에 끼워져 있어 있는 것이다. 커버(301)는, 예를 들어, 외부의 장치로부터 보내지는 표시 데이터를 입력하는 표시 데이터 입력 수단(도시 생략)을 구비한다. 이에 따라, 그 표시 데이터에 따라, 전자 종이(200)가 묶여진 상태로, 표시 내용을 변경하거나 갱신할 수 있다.
또한, 상술한 예에 더하여, 다른 예로서, 액정 텔레비전, 뷰파인더형이나 모니터 직시형의 비디오 테이프 리코더, 카 내비게이션 장치, 무선 호출기, 전자 수첩, 전자 계산기, 워드 프로세서, 워크스테이션, 텔레비전 전화, POS 단말, 터치 패널을 구비한 기기 등을 들 수 있다. 본 발명에 따른 전기 광학 장치는 이러한 전자 기기의 표시부로서도 적용할 수 있다.
도 1은 본 발명의 제 1 실시예에서의 인터럽트 제어 회로의 구성을 나타내는 블록도.
도 2는 본 발명의 제 1 실시예에서의 인터럽트 제어 회로의 동작을 나타내는 타이밍 차트.
도 3은 본 발명의 제 2 실시예에서의 인터럽트 제어 회로의 구성을 나타내는 블록도.
도 4는 본 발명의 인터럽트 제어 회로를 구비한 회로 기판의 하나의 실시예를 나타내는 평면도.
도 5는 본 발명의 인터럽트 제어 회로를 구비한 회로 기판의 하나의 실시예를 나타내는 단면도.
도 6은 본 발명의 회로 기판을 구비한 전기 광학 장치의 하나의 실시예를 나타내는 단면도.
도 7은 본 발명의 전기 광학 장치를 구비한 전자 기기의 제 1 실시예.
도 8은 본 발명의 전기 광학 장치를 구비한 전자 기기의 제 2 실시예.
도면의 주요 부분에 대한 부호의 설명
C1, C2…인터럽트 제어 회로
1, 5, 9, 22…플립 플롭 회로
2, 6, 10, 13, 16, 20…지연 회로
3, 7, 11, 14, 17…인버터 회로
4, 8, 12, 15, 18, 24, 25, 26…AND 회로
19, 21…OR 회로
23…인터럽트 벡터 발생 회로
24…디코더 회로
60…회로 기판
100…전기 광학 장치(전기 영동 표시 장치)
200…전자 종이(전자 기기)
300…전자 노트(전자 기기)

Claims (13)

  1. 복수의 인터럽트 요인의 발생에 따라 인터럽트 요구를 하기 위한 인터럽트 신호와,
    상기 복수의 인터럽트 요인 중 어느 하나에 대응하는 인터럽트 처리 프로그램의 저장처를 나타내는 인터럽트 벡터 신호를 생성하고,
    상기 인터럽트 신호 및 상기 인터럽트 벡터 신호를 인터럽트 처리 실행 회로에 출력하는 동시에,
    상기 인터럽트 처리 실행 회로로부터 입력되는, 인터럽트 처리의 접수 가능 상태를 나타내는 인터럽트 접수 신호에 동기하여 상기 인터럽트 신호 및 상기 인터럽트 벡터 신호의 출력값의 제어가 행하여지는 것을 특징으로 하는 인터럽트 제어 회로.
  2. 제 1 항에 있어서,
    인터럽트 신호 발생 회로와, 인터럽트 벡터 발생 회로를 갖고,
    상기 인터럽트 신호 발생 회로는, 상기 인터럽트 접수 신호의 변화가 인터럽트 처리의 접수의 세트를 나타냈을 경우에 상기 인터럽트 신호를 리셋하고, 상기 인터럽트 접수 신호의 변화가 인터럽트 처리의 접수의 리셋을 나타냈을 경우에 상기 인터럽트 신호의 갱신 동작을 행하고,
    상기 인터럽트 벡터 발생 회로는, 인터럽트 벡터 발생 조건을 입력으로 하 고, 상기 인터럽트 접수 신호의 변화가 인터럽트 처리의 접수의 리셋을 나타냈을 경우에 상기 인터럽트 벡터 발생 조건에 따라 상기 인터럽트 벡터 신호의 갱신 동작을 행하는 것을 특징으로 하는 인터럽트 제어 회로.
  3. 제 2 항에 있어서,
    리셋 신호 발생 회로와,
    상기 복수의 인터럽트 요인의 상태를 기억하는 인터럽트 요인 기억 회로를 갖고,
    상기 리셋 신호 발생 회로는, 상기 인터럽트 접수 신호의 변화가 인터럽트 처리의 접수의 세트를 나타냈을 경우에, 상기 인터럽트 벡터 신호가 나타내는 상기 복수의 인터럽트 요인 중 어느 하나를 리셋하는 리셋 신호를 생성하고,
    상기 인터럽트 요인 기억 회로는, 상기 기억의 상태에 의해 상기 인터럽트 벡터 발생 조건을 생성하는 동시에 상기 복수의 인터럽트 요인 중 어느 하나의 발생을 인식했을 경우에는 상기 인터럽트 신호 발생 회로에 인터럽트 신호의 세트를 지시하고,
    상기 기억의 상태는, 상기 복수의 인터럽트 요인 중 어느 하나의 발생 및 상기 리셋 신호에 의한 상기 인터럽트 벡터 신호가 나타내는 상기 복수의 인터럽트 요인 중 어느 하나의 리셋에 의해 갱신되는 것을 특징으로 하는 인터럽트 제어 회로.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 인터럽트 벡터 발생 회로는, 상기 인터럽트 벡터 발생 조건에 의해, 우선 순위가 높은 인터럽트 요인에 대응하는 인터럽트 벡터 신호를 출력하는 것을 특징으로 하는 인터럽트 제어 회로.
  5. 제 3 항에 있어서,
    상기 복수의 인터럽트 요인의 수에 대응하여 설치되고, 상기 복수의 인터럽트 요인 중 어느 하나의 상태의 변화에 동기하여 펄스 신호를 발생하는 제 1 펄스 발생 회로와,
    상기 인터럽트 접수 신호의 변화가 인터럽트 처리의 접수의 리셋을 나타냈을 경우에, 상기 인터럽트 접수 신호의 변화에 동기하여 펄스 신호를 출력하는 제 2 펄스 발생 회로와,
    상기 제 1 펄스 발생 회로로부터 출력되는 펄스 신호와, 상기 제 2 펄스 발생 회로로부터 출력되는 펄스 신호와의 논리합 신호를 출력하는 제 1 논리합 회로와,
    상기 복수의 인터럽트 요인의 각각의 상태를 나타내는 신호의 논리합 신호를 출력하는 제 2 논리합 회로와,
    상기 인터럽트 접수 신호의 변화가 인터럽트 처리의 접수의 세트를 나타냈을 경우에, 상기 인터럽트 접수 신호의 변화에 동기하여 펄스 신호를 출력하는 제 3 펄스 발생 회로를 구비하고,
    상기 인터럽트 신호 발생 회로는, 상기 제 1 논리합 회로의 출력 신호에 동기하여 상기 제 2 논리합 회로의 출력 신호의 상태를 인터럽트 신호로서 유지하는 한편, 상기 제 3 펄스 발생 회로로부터 출력되는 펄스 신호에 동기하여 상기 인터럽트 신호를 리셋하고,
    상기 리셋 신호 발생 회로는, 상기 제 3 펄스 발생 회로로부터 출력되는 펄스 신호에 동기하여 상기 리셋 신호를 출력하는 것을 특징으로 하는 인터럽트 제어 회로.
  6. 제 5 항에 있어서,
    상기 리셋 신호 발생 회로는,
    상기 인터럽트 벡터 신호가 어느 인터럽트 요인 신호에 대응하여 출력되었는지를 판정하고, 당해 판정 결과를 나타내는 판정 신호를 출력하는 판정 회로와,
    상기 복수의 인터럽트 요인의 각각에 대응하여 설치되어, 상기 판정 신호 및 상기 제 3 펄스 발생 회로가 출력하는 펄스 신호를 입력으로 하는 논리곱 회로를 포함하고,
    상기 논리곱 회로로부터 출력되는 펄스 신호가 상기 리셋 신호인 것을 특징으로 하는 인터럽트 제어 회로.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 펄스 발생 회로는,
    상기 복수의 인터럽트 요인의 각각의 상태를 나타내는 신호를 소정 시간만큼 지연시키는 복수의 제 1 지연 회로와,
    상기 복수의 제 1 지연 회로의 각각으로부터 출력되는 지연 신호의 논리 반전 신호를 출력하는 복수의 제 1 논리 반전 회로와,
    상기 논리 반전 신호와 상기 논리 반전 신호의 기본으로 되는 상기 복수의 인터럽트 요인 중 어느 하나의 상태를 나타내는 신호와의 논리곱 신호를 펄스 신호로서 출력하는 복수의 제 1 논리곱 회로로 구성되어 있는 것을 특징으로 하는 인터럽트 제어 회로.
  8. 제 5 항에 있어서,
    상기 제 2 펄스 발생 회로는,
    상기 인터럽트 접수 신호를 소정 시간만큼 지연시키는 제 2 지연 회로와,
    상기 인터럽트 접수 신호의 논리 반전 신호를 출력하는 제 2 논리 반전 회로와,
    상기 제 2 지연 회로에 의해 지연시킨 인터럽트 접수 신호와 상기 제 2 논리 반전 회로로부터 출력되는 논리 반전 신호와의 논리곱 신호를 펄스 신호로서 출력하는 제 2 논리곱 회로로 구성되어 있는 것을 특징으로 하는 인터럽트 제어 회로.
  9. 제 5 항에 있어서,
    상기 제 3 펄스 발생 회로는,
    상기 인터럽트 접수 신호를 소정 시간만큼 지연시키는 제 3 지연 회로와,
    상기 제 3 지연 회로에 의해 지연시킨 인터럽트 접수 신호의 논리 반전 신호를 출력하는 제 3 논리 반전 회로와,
    상기 제 3 논리 반전 회로로부터 출력되는 논리 반전 신호와 상기 인터럽트 접수 신호와의 논리곱 신호를 펄스 신호로서 출력하는 제 3 논리곱 회로로 구성되어 있는 것을 특징으로 하는 인터럽트 제어 회로.
  10. 제 5 항에 있어서,
    상기 제 1 논리합 회로와 상기 인터럽트 신호 발생 회로 사이에, 상기 제 1 논리합 회로로부터 출력되는 상기 제 1 논리합 신호를 소정 시간만큼 지연시켜서 상기 인터럽트 신호 발생 회로에 출력하는 제 4 지연 회로를 구비하는 것을 특징으로 하는 인터럽트 제어 회로.
  11. 제 1 항에 기재된 인터럽트 제어 회로를 구비하는 것을 특징으로 하는 회로 기판.
  12. 제 11 항에 기재된 회로 기판을 구비하는 것을 특징으로 하는 전기 광학 장치.
  13. 제 12 항에 기재된 전기 광학 장치를 구비하는 것을 특징으로 하는 전자 기 기.
KR1020070137108A 2006-12-27 2007-12-26 인터럽트 제어 회로, 회로 기판, 전기 광학 장치 및 전자기기 KR20080063113A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2006352025 2006-12-27
JPJP-P-2006-00352025 2006-12-27
JPJP-P-2007-00327555 2007-12-19
JP2007327555A JP2008181496A (ja) 2006-12-27 2007-12-19 割込み制御回路、回路基板、電気光学装置及び電子機器

Publications (1)

Publication Number Publication Date
KR20080063113A true KR20080063113A (ko) 2008-07-03

Family

ID=39611360

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070137108A KR20080063113A (ko) 2006-12-27 2007-12-26 인터럽트 제어 회로, 회로 기판, 전기 광학 장치 및 전자기기

Country Status (4)

Country Link
JP (1) JP2008181496A (ko)
KR (1) KR20080063113A (ko)
CN (1) CN101211325A (ko)
TW (1) TW200842594A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101976228B (zh) * 2010-09-07 2012-07-04 成都优博创技术有限公司 在电平触发中断方式中响应短脉冲中断请求的装置及方法
DE112013002430T5 (de) 2012-05-11 2015-02-19 Semiconductor Energy Laboratory Co., Ltd. Elektronisches Gerät, Speichermedium, Programm und Anzeigeverfahren

Also Published As

Publication number Publication date
JP2008181496A (ja) 2008-08-07
CN101211325A (zh) 2008-07-02
TW200842594A (en) 2008-11-01

Similar Documents

Publication Publication Date Title
US11978404B2 (en) Display substrate
US20210011571A1 (en) Array substrate and manufacturing method thereof, display panel and display device
US10345940B2 (en) Scanning circuit, drive circuit and touch display device
TW202026842A (zh) 顯示設備
CN108664907B (zh) 阵列基板、显示面板及显示装置
WO2019048982A1 (ja) 演算装置および電子機器
TWI354285B (en) Memory curcuit
US9685122B2 (en) Pixel circuit and display device having the same
CN109637426A (zh) 显示面板和显示装置
US8879039B2 (en) Liquid crystal display device having second metal patern connected to plurality of first metal patterns through contact holes
US20230049317A1 (en) Touch substrate and display panel
US7730250B2 (en) Interrupt control circuit, circuit board, electro-optic device, and electronic apparatus
KR20080063113A (ko) 인터럽트 제어 회로, 회로 기판, 전기 광학 장치 및 전자기기
US10170072B2 (en) Gate line layout configuration
CN107678197A (zh) 阵列基板、显示面板和电子设备
CN104765504B (zh) 触控显示电路、其驱动方法、触控显示面板及显示装置
US20220335877A1 (en) Driver chip and display device
JP4997963B2 (ja) 電子回路、回路基板、電気光学装置及び電子機器
CN112133199B (zh) 一种显示面板和显示装置
CN114567314A (zh) 电平转换电路以及电子装置
TWI704479B (zh) 觸控顯示面板
CN101614890B (zh) 触摸式液晶显示装置及其触摸点检测电路
CN201273974Y (zh) 触摸式液晶显示装置
JP2008244999A (ja) 電子回路、回路基板、電気光学装置及び電子機器
CN107506079A (zh) 阵列基板、触控显示面板和电子设备

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid