CN101211325A - 中断控制电路、电路基板、电光学装置和电子机器 - Google Patents

Abstract

本发明公开一种中断控制电路，其对应于来自1个或多个外部电路的中断原因信号，将进行中断处理请求的中断信号，以及表示与原因信号相对应的中断处理程序的存储目的地的矢量信号输出给中断处理执行电路，与从上述中断处理执行电路输入的、表示中断处理的可受理的状态的中断受理信号同步，输出上述中断信号。从而可进行非同步型的CPU的中断控制，并可提高速度，降低耗电量。

Description

中断控制电路、电路基板、电光学装置和电子机器

技术领域

本发明涉及中断控制电路、电路基板、电光学装置和电子机器。

背景技术

比如，在下述非专利文献1中，公开有对CPU(Central ProcessingUnit)，进行中断控制的中断控制电路的一个实例。该中断控制电路由“或”电路与中断矢量发生电路构成，所述“或”电路将作为从外部输入的多个中断原因信号的逻辑或信号即中断信号输出给CPU，所述中断矢量发生电路将与上述中断原因信号相对应的中断矢量信号输出给CPU。在例如CPU设置于计算机中的情况下，从鼠标，键盘等输出中断原因信号。另外，所谓中断矢量信号，是指对根据中断原因信号存储CPU应执行的中断处理程序的存储器上的地址进行表示的信号。

“或”电路，在将多个中断原因信号中的，至少1个控制在低电平时，将高电平的中断信号输出给CPU。中断矢量发生电路，将与被控制在高电平的中断原因信号相对应的中断矢量信号输出给CPU。在这里，中断矢量发生电路在将2个以上的中断原因信号控制在高电平的情况下，按照预定的优选位次，将与优选位次高的中断原因信号相对应的中断矢量信号输出给CPU。CPU在输入高电平的中断信号时，即，在识别发生中断请求时，执行存储于中断矢量信号所表示的存储器上的地址的中断处理程序，进行中断处理。

该中断控制电路和CPU，是通过共同的时钟信号而动作的同步型电路，中断控制电路与时钟信号同步而输出中断信号。另外，CPU在由时钟信号规定的规定时刻，监视从中断控制电路输入的中断信号的状态，并在该时刻识别到中断信号的状态为高电平的情况，进行中断处理。

(非专利文献1)图解Z80マイコン

用システム入門(微型计算机以用系统入门)ハ-ド編第2版p186

如上述那样，对于过去的同步型电路的情况，由于必须要求中断信号的监视处理，故CPU的耗电量增加，另外，全部的动作时刻由时钟信号规定，故动作速度慢。另一方面，近年，为了实现电子电路的速度的增加和耗电量的降低，需要共同的时钟信号的非同步电路正被受到关注。但是，如上述那样，由于过去的中断控制电路必须具有与CPU共同的时钟信号，故难以对非同步型的CPU进行中断控制。于是，不能够使用非同步型的CPU，难以实现速度的增加和耗电量的降低。

本发明是针对上述情况而提出的，本发明的目的在于提供一种中断控制电路，其能够针对非同步型的CPU进行中断控制，并可实现速度的增加和耗电量的降低。另外，本发明的目的在于提供一种电路基板、电光学装置和电子机器，其通过设置这样的中断控制电路，能够进行针对非同步型的CPU的中断控制，从而实现高速化和耗电量的降低。

发明内容

为了实现上述目的，本发明的特征在于，将如下信号输出到中断处理执行电路：即中断信号，其用于对应于多个中断原因的发生而进行中断请求；中断矢量信号，其表示与所述多个中断原因的其中之一相对应的中断处理程序的存储目的地。并与从所述中断处理执行电路输入的、表示中断处理的可受理状态的中断受理信号相同步地输出所属中断信号。

按照具有这样的特征的中断控制电路，由于与从CPU等的中断处理执行电路输入的、表示与中断处理的可受理状态的中断受理信号同步地，输出上述中断信号，故不必要求过去那样的共同的时钟信号，可对应于非同步型的CPU，可实现高速化和耗电量的降低。

另外，最好，在本发明所涉及的中断控制电路中，包括中断信号发生电路，其与上述中断受理信号的设定同步，使上述中断信号复位，另一方面，与上述中断受理信号的复位同步，设定上述中断信号；中断矢量发生电路，其与上述中断信号的设定同步，输出上述中断矢量信号。

在非同步电路彼此的通信协议中，在从CPU等的中断处理执行电路输出设定状态的中断受理信号的期间，禁止从中断控制电路将中断信号输出给中断处理执行电路。

于是，如此与中断受理信号的设定同步使中断信号复位，另一方面，与中断受理信号的复位同步设定中断信号，与该中断信号的设定同步输出中断矢量信号，由此，可交换符合非同步电路的通信协议的信号。

此外，优选为，在本发明的中断控制电路中，包括：中断原因存储电路，其对应于上述中断原因信号的数量而设置，存储上述中断原因信号的状态，输出表示该状态的中断原因状态信号，另一方面，与复位信号的输入同步，使所存储的上述中断原因信号的状态复位；复位信号发生电路，其判断上述中断矢量信号对应于哪个中断原因信号而输出，与上述中断受理信号的设定同步，将上述复位信号输出给与已判断的中断原因信号相对应的中断原因存储电路，上述中断信号发生电路，在至少1个中断原因状态信号为设定状态的情况下，设定上述中断信号，上述中断矢量发生电路输出与设定状态的中断原因状态信号相对应的中断矢量信号。

由此，即使在同时设定多个中断原因信号的情况下，仍可对设定了哪个中断原因信号这一信息进行存储，在与1个中断原因信号相对应的中断处理结束之后，可连续地进行与下一中断原因信号相对应的中断处理。另外，与中断受理信号的设定同步，使与已结束的中断处理相对应的中断原因信号的状态复位，由此，可防止下次进行的中断处理和已结束的中断处理重复的情况。

另外，由于在过去的中断控制电路中，没有存储中断原因信号的状态或对其进行初始化处理的功能，故必须在外部电路侧，设置这样的功能，设计作业效率低，导致设计期间的延长。相对与该情况，由于本发明的中断控制电路包括对中断原因信号的状态进行存储或初始化处理的功能，即具有：中断原因存储电路；以及其向上述中断原因存储电路，输出复位信号的复位信号发生电路。由此，可实现设计作业效率的提高，以及设计期间的缩短。

此外，优选为，在本发明的中断控制电路中，备有复位信号发生电路，所述复位信号发生电路，在上述外部电路侧设置存储上述中断原因信号的状态并输出表示该状态的中断原因状态信号、且另一方面与复位的输入同步使所存储的上述中断原因信号的状态复位的中断原因存储电路的情况下，判断上述中断矢量信号对应于哪个中断原因信号而输出，与上述中断受理信号的设定同步，将上述复位信号输出给与已判断的中断原因信号相对应的中断存储电路，上述中断信号发生电路，在至少1个中断原因状态信号为设定状态的情况下，设定上述中断信号，上述中断矢量发生电路，输出与设定状态的中断原因状态信号相对应的中断矢量信号。

如此，即使在象过去那样，在外部电路侧，设置具有对中断原因信号的状态进行存储和初始化处理的功能的中断原因存储电路的情况下，仍可通过向外部电路侧输出用于使中断原因信号的状态复位的复位信号，而进行应对。

另外，优选为，在本发明的中断控制电路中，上述中断矢量发生电路在具有多个设定状态的中断原因状态信号的情况下，输出与优先位次高的中断原因状态信号相对应的中断矢量信号。

此外，优选为，在本发明的中断控制电路中，其包括第1脉冲发生电路，其对应于上述多个中断原因的数量而设置，与上述中断原因状态信号的设定同步产生脉冲信号；第2脉冲发生电路，其与中断受理信号的复位同步输出脉冲信号；第1逻辑或电路，其输出从上述第1脉冲发生电路输出的脉冲信号与从上述第2脉冲发生电路输出的脉冲信号的逻辑或信号；第2逻辑或电路，其输出上述中断原因状态信号的第2逻辑或信号；第3脉冲发生电路，其与上述中断受理信号的设定同步输出脉冲信号，上述中断信号发生电路，与上述第1逻辑或信号同步，将上述第2逻辑或信号的状态作为中断信号而输出，另一方面，与从上述第3脉冲发生电路输出的脉冲信号同步，使上述中断信号复位，上述复位信号发生电路与从上述第3脉冲发生电路输出的脉冲信号同步，输出上述复位信号。

由于本发明的中断控制电路为非同步电路，故没有共同的时钟信号。于是，通过象这样产生脉冲信号，可用作规定各电路的动作时刻的模拟时钟信号。

另外，优选为，在本发明的中断控制电路中，上述复位信号发生电路，由如下电路构成：即判断电路，其判断对应于哪个中断原因信号而输出上述中断矢量信号，输出表示上述判断结果的判断信号；逻辑与电路，其对应于上述中断原因存储电路而设置，输入上述判断信号和上述第3脉冲发生电路所输出的脉冲信号，上述判断电路将输出给与存储已判断的中断原因信号的状态的中断原因存储电路相对应的判断信号，控制在设定值，上述逻辑与电路，将上述判断信号和上述第3脉冲发生电路所输出的脉冲信号的逻辑与信号，作为复位信号而输出。

通过采用这种结构，能够简易地设置复位信号发生电路，并能够对设计作业效率的提高有所贡献。

此外，优选为，在本发明的中断控制电路中，上述第1脉冲发生电路由下述电路构成：即第1延迟电路，其使表示上述中断原因状态信号延迟规定时间；第1逻辑非电路，其输出通过上述第1延迟电路延迟的中断原因状态信号的逻辑非信号；第1逻辑与电路，其将上述第1逻辑非电路输出的逻辑非信号和上述中断原因状态信号的逻辑与信号作为脉冲信号而输出。

通过采用这样的结构，可简单地设计第1脉冲信号发生电路，可有助于设计作业效率的提高。

还有，优选为，在本发明的中断控制电路中，上述第2脉冲发生电路由下述电路构成：即第2延迟电路，其使上述中断受理信号延迟规定时间；第2逻辑非电路，其输出上述中断受理信号的逻辑非信号；第2逻辑与电路，其将通过上述第2延迟电路延迟的中断受理信号和从上述第2逻辑非电路输出的逻辑非信号的逻辑与信号，作为脉冲信号而输出。

通过采用这样的结构，可简单地设计第2脉冲信号发生电路，可有助于设计作业效率的提高。

此外，最好，在本发明的中断控制电路中，上述第3脉冲发生电路由下述电路构成，：即第3延迟电路，其使上述中断受理信号延迟规定时间；第3逻辑非电路，其输出通过上述第3延迟电路延迟后的中断受理信号的逻辑非信号；第3逻辑与电路，其将从第3逻辑非电路输出的逻辑非信号和上述中断受理信号的逻辑与信号，作为脉冲信号而输出。

通过采用这样的构成，可简单地设计第3脉冲信号发生电路，可有助于设计作业效率的提高。

再有，优选为，在本发明的中断控制电路中，在上述第1逻辑或电路和上述中断信号发生电路之间具有第4延迟电路，所述第4延迟电路，使从上述第1逻辑或电路输出的第1逻辑或信号延迟规定时间，并将其输出给上述中断信号发生电路。

由于中断信号发生电路与第1逻辑或信号同步，将第2逻辑或信号的状态作为中断信号而输出，故第1逻辑或信号必须晚于第2逻辑或信号而输出。于是，如上述那样，通过在第1逻辑或电路和上述中断信号发生电路之间，设置第4延迟电路，可满足上述的条件。

另外，本发明的电路基板的特征在于具有上述中断控制电路。由此，可获得能够进行非同步型的CPU的中断控制，能够实现速度的提高和耗电量的降低的电路基板。

此外，本发明的电光学装置的特征在于具有上述电路基板。由此，可获得能够进行针对非同步型CPU的中断控制，并能够实现高速化和耗电量的降低的电光学装置。

此外，本发明的电子机器的特征在于具有上述电光学装置。由此，可获得能够进行针对非同步型的CPU的中断控制，并能够实现高速化和耗电量降低的电子机器。

另外，上述本发明的中断控制装置的一个形式的特征在于，其生成：中断信号，其用于对应于多个中断原因的发生而进行中断请求；中断矢量信号，其表示与所述多个中断原因的其中之一相对应的中断处理程序的存储目的地，将所述中断信号和所述中断矢量信号输出到中断处理执行电路；与从所述中断处理执行电路输入的、表示中断处理的可受理状态的中断受理信号相同步进行所述中断信号和所述中断矢量的输出值的控制。

优选为，在上述1个实施方式中，具有：中断信号发生电路和中断矢量发生电路，所述中断信号发生电路，在所述中断受理信号的变化表示中断处理的受理的设定的情况下，使所述中断信号复位，在所述中断受理信号的变化表示中断处理的受理的复位的情况下，进行所述中断信号的更新动作，所述中断矢量发生电路，输入中断矢量发生条件，在所述中断受理信号的变化表示中断处理的受理的复位的情况下，对应于所述中断矢量发生条件，进行所述中断矢量信号的更新动作。

另外，优选为，在上述1个实施方式中，具有：复位信号发生电路；对所述多个中断原因的状态进行存储的中断原因存储电路，所述复位信号发生电路，在所述中断受理信号的变化表示中断处理的受理的设定的情况下，产生对所述中断矢量信号所表示的所述多个中断原因中的其中之一进行复位的复位信号；所述中断原因存储电路根据所述存储的状态，产生所述中断矢量发生条件，并且在识别到所述多个中断原因的其中之一发生的情况下，对所述中断信号发生电路，指示中断信号的设定；根据所述多个中断原因中的其中之一的发生，以及基于所述复位信号的所述中断矢量信号所表示的所述多个中断原因中的其中之一的复位，而更新所述存储的状态。

附图说明

图1为表示本发明的第1实施方式的中断控制电路的结构的方框图。

图2为表示本发明的第1实施方式的中断控制电路的动作的时序图。

图3为表示本发明的第2实施方式的中断控制电路的结构的方框图。

图4为表示本发明的具有中断控制电路的电路基板的一个实施例的俯视图。

图5为表示本发明的具有中断控制电路的电路基板的一个实施例的剖视图。

图6表示本发明的具有电路基板的电光学装置的一个实施例的剖视图。

图7为本发明的具有电光学装置的电子机器的第1实施例。

图8为本发明的具有电光学装置的电子机器的第2实施例。

图中：C1、C2～中断控制电路；1、5、9、22～双稳态多谐振荡器电路；2、6、10、13、16、20～延迟电路；3、7、11、14、17～反相器电路；4、8、12、15、18、24、25、26～“与”电路；  19、21～“或”电路；23～中断矢量发生电路；24～解码电路；60～电路基板；100～电光学装置(电泳显示器)；200～电子纸(电子机器)；300～电子记事本(电子机器)。

实施方式

下面参照附图，对本发明的中断控制电路、电路基板、电光学装置和电子机器的一个实施方式进行说明。

(中断控制电路)

(第1实施方式)

首先，对本发明的中断控制电路的第1实施方式进行说明。图1为表示第1实施方式的中断控制电路C1的结构的方框图。如图1所示的那样，第1实施方式的中断控制电路C1由双稳态多谐振荡器电(フリツプフロツプ)路1、延迟电路2、反相器电路3、“与”电路4、双稳态多谐振荡器电路5、延迟电路6、反相器电路7、“与”电路8、双稳态多谐振荡器电路9、延迟电路10、反相器电路11、“与”电路12、延迟电路13、反相器电路14、“与”电路15、延迟电路16、反相器电路17、“与”电路18、“或”电路19、延迟电路20、“或”电路21、双稳态多谐振荡器电路22、中断矢量发生电路23、解码电路24、“与”电路25、“与”电路26和“与”电路27构成。

双稳态多谐振荡器电路1、5和9为相当于本发明的中断原因存储电路的组成部件。延迟电路2、反相器电路3和“与”电路4，是相当于构成本发明的第1脉冲发生电路的第1延迟电路、第1逻辑非电路和第1逻辑与电路的构成要素。延迟电路6、反相器电路7和“与”电路8，是相当于构成本发明的第1脉冲发生电路的第1延迟电路、第1逻辑非电路和第1逻辑与电路的构成要素。延迟电路10、反相器电路11和“与”电路12，是相当于构成本发明的第1脉冲发生电路的第1延迟电路、第1逻辑与非电路和第1逻辑与电路的构成要素。延迟电路13、反相器电路14和“与”电路15，是相当于构成本发明的第3脉冲发生电路的第3延迟电路、第3逻辑非电路和第3逻辑与电路的构成要素。延迟电路16、反相器电路17和“与”电路18，为相当于本发明的第2脉冲发生电路的第2延迟电路、第2逻辑非电路和第2逻辑与电路的构成要素。“或”电路19相当于本发明的第1逻辑或电路，延迟电路20相当于本发明的第4延迟电路，“或”电路21相当于本发明的第2逻辑或电路，双稳态多谐振荡器电路22相当于本发明的中断信号发生电路，中断矢量发生电路23为相当于本发明的中断矢量发生电路的构成要素。解码电路24、“与”电路25、“与”电路26和“与”电路27，为相当于构成本发明的复位信号发生电路的判断电路和逻辑与电路的组成部件。

第1实施方式的中断控制电路C1，输入从外部电路(图中未示出)输出的中断原因信号SA、SB和SC，以及从图中未示出的CPU(中断处理执行电路)输出的中断受理信号S7，对应于这些各信号，将中断信号S12和中断矢量信号S13输出给CPU。中断原因信号SA，输入到双稳态多谐振荡器电路1中，中断原因信号SB输入到双稳态多谐振荡器电路5中，中断原因信号SC输入到双稳态多谐振荡器电路9中。另外，中断受理信号S7，输入到延迟电路13、“与”电路15、延迟电路16和反相器电路17中。另外记载到，本实施方式的中断控制电路C1为正逻辑电路，对信号的状态从低电平向高电平转化的情况进行设定，并对该状态从高电平向低电平转化的情况进行复位。

稳态多谐振荡器电路1，是作为存储中断原因信号SA的状态的寄存器而发挥功能的带设定复位的双稳态多谐振荡器电路，与中断原因信号SA的设定同步地，将高电平的中断原因状态信号S1输出给延迟电路2、“与”电路4、“或”电路21和中断矢量发生电路23。另外，该双稳态多谐振荡器电路1与从“与”电路25输入的复位信号S14的设定同步地，将上述中断原因状态信号S1控制(复位)在低电平。

延迟电路2，使中断原因状态信号S1延迟规定时间，并将该信号输出给反相器电路3。反相器电路3，将通过上述延迟电路2延迟的中断原因状态信号S1的逻辑非信号输出给“与”电路4。“与”电路4，将脉冲信号S2输出给“或”电路19，所述脉冲信号S2是从双稳态多谐振荡器电路1输入的中断原因状态信号S1与从反相器电路3输入的中断原因状态信号S1的逻辑非信号的逻辑与信号。

双稳态多谐振荡器电路5，为作为存储中断原因信号SB的状态的寄存器而发挥功能的、带设定复位的双稳态多谐振荡器电路，与中断原因信号SB的设定同步地，将高电平的中断原因状态信号S3输出给延迟电路6、“与”电路8、“或”电路21和中断矢量发生电路23。另外，该双稳态多谐振荡器电路5与从“与”电路26输入的复位信号S15的设定同步地，将上述中断原因状态信号S3控制(复位)在低电平。

延迟电路6，使中断原因状态信号S3延迟规定时间，并输到给反相器电路7。反相器电路7，将通过上述延迟电路6延迟后的中断原因状态信号S3的逻辑非信号输出给“与”电路8。“与”电路8将脉冲信号S4输出给“或”电路19，所述脉冲信号S4是从双稳态多谐振荡器电路5输入的中断原因状态信号S3与从反相器电路7输入的中断原因状态信号S3的逻辑非信号的逻辑与信号。

双稳态多谐振荡器电路9，是作为存储中断原因信号SC的状态的寄存器而发挥功能的、带设定复位的双稳态多谐振荡器电路，与中断原因信号SC的设定同步地，将高电平的中断原因状态信号S5输出给延迟电路10，“与”电路12、“或”电路21和中断矢量发生电路23。另外，该双稳态多谐振荡器电路9，与从“与”电路27输入的复位信号S16的设定同步地，将上述中断原因状态信号S5控制(复位)在低电平。

延迟电路10，使中断原因状态信号S5延迟规定时间，将该信号输出给反相器电路11。反相器电路11，将通过上述延迟电路10延迟后的中断原因状态信号S5的逻辑非信号输出给“与”电路12。“与”电路12将脉冲信号S6输出给“或”电路19，所述脉冲信号S6是将从双稳态多谐振荡器电路9输入的中断原因状态信号S5与从中断电路11输入的中断原因状态信号S5的逻辑非信号的逻辑与信号。

延迟电路13，使中断原因受理信号S7延迟规定时间，将该信号输出给反相器电路14。反相器电路14将通过上述延迟电路13延迟后的中断原因受理信号S7的逻辑非信号输出给“与”电路15。“与”电路15将脉冲信号S8输出给双稳态多谐振荡器电路22、“与”电路25，“与”电路26和“与”电路27，所述脉冲信号S8是将中断原因受理信号S7，与从反相器电路14输入的中断原因受理信号S7的逻辑非信号的逻辑与信号。

延迟电路16，使中断原因受理信号S7延迟规定时间，并将该信号输出给“与”电路18。反相器电路17将中断受理状态信号S7的逻辑非信号输出给“与”电路18。“与”电路18将脉冲信号S9输出给“或”电路19，所述脉冲信号S9作为通过延迟电路16延迟后的中断受理信号S7与从反相器电路17输出的中断受理信号S7的逻辑非信号的逻辑与信号。

“或”电路19，将脉冲信号S2、S4、S6和S9的逻辑或信号输出给延迟电路20。延迟电路20，将使从“或”电路19输入的逻辑或信号延迟规定时间后的同步信号S10，输出到双稳态多谐振荡器电路22。“或”电路21，将中断原因状态信号S1、S3和S5的逻辑或信号S11输出给双稳态多谐振荡器电路22。双稳态多谐振荡器电路22，是带有复位的双稳态多谐振荡器电路，与同步信号S10的设定同步地，将逻辑或信号S11的状态作为中断信号S12，输出给CPU和中断矢量发生电路23。另外，双稳态多谐振荡器电路22，与从“与”电路15输入的脉冲信号S8的设定同步地，将上述中断信号S12控制(复位)为低电平。

双稳态多谐振荡器电路23与中断信号S12的设定同步地，将与中断原因状态信号S1、S3、S5相对应的中断矢量信号S13输出到CPU和解码电路24。该中断矢量信号S13，是对根据与高电平的中断原因状态信号相对应的中断原因信号存储CPU应执行的中断处理程序的、存储器上的地址进行表示的信号。即，中断矢量发生电路23在例如中断原因状态信号S1的状态为高电平的情况下，输出中断矢量信号S13，所述中断矢量信号S13对根据中断原因信号SA存储CPU应执行的中断处理程序的存储器上的地址进行表示。另外，在多个中断原因状态信号的状态为高电平的情况下，中断矢量发生电路23，按照预定的优先位次，输出与优先位次高的中断原因状态信号(中断原因信号)相对应的中断矢量信号S13。在本实施方式中，中断原因信号SA的优先位次被设定为最高，中断原因信号SC的优先位次被设定为最低。

解码电路24，对中断矢量信号S13进行解码处理，并判断中断矢量信号S13是对应于哪个中断原因信号而输出的，并将高电平的判断信号输出到“与”电路(25，26，27)，所述“与”电路(25，26，27)对应于对已判断的中断原因信号的状态进行存储的双稳态多谐振荡器电路(1，5，9)而设置。具体来说，解码电路24在判断为中断矢量信号S13对应于中断原因信号SA而输出的情况下，将高电平的判断信号输出到“与”电路25，在判断为中断矢量信号S13对应于中断原因信号SB而输出的情况下，将高电平的判断信号输出给“与”电路26，另外，在判断为中断矢量信号S13对应于中断原因信号SC而输出的情况下，将高电平的判断信号输出给“与”电路27。

“与”电路25，将从“与”电路15输入的脉冲信号S8和从解码电路24输入的判断信号的逻辑与信号即复位信号S14输出给双稳态多谐振荡器电路1。“与”电路26，将从“与”电路15输入的脉冲信号S8和从解码电路24输入的判断信号的逻辑与信号即复位信号S15输出给双稳态多谐振荡器电路5。“与”电路27将从“与”电路15输入的脉冲信号S8和从解码电路24输入的判断信号的逻辑与信号即复位信号S16输出到双稳态多谐振荡器电路9。

如上述那样，图1例示了中断原因信号为3个的情况的方案，但是也可对应于中断原因信号的数量，适当地添加、删除用于存储中断原因信号的状态的、带有设定复位的双稳态多谐振荡器电路，用于输出复位信号的“与”电路，构成脉冲发生电路的延迟电路，反相器电路，以及“与”电路。另外，在本实施方式中，例示了由正逻辑电路形成的中断控制电路，但是，并不限于此，也可由负逻辑电路构成，所述负逻辑电路对信号的状态从低电平向高电平转化的情况进行复位，并对该状态从高电平向低电平转化的情况进行设定。

接着，通过图2的时序图，对如上述那样构成的第1实施方式的中断控制电路C1的动作进行说明。

首先，在时刻T₁，如果将中断原因信号SA控制(设定)在高电平，则双稳态多谐振荡器电路1与中断原因信号SA的设定同步地，将高电平的中断原因状态信号S1输出给延迟电路2、“与”电路4、“或”电路21和中断矢量发生电路23。

在时刻T₁，由于在“或”电路21中输入高电平的中断原因状态信号S1，因此将高电平的逻辑或信号S11输出给双稳态多谐振荡器电路22。另外，在时刻T₁，通过由延迟电路2、反相器电路3和“与”电路4构成的脉冲发生电路，与中断原因状态S1的设定同步地，将脉冲信号S2输出给“或”电路19。在时刻T₁，由于在“或”电路19中输入了高电平的脉冲信号S2，因此将同样的脉冲状的逻辑或信号输出给延迟电路20。延迟电路20使从“或”电路19输入的脉冲状的逻辑或信号延迟规定时间，在时刻T₂，将脉冲状的同步信号S10输出给双稳态多谐振荡器电路22。

在时刻T₂，双稳态多谐振荡器电路22与同步信号S10的设定同步，将逻辑或信号S11的状态(在这里为高电平)作为中断信号S12，将其输出给CPU和中断矢量发生电路23。另外，在时刻T₂，中断矢量发生电路23与中断信号S12的设定同步，将与中断原因状态信号S1相对应的中断矢量信号S13输出给CPU和解码电路24。即，中断矢量发生电路23，因中断原因状态信号S1的状态为高电平，将表示根据中断原因信号SA而存储CPU应执行的中断处理程序的存储器上的地址的中断矢量信号S13输出。另外，解码电路24判断为中断矢量信号S13对应于中断原因信号SA而输出，将高电平的判断信号输出给“与”电路25。

另一方面，CPU在时刻T₂，输入高电平的中断信号S12时，即在识别到发生中断请求时，执行中断矢量信号S13所表示的存储器上的地址处所存储的中断处理程序，而进行对应于中断原因信号SA的中断处理。

接着，在时刻T₃，如果将中断原因信号SB控制(设定)在高电平，则双稳态多谐振荡器电路5与中断原因信号SB的设定同步，将高电平的中断原因状态信号S3输出给延迟电路6，“与”电路8，“或”电路21和中断矢量发生电路23。在时刻T₃，因中断原因状态信号S1和S3为高电平，故“或”电路21继续将高电平的逻辑或信号S11输出给双稳态多谐振荡器电路22。

另外，在时刻T₃，通过由延迟电路6，反相器电路7和“与”电路8形成的脉冲发生电路，与中断原因状态信号S3的设定同步，将脉冲信号S4输出给“或”电路19。“或”电路19因在时刻T₃输入高电平的脉冲信号S4，故将同样的脉冲状的逻辑或信号输出给延迟电路20。延迟电路20使从“或”电路19输入的脉冲状逻辑或信号延迟规定时间，在时刻T₄将脉冲状的同步信号S10输出给双稳态多谐振荡器电路22。

如上述那样，在时刻T₄脉冲状的同步信号S10输入到双稳态多谐振荡器电路22中，但是，由于在该时点，未输入规定双稳态多谐振荡器电路22的复位的脉冲信号S8，双稳态多谐振荡器电路22与同步信号S10的输入无关，继续输出高电平的中断信号S12。另外，中断矢量发生电路23因将中断信号S12维持在高电平，故继续输出与中断原因信号SA相对应的中断矢量信号S13。即，解码电路24将高电平的判断信号继续输出给“与”电路25。

接着，预计CPU完成与中断原因信号SA相对应的中断处理，在时刻T₅，将表示转移到下一中断处理的可受理状态的中断受理信号S7控制(设定)在高电平。

在时刻T₅，通过由延迟电路13、反相器电路14和“与”电路15形成的脉冲发生电路与中断受理信号S7的设定同步，将脉冲信号S8输出给双稳态多谐振荡器电路22、“与”电路25、“与”电路26和“与”电路27。双稳态多谐振荡器电路22在时刻T₅，与脉冲信号S8的上升同步地，将中断信号S12控制(复位)在低电平。另一方面，由于在时刻T₅，在“与”电路25中，输入高电平的判断信号与高电平的脉冲信号S8，故将脉冲状的复位信号S14输出给双稳态多谐振荡器电路1。于是，双稳态多谐振荡器电路1在时刻T₅，与复位信号S14的设定同步地，将中断原因状态信号S1控制(复位)为低电平。另外，在此时刻，由于中断原因状态信号S3为高电平，故“或”电路21继续输出高电平的逻辑或信号S11。

接着，如果在时刻T₆，将中断受理信号S7控制(复位)在低电平，则由延迟电路16，反相器电路17和“与”电路18形成的脉冲发生电路与中断受理信号S7的复位同步地，将高电平的脉冲信号S9输出给“或”电路19。在时刻T₆，在“或”电路19中输入高电平的脉冲信号S9，由此，将同样的脉冲状的逻辑或信号输出给延迟电路20。延迟电路20，使从“或”电路19输入的脉冲状的逻辑或信号延迟规定时间，在时刻T₇，将脉冲状的同步信号S10输出给双稳态多谐振荡器电路22。

在时刻T₇，双稳态多谐振荡器电路22与同步信号S10的设定同步，将逻辑或信号S11的状态(在这里为高电平)作为中断信号S12，输出给CPU和中断矢量发生电路23。另外，在时刻T₇，中断矢量发生电路23与同步信号S12的设定同步，将与中断原因状态信号S3相对应的中断矢量信号S13输出给CPU和解码电路24。即，中断矢量发生电路23，因中断原因状态信号S3的状态为高电平，因此输出对根据中断原因信号SB而存储CPU应执行的中断处理程序的存储器上的地址进行表示的中断矢量信号S13。另外，判断解码电路24判断为对应于中断原因信号SB而输出中断矢量信号S13，将高电平的判断信号输出给“与”电路26。

另一方面，CPU在于时刻T₇，输入高电平的中断信号S12时，即，在识别到发生下一中断请求时，执行中断矢量信号S13所表示的存储器的地址处所存储的中断处理程序，进行与中断原因信号SB相对应的中断处理。接着，预计CPU完成与中断原因信号SB相对应的中断处理，在时刻T₈，将表示转移到下一中断处理的可受理状态的中断受理信号S7控制(设定)在高电平。

在时刻T₈，由延迟电路13、反相器电路14和“与”电路15构成的脉冲发生电路与中断受理信号S7的设定同步地，将脉冲信号S8输出给双稳态多谐振荡器电路22、“与”电路25、“与”电路26和“与”电路27。双稳态多谐振荡器电路22在时刻T₈，与脉冲信号S8的设定同步地，将中断信号S12控制(复位)在低电平。另一方面，由于在“与”电路26中，在时刻T₈，输入高电平的判断信号与高电平的脉冲信号SB，故将脉冲状的复位信号S15输出给双稳态多谐振荡器电路5。于是，双稳态多谐振荡器电路5在时刻T₈，与复位信号15的设定同步地，将中断原因状态信号S3控制(复位)在低电平。另外，由于在此时刻，全部的中断原因状态信号为低电平，故“或”电路21输出低电平的逻辑或信号S11。

之后，同样地，对应于中断原因信号SA、中断原因信号SB、中断原因信号SC，中断受理信号S7的状态，输出中断信号S12和中断矢量信号S13。

这样，按照本第1实施方式的中断控制电路C1，由于与从CPU等的中断处理执行电路输入的中断受理信号S7同步，输出中断信号S12，故不必要求过去那样的共用的时钟信号，可对应于非同步型的CPU，可实现高速化和耗电量的降低。另外，由于在过去的中断控制电路中，没有对中断原因信号的状态进行存储或初始化处理的功能，故必须在外部电路侧设置这样的功能，设计作业效率降低，使设计期间加长。相对该情况，本中断控制电路C1具有对中断原因信号的状态进行存储或初始化处理的功能，即，具有中断原因存储电路(双稳态多谐振荡器1、5、9)，以及将复位信号输出给中断原因存储电路的复位信号发生电路(解码电路24，“与”电路25、26、27)，由此，可实现设计作业效率的提高和设计期间的缩短。

(第2实施方式)

下面对本发明的中断控制电路的第2实施方式进行说明。图3为表示第2实施方式的中断控制电路C2的结构的方框图。另外，在图3中，与图1相同的组成部分采用同一标号，省略说明，在下面对与图1不同的方面进行说明。

本第2实施方式给出各外部电路具有对中断原因信号的状态进行存储或初始化处理的功能的情况的中断控制电路C2的结构。即，在中断控制电路C2中，未设置双稳态多谐振荡器电路1、5和9，外部电路30具有双稳态多谐振荡器电路1，外部电路40具有双稳态多谐振荡器电路5，外部电路50具有双稳态多谐振荡器电路9。

本中断控制电路C2输入从外部电路30的双稳态多谐振荡器电路1输出的中断原因状态信号S1，从外部电路40的双稳态多谐振荡器电路5输出的中断原因状态信号S3，从外部电路50的双稳态多谐振荡器电路9输出的中断原因状态信号S5。中断原因状态信号S1输入到延迟电路2、“与”电路4、“或”电路21和中断矢量发生电路23中，中断原因状态信号S3输入到延迟电路6，“与”电路8，“或”电路21和中断矢量发生电路23中，中断原因状态信号S5输入到延迟电路10，“与”电路12，“或”电路21和中断矢量发生电路23中。

另外，“与”电路25，将复位信号S14输出给外部电路30的双稳态多谐振荡器电路1。“与”电路26，将复位信号S15输出给外部电路40的双稳态多谐振荡器电路5。“与”电路27，将复位信号S16输出给外部电路50的双稳态多谐振荡器电路9。

此外，表示如上述那样构成的第2实施方式的中断控制电路C2的动作的时序图与第1实施方式(图2)相同，故说明省略。

如此，即使在各外部电路具有对中断原因信号的状态进行存储并初始化的功能的情况下，仍可通过采用本中断控制电路C2，与非同步型的CPU相对应地，实现高速化和耗电量的降低。

(电路基板)

下面对具有上述中断控制电路C1或C2的电路基板进行说明。

图4为表示本发明的具有中断控制电路C1或C2的电路基板60的一个实施例的外观结构俯视图。如图4所示的那样，在本电路基板60中，在柔性基板61上形成具有作为有源元件的有机TFT(图中未示出)的显示区域62，在显示区域62的周边部，设置用于驱动有机TFT的第1驱动电路63和第2驱动电路64，以及通过总线布线65而与这些第1驱动电路63和第2驱动电路64连接的CPU66、RAM67、天线图案68、模拟RF电路69和太阳能电池70。

柔性基板61并不限于透明性、非透明性，可由各种材料而构成。在本实施形式中，作为柔性特别优良的板，采用塑料基板。具体来说，可列举出：聚对苯二甲酸乙二酯(ポリエチレンテレフタレ一ト：PET)、聚萘乙酯(ポリエチレンナフタレ一ト：PEN)、聚醚砜(ポリエ一テルスルホン：PES)、聚碳酸酯(ポリカ一ボネ一ト：PC)、芳香族聚酯(液晶聚合物)、聚酰亚胺(ポリイミド：PI)等构成的塑料基板(树脂基板)。此外，如果具有柔性，则也可采用玻璃基板、硅基板、金属基板、砷化镓基板等。

第1驱动电路63和第2驱动电路64为包括低温聚硅薄膜晶体管(LTPS-TFT)的半导体芯片，集合于柔性基板61中的相互邻接的2条边的周缘部，沿图中的X方向和Y方向呈列(元件芯片列)状设置。第1驱动电路63和第2驱动电路64通过粘接剂而固定于柔性基板61上。第1驱动电路63和第2驱动电路64的具体结构没有特别地限定，但是，如果采用LTPS-TFT，则获得较高的电场效果速度，适合于可进行高速驱动，并且柔性基板61上的占有面积小的情况。

数据线63a为在显示区域62中，沿图4中的Y方向延伸的布线，在显示区域62内，与有机TFT的源极电极连接，并且在从显示区域62，向+Y方向伸出的位置，与第1驱动电路63电连接。扫描线64a为在显示区域62中沿X方向延伸的布线，与显示区域62内的有机TFT的栅极电极电连接，并且在从显示区域62沿-X方向伸出的位置与第2驱动电路64电连接。第1驱动电路63向有机TFT的数据线63a供电，第2驱动电路64向扫描线64a供给驱动信号，由此，激活而驱动有机TFT。

下面参照图5，对有机TFT62a进行说明。图5为表示沿图4中的A-A’线的位置的主要部分的剖视图。有机TFT62a，为所谓的顶部栅极结构的晶体管，其中，从柔性基板61侧，积层形成：源极电极和漏极电极80；有机半导体层81；绝缘层82；以及栅极电极83。另外，与有机TFT62a相对应地，设置省略了图示的像素电极，该像素电极通过接触孔，与漏极电极80电连接。另外，在本实施形式中，对顶部栅极电极的结构进行说明，但是并不限定该结构，也可为底部栅极电极结构。

有机TFT62a的栅极电极83直接或通过其它的布线，与沿柔性基板61的Y方向延伸的扫描线64a电连接，通过形成于柔性基板61的周缘部的连接部84，与第2驱动电路64的端子部85电连接。在有机TFT62a中，如图5所示的那样，在外周部，绝缘层82构成台阶部82a，由此形成于绝缘层82上的扫描线64a，按照沿该台阶部82a，覆盖绝缘层82的表面而到达连接部84的方式形成。连接部84为形成于柔性基板61上的金属焊盘等，设置于各布线上，第2驱动电路64通过粘接剂86，固定于柔性基板61上。另外，第2驱动电路64中的与柔性基板61面对的一侧的面上所形成的端子部85，与柔性基板61上的连接部84抵接而其实现电连接。

虽然关于这一点在图5中的图示省略，但是有机TFT62a的源极电极80直接或通过另一布线而与沿柔性基板61的Y方向延伸的数据线63a连接，数据线63a的端部与设置于第1驱动电路63上的端子部连接。

在这里，由于源极电极80和数据线63a形成于绝缘层82的下层，故在第1驱动电路63侧的绝缘层82的端部，数据线63a从柔性基板61和绝缘层82之间，沿图4的-X方向伸出，该伸出部构成第1驱动电路63的连接端子。

返回到图4而进行说明。CPU66为根据通过天线图案68和模拟RF电路69而获得的基本频带信号，而从总体上控制本电路基板60的整体动作的半导体芯片。RAM67为用于CPU66的控制动作的工作存储器。天线图案68受理从外部发送的RF信号，将其输出给模拟RF电路69。模拟RF电路69对通过上述天线图案68而受理的RF信号，进行放大，频率变换，解调等的信号处理，并将其变换为基本频带信号，输出给CPU66。太阳能电池70，将电源电压供向上述第1驱动电路63、第2驱动电路64、CPU66、RAM67、和模拟RF电路69。另外，这些CPU66、RAM67、模拟图案68、模拟RF电路69和太阳能电池70，也通过粘接剂等，固定于柔性基板61上。

本发明的中断控制电路C1和C2可用作上述CPU66的中断控制电路，设置于CPU66、模拟RF电路69的内部。于是，CPU66可采用非同步电路对应的CPU，可获得能够实现速度的提高和耗电量的降低的电路基板。

(电光学装置)

接下来，对具有上述电路基板60的电光学装置进行说明。另外，在本实施方式中，作为电光学装置，对采用上述电路基板60而构成的电泳显示器进行说明。图6为表示本电泳显示装置100的外观结构的剖视图。如图6所示的那样，电泳显示器100通过下述方式构成，该方式为：将电路基板60用作TFT基板，按照与其相面对的方式设置对向基板90，在两个基板60、90之间，设置电泳层(电光学层)91。

在这里，电泳层91为具有多个微型封壳91a的结构。微型封壳91a由树脂表面膜形成，其尺寸与1个像素的尺寸相同，并按照覆盖显示区域整个区域的方式设置多个。另外，由于在微型封壳91a中，实际上邻接的微型封壳91a之间密接，故显示区域62通过微型封壳91a被无间隙地覆盖。在微型封壳91a中，密封有具有分散媒92、电泳粒子93等的电泳分散液94。

下面对具有分散媒92、电泳粒子93等的电泳分散液94进行说明。

电泳分散液94，是在由染料染色的分散媒92中，分散电泳粒子93的结构。电泳粒子93，是由无机氧化物、或无机氢氧化物形成的，直径在大约0.01μm～10μm范围内的基本呈球状的微小粒子，具有不同于上述分散媒92的色相(包括白色和黑色)。这样，在由氧化物或氢氧化物形成的电泳粒子93上具有固有的表面等电点，伴随分散媒92的氢离子指数pH，其表面电荷密度(带电量)变化。

在这里，表面等电点，通过氢离子指数pH表示水溶液中的两性电解质的电荷的代数和为零的状态。在比如分散媒92的pH等于电泳粒子93的表面等电点的情况下，粒子的有效电荷为零，粒子相对外部电场，为无反应的状态。另外，在分散媒92的pH低于粒子的表面等电点的情况，粒子的表面通过下述式(1)而带有正的电荷。相反，在分散媒92的pH高于粒子的表面等电点的情况下，粒子的表面通过下述式(2)，带有负的电荷。

pH低：M-OH+H⁺(过剩)+OH^-→M-OH₂ ⁺+OH^-…(1)

pH高：M-OH+H⁺+OH^-(过剩)→M-OH^-+H⁺  …(2)

另外，在增加分散媒92的pH和粒子的表面等电点的差的情况下，按照反应式(1)或(2)，粒子的带电量增加，但是，如果该差超过规定值，则基本饱和，即使将pH改变为这样的程度以上，带电量也不变化。虽然伴随粒子的种类、尺寸、形状等，该差值有所不同，但是通常认为，如果为基本1以上，则无论什么样的粒子，带电量基本饱和。

作为上述电泳粒子93，采用比如，二氧化钛、氧化锌、氧化镁、氧化铁(ベンガラ)、氧化铝、黑色低次(低次)氧化钛、氧化铬、勃姆石(ベ一マイト)、FeOOH、二氧化硅、氢氧化镁、氢氧化镍、氧化锆、氧化铜等。

此外，这样的电泳粒子93，不仅用作单独的细微粒子，也可在实施了各种表面改质的状态中使用。作为这样的表面改质的方法，比如，通过丙烯酸(アクリル)树脂、环氧(エポキシ)树脂、聚酯(ポリエステル)树脂、聚氨基甲酸乙脂(ポリウレタン)树脂等的聚合物，对粒子表面进行涂敷处理的方法；通过硅烷(シラン)系、钛酸酯(チタネ一ト)系、铝系、氟系等耦合剂，对粒子表面进行耦合的方法；与丙烯酸系单体、苯乙烯(スチレン)单体、环氧系单体、异氰酸酯(イソシアネ一ト)系单体等进行接枝(グラフト)聚合处理的方法，可以单独或2种以上组合而进行这些处理。

分散媒92采用碳化氢、卤化碳化氢、乙醚(エ一テル)等非水系有机溶剂，通过醇溶黑(スピリトブラツク)、油黄(オイルイエロ一)、油蓝(オイルブル一)、油绿(オイルグリ一ン)、坚牢蓝(バリフア一ストブル一)、宏环蓝(マクロレツクスブル-)、油棕(オイルブラウン)、苏丹黑(ス一ダンブラツク)、坚牢橙(フア一ストオレンジ)等的染料而染色，呈现不同于电泳粒子93的色相。

如此构成的电泳显示器100中，由于具有上述电路基板60，故可提高速度，降低耗电量，另外，成为柔性的显示装置。另外，本发明的采用电路基板60的电光学装置，并不限于本实施方式，显然，也可应用于液晶显示器，有机EL显示器等。

(电子机器)

上述电泳显示器100，应用于具有显示部的各种电子机器。下面对具有上述电泳显示器100的电子机器的实例进行说明。

首先，将电泳显示器100应用于柔性电子纸的实例进行说明。图7为表示电子纸的结构的透视图，电子纸200，将本发明的电泳显示器100作为显示部而设置。电子纸200，按照由具有与过去的纸相同质感和柔性的片形成的主体201的方式构成。

另外，图8为电子记事本的结构的透视图，在电子记事本300中，将图7所示的多个电子纸200捆扎起来，由封皮301夹持。封皮301，具有例如将从外部的装置传送的显示数据输入的图中未示出的显示数据输入机构。由此，对应于该显示数据，在将电子纸200捆扎的状态，可改变或更新显示内容。

此外，除了上述实例以外，作为其它的实例，列举有液晶电视机、取景像器型、监视器直视型的录像机、导航装置、寻呼机(ペ一ジヤ)、电子笔记体、电子计算器、字处理器、工作站、可视电话、POS终端、具有触摸板的设备等。本发明的电光装置也可用作这样的电子机器的显示部。

Claims (13)

1.一种中断控制电路，其特征在于，

生成：

中断信号，其用于对应于多个中断原因的发生而进行中断请求；

中断矢量信号，其表示与所述多个中断原因的其中之一相对应的中断处理程序的存储目的地，

将所述中断信号和所述中断矢量信号输出到中断处理执行电路；

与从所述中断处理执行电路输入的、表示中断处理的可受理状态的中断受理信号相同步进行所述中断信号和所述中断矢量的输出值的控制。

2.根据权利要求1所述的中断控制电路，其特征在于，

具有：中断信号发生电路和中断矢量发生电路，

所述中断信号发生电路，在所述中断受理信号的变化表示中断处理的受理的设定的情况下，使所述中断信号复位，在所述中断受理信号的变化表示中断处理的受理的复位的情况下，进行所述中断信号的更新动作，

所述中断矢量发生电路，输入中断矢量发生条件，在所述中断受理信号的变化表示中断处理的受理的复位的情况下，对应于所述中断矢量发生条件，进行所述中断矢量信号的更新动作。

3.根据权利要求2所述的中断控制电路，其特征在于，

具有：

复位信号发生电路；

对所述多个中断原因的状态进行存储的中断原因存储电路，

所述复位信号发生电路，在所述中断受理信号的变化表示中断处理的受理的设定的情况下，产生对所述中断矢量信号所表示的所述多个中断原因中的其中之一进行复位的复位信号；

所述中断原因存储电路根据所述存储的状态，产生所述中断矢量发生条件，并且在识别到所述多个中断原因的其中之一发生的情况下，对所述中断信号发生电路，指示中断信号的设定；

根据所述多个中断原因中的其中之一的发生，以及基于所述复位信号的所述中断矢量信号所表示的所述多个中断原因中的其中之一的复位，而更新所述存储的状态。

4.根据权利要求2或3所述的中断控制电路，其特征在于，

所述中断矢量发生电路根据所述中断矢量发生条件，输出与优先位次高的中断原因相对应的中断矢量信号。

5.根据权利要求3或4所述的中断控制电路，其特征在于，

具有：

第1脉冲发生电路，其对应于所述多个中断原因的数量而设置，与所述多个中断原因中的其中之一的状态的变化相同步，产生脉冲信号；

第2脉冲发生电路，其在所述中断受理信号的变化表示中断处理的受理的复位的情况下，与所述中断受理信号的变化相同步，输出脉冲信号；

第1逻辑或电路，其输出：从所述第1脉冲发生电路输出的脉冲信号与从所述第2脉冲发生电路输出的脉冲信号的逻辑或信号；

第2逻辑或电路，其输出：表示所述多个中断原因的各个状态的信号的逻辑或信号；

第3脉冲发生电路，其在所述中断受理信号的变化表示中断处理的受理的设定的情况下，与所述中断受理信号的变化同步，输出脉冲信号，

所述中断信号发生电路，与所述第1逻辑或电路的输出信号相同步，将所述第2逻辑或电路的输出信号的状态作为中断信号而保持，另一方面，与从所述第3脉冲发生电路输出的脉冲信号相同步，使所述中断信号复位，

所述复位信号发生电路，与从所述第3脉冲发生电路输出的脉冲信号相同步，输出所述复位信号。

6.根据权利要求5所述的中断控制电路，其特征在于，

所述复位信号发生电路，包括：

判断电路，其对与哪个中断原因信号相对应地输出了所述中断矢量信号这一情况进行判断，并输出表示该判断结果的判断信号；

逻辑与电路，其对应于所述多个中断原因的每个而设置，并输入所述判断信号和所述第3脉冲发生电路所输出的脉冲信号，

从所述逻辑与电路输出的脉冲信号为所述复位信号。

7.根据权利要求5或6所述的中断控制电路，其特征在于，

所述第1脉冲发生电路由下述电路构成，即

多个第1延迟电路，其使表示所述多个中断原因的每个的状态的信号延迟规定时间；

多个第1逻辑非电路，其输出：从所述多个第1延迟电路的每个输出的延迟信号的逻辑非信号；

多个第1逻辑与电路，其将所述逻辑非信号与成为所述逻辑非信号的基础的表示所述多个中断原因中的其中之一的状态进行的信号的逻辑与信号，作为脉冲信号输出。

8.根据权利要求5～7中的任何一项所述的中断控制电路，其特征在于，

所述第2脉冲发生电路由下述电路构成，即

第2延迟电路，其使所述中断受理信号延迟规定时间；

第2逻辑非电路，其输出所述中断受理信号的逻辑非信号；

第2逻辑与电路，其将通过所述第2延迟电路而延迟后的中断受理信号和从所述第2逻辑非电路输出的逻辑非信号的逻辑与信号，作为脉冲信号输出。

9.根据权利要求5～8中的任何一项所述的中断控制电路，其特征在于，

所述第3脉冲发生电路由下述电路构成，即

第3延迟电路，其使所述中断受理信号延迟规定时间；

第3逻辑非电路，其输出通过所述第3延迟电路延迟后的中断受理信号的逻辑非信号；

第3逻辑与电路，其将从第3逻辑非电路输出的逻辑非信号与所述中断受理信号的逻辑与信号，作为脉冲信号而输出。

10.根据权利要求5～9中的任何一项所述的中断控制电路，其特征在于，

在所述第1逻辑或电路与所述中断信号发生电路之间，设置第4延迟电路，所述第4延迟电路使从所述第1逻辑或电路输出的第1逻辑或信号延迟规定时间，并将其输出到所述中断信号发生电路。

11.一种电路基板，其特征在于，包括权利要求1～10中的任何一项所述的中断控制电路。

12.一种电光学装置，其特征在于，

包括权利要求11所述的电路基板。

13.一种电子机器，其特征在于，包括权利要求12所述的电光学装置。

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