KR20080062566A - 반도체 패키지 및 그의 제조 방법 - Google Patents

반도체 패키지 및 그의 제조 방법 Download PDF

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Abstract

반도체 패키지는, 상면에 다수의 본딩 패드와 보호막을 구비한 반도체 칩; 상기 반도체 칩의 본딩 패드 사이에 형성된 범프 가이드; 및 상기 본딩 패드 상에 상기 범프 가이드 보다 높은 높이로 형성된 씨드막을 포함한 솔더 범프를 포함하는 것을 특징으로 한다.

Description

반도체 패키지 및 그의 제조 방법{Semiconductor package and manufacturing method of the same}
도 1은 종래 플립 칩 패키지를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도 및 사시도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위하여 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 칩 202 : 본딩 패드
204 : 보호막 206 : 범프 가이드
208 : 씨드막 212 : 솔더 범프
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로, 보다 상세하게는, 파인 피치를 가지는 플립 칩 패키지에서 패드 간의 전기적인 쇼트를 방지하여 패키지의 수율을 높이고, 반도체 칩 패드의 디자인 자유도를 높일 수 있는 반도체 패키지 및 그의 제조 방법에 관한 것이다.
전형적인 반도체 패키지는 물론 일부 패키지는 인쇄회로기판(Printed Circuit Board : PCB)에 실장하는 방법으로 리드프레임에 의한 솔더링(Soldering) 방식을 이용하고 있다. 그런데, 상기 리드프레임에 의한 솔더링 방식은 공정 진행이 용이하고 신뢰성 측면에서 우수하다는 잇점이 있지만, 반도체 칩과 인쇄회로 기판 사이의 전기적 신호 전달 길이가 긴 것과 관련하여 전기적 특성 측면에서는 불리함이 있다.
이와 같은 문제를 해결하기 위하여 제안된 플립 칩 패키지(Flip Chip Package)는 고밀도 패키징이 가능한 본딩 프로세스로 반도체 칩 내부 회로에서 입출력 패드의 위치를 필요에 따라 결정할 수 있으므로 회로 설계를 단순화시키고, 회로선에 의한 저항이 감소하여 소요 전력을 줄일 수 있으며, 전기적 신호의 경로가 짧아져 반도체 패키지의 동작 속도를 향상시킬 수 있어 전기적 특성이 우수하고, 반도체 칩의 배면이 외부로 노출되어 있어 열적 특성이 우수하며, 작은 형태의 패키지를 구현할 수 있고, 솔더 자기정렬(Self-Alignment) 특성 때문에 본딩이 용이한 점이 있다.
플립 칩 패키지에서 반도체 칩과 기판 사이의 전기적 연결은 반도체 칩의 입출력 패드 상에 형성된 솔더 범프(Solder Bump), 스터드 범프(Stud Bump), 도금 또는 스크린 프린팅(Screen Printing) 방법으로 형성된 범프, 금속을 증착 및 식각하여 형성시킨 범프 등과 같이 형성된 돌출된 범프와 기판 상에 형성되어 있는 범프 패드가 직접적으로 콘택함으로써 이루어진다.
도 1은 종래 플립 칩 패키지를 도시한 단면도이다.
도시된 바와 같이, 상면에 다수의 본딩 패드(102)가 형성된 반도체 칩(100)의 본딩 패드(102) 상에 전기 연결 수단으로 언더 범프 메탈러지(Under Bump Metallurgy : 114)와 그 상부에 솔더 범프(116)가 형성되어 있다. 그리고, 상기 반도체 칩(100)은 상면에 다수의 접속 패드(120)와 하면에 볼랜드(122)들이 구비된 인쇄회로 기판(118)에 페이스 다운(Face down) 타입으로 플립 칩 본딩 되어 있다. 또한, 상기 반도체 칩(100)과 인쇄회로 기판(118) 사이에는 언더필(Underfill : 124)이 형성되어 있고, 상기 반도체 칩(100)을 포함한 인쇄회로 기판(118)의 상면에는 봉지제(126)가 형성되어 있으며, 상기 인쇄회로 기판(118) 하면의 볼랜드(122에는 다수의 솔더볼(128)이 부착되어 있다.
한편, 상기 플립 칩 패키지를 형성하기 위하여 솔더를 사용하게 되면 필연적으로 솔더링(Soldering) 공정을 거치게 되고, 상기 솔더링 공정으로 반도체 칩(100) 또는 인쇄회로 기판(118)의 각 패드 상에 형성되는 솔더 범프(116)는 일정 온도에서 녹게 되고 다시 냉각 과정을 거치면서 반도체 칩(100)의 본딩 패드(102)와 인쇄회로 기판(118)의 접속 패드(120) 사이를 접합하게 된다.
그러나, 솔더 범프(116)가 용융되어 접합될 때, 솔더 범프(116) 간의 거리가 충분하지 않으면, 즉, 반도체 칩의 본딩 패드(102)가 일정 피치(Pitch) 이상의 거리를 확보하지 않으면 인접 솔더 범프(116) 간에 전기적인 쇼트(Short)가 발생하게 된다. 따라서, 상기 인접 솔더 범프(116) 간의 전기적인 쇼트를 방지하기 위하여 솔더 범프(116)의 높이는 낮추는 방법과 솔더 범프(116) 피치, 즉, 본딩 패드(102) 간의 간격을 늘리는 방법 등이 제안되었다.
여기서, 상기 솔더 범프(116)의 높이를 낮추는 방법은 전기적인 쇼트를 방지하는 가장 좋은 방법이나 반도체 칩(100)과 인쇄회로 기판(118) 간의 접합 후, 반도체 칩(100)과 인쇄회로 기판(118) 간의 간격이 낮아 후속의 언더필(124) 형성 공정이 어려워지고 낮은 솔더 범프(116)의 높이로 인하여 솔더 접합의 신뢰성이 낮아지는 문제가 있다.
그리고, 상기 솔더 범프(116) 피치를 늘리는 방법으로는 초기 반도체 칩(100)의 설계시부터 플립 칩 범프 피치를 고려하여 반도체 칩(100)의 본딩 패드(102) 간의 간격을 충분한 확보하거나, 기존의 본딩 패드(102)를 재배열하여 솔더 범프(116) 간의 간격을 늘려주는 방법이 있으나, 상기 전술한 방법은 반도체 칩(100) 디자인의 제한을 유발하여 반도체 칩(100) 사이즈의 증가 및 전기적인 특성의 열화와 같은 문제를 발생시키고, 후술한 방법은 재배열 방법이 별도로 필요하게 되어 개별 패키지의 제조 비용이 증가하게 된다.
본 발명은 파인 피치를 가지는 플립 칩 패키지에서 패드 간의 전기적인 쇼트를 방지하여 패키지의 수율을 높이고, 반도체 칩 패드의 디자인 자유도를 높일 수 있는 반도체 패키지 및 그의 제조 방법을 제공한다.
일 실시예에 있어서, 반도체 패키지는, 상면에 다수의 본딩 패드와 보호막을 구비한 반도체 칩; 상기 반도체 칩의 본딩 패드 사이에 형성된 범프 가이드; 및 상기 본딩 패드 상에 상기 범프 가이드 보다 높은 높이로 형성된 씨드막을 포함한 솔 더 범프를 포함하는 것을 특징으로 한다.
상기 씨드막을 포함한 솔더 범프는 범프 가이드와 동일한 높이인 것을 특징으로 한다.
상기 범프 가이드는 상기 솔더 범프의 측면에 형성된 라인 형태인 것을 특징으로 한다.
상기 범프 가이드는 상기 솔더 범프가 중앙에 위치하는 매트릭스 형태인 것을 특징으로 한다.
다른 실시예에 있어서, 반도체 패키지의 제조 방법은, 상면에 다수의 본딩 패드와 보호막이 형성된 반도체 칩 상에 상기 본딩 패드 사이의 보호막 일부분을 외부로 노출시키는 제1마스크패턴을 형성하는 단계; 상기 노출된 보호막 상에 절연물질 매립하여 범프 가이드를 형성하는 단계; 상기 제1마스크패턴을 제거하는 단계; 상기 본딩 패드 및 범프 가이드를 포함한 반도체 칩 상에 씨드막을 형성하는 단계; 상기 본딩 패드를 외부로 노출시키는 제2마스크패턴을 형성하는 단계; 상기 노출된 본딩 패드의 씨드막 상에 솔더 범프를 형성하는 단계; 및 상기 제2마스크패턴 및 그 하부의 씨드막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기 범프 가이드는 상기 씨드막을 포함한 솔더 범프의 높이와 동일하거나 또는 낮은 것을 특징으로 한다.
상기 솔더는 전해도금 공정으로 형성되는 것을 특징으로 한다.
상기 범프 가이드는 상기 솔더 범프의 측면에 라인 형태로 형성하는 것을 특 징으로 한다.
상기 범프 가이드는 상기 솔더 범프가 중앙에 위치하도록 매트릭스 형태로 형성하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도 및 사시도이다.
도시된 바와 같이, 본 발명의 실시예에 따른 반도체 패키지는 상면에 다수의 본딩 패드(202)와 보호막(204)을 구비한 반도체 칩(200)의 본딩 패드(202) 사이에 형성된 보호막(204) 상에 범프 가이드(206)가 형성되어 있고, 상기 본딩 패드(202) 상에는 씨드막(208)을 포함한 솔더 범프(212)가 형성되어 있다.
여기서, 상기 범프 가이드(206)는 씨드막(208)을 포함한 솔더 범프(212)의 높이보다 낮거나 또는 동일한 높이로 가진다. 그리고, 상기 범프 가이드(206)는 상기 솔더 범프(212)의 측면으로 라인 형태 또는 상기 솔더 범프(212)를 중앙에 위치시킨 매트릭스 형태를 가진다.
따라서, 미세 피치 플립 칩 본딩 공정에서 솔더 범프들 간에 발생할 수 있는 전기적인 쇼트 등의 문제를 방지하기 위하여 솔더 범프들 간에 범프 가이드를 형성하여 패키지를 형성함으로써 높은 수율을 얻을 수 있고, 범프 가이드의 형성으로 반도체 칩의 본딩 패드 피치 간의 거리 제한을 완화시킴으로써 반도체 칩 설계의 디자인 자유도를 향상시킬 수 있다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위하여 도시한 공정별 단면도이다.
도 3a를 참조하면, 상면에 다수의 본딩 패드(302)와 상기 본딩 패드(302) 사이에 반도체 칩을 보호하기 위한 보호막(304)이 형성되어 있는 반도체 칩(300) 상에 상기 보호막(304)의 일부분이 외부로 노출되도록 제1마스크패턴(330)을 형성한다.
도 3b를 참조하면, 상기 제1마스크패턴(미도시)이 형성된 웨이퍼(300) 상에 절연물질을 도포 또는 증착한 후, 상기 제1마스크패턴(미도시)을 제거하여 상기 보호막(304) 상에 일정 높이를 갖는 범프 가이드(Bump Guide : 306)를 형성한다. 이때, 상기 범프 가이드(306)는 후속 공정에서 형성될 씨드막을 포함한 솔더 범프의 높이보다 낮거나 동일한 높이로 형성된다.
그리고, 상기 범프 가이드(306)는 상기 보호막(304) 상에 본딩 패드(302)의 측면으로 라인 형태 또는 상기 본딩 패드(302)를 중앙에 위치시키는 매트릭스의 형태로 형성한다.
도 3c를 참조하면, 상기 범프 가이드(306)가 형성된 반도체 칩(300) 상에 전해도금 공정을 진행하기 위한 금속 씨드막(308)을 형성한다. 그런 다음, 상기 반도체 칩(300) 상에 본딩 패드(302)가 외부로 노출되도록 포토레지스트(Photoresist)로 제2마스크패턴(310)을 형성한다.
도 3d를 참조하면, 상기 제2마스크패턴(310)이 형성된 웨이퍼(300)에 전기 도금 공정을 진행하여 상기 외부로 노출된 본딩 패드(302) 상에 솔더 범프(312)를 형성시킨다. 여기서, 상기 솔더 범프(312)의 높이는 후속 플립 칩 본딩 공정에서 반도체 칩(300)과 인쇄회로 기판을 접착시키는 열압착 공정의 조건 등을 고려하여 결정된다.
도 3e를 참조하면, 상기 제2마스크패턴(미도시) 및 그 하부에 형성되어 있던 금속 씨드막(308)을 제거하여 미세 피치를 가지는 반도체 패키지의 형성을 완료한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 미세 피치 플립 칩 본딩 공정에서 솔더 범프들 간에 발생할 수 있는 전기적인 쇼트 등의 문제를 방지하기 위하여 솔더 범프들 간에 범프 가이드를 형성하여 패키지를 형성함으로써 높은 수율을 얻을 수 있고, 범프 가이드의 형성으로 반도체 칩의 본딩 패드 피치 간의 거리 제한을 완화시킴으로써 반도체 칩 설계의 디자인 자유도를 향상시킬 수 있다.

Claims (9)

  1. 상면에 다수의 본딩 패드와 보호막을 구비한 반도체 칩;
    상기 반도체 칩의 본딩 패드 사이에 형성된 범프 가이드; 및
    상기 본딩 패드 상에 형성된 씨드막을 포함한 솔더 범프; 를
    포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 씨드막을 포함한 솔더 범프는 상기 범프 가이드 보다 높거나 또는 동일한 높이로 형성된 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 범프 가이드는 상기 솔더 범프의 측면에 형성된 라인 형태인 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 범프 가이드는 상기 솔더 범프가 중앙에 위치하는 매트릭스 형태인 것을 특징으로 하는 반도체 패키지.
  5. 상면에 다수의 본딩 패드와 보호막이 형성된 반도체 칩 상에 상기 본딩 패드 사이의 보호막 일부분을 외부로 노출시키는 제1마스크패턴을 형성하는 단계;
    상기 노출된 보호막 상에 절연물질 매립하여 범프 가이드를 형성하는 단계;
    상기 제1마스크패턴을 제거하는 단계;
    상기 본딩 패드 및 범프 가이드를 포함한 반도체 칩 상에 씨드막을 형성하는 단계;
    상기 본딩 패드를 외부로 노출시키는 제2마스크패턴을 형성하는 단계;
    상기 노출된 본딩 패드의 씨드막 상에 솔더 범프를 형성하는 단계; 및
    상기 제2마스크패턴 및 그 하부의 씨드막을 제거하는 단계;를
    포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 범프 가이드는 상기 씨드막을 포함한 솔더 범프의 높이와 동일하거나 또는 낮은 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 5 항에 있어서,
    상기 솔더는 전해도금 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 5 항에 있어서,
    상기 범프 가이드는 상기 솔더 범프의 측면에 라인 형태로 형성하는 것을 특 징으로 하는 반도체 패키지의 제조 방법.
  9. 제 5 항에 있어서,
    상기 범프 가이드는 상기 솔더 범프가 중앙에 위치하도록 매트릭스 형태로 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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