KR20080060800A - 반도체 소자 패키지 및 그 형성방법 - Google Patents

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KR20080060800A
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김경만
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Abstract

반도체 소자 패키지 및 그 형성방법이 제공된다. 상기 반도체 소자 패키지는 제 1 본딩 패드들을 가지는 제 1 반도체 칩, 상기 제 1 반도체 칩의 양측에 제공된 제 1 상부 절연 패턴, 상기 제 1 상부 절연 패턴에 제공되며, 상기 제 1 본딩 패드들에 대응하는 제 1 상부 기판 패턴들 및 상기 제 1 본딩 패드들과 상기 제 1 상부 기판 패턴들을 연결하도록 접착되는 제 1 본딩 범프들을 포함한다.
본딩 범프, 적층형 반도체 소자 패키지

Description

반도체 소자 패키지 및 그 형성방법{SEMICONDUCTOR DEVICE PACKAGE AND METHOD OF FORMING THE SAME}
도 1은 종래 기술에 따른 반도체 소자 패키지를 설명하기 위한 단면도이다.
도 2는 종래 기술에 따른 반도체 소자 패키지를 설명하기 위한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자 패키지를 설명하기 위한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자 패키지를 설명하기 위한 단면도이다.
도 5a 내지 5c는 본 발명의 실시예에 따른 반도체 소자 패키지의 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
110: 솔더 볼들 120: 기판
122: 하부 절연 패턴 124: 코어 물질막
126: 상부 절연 패턴 123: 하부 기판 패턴들
125: 상부 기판 패턴들 130: 반도체 칩
135: 본딩 패드들 140: 본딩 범프들
150: 몰딩막
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 더욱 상세하게는 반도체 소자 패키지 및 그 형성방법에 관한 것이다.
반도체 산업에서 집적 회로에 대한 패키징(packaging) 기술은 소형화에 대한 요구 및 실장(mounting) 신뢰성을 만족시키기 위해 지속적으로 발전하고 있다. 소형화에 대한 요구는 반도체 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있다. 또한, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적, 전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
한편, 고용량의 반도체 제품을 제공하는 방법으로서 적층(stack) 기술이 제안되었다. 적층 기술이란 적어도 2개 이상의 반도체 칩 또는 반도체 소자 패키지를 수직으로 쌓아 올리는 것을 말한다. 이러한 적층 기술에 의하여 메모리 용량의 증대는 물론, 실장 밀도 및 실장 면적 사용의 효율성이 증가할 수 있다.
도 1은 종래 기술에 따른 반도체 소자 패키지를 설명하기 위한 단면도이다. 도 2는 종래 기술에 따른 반도체 소자 패키지를 설명하기 위한 평면도이다.
도 1 및 2를 참조하면, 반도체 소자 패키지(10)는 반도체 칩(40), 기판(20), 본딩 와이어들(44), 몰딩막(50) 및 솔더 볼들(11)을 포함한다. 상기 반도체 칩(40)은 상부에 본딩 패드들(42)을 가질 수 있다. 상기 반도체 칩(40)과 상기 기판(20) 사이에, 상기 반도체 칩(40)의 접착을 위한 접착 물질막(30)이 개재될 수 있다. 상기 기판(20)은 코어 물질막(24)을 몸체로 하여 하부 절연 패턴(22), 상부 절연 패턴(26)을 포함할 수 있다. 상기 상부 절연 패턴(26)에 상부 기판 패턴(25)이 제공된다. 상기 하부 절연 패턴(22)에 하부 기판 패턴(23)이 제공된다. 상기 상부 기판 패턴(25)과 상기 본딩 패드들(42)은 본딩 와이어들(44)에 의하여 전기적으로 연결된다. 상기 하부 기판 패턴(23)에 상기 솔더 볼들(solder ball,11)이 접착된다. 상기 반도체 칩(40), 본딩 와이어들(44) 및 상부 기판 패턴(25)을 덮는 몰딩막(50)이 제공된다.
상기 본딩 와이어들(44)의 긴 길이로 인하여, 상기 반도체 소자 패키지의 전기적 특성이 저하되며, 상기 본딩 와이어들(44)의 단락(short)이 발생할 수 있다. 한편, 상기 반도체 소자 패키지가 적층되는 경우에는 상기 본딩 와이어들(44)에 의하여 실장 신뢰성이 저하될 수 있다.
본 발명의 목적은 전기적 특성 및 실장 신뢰성이 향상된 반도체 소자 패키지 및 그 형성방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자 패키지는 제 1 본딩 패드들을 가지는 제 1 반도체 칩, 상기 제 1 반도체 칩의 양측에 제공된 제 1 상부 절연 패턴, 상기 제 1 상부 절연 패턴에 제공되며, 상기 제 1 본딩 패드들에 대응하는 제 1 상부 기판 패턴들 및 상기 제 1 본딩 패드들과 상기 제 1 상부 기판 패턴들을 연결하 며, 상기 제 1 본딩 패드들의 상부면과 상기 제 1 상부 기판 패턴들의 상부면에 접착되는 제 1 본딩 범프들을 포함한다.
상기 제 1 본딩 패드들의 상부면은 상기 제 1 상부 기판 패턴의 상부면과 동일한 높이를 가질 수 있다. 상기 제 1 본딩 범프들은 금을 포함할 수 있다.
상기 제 1 반도체 칩 및 상기 제 1 상부 절연 패턴의 하부면에 접착되는 제 1 코어 물질막, 상기 제 1 코어 물질막의 하부면에 접착되는 제 1 하부 절연 패턴 및 상기 제 1 하부 절연 패턴에 제공되는 제 1 하부 기판 패턴들을 더 포함하되, 상기 제 1 반도체 칩, 상기 제 1 상부 절연 패턴, 상기 제 1 상부 기판 패턴들, 상기 제 1 본딩 범프들, 상기 제 1 코어 물질막, 상기 제 1 하부 절연 패턴 및 상기 제 1 하부 기판 패턴들은 제 1 칩 패키지를 구성할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자 패키지는 상기 제 1 칩 패키지와 동일한 구성요소를 가지는 제 2 칩 패키지를 더 포함하되, 상기 제 2 칩 패키지의 제 2 하부 기판 패턴들은 상기 제 1 본딩 범프들과 접착되어 연결될 수 있다.
상기 반도체 소자 패키지의 형성방법은 제 1 코어 물질막을 준비하는 것, 상기 제 1 코어 물질막 상에 제 1 상부 절연 패턴을 형성하는 것, 상기 제 1 상부 절연 패턴에 제 1 상부 기판 패턴들을 형성하는 것, 상기 제 1 코어 물질막 아래에 제 1 하부 절연 패턴을 형성하는 것, 상기 제 1 하부 절연 패턴에 제 1 하부 기판 패턴들을 형성하는 것, 상기 제 1 상부 기판 패턴들 사이에 제 1 본딩 패드들을 포함하는 제 1 반도체 칩을 실장하는 것 그리고 상기 제 1 본딩 패드들과 상기 제 1 상부 기판 패턴들을 연결하도록 상기 제 1 본딩 패드들의 상부면과 상기 제 1 상부 기판 패턴들의 상부면에 제 1 본딩 범프들을 접착하는 것을 포함하되, 상기 제 1 하부 절연 패턴, 상기 제 1 하부 기판 패턴들, 상기 제 1 코어 물질막, 상기 제 1 상부 절연 패턴, 상기 제 1 상부 기판 패턴들, 상기 제 1 반도체 칩 및 상기 제 1 본딩 범프들은 제 1 칩 패키지를 구성한다.
상기 제 1 상부 기판 패턴들 상부면은 상기 제 1 본딩 패드들 상부면의 높이와 동일하게 형성될 수 있다. 상기 제 1 본딩 범프들은 금으로 형성될 수 있다.
상기 반도체 소자 패키지의 형성방법은 상기 제 1 칩 패키지 상에, 상기 제 1 칩 패키지와 동일한 구성요소를 가지는 제 2 칩 패키지를 형성하는 것을 더 포함하되, 상기 제 2 칩 패키지의 제 2 하부 기판 패턴들은 상기 제 1 본딩 범프들에 접착될 수 있다.
이하, 본 발명의 실시예에 따른 반도체 소자 패키지 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자 패키지를 설명하기 위한 단면도이다.
도 3을 참조하면, 반도체 소자 패키지(100)의 기판(120)이 제공된다. 상기 기판(120)은 코어 물질막(124), 하부 절연 패턴(122) 및 상부 절연 패턴(126)을 포함할 수 있다. 상기 하부 절연 패턴(122) 및 상기 상부 절연 패턴(126)은 포토 솔더 레지스트(photo solder resist)를 포함할 수 있다. 상기 하부 절연 패턴(122)에 하부 기판 패턴들(123)이 제공된다. 상기 하부 기판 패턴들(123)에 솔더 볼들(110)이 접착될 수 있다. 상기 솔더 볼들(110)은 상기 하부 기판 패턴들(123)과 시스템 기판 등과 같은 외부 회로를 연결할 수 있다. 상기 상부 절연 패턴(126)에 상부 기판 패턴들(125)이 제공된다. 상기 상부 기판 패턴들(125)은 상기 코어 물질막(124)의 회로 배선들에 의하여 상기 하부 기판 패턴(123)과 전기적으로 연결될 수 있다.
상기 기판(120)에 본딩 패드들(135)을 가지는 반도체 칩(130)이 실장된다. 상기 반도체 칩(130)은 상기 상부 기판 패턴들(125) 사이에 제공되며, 상기 코어 물질막(124)에 접착될 수 있다. 상기 본딩 패드들(135)의 상부면은 상기 상부 기판 패턴들(125)의 상부면과 동일한 높이를 가질 수 있다. 상기 본딩 패드들(135)과 상기 상부 기판 패턴들(125)을 연결하도록 본딩 범프들(140)이 접착된다. 상기 본딩 범프들(140)은 금(Au)을 포함할 수 있다. 상기 본딩 범프들(140)의 형상은 凸 과 유사할 수 있다. 종래기술과 비교하면, 본딩 범프들(140)은 본딩 와이어(bonding wire)보다 접합 길이가 짧아 전기적 특성이 우수하다. 또한, 와이어 루프(wire loop)가 불필요하여, 반도체 소자 패키지의 크기 및 두께가 감소될 수 있다. 상기 반도체 칩(130), 본딩 범프들(140) 및 상부 절연 패턴(126)을 덮는 몰딩막(150)이 제공된다. 상기 몰딩막(150)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)를 포함할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자 패키지를 설명하기 위한 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시예는 적층형 반도체 소자 패키지(105)를 제공한다. 상기 적층형 반도체 소자 패키지(105)는 제 1 칩 패키지(100a), 상기 패키지(100a) 상의 제 2 칩 패키지(100b) 및 상기 제 2 칩 패키지(100b) 상의 제 3 칩 패키지(100c)를 포함할 수 있다. 상기 제 1 칩 패키지(100a)는 제 1 기판(120a), 제 1 반도체 칩(130a), 제 1 본딩 범프들(140a)을 포함할 수 있다. 상기 제 1 기판(120a)은 제 1 코어 물질막(124a), 상기 제 1 코어 물질막(124a) 상에 접착된 제 1 상부 절연 패턴(126a) 및 상기 제 1 코어 물질막(124a) 아래에 접착된 제 1 하부 절연 패턴(126a)을 포함할 수 있다.
상기 제 1 상부 절연 패턴(126a)에 제 1 상부 기판 패턴들(125a)이 제공되며, 상기 제 1 하부 절연 패턴(122a)에 제 1 하부 기판 패턴들(123a)이 제공된다. 상기 제 1 상부 기판 패턴들(125a)은 상기 제 1 코어 물질막(124a)의 회로 배선들에 의하여 상기 제 1 하부 기판 패턴들(123a)과 전기적으로 연결될 수 있다. 상기 제 1 하부 기판 패턴들(123a)에 솔더 볼들(110)이 접착될 수 있다. 상기 솔더 볼들(110)은 상기 제 1 하부 기판 패턴들(123a)과 시스템 기판 등과 같은 외부 회로를 전기적으로 연결할 수 있다. 상기 제 1 반도체 칩(130a)은 상기 제 1 상부 절연 패턴(126a)에 제공되며, 상기 제 1 코어 물질막(124a)에 접착될 수 있다. 상기 제 1 반도체 칩(130a)은 제 1 본딩 패드들(135a)을 포함한다. 상기 제 1 본딩 패드들(135a)의 상부면은 상기 제 1 상부 기판 패턴들(125a)의 상부면과 동일한 높이를 가질 수 있다. 상기 제 1 본딩 패드들(135a)과 상기 제 1 상부 기판 패턴들(125a)은 상기 제 1 본딩 범프들(140a)에 의하여 전기적으로 연결될 수 있다. 상기 제 1 본딩 범프들(140a)의 형상은 凸 과 유사할 수 있다. 상기 제 1 본딩 범프들(140a)은 금(Au)으로 형성될 수 있다. 또한, 상기 제 1 본딩 범프들(140a)은 기존의 본딩 와이어 설비를 이용하여 형성되므로, 추가 설비의 부담이 없을 수 있다.
상기 제 2 칩 패키지(100b) 및 상기 제 3 칩 패키지(100c) 각각은 상기 제 1 칩 패키지(100a)와 동일한 구성요소를 포함할 수 있다. 상기 제 1 본딩 범프들(140a)은 상기 제 2 칩 패키지(100b)의 제 2 하부 기판 패턴들(123b)과 연결되며, 상기 제 2 칩 패키지(100b)의 제 2 본딩 범프들(140b)은 상기 제 3 칩 패키지(100c)의 제 3 하부 기판 패턴들(123c)과 연결될 수 있다. 상기 제 2, 제 3 하부 절연 패턴(122b,122c)의 하부면은 상기 제 2, 제 3 하부 기판 패턴들(123b,123c)의 하부면보다 낮을 수 있으며, 상기 제 2, 제 3 하부 절연 패턴(122b,122c)의 하부면 및 상기 제 2, 제 3 하부 기판 패턴들(123b,123c)의 하부면을 조합하면, 상기 제 1, 제 2 본딩 범프들(140a,140b)의 상부면과 유사한 형상일 수 있다. 이러한 유사한 형상으로 인하여 적층형 반도체 칩 패키지(105)의 신뢰성이 향상될 수 있다. 또한, 본딩 범프들(140a,140b,140c)이 제공됨으로써, 적층형 반도체 칩 패키지(105)의 전기적 특성 및 실장 두께가 향상될 수 있다.
도 5a 내지 5c는 본 발명의 실시예에 따른 반도체 소자 패키지의 형성방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 제 1 코어 물질막(124a), 제 1 하부 절연 패턴(122a) 및 제 1 상부 절연 패턴(126a)을 포함하는 제 1 기판(120a)이 준비된다. 상기 제 1 코어 물질막(124a)은 회로 배선들(미도시)을 포함할 수 있다. 상기 제 1 하부 절연 패턴(122a) 및 상기 제 1 상부 절연 패턴(126a)을 형성하는 것은 제 1 하부 절연막 및 제 1 상부 절연막을 코어 물질막(124a)에 접착하는 것, 상기 제 1 하부 절연막 및 제 1 상부 절연막을 패터닝하는 것 그리고 제 1 하부 기판 패턴들(123a) 및 제 1 상부 기판 패턴들(125a)을 형성하는 것을 포함할 수 있다. 상기 제 1 상부 절연 패턴(126a)에 제 1 반도체 칩(130a)이 실장된다. 상기 제 1 반도체 칩(130a)은 제 1 본딩 패드들(135a)을 포함하며, 상기 코어 물질막(124a)에 접착되도록 형성될 수 있다.
도 5b를 참조하면, 상기 제 1 본딩 패드들(135a)과 상기 제 1 상부 기판 패턴들(125a)을 연결하도록 제 1 본딩 범프들(140a)이 접착된다. 이에 의하여, 제 1 칩 패키지(100a)는 제 1 기판(120a), 제 1 반도체 칩(130a) 및 제 1 본딩 범프들(140a)을 포함할 수 있다. 상기 제 1 본딩 범프들(140a)이 형성됨으로써, 본딩 와이어(bonding wire)에 의한 전기적 단락(short)이 방지될 수 있으며, 전기적 특성이 향상될 수 있다. 또한, 칩 패키지의 두께가 감소될 수 있다.
도 5c를 참조하면, 제 1 칩 패키지(100a) 상에 제 2 칩 패키지(100b) 및 제 3 칩 패키지(100c)가 적층된다. 상기 제 2 칩 패키지(100b) 및 상기 제 3 칩 패키 지(100c)는 상기 제 1 칩 패키지(100b)와 동일한 방법으로 형성될 수 있다. 상기 제 2 칩 패키지(100b)의 제 2 하부 기판 패턴들(123b)은 상기 제 1 본딩 범프들(140a)에 연결되도록 적층되며, 상기 제 3 칩 패키지(100c)의 제 3 하부 기판 패턴들(123c)은 상기 제 2 칩 패키지(100b)의 제 2 본딩 범프들(140b)와 연결되도록 적층될 수 있다. 상기 제 3 칩 패키지(100c) 상에 몰딩막(150)이 형성된다. 상기 몰딩막(150)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)로 형성될 수 있다. 상기 제 1 하부 기판 패턴들(123a)에 솔더 볼들(110)이 접착될 수 있다. 이에 따라, 적층형 반도체 소자 패키지(105)는 상기 본딩 범프들(140a,140b,140c)에 의하여 실장 밀도 및 전기적 특성이 향상될 수 있다.
본 발명의 실시예에 따르면, 본딩 패드들과 상부 기판 패턴들을 연결하는 본딩 범프들이 접착됨으로써, 반도체 소자 패키지의 전기적 특성이 향상될 수 있다. 또한, 적층형 반도체 소자 패키지의 실장 밀도가 향상될 수 있으며, 본딩 와이어에 의한 전기적 단락이 방지될 수 있다. 한편, 기존의 와이어 본딩 설비가 이용되어 추가적인 설비 비용이 소요되지 않을 수 있다.

Claims (9)

  1. 제 1 본딩 패드들을 가지는 제 1 반도체 칩;
    상기 제 1 반도체 칩의 양측에 제공된 제 1 상부 절연 패턴;
    상기 제 1 상부 절연 패턴에 제공되며, 상기 제 1 본딩 패드들에 대응하는 제 1 상부 기판 패턴들; 및
    상기 제 1 본딩 패드들과 상기 제 1 상부 기판 패턴들을 연결하며, 상기 제 1 본딩 패드들의 상부면과 상기 제 1 상부 기판 패턴들의 상부면에 접착되는 제 1 본딩 범프들을 포함하는 반도체 소자 패키지.
  2. 청구항 1에 있어서,
    상기 제 1 본딩 패드들의 상부면은 상기 제 1 상부 기판 패턴의 상부면과 동일한 높이를 가지는 반도체 소자 패키지.
  3. 청구항 1에 있어서,
    상기 제 1 본딩 범프들은 금을 포함하는 반도체 소자 패키지.
  4. 청구항 1에 있어서,
    상기 제 1 반도체 칩 및 상기 제 1 상부 절연 패턴의 하부면에 접착되는 제 1 코어 물질막;
    상기 제 1 코어 물질막의 하부면에 접착되는 제 1 하부 절연 패턴; 및
    상기 제 1 하부 절연 패턴에 제공되는 제 1 하부 기판 패턴들을 더 포함하되,
    상기 제 1 반도체 칩, 상기 제 1 상부 절연 패턴, 상기 제 1 상부 기판 패턴들, 상기 제 1 본딩 범프들, 상기 제 1 코어 물질막, 상기 제 1 하부 절연 패턴 및 상기 제 1 하부 기판 패턴들은 제 1 칩 패키지를 구성하는 반도체 소자 패키지.
  5. 청구항 4에 있어서,
    상기 제 1 칩 패키지와 동일한 구성요소를 가지는 제 2 칩 패키지를 더 포함하되,
    상기 제 2 칩 패키지의 제 2 하부 기판 패턴들은 상기 제 1 본딩 범프들과 접착되어 연결되는 반도체 소자 패키지.
  6. 제 1 코어 물질막을 준비하는 것;
    상기 제 1 코어 물질막 상에 제 1 상부 절연 패턴을 형성하는 것;
    상기 제 1 상부 절연 패턴에 제 1 상부 기판 패턴들을 형성하는 것;
    상기 제 1 코어 물질막 아래에 제 1 하부 절연 패턴을 형성하는 것;
    상기 제 1 하부 절연 패턴에 제 1 하부 기판 패턴들을 형성하는 것;
    상기 제 1 상부 기판 패턴들 사이에 제 1 본딩 패드들을 포함하는 제 1 반도체 칩을 실장하는 것; 그리고
    상기 제 1 본딩 패드들과 상기 제 1 상부 기판 패턴들을 연결하도록 상기 제 1 본딩 패드들의 상부면과 상기 제 1 상부 기판 패턴들의 상부면에 제 1 본딩 범프들을 접착하는 것을 포함하되,
    상기 제 1 하부 절연 패턴, 상기 제 1 하부 기판 패턴들, 상기 제 1 코어 물질막, 상기 제 1 상부 절연 패턴, 상기 제 1 상부 기판 패턴들, 상기 제 1 반도체 칩 및 상기 제 1 본딩 범프들은 제 1 칩 패키지를 구성하는 반도체 소자 패키지의 형성방법.
  7. 청구항 6에 있어서,
    상기 제 1 상부 기판 패턴들 상부면은 상기 제 1 본딩 패드들 상부면의 높이와 동일하게 형성되는 반도체 소자 패키지의 형성방법.
  8. 청구항 6에 있어서,
    상기 제 1 본딩 범프들은 금으로 형성되는 반도체 소자 패키지의 형성방법.
  9. 청구항 6에 있어서,
    상기 제 1 칩 패키지 상에, 상기 제 1 칩 패키지와 동일한 구성요소를 가지는 제 2 칩 패키지를 형성하는 것을 더 포함하되,
    상기 제 2 칩 패키지의 제 2 하부 기판 패턴들은 상기 제 1 본딩 범프들에 접착되는 반도체 소자 패키지의 형성방법.
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