KR20080060566A - Method of forming a isolation in semiconductor device - Google Patents

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Abstract

A method for forming an isolation layer of a semiconductor device is provided to improve gap-fill property of the isolation layer by forming a void intentionally, enlarging the trench by a wet etch back process and filling up a second insulation layer into the trench. A trench is formed in a semiconductor substrate(100). A first insulation layer(110) is formed within the trench. A first etching process is performed to expose a void within the first insulation layer and widen the width. A second insulation layer(112) is formed above the first insulation layer comprising the trench. A second etching process is performed so that the second insulation layer can be remained within the trench.

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming a isolation in semiconductor device}Method of forming a isolation in semiconductor device

도 1a 내지 도 1f는 본 발명의 일 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.1A to 1F are cross-sectional views of devices sequentially illustrated to explain a method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 터널 절연막100 semiconductor substrate 102 tunnel insulating film

104 : 도전막 106 : 하드 마스크막104: conductive film 106: hard mask film

108 : 트렌치 110 : 제1 절연막108: trench 110: first insulating film

112 : 제2 절연막 114 : 소자 분리막112: second insulating film 114: device isolation film

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히, 보이드(void) 없이 트렌치를 채우기 위한 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film of a semiconductor device for filling a trench without voids.

데이터를 저장하는 반도체 메모리 소자들은 크게 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 휘발성 메모리 소자들은 전원 공급이 차단되는 경우에 저장된 데이터들을 잃어버리는 반면, 비휘발성 메모리 소자들은 전원 공급이 차단될지라도 저장된 데이터들을 유지한다. 비휘발성 메모리 소자들은 플래시 메모리 소자를 포함한다. 플래시 메모리 소자의 단위 셀은 반도체 기판의 소정 영역 상에 한정된 활성 영역, 활성 영역 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 플로팅 게이트, 플로팅 게이트 상에 형성된 게이트 층간 절연막 및 게이트 층간 절연막 상에 형성된 컨트롤 게이트 전극을 포함하는 구조가 널리 채택되고 있다.Semiconductor memory devices that store data may be classified into volatile memory devices or nonvolatile memory devices. Volatile memory devices lose stored data when the power supply is interrupted, while nonvolatile memory devices retain stored data even when the power supply is interrupted. Non-volatile memory devices include flash memory devices. The unit cell of the flash memory device includes an active region defined on a predetermined region of a semiconductor substrate, a tunnel insulating layer formed on the active region, a floating gate formed on the tunnel insulating layer, a gate interlayer insulating layer formed on the floating gate, and a control formed on the gate interlayer insulating layer. The structure including the gate electrode is widely adopted.

또한, 플래시 메모리는 엠피쓰리 플레이어(MP3 player), 디지털 카메라, 컴퓨터의 바이오스(bios) 저장용 메모리, 휴대 전화, 휴대용 데이터 저장 장치 등에 널리 사용되고 있다. In addition, flash memory is widely used in MP3 players, digital cameras, bios storage memory of computers, mobile phones, portable data storage devices, and the like.

한편, 소자가 고집적화되어 감에 따라 소자 분리막 형성 공정이 더욱더 어려워지고 있다. 이에 따라, 반도체 기판에 트렌치를 형성한 후 이를 채우는 STI(Shallow Trench Isolation) 방법을 이용하여 소자 분리막을 형성하고 있다. 한편, STI 방법에도 여러 가지 방법이 있는데 그 중에서 반도체 기판 상부에 적층된 터널 절연막, 폴리실리콘막 및 하드 마스크막을 순차적으로 식각하여 트렌치를 형성하고, 트렌치가 채워지도록 반도체 기판 상부에 산화물을 형성하는 방법이 NAND형 플래시 메모리 소자에 적용되고 있다. On the other hand, as the device is highly integrated, an element isolation film forming process becomes more difficult. Accordingly, an isolation layer is formed by using a shallow trench isolation (STI) method in which a trench is formed in the semiconductor substrate and then filled. On the other hand, there are a number of methods for the STI method, among which a tunnel insulating film, a polysilicon film and a hard mask film stacked on the semiconductor substrate are sequentially etched to form a trench, and an oxide is formed on the semiconductor substrate so that the trench is filled. It is applied to this NAND type flash memory device.

그러나, STI 방법을 이용하여 소자 분리막을 형성하는 과정에서 식각 공정을 실시하게 되는데, 이 식각 공정에서 질소(N) 가스가 사용되고 있기 때문에 폴리실리콘막 측면이 식각 공정에 의해 노출되면서 질소(N) 가스에 의해 손상된다. 이를 방지하기 위해서는 트렌치 내에 라이너(liner) 형태의 산화막을 두껍게 형성하는 것이다. However, the etching process is performed in the process of forming the device isolation layer using the STI method, and since the nitrogen (N) gas is used in this etching process, the side surface of the polysilicon film is exposed by the etching process and the nitrogen (N) gas is exposed. Is damaged by. In order to prevent this, a thick liner oxide layer is formed in the trench.

하지만, 트렌치의 입구 폭에 비해 트렌치 깊이가 깊고 트렌치 바닥에 비해 트렌치 상부에서 증착 속도가 빠르게 된다. 이로 인해, 트렌치 상부에서 오버행(over-hang)이 발생되면서 입구가 막혀 트렌치 내부에 보이드가 발생하게 된다. 이를 극복하기 위해 현재 사용하고 있는 트렌치 갭필(gap-fill) 방법으로는 첫째, 트렌치 내에 고밀도 플라즈마(High Density Plasma; HDP)를 이용하여 산화막을 형성한 후 트렌치 입구 부분에 두껍게 형성된 산화막을 식각하여 트렌치 입구 부분을 넓혀주고, 다시 트렌치 내에 산화막을 형성하여 보이드가 발생하지 않게 갭필하는 DED(Deposition Etch Deposition) 방법이 있고, 둘째, SOD(Spin on Dielectric) 물질을 이용하여 트렌치를 채우는 방법이 있다.However, the trench depth is deeper than the inlet width of the trench and the deposition rate is faster at the top of the trench than the trench bottom. As a result, an overhang occurs in the upper portion of the trench and the entrance thereof is blocked, thereby causing voids in the trench. In order to overcome this problem, the trench gap-fill method currently used includes first forming an oxide layer using a high density plasma (HDP) in the trench, and then etching the trench formed by etching a thick oxide layer formed in the trench inlet. There is a DED (Deposition Etch Deposition) method to widen the inlet part and form an oxide layer in the trench to prevent voids from occurring. Second, there is a method of filling a trench using a SOD (Spin on Dielectric) material.

그러나, 첫 번째와 같은 트렌치 갭필 방법은 90nm의 소자에서는 적용이 가능하지만, 70nm의 소자에서는 증착한 후 습식 식각하고, 다시 증착하는 방법을 계속 반복해야 하기 때문에 생산성 측면에서 불리하며, 더욱이, 60nm의 소자에서는 상기와 같은 방법의 적용이 불가능하다. 또한, 플루오린(fluorine; F)에 의한 소자의 신뢰성 문제가 발생한다. 두 번째와 같은 트렌치 갭필 방법의 경우에도 소자의 신뢰성 문제가 발생하고, SOD 물질의 종류에 따른 단가의 상승으로 재료비의 상승 문 제가 발생한다. 따라서, 트렌치 갭필 공정의 불량으로 인하여 하부 구조가 함몰되고, 전극 간에 쇼트(short)가 발생하여 소자 특성을 악화시킨다. However, while the trench gap fill method as described above is applicable to a device of 90 nm, it is disadvantageous in terms of productivity since a method of repeatedly depositing, wet etching, and re-depositing in a 70 nm device has to be repeated. The above method cannot be applied to the device. In addition, a problem of reliability of the device due to fluorine (F) occurs. In the case of the trench gap fill method as described above, the reliability problem of the device also occurs, and the cost of materials increases due to the increase in unit cost according to the type of SOD material. Therefore, the lower structure is recessed due to a poor trench gap fill process, and a short occurs between the electrodes, thereby deteriorating device characteristics.

본 발명은 절연막 형성 공정시 트렌치를 절연막으로 채울 때 인위적으로 보이드(void)를 형성한 후 습식 에치백(wet etch back) 공정으로 보이드를 노출시키면서 폭을 넓혀 종횡비를 낮춘 상태에서 SOD(Spin on Dielectric) 물질로 트렌치를 다시 채움으로써 소자 분리막의 갭필(gap-fill) 특성을 향상시킬 수 있다. In the insulating film forming process, when the trench is filled with the insulating film, the void is artificially formed, and then the wet on the wet etch back process to expose the voids while widening the width of the SOD (Spin on Dielectric) Refilling the trench with a material may improve the gap-fill characteristics of the device isolation layer.

본 발명의 일 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은, 반도체 기판 내에 트렌치를 형성한다. 트렌치 내에 제1 절연막을 형성한다. 제1 절연막 내부의 보이드를 노출시키면서 폭을 넓히기 위해 제1 식각 공정을 실시한다. 트렌치가 채워지도록 트렌치를 포함한 제1 절연막 상부에 제2 절연막을 형성한다. 트렌치 내에 제2 절연막이 잔류하도록 제2 식각 공정을 실시한다. In the method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention, a trench is formed in a semiconductor substrate. A first insulating film is formed in the trench. The first etching process is performed to increase the width while exposing the voids in the first insulating film. A second insulating film is formed on the first insulating film including the trench to fill the trench. The second etching process is performed such that the second insulating film remains in the trench.

상기에서, 반도체 기판의 액티브 영역 상부에 터널 절연막, 플로팅 게이트용 도전막 및 하드 마스크막을 형성한다. 제1 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성한다. 제1 절연막은 10sccm 내지 200sccm의 SiH4, 10sccm 내지 500sccm의 O2, 10sccm 내지 1000sccm의 He, 10sccm 내지 1000sccm의 H2 가스를 공급하고, 10W 내지 10000W의 저주파(High-Frequency) 바이어스 및 10W 내지 10000W의 고주파(High-Frequency) 바이어스를 인가하여 3000Å 내지 10000Å의 두께로 형성하되, 하드 마스크막과 도전막의 측면에는 200Å 내지 350Å의 두께로 오버행이 형성된다. In the above, a tunnel insulating film, a floating gate conductive film, and a hard mask film are formed over the active region of the semiconductor substrate. The first insulating film is formed of a high density plasma (HDP) oxide film. The first insulating film supplies SiH 4 of 10 sccm to 200 sccm, O 2 of 10 sccm to 500 sccm, He of 10 sccm to 1000 sccm, H 2 gas of 10 sccm to 1000 sccm, high frequency bias of 10W to 10000W, and 10W to 10000W. A high-frequency bias is applied to form a thickness of 3000 Hz to 10000 Hz, but an overhang is formed on the side surfaces of the hard mask film and the conductive film at a thickness of 200 Hz to 350 Hz.

제1 식각 공정은 습식 에치백 공정으로 실시하고, 습식 에치백 공정은 HF 계열의 용액을 이용하여 실시한다. 제2 절연막은 SOD(Spin on Dielectric) 물질로 형성하며 바람직하게는 PSZ막으로 형성한다. 제2 절연막은 10rpm 내지 5000rpm의 속도로 증착한다. The first etching process is performed by a wet etchback process, and the wet etchback process is performed using a solution of HF series. The second insulating film is formed of a SOD (Spin on Dielectric) material, and preferably a PSZ film. The second insulating film is deposited at a speed of 10 rpm to 5000 rpm.

제2 절연막을 형성한 후, 제2 절연막을 경화시키기 위해 베이킹(baking) 공정을 실시한다. 베이킹 공정은 10℃ 내지 500℃의 온도에서 실시한다. 베이킹 공정을 실시한 후, 제2 절연막을 치밀화시키기 위해 열처리 공정을 실시한다. 열처리 공정은 터널 절연막이 어택을 받지 않도록 수증기를 이용하여 500℃ 내지 1000℃의 온도에서 진행한다. 제2 식각 공정은 화학적 기계적 연마 공정으로 실시한다.After forming the second insulating film, a baking process is performed to cure the second insulating film. The baking step is carried out at a temperature of 10 ° C to 500 ° C. After the baking step, a heat treatment step is performed to densify the second insulating film. The heat treatment process is performed at a temperature of 500 ° C. to 1000 ° C. using water vapor so that the tunnel insulating film is not attacked. The second etching process is performed by a chemical mechanical polishing process.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1f는 본 발명의 일 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.1A to 1F are cross-sectional views of devices sequentially illustrated to explain a method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(100) 상부에 터널 절연막(102), 플로팅 게이트용 도전막(104) 및 하드 마스크막(106)을 순차적으로 형성한다. 이때, 터널 절연 막(102)은 산화물로 형성하고, 도전막(104)은 폴리실리콘막으로 형성하며, 하드 마스크막(106)은 질화물로 형성한다. 도전막(104)과 하드 마스크막(106) 사이에는 버퍼 산화막을 더 형성할 수 있다. Referring to FIG. 1A, the tunnel insulating layer 102, the floating gate conductive layer 104, and the hard mask layer 106 are sequentially formed on the semiconductor substrate 100. At this time, the tunnel insulating film 102 is formed of an oxide, the conductive film 104 is formed of a polysilicon film, and the hard mask film 106 is formed of a nitride. A buffer oxide film may be further formed between the conductive film 104 and the hard mask film 106.

그런 다음, 하드 마스크막(106) 상부에 포토레지스트 패턴(미도시)을 형성한 후 포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정으로 하드 마스크막(106)을 패터닝한다. 패터닝된 하드 마스크막(106)을 이용하는 식각 공정으로 도전막(104), 터널 절연막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치(108)를 형성한다. Then, after forming a photoresist pattern (not shown) on the hard mask layer 106, the hard mask layer 106 is patterned by an etching process using the photoresist pattern as an etching mask. In the etching process using the patterned hard mask layer 106, a portion of the conductive layer 104, the tunnel insulating layer 102, and the semiconductor substrate 100 may be etched to form the trench 108.

도 1b를 참조하면, 트렌치(108)가 채워지도록 제1 절연막(110)을 형성한다. 제1 절연막(110)으로 트렌치(108)를 채울 때 하드 마스크막(106) 및 도전막(104)의 측면에 오버행(over-hang)을 발생시켜 트렌치(108) 내에 보이드(void)를 인위적으로 생성한다. 이어지는 후속 식각 공정에서 도전막(104)의 측면에 식각 손상이 발생되는 것을 방지하기 위해서는, 도전막(104)의 측면에 오버행이 두껍게 형성되도록 하는 것이 바람직하다. 이렇게 오버행을 발생시키기 위하여, 제1 절연막(110)은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성하며, 10sccm 내지 200sccm의 SiH4, 10sccm 내지 500sccm의 O2, 10sccm 내지 1000sccm의 He, 10sccm 내지 1000sccm의 H2 가스를 공급하고, 10W 내지 10000W의 저주파(High-Frequency) 바이어스 및 10W 내지 10000W의 고주파(High-Frequency) 바이어스를 인가하여 3000Å 내지 10000Å의 두께로 형성한다. 하드 마스크막(106)과 도전막(104)의 측면에는 200Å 내지 350Å의 두께로 오버행이 형성된다. 이렇게 트렌치(108) 상부 측면에 오버행을 인위적으로 만들어 도전막(104) 측면을 제1 절연막(110)으로 두껍게 형성함으로써 후속의 식각 공정시 도전막(104) 측면이 노출되지 않아 어택(attack)을 받지 않는다. 또한, 오버행에 의해 제1 절연막(110) 내부에는 보이드가 형성된다. Referring to FIG. 1B, the first insulating layer 110 is formed to fill the trench 108. When the trench 108 is filled with the first insulating layer 110, an over-hang is generated on the side surfaces of the hard mask layer 106 and the conductive layer 104 to artificially generate voids in the trench 108. Create In order to prevent etch damage on the side of the conductive film 104 in a subsequent etching process, it is preferable to form a thick overhang on the side of the conductive film 104. In order to generate an overhang, the first insulating film 110 is formed of a high density plasma (HDP) oxide film, SiH 4 of 10 sccm to 200 sccm, O 2 of 10 sccm to 500 sccm, He of 10 sccm to 1000 sccm, and 10 sccm to 1000 sccm of H 2 gas is supplied, and a high-frequency bias of 10W to 10000W and a high-frequency bias of 10W to 10000W are applied to form a thickness of 3000 Pa to 10000 Pa. Overhangs are formed on the side surfaces of the hard mask film 106 and the conductive film 104 with a thickness of 200 mW to 350 mW. Thus, the overhang is artificially formed on the upper side of the trench 108 so that the side of the conductive layer 104 is thickened with the first insulating layer 110 so that the side of the conductive layer 104 is not exposed during the subsequent etching process. Do not receive. In addition, voids are formed in the first insulating layer 110 due to the overhang.

도 1c를 참조하면, 열처리 공정을 실시하여 제1 절연막(110)을 단단하게 한 후 하드 마스크막(106) 상부가 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 트렌치(108)가 형성된 영역에만 제1 절연막(110)이 잔류하도록 한다. 이때, 보이드가 일부 노출될 수 있다.Referring to FIG. 1C, after the heat treatment process is performed to harden the first insulating layer 110, a chemical mechanical polishing (CMP) process is performed until the upper portion of the hard mask layer 106 is exposed. The first insulating layer 110 remains only in the region where the 108 is formed. In this case, the void may be partially exposed.

도 1d를 참조하면, 습식 에치백(wet etch back) 공정을 실시하여 트렌치(108) 내에 형성된 보이드를 보다 더 노출시키면서 폭을 넓힌다. 이때, 습식 식각 공정은 HF 계열의 용액을 이용하여 실시한다. 보이드는 후속 공정으로 트렌치(108)를 갭필(gap-fill) 할 때 갭필이 충분히 이루어질 수 있을 정도로만 넓혀주면 된다. 이로써, 오버행은 제거되고 트렌치(108) 하부에는 제1 절연막(110)이 잔류되어 트렌치(108)의 전체적인 종횡비가 낮아진다. Referring to FIG. 1D, a wet etch back process is performed to widen the width of the void formed in the trench 108. In this case, the wet etching process is performed using a solution of the HF series. The voids only need to be wide enough to allow gap gaps to be gap-filled in the trench 108 in a subsequent process. As a result, the overhang is removed and the first insulating layer 110 remains under the trench 108, thereby lowering the overall aspect ratio of the trench 108.

도 1e를 참조하면, 트렌치(108)가 채워지도록 하드 마스크막(106)과 제1 절연막(110) 상부에 제2 절연막(112)을 형성한다. 이때, 제2 절연막(112)은 SOD(Spin on Dielectric) 물질로 형성하는데, 바람직하게는 PSZ막으로 형성하며, 10rpm 내지 5000rpm의 속도로 형성한다. PSZ막은 점도가 낮아 물처럼 흐르는 성질을 가지기 때문에 PSZ막 증착 공정 후 PSZ막을 경화시키기 위해 베이킹(baking) 공정을 실시한다. 이때, 베이킹 공정은 10℃ 내지 500℃의 온도로 실시한다. 트렌치(108)의 하부 가 제1 절연막(110)에 의해 일부 채워지므로 종횡비가 낮아진다. 따라서, 제2 절연막(112)인 PSZ막을 용이하게 채울 수 있다. Referring to FIG. 1E, the second insulating layer 112 is formed on the hard mask layer 106 and the first insulating layer 110 to fill the trench 108. At this time, the second insulating film 112 is formed of a SOD (Spin on Dielectric) material, preferably formed of a PSZ film, it is formed at a speed of 10rpm to 5000rpm. Since the PSZ film has a low viscosity and flows like water, a baking process is performed to cure the PSZ film after the PSZ film deposition process. At this time, the baking step is carried out at a temperature of 10 ℃ to 500 ℃. Since the lower portion of the trench 108 is partially filled by the first insulating layer 110, the aspect ratio is lowered. Therefore, the PSZ film which is the second insulating film 112 can be easily filled.

그런 다음, 제2 절연막(112)을 치밀화시키기 위해 열처리 공정을 실시한다. 이때, 열처리 공정은 터널 절연막(102)이 어택을 받지 않도록 수증기를 이용하여 500℃ 내지 1000℃의 온도에서 진행한다. Then, a heat treatment process is performed to densify the second insulating film 112. At this time, the heat treatment process is carried out at a temperature of 500 ℃ to 1000 ℃ using water vapor so that the tunnel insulating film 102 is not attacked.

도 1f를 참조하면, 하드 마스크막(106) 상부가 노출될 때까지 화학적 기계적 연마(CMP) 공정을 실시하여 제1 절연막(110)과 제2 절연막(112)으로 이루어진 소자 분리막(114)을 형성한다. Referring to FIG. 1F, a chemical mechanical polishing (CMP) process is performed until the upper portion of the hard mask layer 106 is exposed to form the device isolation layer 114 including the first insulating layer 110 and the second insulating layer 112. do.

상기와 같이, 트렌치(108) 내에 제1 절연막(110) 형성 공정시 트렌치(108) 내에 인위적으로 보이드를 형성한 후 습식 에치백 공정으로 보이드를 넓혀 종횡비를 낮춘 상태에서 제2 절연막(112)으로 트렌치(108)를 채움으로써 소자 분리막(114)의 갭필 특성을 향상시킬 수 있다. 이렇게 소자 분리막(114)의 갭필 특성을 향상시킴으로써 소자의 신뢰성(reliability)과 우수한 집적화(integration) 기술을 확보할 수 있다. As described above, an artificial void is formed in the trench 108 during the process of forming the first insulating film 110 in the trench 108, and then the void is expanded by the wet etch back process to lower the aspect ratio to the second insulating film 112. By filling the trench 108, the gapfill characteristic of the device isolation layer 114 may be improved. Thus, by improving the gap fill characteristics of the device isolation layer 114, it is possible to secure device reliability and excellent integration technology.

또한, 보이드를 인위적으로 형성한 후 습식 식각 공정을 실시함으로써 건식 식각시 발생할 수 있는 도전막(104) 측면의 어택을 방지하면서 보이드를 넓힐 수 있다. In addition, by artificially forming the voids and then performing a wet etching process, the voids may be widened while preventing attack on the side of the conductive film 104 that may occur during dry etching.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지 하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명의 효과는 다음과 같다.As described above, the effects of the present invention are as follows.

첫째, 제1 절연막 형성 공정시 트렌치 내에 인위적으로 보이드(void)를 형성한 후 습식 에치백(wet etch back) 공정으로 보이드를 넓혀 종횡비를 낮춘 상태에서 제2 절연막으로 트렌치를 채움으로써 소자 분리막의 갭필(gap-fill) 특성을 향상시킬 수 있다. First, a gap fill of the device isolation layer is formed by artificially forming voids in the trench during the first insulating film formation process and then filling the trench with the second insulating film in a state where the aspect ratio is lowered by widening the voids by a wet etch back process. (gap-fill) characteristics can be improved.

둘째, 소자 분리막의 갭필 특성을 향상시킴으로써 소자의 신뢰성(reliability)과 우수한 집적화(integration) 기술을 확보할 수 있다. Second, it is possible to secure the reliability and excellent integration technology of the device by improving the gap fill characteristics of the device isolation layer.

셋째. 보이드를 인위적으로 형성한 후 습식 식각 공정을 실시함으로써 건식 식각시 발생할 수 있는 도전막 측면의 어택(attack)을 방지하면서 보이드를 넓힐 수 있다.third. By artificially forming the voids and then performing a wet etching process, the voids can be widened while preventing an attack on the side of the conductive film that may occur during dry etching.

Claims (16)

반도체 기판 내에 트렌치를 형성하는 단계;Forming a trench in the semiconductor substrate; 상기 트렌치 내에 제1 절연막을 형성하는 단계;Forming a first insulating film in the trench; 상기 제1 절연막 내부의 보이드를 노출시키면서 폭을 넓히기 위해 제1 식각 공정을 실시하는 단계;Performing a first etching process to increase the width while exposing the voids in the first insulating layer; 상기 트렌치가 채워지도록 상기 트렌치를 포함한 상기 제1 절연막 상부에 제2 절연막을 형성하는 단계; 및Forming a second insulating film over the first insulating film including the trench to fill the trench; And 상기 트렌치 내에 상기 제2 절연막이 잔류하도록 제2 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.And performing a second etching process such that the second insulating film remains in the trench. 제1항에 있어서,The method of claim 1, 상기 반도체 기판의 액티브 영역 상부에 터널 절연막, 플로팅 게이트용 도전막 및 하드 마스크막을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.And forming a tunnel insulating film, a floating gate conductive film, and a hard mask film over the active region of the semiconductor substrate. 제1항에 있어서,The method of claim 1, 상기 제1 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.The first insulating film is a high-density plasma (HDP) oxide film formed in the device isolation film forming method of a semiconductor device. 제1항에 있어서, The method of claim 1, 상기 제1 절연막은 10sccm 내지 200sccm의 SiH4, 10sccm 내지 500sccm의 O2, 10sccm 내지 1000sccm의 He, 10sccm 내지 1000sccm의 H2 가스를 공급하고, 10W 내지 10000W의 저주파(High-Frequency) 바이어스 및 10W 내지 10000W의 고주파(High-Frequency) 바이어스를 인가하여 형성하는 반도체 소자의 소자 분리막 형성 방법.The first insulating film is SiH 4 of 10sccm to 200sccm, O 2 of 10sccm to 500sccm, He of 10sccm to 1000sccm, H 2 gas of 10sccm to 1000sccm, supply a high-frequency bias of 10W to 10000W and 10W to A device isolation film formation method for a semiconductor device formed by applying a high frequency (High-Frequency) bias of 10000W. 제2항에 있어서,The method of claim 2, 상기 제1 절연막은 3000Å 내지 10000Å의 두께로 형성하되, 상기 하드 마스크막과 도전막의 측면에는 200Å 내지 350Å의 두께로 오버행이 형성되는 반도체 소자의 소자 분리막 형성 방법.Wherein the first insulating film is formed to a thickness of 3000 kPa to 10000 kPa, and an overhang is formed on side surfaces of the hard mask film and the conductive film to a thickness of 200 kPa to 350 kPa. 제1항에 있어서,The method of claim 1, 상기 제1 식각 공정은 습식 에치백 공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.The method of claim 1, wherein the first etching process is performed by a wet etch back process. 제6항에 있어서, The method of claim 6, 상기 습식 에치백 공정은 HF 계열의 용액을 이용하여 실시하는 반도체 소자의 소자 분리막 형성 방법.The wet etch back process is a method of forming a device isolation layer of a semiconductor device performed using a solution of the HF series. 제1항에 있어서,The method of claim 1, 상기 제2 절연막은 SOD(Spin on Dielectric) 물질로 형성하는 반도체 소자의 소자 분리막 형성 방법.And forming the second insulating layer from a spin on dielectric (SOD) material. 제1항에 있어서,The method of claim 1, 상기 제2 절연막은 PSZ막으로 형성하는 반도체 소자의 소자 분리막 형성 방법. And the second insulating film is a PSZ film. 제1항에 있어서,The method of claim 1, 상기 제2 절연막은 10rpm 내지 5000rpm의 속도로 증착하는 반도체 소자의 소자 분리막 형성 방법. The second insulating film is a method of forming a device isolation layer of a semiconductor device which is deposited at a speed of 10rpm to 5000rpm. 제1항에 있어서, The method of claim 1, 상기 제2 절연막을 형성한 후,After forming the second insulating film, 상기 제2 절연막을 경화시키기 위해 베이킹(baking) 공정을 실시하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법. And performing a baking process to cure the second insulating film. 제11항에 있어서,The method of claim 11, 상기 베이킹 공정은 10℃ 내지 500℃의 온도에서 실시하는 반도체 소자의 소자 분리막 형성 방법. The baking step is a device isolation film forming method of a semiconductor device carried out at a temperature of 10 ℃ to 500 ℃. 제11항에 있어서,The method of claim 11, 상기 베이킹 공정을 실시한 후,After performing the baking step, 상기 제2 절연막을 치밀화시키기 위해 열처리 공정을 실시하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.And performing a heat treatment process to densify the second insulating film. 제13항에 있어서,The method of claim 13, 상기 열처리 공정은 상기 터널 절연막이 어택을 받지 않도록 실시하는 반도 체 소자의 소자 분리막 형성 방법.And the heat treatment step is performed such that the tunnel insulating film is not attacked. 제13항에 있어서,The method of claim 13, 상기 열처리 공정은 수증기를 이용하여 500℃ 내지 1000℃의 온도에서 진행하는 반도체 소자의 소자 분리막 형성 방법.The heat treatment process is a device isolation film forming method of a semiconductor device that proceeds at a temperature of 500 ℃ to 1000 ℃ using water vapor. 제1항에 있어서,The method of claim 1, 상기 제2 식각 공정은 화학적 기계적 연마 공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.The second etching process is a device isolation film forming method of a semiconductor device performed by a chemical mechanical polishing process.
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