KR20080056836A - 비 실시간 운영체제 시스템을 위한 타임 키퍼 장치 및 방법 - Google Patents

비 실시간 운영체제 시스템을 위한 타임 키퍼 장치 및 방법 Download PDF

Info

Publication number
KR20080056836A
KR20080056836A KR1020060129866A KR20060129866A KR20080056836A KR 20080056836 A KR20080056836 A KR 20080056836A KR 1020060129866 A KR1020060129866 A KR 1020060129866A KR 20060129866 A KR20060129866 A KR 20060129866A KR 20080056836 A KR20080056836 A KR 20080056836A
Authority
KR
South Korea
Prior art keywords
dpram
time
processor
address
access
Prior art date
Application number
KR1020060129866A
Other languages
English (en)
Other versions
KR100921007B1 (ko
Inventor
김근복
연규일
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060129866A priority Critical patent/KR100921007B1/ko
Priority to US11/960,184 priority patent/US8108626B2/en
Publication of KR20080056836A publication Critical patent/KR20080056836A/ko
Application granted granted Critical
Publication of KR100921007B1 publication Critical patent/KR100921007B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/14—Time supervision arrangements, e.g. real time clock
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)
  • Hardware Redundancy (AREA)

Abstract

본 발명은 비 실시간 운영체제 시스템을 위한 타임 키퍼(Time keeper) 장치 및 방법에 관한 것으로서, 시스템 클럭부로부터 입력되는 클럭에 따라 내부 타이머를 구동하여 시분할 방식으로 주변장치연결버스(Peripheral Component Interconnect bus: 이하 ‘PCI bus’라 칭함)정합 기능을 가지고 있는 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array : 이하 ‘FPGA’라 칭함)에 듀얼포트메모리(Dual Port Random Access Memory: 이하 ‘DPRAM’이라 칭함) 접속(Access)을 요청하고, 상기 PCI FPGA로부터 접속 결과를 수신하는 제 1 프로세서와, 상기 제 1 프로세서로부터 수신한 DPRAM 접속 요청에 따라 해당 DPRAM 영역의 주소를 디코딩하고, 상기 시스템 클럭부로부터 입력되는 클럭을 이용하여 시분할 방식으로 생성한 시간 테이블과 상기 접속 요청이 수신된 시간을 비교하여, 상기 DPRAM 접속 요청이 시간 테이블의 제 1 프로세서 접속 시간 구간에 발생한 경우, 상기 디코딩된 DPRAM 주소에 접속한 후 접속 결과를 상기 제 1 프로세서로 전송하는 상기 PCI FPGA를 포함하여, 시스템 설계에 있어서 비 실시간 운영체제의 약점과 기존 프로세서의 취약점을 보완하여 시스템 설계 시 단가를 절감할 수 있고 시스템의 안정성을 높일 수 있는 이점이 있다.
비 실시간 운영체제, 타임 키퍼, FPGA, 시스템 클럭, DPRAM

Description

비 실시간 운영체제 시스템을 위한 타임 키퍼 장치 및 방법{APPARATUS AND METHOD OF TIME KEEPER FOR NON REAL TIME OPERATION SYSTEM}
도 1은 본 발명에 따른 비 실시간 운영체제 시스템을 위한 타임 키퍼 장치의 구성을 도시한 블럭도,
도 2는 본 발명에 따른 비 실시간 운영체제 시스템을 위한 타임 키퍼 장치의 PCI FPGA의 세부 구성을 도시한 블럭도,
도 3은 본 발명에 따른 접속 시간 테이블을 도시한 예시도,
도 4는 본 발명에 따른 시간 테이블의 구현을 도시한 예시도, 및
도 5는 본 발명의 비 실시간 운영체제를 적용한 시스템을 위한 타임 키퍼 장치의 운용 방법의 절차를 도시한 흐름도.
본 발명은 비 실시간 운영체제 시스템에 관한 것으로, 특히 상기 비 실시간 운영체제 시스템에서 정확한 타임 스케줄링을 위한 타임 키퍼 장치 및 방법에 관한 것이다.
현재 많은 시스템들은 빠른 응답 시간을 보증하는 실시간(Real Time) 운영 체제(Operating System : OS)를 요구한다. 상기 실시간 운영 체제는 빠른 시스템 응답 시간을 기본으로 하며, 여러 프로세서가 같은 자원을 두고 경쟁하는 경우, 안정적인 시스템 설계를 위하여 상기 경쟁에 따른 충돌(locking)을 방지할 수 있도록 설계가 가능한 운영 체제이다. 그러나, 상기 운영 체제에서 경성 실시간(Hard Real Time)성을 제공하는 경우, 상기 설계에 따른 복잡성의 증가로 인하여 시스템 개발에 있어서 상기 운영 체제에 대한 비용이 큰 부담으로 작용하게 된다. 상기 실시간 운영 체제를 적용하지 않고도 안정적인 시스템을 설계하는 방법은 기존 하드웨어 구현 대비 현재의 하드웨어 구현 가격이 많이 줄어듦에 따라 하드웨어 자원에 충분한 여유를 두어 처리 능력에 있어서 부하가 걸리지 않도록 설계하는 방법이다. 하지만, 하드웨어 자원에 충분한 여유를 둔다는 것도 설계 비용 상승은 따를 수 밖에 없다. 따라서, 최적의 방법은 비 실시간(Non Real Time) 운영 체제를 사용하면서 최적의 하드웨어 구현을 위하여 시스템을 설계 시부터 운영 체제와 하드웨어가 서로 보완이 될 수 있도록 하드웨어 시스템을 구현하는 것이다.
한편, 상기 비 실시간 운영체제는 다음과 같은 취약점을 가지고 있다. 예를 들어, 현 시스템의 채널카드는 네트워크 프로세서 유니트(Network Processor Unit : 이하 'NPU'라 칭함)와 디지털 신호 프로세서(Digital Signal Processor : 이하 'DSP'라 칭함) 및 상기 두 프로세서 사이에 시분할 방식으로 주변장치연결버 스(Peripheral Component Interconnect bus: 이하 ‘PCI bus’라 칭함)정합 기능을 가지고 있는 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array : 이하 ‘FPGA’라 칭함)와 듀얼 포트램(Dual Port Random Access Memory)을 포함하여 구성되어 있으며, 상기 두 프로세서는 상기 DPRAM을 통하여 시분할 방식의 데이터 통신을 구현하고 있다. 여기서, 상기 NPU는 실시간성을 요구하지 않는 패킷 데이터 처리용 프로세서로서, 상기 비 실시간 운영체제가 적용되어 있다.
여기서, 상기 NPU는 주변장치 연결(Peripheral Component Interconnect : 이하 'PCI'라 칭함) 버스(Bus)를 통해 연결되는 외부 프로세서와의 통신을 수행하며, 상기 PCI 버스에 인터페이스(interface)를 제공하기 위해 PCI 버스 인터페이스를 지원한다. 반면, 상기 DPRAM은 상기 PCI 버스 인터페이스를 지원하지 않으며, 따라서, 상기 NPU의 PCI 버스와 DPRAM 사이의 정합을 위하여 PCI 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array : 이하 'FPGA'라 칭함)가 사용되고 있다.
여기서, 상기 DPRAM은 상기 두 프로세서의 동시 접속에 따른 충돌을 막기 위해 5ms 프레임(Frame) 구간에 맞추어 시분할 정합 방법을 적용한다. 즉, 상기 DPRAM의 특정 영역을 플래그(Flag) 영역으로 두고 플래그 값의 여부에 따라 쓰기(Write)와 읽기(Read) 동작을 수행한다. 상기 두 개의 프로세서가 빠른 응답 시간을 보장하는 경우, 상기 두 프로세서는 시분할 접속(Access) 방식에 따라 상기 플래그 영역을 접속하기 때문에 동시 접속에 따른 충돌을 막을 수 있다. 상기 NPU와 DSP 모두에 경성 실시간 운영체제가 적용되어 정확한 시분할 접속이 이루어질 경우, 이와 같은 방식이 문제없이 동작하지만, 현 구현 시스템과 같이 비 실시간 운영체제를 적용한 경우, 상기 NPU가 DPRAM에 접속하는 시점이 DPRAM 접속 시간 테이블(Access Time Table)의 정하여진 구간에 일정하지 않고 프로세서(NPU)의 부하에 따라 변경됨으로 인해, 상기 DPRAM에서 상기 2개의 프로세서(NPU와 DPRAM) 간의 통신에 있어 데이터 손상(Corruption)이 발생하게 된다.
상기와 같이 비 실시간 운영체제를 적용한 NPU는 엑스-스케일(이하 'X-Scale'이라 칭함)과 마이크로 엔진(Micro Engin : 이하 'ME'라 칭함)이라 불리는 2개의 코어(Core)로 구성될 수 있다. 여기서, 상기 엑스-스케일은 인터럽트 서비스 루틴(Interrup Service Routine : 이하 'ISR'이라 칭함) 핸들러를 통하여 시스템 클럭, 즉 실제 시간 정보를 받아 마이크로 엔진으로 전송하며, 상기 마이크로 엔진은 상기 시간 정보로 내부 타이머를 구성하여 태스크(Task)들을 실행한다. 하지만, 상기 마이크로 엔진의 특성상 정하여진 시간 동안 많은 내부 부하가 걸리는 경우, 상기 마이크로 엔진은 상기 내부 부하를 처리함에 따라 상기 엑스-스케일로부터 시간 정보를 정상적으로 읽어 오지 못하는 결과가 발생할 수 있다. 그 결과 시스템 클럭과 상기 마이크로 엔진의 내부 타이머에 오차가 발생하게 되고, 상기 타이머에 따라 PCI 버스(Bus)를 통해 상기 DPRAM에 데이터를 기록(Write)하는 상기 마이크로 엔진은 상기 접속 시간 테이블의 정하여진 구간에 DPRAM 접속을 시도하지 못하게 되는 문제점이 있다. 즉, DPRAM 접속 시간을 벗어나는 경우가 발생할 수 있다.
따라서, 본 발명의 목적은 비 실시간 운영체제 시스템을 위한 타임 키퍼 장치 및 방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명의 실시 예에 따르면, 타임 키퍼(Time Keeper) 장치는, 시스템 클럭부로부터 입력되는 클럭에 따라 내부 타이머를 구동하여 시분할 방식으로 주변장치연결버스(Peripheral Component Interconnect bus: 이하 ‘PCI bus’라 칭함)정합 기능을 가지고 있는 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array : 이하 ‘FPGA’라 칭함)에 듀얼포트메모리(Dual Port Random Access Memory: 이하 ‘DPRAM’이라 칭함) 접속(Access)을 요청하고, 상기 PCI FPGA로부터 접속 결과를 수신하는 제 1 프로세서와, 상기 제 1 프로세서로부터 수신한 DPRAM 접속 요청에 따라 해당 DPRAM 영역의 주소를 디코딩하고, 상기 시스템 클럭부로부터 입력되는 클럭을 이용하여 시분할 방식으로 생성한 시간 테이블과 상기 접속 요청이 수신된 시간을 비교하여, 상기 DPRAM 접속 요청이 시간 테이블의 제 1 프로세서 접속 시간 구간에 발생한 경우, 상기 디코딩된 DPRAM 주소에 접속한 후 접속 결과를 상기 제 1 프로세서로 전송하는 상기 PCI FPGA를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위해 본 발명의 실시 예에 따르면, 타임 키퍼(Time Keeper) 운용 방법은, 제 1 프로세서로부터 듀얼포트메모리(Dual Port Random Access Memory: 이하 ‘DPRAM’이라 칭함) 접속 요청이 수신될 시, 해당 DPRAM 영역의 주소를 디코딩하는 과정과, 시스템 클럭부로부터 입력되는 클럭을 이용하여 시분할 방식으로 생성한 시간 테이블과 상기 접속 요청이 수신된 시간을 비교하여 상기 접속 요청이 발생한 시간에 해당하는 시간 구간을 확인하는 과정과, 상기 DPRAM 접속 요청이 시간 테이블의 제 1 프로세서 접속 시간 구간에 발생한 경우, 상기 디코딩된 DPRAM 주소에 접속한 후 접속 결과를 상기 제 1 프로세서로 전송하는 과정을 포함하는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.
이하, 본 발명에 따른 비 실시간 운영체제 시스템을 위한 타임 키퍼 장치 및 방법에 대해 설명하기로 한다.
도 1은 본 발명에 따른 비 실시간 운영체제 시스템을 위한 타임 키퍼 장치의 구성을 도시한 블럭도이다. 상기 비 실시간 운영체제 시스템을 위한 타임 키퍼 장치는 NPU(100), PCI FPGA(110), DPRAM(120), DSP(130), 시스템 클럭부(140)를 포함하여 구성되고, 상기 NPU(100)는 ME(101), X-Scale(103)을 포함하여 구성된다.
상기 도 1을 참조하면, 상기 NPU(100)의 X-Scale(103)은 상기 시스템 클럭부(140)로부터 입력되는 클럭을 상기 ME(101)로 전송하며, 상기 ME(101)는 상기 클 럭으로 내부 타이머를 구성하여 태스크(Task)들을 실행한다. 특히, 본 발명에 따라 상기 ME(101)는 상기 클럭에 따라 시분할 방식으로 상기 PCI FPGA(110)에 DPRAM R/W 동작 수행을 요청하고, 상기 PCI FPGA(110)로부터 동작 수행 결과를 수신한다. 만약, 상기 PCI FPGA(110)로부터 상기 동작 수행 결과와 함께 알람 인터럽트 신호가 입력되면, 상기 NPU(100)는 상기 동작 수행 결과에 포함되어 있는 시간 정보에 따라 내부 타이머를 보정한다. 또한, 상기 PCI FPGA(110)로부터 버스 재시도 및 대기(Retry, Wait) 신호가 입력되면, 상기 NPU(200)는 상기 PCI 버스 접속 시간을 지연시킨 후 상기 DPRAM R/W 동작 수행 요청을 재시도한다.
상기 PCI FPGA(110)는 상기 NPU(100)로부터 DPRAM R/W 동작 수행이 요청될 시, 상기 동작을 수행해야하는 DPRAM 영역의 주소를 디코딩하고, 상기 동작 수행 요청이 수신된 시간과 시간 테이블을 비교하여, 상기 동작 수행 요청이 시간 테이블의 NPU R/W 시간 구간에 발생한 요청인 경우, 상기 디코딩된 주소에 R/W 동작을 수행한다. 반면, 상기 동작 수행 요청이 시간 테이블의 보호 시간 구간에 발생한 요청인 경우, 상기 디코딩된 주소에 R/W 동작을 수행하되, 상기 NPU(100)로 알람 인터럽트 신호를 발생하고, 상기 동작 수행 요청이 시간 테이블의 DSP R/W 시간 구간에 발생한 요청인 경우, 상기 NPU(100)로 버스 재시도 및 대기(Retry, Wait) 신호를 발생한다. 만약, 상기 디코딩된 주소에 오류가 발생한 경우, 상기 PCI FPGA(110)는 상기 NPU(100)로 응답을 전송하지 않는다. 또한, 상기 PCI FPGA(110)는,상기 디코딩된 주소가 상기 DPRAM 플래그 레지스터 영역일 시, 상기 시스템 클럭부(140)로부터 입력되는 시스템 클럭을 이용하여 생성한 시간 테이블을 상기 R/W 동작 수행에 따른 결과와 함께 상기 NPU(100)로 전송하고, 상기 디코딩된 주소가 상기 DPRAM 데이터 영역일 시, 상기 R/W 동작 수행에 따른 결과만을 상기 NPU(100)로 전송한다.
상기 DPRAM(120)은 플래그 레지스터 영역과 데이터 영역으로 구분되며, 상기 플래그 레지스터 영역의 플래그 값에 따라 상기 데이터 영역에 쓰기(Write)와 읽기(Read) 동작을 수행한다. 여기서, 상기 DPRAM(120) 방식은 상기 두 프로세서(NPU(200), DPRAM(220))의 동시 접속에 따른 충돌을 막기 위해 시분할 접속 방법을 적용한다.
상기 DSP(130)는 상기 시스템 클럭부(140)로부터 입력되는 클럭에 따라 시분할 방식으로 상기 DPRAM(120)에 R/W 동작을 수행하고, 상기 DPRAM(120)으로부터 동작 수행 결과를 수신한다.
상기 시스템 클럭부(140)는 상기 NPU(100)와 DSP(130) 및 PCI FPGA(110)로 시스템 클럭을 제공하며, 이로써, 상기 NPU(100)와 DSP(130) 사이의 DPRAM 정합시 시분할 접속이 가능하도록 한다.
도 2는 본 발명에 따른 비 실시간 운영체제 시스템을 위한 타임 키퍼 장치의 PCI FPGA의 세부 구성을 도시한 블럭도이다. 상기 PCI FPGA(210)는 PCI 제어부(controller)(211)와 타임 키퍼(Time Keeper)(217)를 포함하여 구성되며, 상기 PCI 제어부(211)는 PCI/DPRAM 버스 제어부(PCI To DPRAM Bus Controller)(213)와 주소 디코더(Address Decoder)(215)를 포함하여 구성되고, 상기 타임 키퍼(217)는 알람 및 버스 제어부(Alarm & Bus Controller)(219)와 시간 비교 및 생성부(Time Comparator & Generator)(221) 및 시간 테이블 레지스터(Time Table Register)(223)를 포함하여 구성된다.
상기 도 2를 참조하면, 상기 PCI 제어부(211)의 PCI/DPRAM 버스 제어부(213)는 PCI 버스를 통해 연결되는 외부 프로세서, 예를 들어 NPU(200)와의 통신을 수행하며, 상기 NPU(200)를 연결하는 32 비트(Bit)의 PCI 버스를 일반적인 버스 포맷, 예를 들어 24 비트와 8비트의 버스로 변경하여, 상기 일반적인 포맷의 버스를 통해 DPRAM(220)와의 통신을 수행한다. 또한, 상기 DPRAM(220)을 연결하는 일반적인 버스를 상기 PCI 버스 포맷으로 변경하여 상기 PCI 버스를 통해 상기 NPU(200)와의 통신을 수행한다. 이로써, 상기 PCI 제어부(211)는 상기 NPU(200)와 DPRAM(220)을 정합한다.
여기서, NPU(200)는 DPRAM(220)의 데이터 영역에 접속하여 읽기/쓰기(Read/Write : 이하 'R/W'라 칭함) 동작을 수행할 수 있으며, 상기 DPRAM(220)의 데이터 영역에 접속하기 위해 먼저 상기 DPRAM(220)의 플래그 레지스터(Flag Reg)(225) 영역을 접속(Access)하게 된다. 이때, 상기 PCI 제어부(211)는 상기 NPU(200)로부터 입력되는 DPRAM R/W 신호 및 접속하려는 DPRAM 영역의 주소(Address), 예를 들어 플래그 레지스터(225) 영역 혹은 데이터 영역의 주소를 상기 주소 디코더(215)로 출력하고, 상기 주소 디코더로부터 입력되는 디코딩된 주소로 해당 R/W 동작을 수행한다. 이때, 상기 접속하려는 DPRAM 영역이 데이터 영역인 경우, 상기 PCI/DPRAM 버스 제어부(213)는 상기 DPRAM(220)과 연결되는 32비트(즉, 24비트 + 8비트)의 신호선을 통해 상기 DPRAM(220)으로부터 상기 R/W 동작의 결과를 입력받고, 상기 수신 결과를 상기 NPU(200)로 출력한다. 반면, 상기 접속하려는 DPRAM 영역이 플래그 레지스터(225) 영역인 경우, 상기 PCI/DPRAM 버스 제어부(213)는 상기 DPRAM(220)과 연결되는 24비트의 신호선을 통해 상기 R/W 동작의 결과를 입력받고, 상기 주소 디코더(215)로부터 8 비트의 실제 시간 정보를 입력받은 후, 상기 수신된 8비트의 실제 시간 정보와 상기 24비트의 R/W 동작의 결과를 상기 NPU(200)로 출력한다. 이와 같이, 상기 실제 시간 정보와 함께 R/W 동작 결과를 상기 NPU(200)로 출력함으로써, 실제 NPU가 ISR로부터 시간 정보를 수신하지 못하는 경우, 이를 보완할 수 있다.
상기 PCI 제어부(211)의 주소 디코더(215)는 상기 NPU(200)로부터 입력되는 DPRAM R/W 신호 및 접속하려는 DPRAM 영역의 주소(Address)를 입력받고, 상기 입력받은 DPRAM 영역의 주소를 디코딩(Decoding)한다. 또한, 상기 주소 디코더(215)는 입력받은 DPRAM 접속 신호와 접속 시간 테이블을 비교하여 상기 NPU(200)의 DPRAM 접속 시간 오류 발생 가능성 여부를 검사한다.
여기서, 도 3은 본 발명에 따른 접속 시간 테이블을 도시한 예시도이다. 상기 도 3을 참조하여 한 프레임이 5ms주기인 시스템을 예로 들면, 상기 5ms 중 B 시간 구간 동안에는 NPU의 R/W 동작을 수행하고, 이후 D 시간 구간 동안에는 DSP의 R/W 동작을 수행한다. 여기서, 상기 B 시간 구간과 D 시간 구간 사이에는 C 보호 시간 구간이 존재하고, 상기 D 시간 구간과 B 시간 구간 사이에는 E와 A 보호 시간 구간이 존재한다. 이하, 상기 DSP R/W 시간 구간 D에 NPU R/W가 실행되어 메모리 데이터의 손상(corruption)이 발생하게 되는 시간을 오류 시간이라 칭한다.
만약, 상기 DPRAM 접속 신호가 NPU R/W 시간 구간에 입력되었다면, 상기 주소 디코더(215)는 상기 NPU(200)의 DPRAM 접속 시간 오류 발생 가능성이 없다고 판단하고, 상기 디코딩된 주소에 따라 상기 시간 테이블 레지스터(223)로 8비트의 실제 시간 정보를 요청 및 수신하여 상기 PCI/DPRAM 버스 제어부(213)로 출력한다. 다시 말해, 상기 디코딩된 주소가 DPRAM 플래그 레지스터 영역(225)의 주소인 경우, 상기 주소 디코더(215)는 상기 디코딩된 주소와 함께 8비트의 실제 시간 정보를 상기 PCI/DPRAM 버스 제어부(213)로 출력하고, 상기 디코딩된 주소가 DPRAM 데이터 영역의 주소인 경우, 상기 주소 디코더(215)는 상기 디코딩된 주소만을 상기 PCI/DPRAM 버스 제어부(213)로 출력한다. 이때, 상기 디코딩된 주소가 오류가 발생된 주소일 경우, 상기 주소 디코더(215)는 상기 입력된 DPRAM R/W 신호의 DPRAM 접속 동작을 수행하지 않는다.
만약, 상기 DPRAM 접속 신호가 보호 시간 구간에 입력되었다면, 상기 주소 디코더(215)는 상기 NPU(200)의 DPRAM 접속 시간 오류 발생 가능성이 일부 존재한다고 판단하고, 상기 DPRAM 접속 신호가 NPU R/W 시간 구간에 입력되었을 경우와 동일한 동작을 수행하되, 상기 시간 비교 및 생성부(221)로 상기 입력받은 DPRAM R/W 신호를 출력한다. 만약, 상기 DPRAM 접속 신호가 DSP R/W 시간 구간에 입력되었다면, 상기 주소 디코더(215)는 상기 NPU(200)의 DPRAM 접속 시간 오류 발생 가능성이 농후하다고 판단하고, 상기 입력된 DPRAM R/W 신호의 DPRAM 접속 동작을 수행하지 않으며, 상기 시간 비교 및 생성부(221)로 상기 입력받은 DPRAM R/W 신호를 출력한다.
상기 타임 키퍼(217)의 상기 시간 비교 및 생성부(221)는 시스템 클럭부(140)로부터 입력되는 외부 시스템 클럭 신호, 예를 들어 5ms, 1ms, 50Mhz의 클럭을 이용하여 8 비트의 시간 테이블을 구현되며, 상기 구현된 시간 테이블을 상기 시간 테이블 레지스터(223)에 실시간 저장한다. 상기 도 3과 같이 하나의 프레임이 5ms의 주기를 가지는 시스템의 경우, 상기 시간 테이블은 도 4와 같이 구현될 수 있다. 5ms 클럭 신호선을 시작(Start) 시점으로 1ms 카운터(Counter)를 생성하여 5ms 내에서 ms 단위의 참조 시간을 3 비트로 구성하고, 상기 50Mhz 클럭을 이용한 31.25us 카운터를 생성하여 us 단위의 참조 시간을 상기 8 비트 중 나머지 5 비트로 구성한다. 여기서, 상기 시간 테이블의 분해능(ms, us, ns)은 시스템에 따라서 다르게 적용될 수 있다. 또한, 상기 시간 비교 및 생성부(221)는 상기 주소 디코더(215)로부터 상기 NPU(200)의 DPRAM R/W 신호가 입력될 시, 상기 접속 시간 테이블과 비교하여 보호 시간 구간 내에 입력된 신호이면 상기 알람 및 버스 제어부(219)로 알람 인터럽트(Alarm_INT) 신호의 생성을 요청하고, 상기 접속 시간 테이블과 비교하여 DSP R/W 시간 구간 내에 입력된 신호이면 상기 알람 및 버스 제어부(219)로 버스 재시도 및 대기(Retry, Wait) 신호의 생성을 요청한다.
상기 알람 및 버스 제어부(219)는 상기 시간 비교 및 생성부(221)로부터 알람 인터럽트(Alarm_INT) 신호의 생성이 요청될 시, 상기 알람 인터럽트(Alarm_INT) 신호를 생성하고, 상기 생성된 신호를 상기 NPU(200)로 출력한다. 여기서, 상기 알람 인터럽트 신호는 오류 타임에 발생시키는 신호가 아니라 오류 타임에 접속되지 않도록 하기 위해 미리 발생되는 신호로서, 상기 신호를 이용하면 DPRAM에서 발생할 수 있는 버스의 충돌을 미리 막을 수 있다. 또한, 상기 시간 비교 및 생성부(221)로부터 버스 재시도 및 대기(Retry, Wait) 신호의 생성이 요청될 시, 상기 버스 재시도 및 대기(Retry, Wait) 신호를 생성하고, 상기 생성된 신호를 상기 NPU(200)로 출력함으로써, 상기 NPU(200)의 PCI 버스를 제어한다. 여기서, 상기 버스 재시도 및 대기 신호는 오류 타임에 발생되는 신호로, 상기 PCI 버스 접속 시간을 강제적으로 지연시켜 재시도하도록 함으로써, DPRAM에서 발생할 수 있는 버스의 충돌을 막는다. 만약, 상기 버스 재시도 및 대기(Retry, Wait) 기능이 불가능한 경우, Hold 신호와 같은 일반적인 버스 프로토콜에서 사용하는 신호들을 조합하여 상기 접속을 막을 수도 있다.
상기 시간 테이블 레지스터(223)는 상기 시간 비교 및 생성부(221)로부터 입력되는 시간 테이블을 저장 및 갱신하고, 상기 주소 디코더(215)로부터 시간 테이블이 요청될 시, 상기 저장된 시간 테이블을 상기 주소 디코더(215)로 출력한다.
도 5는 본 발명의 비 실시간 운영체제를 적용한 시스템을 위한 타임 키퍼 장치의 운용 방법의 절차를 도시한 흐름도이다.
상기 도 5를 참조하면, 상기 PCI FPGA(110)는 501단계에서 NPU(100)로부터 DPRAM R/W 동작 수행 요청 신호 및 상기 동작을 수행해야하는 영역의 주소가 수신되는지 여부를 검사하고, 상기 DPRAM R/W 동작 수행 요청 신호 및 해당 영역의 주소가 수신될 시, 503단계에서 상기 수신된 주소를 디코딩한다.
이후, 상기 PCI FPGA(110)는 505단계에서 상기 디코딩된 주소가 DPRAM(120)의 플래그 레지스터 영역 혹은 데이터 영역의 주소인지 여부를 검사한다. 만약, 상기 디코딩된 주소에 오류가 발생한 경우, 상기 PCI FPGA(110)는 517단계에서 상기 NPU(100)로 응답을 전송하지 않고, 본 발명에 따른 알고리즘을 종료한다. 반면, 상기 디코딩된 주소가 DPRAM(120)의 플래그 레지스터 영역 혹은 데이터 영역의 주소일 시, 상기 PCI FPGA(110)는 507단계에서 내부 타이머, 즉 시간 테이블을 모니터링하고, 509단계에서 상기 모니터링된 시간 테이블과 상기 동작 수행 요청 신호가 수신된 시간을 비교하여 상기 동작 수행 요청 신호가 수신된 시간이 NPU R/W 시간 구간인지 혹은 DSP R/W 시간 구간인지 혹은 보호 시간 구간인지를 확인한다.
상기 동작 수행 요청이 상기 시간 테이블의 NPU R/W 시간 구간에 수신된 신호인 경우, 상기 PCI FPGA(110)는 511단계에서 상기 디코딩된 주소에 R/W 동작을 수행한다. 이때, 상기 PCI FPGA(110)는,상기 디코딩된 주소가 상기 DPRAM 플래그 레지스터 영역일 시, 상기 시스템 클럭부(140)로부터 입력되는 시스템 클럭을 이용하여 생성한 시간 테이블을 상기 R/W 동작 수행에 따른 결과와 함께 상기 NPU(100)로 전송하고, 상기 디코딩된 주소가 상기 DPRAM 데이터 영역일 시, 상기 R/W 동작 수행에 따른 결과만을 상기 NPU(100)로 전송한다.
반면, 상기 동작 수행 요청이 상기 시간 테이블의 보호 시간 구간에 수신된 신호인 경우, 513단계에서 상기 NPU(100)로 알람 인터럽트 신호를 발생한 후, 상기 511단계로 진행하여 상기 디코딩된 주소에 R/W 동작을 수행한다. 마지막으로, 상기 동작 수행 요청이 시간 테이블의 DSP R/W 시간 구간에 수신된 신호인 경우, 상기 PCI FPGA(110)는 515단계에서 상기 NPU(100)로 버스 재시도 및 대기(Retry, Wait) 신호를 발생한다.
이후, 상기 PCI FPGA(110)는 본 발명에 따른 알고리즘을 종료한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이, 본 발명은 비 실시간 운영체제 시스템에서 정확한 타임 스케줄링을 위한 타임 키퍼 장치 및 방법을 제공함으로써, 시스템 설계에 있어서 비 실시간 운영체제의 약점과 기존 프로세서의 취약점을 보완하여 시스템 설계 시 단가를 절감할 수 있고 시스템의 안정성을 높일 수 있는 이점이 있다.

Claims (16)

  1. 타임 키퍼(Time Keeper) 장치에 있어서,
    시스템 클럭부로부터 입력되는 클럭에 따라 내부 타이머를 구동하여 시분할 방식으로 주변장치연결버스(Peripheral Component Interconnect bus: 이하 ‘PCI bus’라 칭함)정합 기능을 가지고 있는 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array : 이하 ‘FPGA’라 칭함)에 듀얼포트메모리(Dual Port Random Access Memory: 이하 ‘DPRAM’이라 칭함) 접속(Access)을 요청하고, 상기 PCI FPGA로부터 접속 결과를 수신하는 제 1 프로세서와,
    상기 제 1 프로세서로부터 수신한 DPRAM 접속 요청에 따라 해당 DPRAM 영역의 주소를 디코딩하고, 상기 시스템 클럭부로부터 입력되는 클럭을 이용하여 시분할 방식으로 생성한 시간 테이블과 상기 접속 요청이 수신된 시간을 비교하여, 상기 DPRAM 접속 요청이 시간 테이블의 제 1 프로세서 접속 시간 구간에 발생한 경우, 상기 디코딩된 DPRAM 주소에 접속한 후 접속 결과를 상기 제 1 프로세서로 전송하는 상기 PCI FPGA를 포함하는 것을 특징으로 하는 장치.
  2. 제 1 항에 있어서,
    상기 PCI FPGA는,
    상기 DPRAM 접속 요청이 시간 테이블의 보호 시간 구간에 발생한 경우, 상기 디코딩된 DPRAM 주소에 접속한 후 접속 결과를 상기 제 1 프로세서로 전송하고, 알람 인터럽트 신호를 발생하여 상기 제 1 프로세서로 전송하는 것을 특징으로 하는 장치.
  3. 제 1 항 혹은 2 항에 있어서,
    상기 PCI FPGA는,
    상기 디코딩된 주소가 상기 DPRAM의 플래그 레지스터 영역의 주소일 시, 상기 접속 결과와 함께 상기 시간 테이블을 상기 제 1 프로세서로 전송하고, 상기 디코딩된 주소가 상기 DPRAM의 데이터 영역의 주소일 시, 상기 접속 결과만을 상기 제 1 프로세서로 전송하는 것을 특징으로 하는 장치.
  4. 제 3 항에 있어서,
    상기 제 1 프로세서는,
    상기 PCI FPGA로부터 상기 접속 결과 및 시간 테이블과 함께 알람 인터럽트 신호가 입력될 시, 상기 시간 테이블에 따라 상기 내부 타이머를 보정하는 것을 특징으로 하는 장치.
  5. 제 1 항에 있어서,
    상기 DPRAM 접속 요청이 시간 테이블의 제 2 프로세서 접속 시간 구간에 발생한 경우, 대기 및 재시도(Wait, Retry) 신호를 발생하여 상기 제 1 프로세서로 전송하는 상기 PCI FPGA와,
    상기 PCI FPGA로부터 대기 및 재시도(Wait, Retry) 신호가 수신될 시, 소정 시간 이후 상기 DPRAM 접속(Access)을 요청을 재시도하는 상기 제 1 프로세서를 포함하는 것을 특징으로 하는 장치.
  6. 제 1 항에 있어서,
    상기 PCI FPGA는,
    상기 디코딩된 주소에 오류가 발생하였을 시, 상기 제 1 프로세서로 응답을 전송하지 않는 것을 특징으로 하는 장치.
  7. 제 1 항에 있어서,
    상기 제 1 프로세서와 제 2 프로세서 사이에서 시분할 방식으로 통신을 수행하는 상기 DPRAM과,
    상기 시스템 클럭부로부터 입력되는 클럭에 따라 내부 타이머를 구동하여 시분할 방식으로 DPRAM에 접속(Access)하고, 상기 DPRAM으로부터 접속 결과를 수신하 는 제 2 프로세서와,
    상기 제 1 프로세서와 제 2 프로세서 및 PCI FPGA로 시스템 클럭을 제공하는 상기 시스템 클럭부를 더 포함하는 것을 특징으로 하는 장치.
  8. 제 1 항에 있어서,
    상기 시간 테이블은 제 1 프로세서 접속 시간 구간, 제 2 프로세서 접속 시간 구간, 상기 제 1 프로세서 접속 시간 구간과 제 2 프로세서 접속 시간 구간 사이의 제 1 보호 구간, 상기 제 2 프로세서 접속 시간 구간과 제 1 프로세서 접속 시간 구간 사이의 제 2 보호 구간 중 적어도 하나를 포함하는 것을 특징으로 하는 장치.
  9. 제 1 항에 있어서, 상기 PCI FPGA는,
    상기 시스템 클럭부로부터 입력되는 클럭을 이용하여 시분할 방식으로 시간 테이블을 생성하는 시간 비교 및 생성부와,
    상기 생성된 시간 테이블을 실시간 저장하는 시간 테이블 레지스터와,
    상기 제 1 프로세서로부터 DPRAM 접속 요청이 수신될 시, 상기 접속 요청 및 상기 접속을 요청받은 DPRAM 영역의 주소를 주소 디코더로 출력하고, 상기 주소 디코더로부터 입력되는 디코딩된 DPRAM 주소에 접속한 후 접속 결과를 상기 제 1 프 로세서로 전송하는 PCI/DPRAM 버스 제어부와,
    상기 DPRAM 영역의 주소를 디코딩하고, 상기 시간 테이블과 상기 접속 요청이 수신된 시간을 비교하여, 상기 DPRAM 접속 요청이 시간 테이블의 제 1 프로세서 접속 시간 구간에 발생한 경우, 상기 디코딩된 DPRAM 주소를 상기 PCI/DPRAM 버스 제어부로 출력하는 상기 주소 디코더를 포함하는 것을 특징으로 하는 장치.
  10. 제 9 항에 있어서,
    상기 DPRAM 접속 요청이 시간 테이블의 보호 시간 구간 혹은 제 2 프로세서 접속 시간 구간에 발생한 경우, 상기 시간 비교 및 생성부로 상기 접속 요청을 전송하는 상기 주소 디코더와,
    상기 주소 디코더로부터 상기 접속 요청이 수신될 시, 상기 시간 테이블과 비교하여 상기 접속 요청이 보호 시간 구간에 발생한 요청일 시, 알람 및 버스 제어부로 알람 인터럽트(Alarm_INT) 신호의 생성을 요청하고, 상기 접속 요청이 제 2 프로세서 접속 시간 구간에 발생한 요청일 시, 재시도 및 대기(Retry, Wait) 신호의 생성을 요청하는 상기 시간 생성 및 생성부와,
    상기 시간 생성 및 생성부의 요청에 따라 알람 인터럽트 신호 또는 재시도 및 대기 신호를 생성하여 상기 제 1 프로세서로 전송하는 상기 알람 및 버스 제어부를 더 포함하는 것을 특징으로 하는 장치.
  11. 제 9 항에 있어서,
    상기 DPRAM 접속 요청이 시간 테이블의 시간 테이블의 보호 시간 구간에 발생한 경우, 상기 디코딩된 DPRAM 주소를 상기 PCI/DPRAM 버스 제어부로 출력하는 상기 주소 디코더를 더 포함하는 것을 특징으로 하는 장치.
  12. 제 9 항 혹은 11 항에 있어서,
    상기 디코딩된 주소가 상기 DPRAM의 플래그 레지스터 영역의 주소일 시, 상기 시간 테이블 레지스터로 시간 테이블을 요청 및 수신하여 상기 디코딩된 DPRAM 주소와 함께 상기 PCI/DPRAM 버스 제어부로 출력하고, 상기 디코딩된 주소가 상기 DPRAM의 데이터 영역의 주소일 시, 상기 디코딩된 DPRAM 주소만을 상기 PCI/DPRAM 버스 제어부로 출력하는 상기 주소 디코더와,
    상기 디코딩된 주소가 상기 DPRAM의 플래그 레지스터 영역의 주소일 시, 상기 접속 결과와 함께 상기 시간 테이블을 상기 제 1 프로세서로 전송하고, 상기 디코딩된 주소가 상기 DPRAM의 데이터 영역의 주소일 시, 상기 접속 결과만을 상기 제 1 프로세서로 전송하는 상기 PCI/DPRAM 버스 제어부를 더 포함하는 것을 특징으로 하는 장치.
  13. 타임 키퍼(Time Keeper) 운용 방법에 있어서,
    제 1 프로세서로부터 듀얼포트메모리(Dual Port Random Access Memory: 이하 ‘DPRAM’이라 칭함) 접속 요청이 수신될 시, 해당 DPRAM 영역의 주소를 디코딩하는 과정과,
    시스템 클럭부로부터 입력되는 클럭을 이용하여 시분할 방식으로 생성한 시간 테이블과 상기 접속 요청이 수신된 시간을 비교하여 상기 접속 요청이 발생한 시간에 해당하는 시간 구간을 확인하는 과정과,
    상기 DPRAM 접속 요청이 시간 테이블의 제 1 프로세서 접속 시간 구간에 발생한 경우, 상기 디코딩된 DPRAM 주소에 접속한 후 접속 결과를 상기 제 1 프로세서로 전송하는 과정을 포함하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서,
    상기 DPRAM 접속 요청이 시간 테이블의 보호 시간 구간에 발생한 경우, 상기 디코딩된 DPRAM 주소에 접속한 후 접속 결과를 상기 제 1 프로세서로 전송하고, 알람 인터럽트 신호를 발생하여 상기 제 1 프로세서로 전송하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  15. 제 13 항 혹은 14 항에 있어서,
    상기 디코딩된 주소가 상기 DPRAM의 플래그 레지스터 영역의 주소일 시, 상기 접속 결과와 함께 상기 시간 테이블을 상기 제 1 프로세서로 전송하고, 상기 디코딩된 주소가 상기 DPRAM의 데이터 영역의 주소일 시, 상기 접속 결과만을 상기 제 1 프로세서로 전송하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  16. 제 13 항에 있어서,
    상기 DPRAM 접속 요청이 시간 테이블의 제 2 프로세서 접속 시간 구간에 발생한 경우, 대기 및 재시도(Wait, Retry) 신호를 발생하여 상기 제 1 프로세서로 전송하는 과정을 더 포함하는 것을 특징으로 하는 방법.
KR1020060129866A 2006-12-19 2006-12-19 비 실시간 운영체제 시스템을 위한 타임 키퍼 장치 및 방법 KR100921007B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060129866A KR100921007B1 (ko) 2006-12-19 2006-12-19 비 실시간 운영체제 시스템을 위한 타임 키퍼 장치 및 방법
US11/960,184 US8108626B2 (en) 2006-12-19 2007-12-19 Apparatus and method of time keeping for non-real-time operating system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060129866A KR100921007B1 (ko) 2006-12-19 2006-12-19 비 실시간 운영체제 시스템을 위한 타임 키퍼 장치 및 방법

Publications (2)

Publication Number Publication Date
KR20080056836A true KR20080056836A (ko) 2008-06-24
KR100921007B1 KR100921007B1 (ko) 2009-10-09

Family

ID=39529065

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060129866A KR100921007B1 (ko) 2006-12-19 2006-12-19 비 실시간 운영체제 시스템을 위한 타임 키퍼 장치 및 방법

Country Status (2)

Country Link
US (1) US8108626B2 (ko)
KR (1) KR100921007B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110120922A (zh) * 2019-05-14 2019-08-13 中国核动力研究设计院 一种基于fpga的数据交互网络管理系统及方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103853642A (zh) * 2014-01-17 2014-06-11 中国科学院上海技术物理研究所 基于usb3.0的红外数字图像注入式仿真系统及方法
CN104535835B (zh) * 2014-12-09 2017-08-01 重庆西南集成电路设计有限责任公司 双通道pci数据采集卡及方法
CN105930292B (zh) * 2016-04-28 2018-12-18 上海机电工程研究所 一种实现红外场景高速实时注入的方法及其系统
JP6368434B2 (ja) * 2016-05-19 2018-08-01 株式会社日立製作所 Ｐｌｄ管理方法及びｐｌｄ管理システム
CN111143273B (zh) * 2019-11-12 2023-07-04 广东高云半导体科技股份有限公司 一种片上系统
CN111679599B (zh) * 2020-05-22 2022-01-25 中国航空工业集团公司西安航空计算技术研究所 一种cpu与dsp数据高可靠交换方法
CN111506528B (zh) * 2020-06-01 2022-01-11 上海中广核工程科技有限公司 一种存储数据访问方法、通信设备

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0520279A (ja) * 1991-07-15 1993-01-29 Japan Steel Works Ltd:The データ交換方法とそれに用いる調停回路
US5708850A (en) * 1994-07-27 1998-01-13 Sony Corporation Parallel processing system for time division multiplex data transfer including read/write dual port memory accessible to bus and digital signal processor during opposite phases of clock
KR100274200B1 (ko) * 1997-12-05 2000-12-15 강병호 두얼포트램의데이터액세스장치
KR100501847B1 (ko) * 2002-12-28 2005-07-20 매그나칩 반도체 유한회사 유사 이중 포트 메모리 제어 장치 및 그 제어 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110120922A (zh) * 2019-05-14 2019-08-13 中国核动力研究设计院 一种基于fpga的数据交互网络管理系统及方法
CN110120922B (zh) * 2019-05-14 2022-09-20 中核控制系统工程有限公司 一种基于fpga的数据交互网络管理系统及方法

Also Published As

Publication number Publication date
US20080148087A1 (en) 2008-06-19
US8108626B2 (en) 2012-01-31
KR100921007B1 (ko) 2009-10-09

Similar Documents

Publication Publication Date Title
KR20080056836A (ko) 비 실시간 운영체제 시스템을 위한 타임 키퍼 장치 및 방법
US10289303B2 (en) Flash controller and control method for flash controller
US4733348A (en) Virtual-memory multiprocessor system for parallel purge operation
TWI533160B (zh) 電子系統、電子裝置及其存取認證方法
US10078568B1 (en) Debugging a computing device
US8527714B2 (en) Secure avionics equipment and associated method of making secure
WO2020029254A1 (zh) 一种SoC芯片及总线访问控制方法
US5333198A (en) Digital interface circuit
KR900005287A (ko) 데이타 제어 장치 및 그것을 사용하는 시스템
JP2008545190A (ja) 集積回路およびオンチップメモリへのアクセスの確保方法
US5535376A (en) Data processor having a timer circuit for performing a buffered pulse width modulation function and method therefor
US7181559B2 (en) Message based transport mechanism for level sensitive interrupts
US10909270B2 (en) Information processing device, mobile object, information processing method, and computer program product
US6550015B1 (en) Scalable virtual timer architecture for efficiently implementing multiple hardware timers with minimal silicon overhead
US7237216B2 (en) Clock gating approach to accommodate infrequent additional processing latencies
JPH07182170A (ja) マイクロプロセッサ
US5938746A (en) System for prioritizing slave input register to receive data transmission via bi-directional data line from master
JP2008102886A (ja) バス制御方法および装置
US20240176689A1 (en) Method for managing the isolation of resources of a system-on-chip, and corresponding system-on-chip
KR200298423Y1 (ko) 다수 프로세서의 주변 장치 액세스를 위한 조정 논리회로
KR940001432B1 (ko) Td-버스를 통한 주변장치 액세스 방법 및 장치
CN114637997A (zh) 一种操作系统安全保护方法、装置及系统
CN116701256A (zh) 多通道仲裁器电路、接口芯片及数据访问方法
JP2002287856A (ja) プロセッサ搭載装置および遅延リセット信号生成方法
CN114924905A (zh) 内存控制器、内存系统、内存控制方法及介质

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120927

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130927

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140929

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150925

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160929

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170927

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180921

Year of fee payment: 10