KR20080050448A - 이미지 센서 및 이를 포함하는 디지털 카메라 - Google Patents

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KR20080050448A
KR20080050448A KR1020087007484A KR20087007484A KR20080050448A KR 20080050448 A KR20080050448 A KR 20080050448A KR 1020087007484 A KR1020087007484 A KR 1020087007484A KR 20087007484 A KR20087007484 A KR 20087007484A KR 20080050448 A KR20080050448 A KR 20080050448A
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에릭 고든 스티븐스
데이비드 뉴웰 니콜스
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이스트맨 코닥 캄파니
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Abstract

본 발명에 개시된 제 1 도전형인 복수의 광검출기를 구비하는 이미지 영역을 갖는 이미지 센서는, 상기 이미지 센서는 제 2 도전형의 기판과, 이미지 영역을 스패닝하는 제 1 도전형의 제 1 층과, 제 2 도전형의 제 2 층을 포함하되, 제 1 층은 기판과 제 2 층 사이에 존재하고, 상기 복수의 광검출기는 상기 제 2 층 내에 상기 제 1 층과 인접하여 배치된다.

Description

이미지 센서 및 이를 포함하는 디지털 카메라{PHOTODETECTOR AND N-LAYER STRUCTURE FOR IMPROVED COLLECTION}
본 발명은 전반적으로는 이미지 센서 분야에 관한 것으로, 보다 구체적으로는, 크로스토크(crosstalk)를 감소시키도록 광검출기의 집광 영역과 동일한 도전형을 갖는 약하게 도핑된 층을 구비하는 이미지 센서에 관한 것이다.
당업계에서 잘 알려진 바와 같이, 액티브 CMOS 이미지 센서는 전형적으로 픽셀의 어레이로 이루어진다. 전형적으로 각각의 픽셀은 광검출기 소자와 상기 광검출기 내에서 감지된 광을 나타내는 전압을 판독하는 하나 이상의 트랜지스터로 이루어진다. 도 1a는 액티브 픽셀 이미지 센서에 대한 전형적인 픽셀 레이아웃을 도시한다. 픽셀은 포토다이오드 광검출기(PD)와, 전하를 전압으로 변환시키는 플로팅 확산부(FD) 상으로 광생성되는 전하를 판독하는 전송 게이트(TG)로 이루어진다. 리셋 게이트(RG)는 포토다이오드로부터의 신호 판독에 앞서 플로팅 확산부를 전압 VDD로 재설정하는 데에 사용된다. 소스 폴로워 트랜지스터(source follower transistor)의 게이트(SF)는 플로팅 확산부에 접속되어 플로팅 확산부로부터의 신 호 전압을 버퍼링한다. 이러한 버퍼링된 전압은 판독될 픽셀의 행을 선택하는 데에 사용되는 행 선택 트랜지스터 게이트(RS)를 통해 VOUT에서 (도시되지 않은) 열 버스에 접속된다.
주어진 광학적 포맷 내에서 점차 높은 해상도를 획득하기 위해 점차 더욱 작은 픽셀 사이즈를 요구함에 따라, 디바이스의 다른 중요한 성능 측면을 유지하는 데에 대한 어려움이 커지고 있다. 특히, 픽셀 사이즈가 감소됨에 따라 픽셀의 양자효율 및 크로스토크가 심각하게 열화되기 시작하였다. (양자 효율은 저하되고 픽셀들 사이의 크로스토크는 증가함.) 크로스토크는 조명되지 않은 픽셀 대 조명된 픽셀의 신호 비율로서 정의되며, 분수 또는 백분율로 표현될 수 있다. 따라서, 크로스토크는 신호가 생성된 픽셀에 의해 수집되지 않은 신호의 상대적인 양을 나타낸다. 최근에, 양자 효율을 향상시키는 방법이 개시되었으나, 그와 동시에 크로스토크는 증가하게 된다(미국 특허 6,225,670 B1의 도 4 참조). 이와는 달리, 블루밍(blooming) 보호에 사용되는 수직 오버플로우 드레인(VOD: vertical overflow drain)이 크로스토크를 감소시키는 데에 사용되지만 이는 양자 효율을 저하시킨다(ISSN 1342-6893, 2001년 3월 출간된 Eisoseiho Media Gakkai Gijutsu Hokoku(이미지 정보 매체 협회의 기술 리포트) Eiseigakugiko vol.25, no.28, 37-41페이지의, S.Inoue 외 다수에 의한 "A 3.25 M-PIXEL APS-C SIZE CMOS IMAGE SENSOR" 참조).
광검출기의 공핍 깊이를 증가시키는 것은 디바이스의 집광 효율을 증가시킴 으로써, 양자 효율과 크로스토크 특성 모두를 향상시킨다. 과거에, 이것은 검출기가 제조되는 벌크 재료의 도핑 농도를 감소시킴으로써 획득되었다. 그러나, 이러한 접근법은 벌크 확산 성분의 증가에 의해 충전 용량을 감소시키고 암전류 생성을 증가시킴으로써, 동작 범위(dynamic range)와 검출기의 노광 관용도(exposure latitude)를 감소시킨다는 것이 알려져 있다.
미국 특허 6,297,070는 이러한 특정 어려움을 방지하고 포토다이오드 도핑이 CMOS 이미지 센서를 제조하는 데에 사용되는 다른 소스 및 드레인 n-형 도펀트보다 깊은 광검출기 구조를 기술한다. 공핍 깊이가 증가하면 집광 효율을 증가시킴으로써, 크로스토크는 감소시키는 반면 양자 효율을 향상시킨다. 그러나, 고에너지 주입법을 사용하여 이러한 구조체를 제조할 때, p-에피 접합 깊이까지의 n-다이오드는 디바이스의 다른 영역으로부터의 주입을 차단하는 데에 사용되는 마스킹 층(전형적으로 포토레지스트)의 두께에 의해 제한된다(따라서 공핍 깊이도 제한됨). 그러므로, 이 단계에서 사용될 수 있는 최대 레지스트 두께 및 종횡비(aspect ratio)(레지스트 개구부에 의한 레지스트 높이)는 제한요소가 된다.
또한, 종래 기술에서, 핀 포토다이오드(pinned photodiode)의 n-형 영역은 도 1b 및 1c에 예시로서 도시된 바와 같이 비교적 얕은 단일 주입을 사용하여 형성된다. 이러한 종래 기술의 빈(empty) 포토다이오드에 대한 결과적인 퍼텐셜 프로파일은 도 1d에 도시되었다. 이 도면으로부터, 이 예시적인 종래 기술의 픽셀 구조체에 있어서의 공핍 깊이(전위의 기울기가 0에 근접하는 지점)는 단지 약 1.2㎛임을 알 수 있다. 녹색 및 적색 파장에서, 실리콘 내의 흡수 깊이는 이러한 공핍 깊이보다 크다. 따라서, 이러한 공핍 깊이보다 크게 생성된 캐리어는 횡방향으로 인접한 광전소자(photosites) 내에 확산될 수 있으며 이것은 크로스토크를 발생시킨다.
따라서, 당업계에는 다른 이미징 성능 특성에는 영향을 미치지 않고 전술된 바와 같은 제조 상의 문제를 발생시키지 않으면서 양자 효율과 크로스토크 특성 모두를 동시에 향상시키는 구조체를 제공해야할 필요성이 존재한다.
본 발명은 전술된 하나 이상의 문제점을 극복하기 위한 것이다. 간략하게 요약하자면, 본 발명의 일 측면에 따르면, 본 발명은 제 1 도전형인 복수의 광검출기를 구비하는 이미지 영역을 갖는 이미지 센서에 관한 것으로, 상기 이미지 센서는 제 2 도전형의 기판과, 이미지 영역을 스패닝하는(spanning) 제 1 도전형의 제 1 층과, 제 2 도전형의 제 2 층을 포함하되, 제 1 층은 기판과 제 2 층 사이에 존재하고, 상기 복수의 광검출기는 상기 제 2 층 내에 상기 제 1 층과 인접하여 배치된다.
도 1a는 종래 기술의 이미지 센서의 평면도,
도 1b는 종래 기술의 이미지 센서의 2차원 도핑을 도시한 도면,
도 1c는 종래 기술의 이미지 센서의 도핑 프로파일을 도시한 도면,
도 1d는 종래 기술의 이미지 센서의 퍼텐셜 프로파일을 도시한 도면,
도 2는 크로스토크 대 공핍 깊이의 그래프를 도시한 도면,
도 3은 본 발명의 이미지 센서의 평면도,
도 4a는 본 발명의 이미지 센서의 단면도,
도 4b는 본 발명의 광검출기의 중심 하에서의 도핑 프로파일,
도 5는 본 발명의 광검출기의 퍼텐셜 프로파일을 도시한 도면,
도 6은 일반적인 소비자에게 익숙한 본 발명의 전형적인 상업적 실시예를 도시하는 디지털 카메라의 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 픽셀 20 : 이미지 센서
30 : 광검출기/광다이오드 40 : n-형 집광 영역
50 : p-형 피닝(pinning) 층 60 : 기판
70 : 제 1 층 80 : 제 2 층
90 : 제 3 층 100 : 채널
110 : 플로팅 확산부 120 : 채널 스톱
130 : 최상단 층 140 : 디지털 카메라
본 발명은 다른 이미징 성능 특성에 영향을 미치지 않고, 양자 효율과 크로 스토크 특성 모두를 동시에 향상시키는 구조체를 제공하는 장점을 갖는다.
본 발명을 자세하게 기술하기 이전에, 이미지 센서에서의 크로스토크를 이해하는 것이 유리하다. 이와 관련하여, 크로스토크는 조명되지 않은 픽셀 대 조명된 픽셀의 신호 비율로서 정의되며, 분수 또는 백분율로서 표현될 수 있다. 따라서, 크로스토크는 신호가 생성된 픽셀에 의해 수집되지 않은 신호의 상대량을 나타낸다. 예시적인 하나의 픽셀에서 공핍 깊이에 대한 크로스토크 및 내부 양자 효율의 의존도가 도 2에 도시되었다(광검출기를 덮는 임의의 층으로부터의 반사 또는 흡수 손실은 존재하지 않음). 크로스토크 계산은 하나의 라인에 따른 다른 모든 픽셀이 조명된다는 것을 가정한다(그리고 교차하는, 인터리빙된(interleaved) 픽셀은 조명되지 않는다). 크로스토크는 더욱 긴 파장에서는 크로스토크가 문제가 되지 않기 때문에, 파장은 650㎚로 가정된다. 이러한 도면으로부터 공핍 깊이가 증가하면 크로스토크가 뚜렷하게 감소하는 동시에 양자 효율이 증가할 수 있다는 것을 알 수 있다. 또한, 본 명세서에서 사용되는 공핍 깊이는 전위(electric potential)의 기울기가 0에 근접할 때 표면으로부터 가장 멀리 떨어진 지점으로 정의되었다.
따라서, 도 2로부터, 종래 기술의 구조체에 비교하여 크로스토크는 ~36%, 내부 양자 효과는 ~68%임을 알 수 있다. 또한 도 2로부터 크로스토크가 공핍 깊이를 증가시킴으로써 뚜렷하게 감소될 수 있음을 알 수 있다.
본 발명은 우수한 충전 용량과 동작 범위 특성을 유지시키는 동시에 양자 효율을 증가시키고 픽셀 대 픽셀의 크로스토크를 감소시키도록 확장된 공핍 깊이를 갖는 액티브 CMOS 이미지 센서에 대한 광검출기 구조체를 기술한다. 도 3에는 이 러한 광검출기 구조체를 포함하는 본 발명의 CMOS 이미지 센서 픽셀들의 평면도가 도시되었으며, 이것은 도 1과 유사하다. 이는 도 3에 도시된 본 발명이 도 1에 도시되지 않은 추가의 층을 포함하며, 추가의 층들이 상부 표면 아래에 존재하므로 위에서 내려다보는 도면으로는 볼 수 없기 때문이다(제 1 및 제 2 층이 가장 뚜렷하다). 도시된 바람직한 실시예가 p++ 피닝(pinning) 층(상단 표면)과 p-/p++ 에피(epi) 기판 내에 내장된 n-형 집광 영역으로 이루어지는 핀(pinned) 포토다이오드를 포함하지만, 당업자는 본 발명의 범주로부터 벗어나지 않는 한, 다른 기판과 다른 도핑 유형이 사용될 수 있음을 이해할 것이다. 예를 들어, 만약 필요하다면, p-형 기판 내에 형성된 핀 구조가 아닌(unpinned) 간단한 n-형 다이오드나, 또는 n-형 기판 내에 형성된 p-형 다이오드가 사용될 수도 있다. 명확성을 위해 본 발명의 이미지 센서의 오직 일부만이 도시되었음을 인지해야 한다. 예를 들어, 오직 하나의 광검출기가 도시되었지만, 일차원 또는 이차원 어레이에 복수의 광검출기가 배치된다.
도 3을 참조하면, 포토다이오드 광검출기(PD)와, 광생성된 전하를 플로팅 확산부(FD) 상으로 판독하는 전송 게이트(TG)를 구비하는 본 발명의 픽셀(10)이 도시되었으며, 상기 플로팅 확산부는 전하를 전압으로 변환한다. 리셋 게이트(RG)는 포토다이오드로부터의 신호 판독에 앞서, 플로팅 확산부를 전압 VDD로 재설정하는 데에 사용된다. 소스 폴로워 트랜지스터의 게이트(SF)는 플로팅 확산부로부터의 신호 전압을 버퍼링하도록 플로팅 확산부에 접속된다. 이러한 버퍼링된 전압은 판독될 픽셀의 행을 선택하는 데에 사용되는 행 선택 트랜지스터 게이트(RS)를 통해 VOUT에서 (도시되지 않은) 열 버스(column buss)로 접속된다. 평면도(도 3)로부터, 픽셀 내에 있고 광검출기의 밖에 있는 영역은 픽셀 회로 영역으로 정의된다.
도 4a를 참조하면, 본 발명의 이미지 센서(20)의 단면의 측면도가 도시되었다. 이미지 센서(20)는 복수의 광검출기(30)(이 중 하나만이 도시되었음)와, 바람직하게는 두 가지 도전형의 핀 포토다이오드(30)와, 바람직하게는 n-형인 집광 영역(40) 및 p-형 피닝 층(50)을 구비하는 이미징 부분을 포함한다. 바람직한 실시예에서 p-형의 도전형을 갖는 기판(60)은, 이미지 센서(20)에 있어서 기반부를 형성한다. 바람직하게는 n-형인 도전형의 제 1 층(70)은 이미지 영역을 스패닝한다(span). 제 1 층(70)이 포토다이오드(30)의 n-형 집광 영역(40)에 물리적으로 접촉함에 따라 공핍 영역과 포토다이오드(30)의 집광 영역이 확장된다. 바람직하게는 p-형 도전형의 제 2 층(80)은, 제 1 층(70)에 수직으로 인접하여 배치되어 트랜지스터의 일부분과 같은 전기 소자의 전체 또는 부분을 형성한다. 선택적으로, 바람직하게는 p-에피택셜 층인 제 3 층(90)은, 제 1 층(70)과 기판(60) 사이에 위치될 수 있다.
특히 제 1 층(70)은 기판(60)과 제 2 층(80) 사이에 위치하며, 복수의 광검출기(30)는 제 2 층(80) 내에 제 1 층(70)과 인접하여 배치된다. 제 1 층(70)은 광검출기(30)로부터 제 1 층(70)으로 빗나간 전자의 크로스토크를 실질적으로 감소시키는 데에 특히 적합하다. 제 1 층(70)은 빗나간 모든 전자들 또는 거의 모든 전자들을 그들이 원래 의도되었을 가능성이 가장 큰, 가장 가까운 광검출기(30)로 향하게 할 것이다.
완전함을 위해, 이미지 센서(20)는 바람직하게는 p-형의 도전형을 갖는 채널(100)을 구비하는 전송 게이트(TG)를 포함한다. 상기에서 기술된 바와 같이 채널(100)은 제 2 층(80)으로부터 형성되고 전하는 광검출기(30)로부터 채널(100)을 통해 바람직하게는 n-형이며 전하를 전압으로 변환하는 플로팅 확산부(110)로 전달된다. 바람직하게는 p-형인 도전형의 채널 스톱(120)은 광검출기(30)에 횡방향으로 인접한다. 최상단 층(130)은 당업계에서 잘 알려진 유전체를 형성한다.
따라서, 본 발명은 공핍 깊이를 확장함에 따라, 양자 효율을 저하시키는 일 없이 크로스토크를 감소시킨다. 본 발명은 도 4a 및 4b에 도시된 예시적인 구조체에 의해 설명되는 바와 같이, 깊고 비교적 낮은 농도의 층(제 1 층(70))을 추가하였으며, 이것은 광검출기(30) 내의 도핑 프로파일의 보다 높은 농도의 표면 부분인 주요 부분의 뒷면에 접촉한다. 다시 말하면, 광검출기(30) 아래의 제 1 층(70)은 상대적으로 낮은 도펀트 농도에 의해 자유 캐리어가 공핍된다. 이러한 깊고, 횡방향으로 균일하고, 낮은 농도의 층(제 1 층(70))은 상대적으로 낮은 도즈의, 복수의 고에너지 임플란트 및/또는 열적 구동의 시리즈, 또는 체인을 통해 형성될 수 있다. 본 발명의 다른 실시예는 기판(60)의 상단에 제 1 층(70)과 제 2 층(80) 및 선택적으로 제 3 층(90)을 에피택셜 성장을 통해 형성하는 것이다. 이렇게 깊은 제 1 층(70)이 전체 픽셀과 이미지 영역 아래에 형성되기 때문에, 전송 게이트(TG), 플로팅 확산부(110), 소스 폴로워(SF) 및 개별적인 픽셀 내의 임의의 그리고 모든 다른 지지 회로소자가 제 2 층(80) 내에 형성된다. 가능하다 할지라도, 행 어드레스 회로소자와 열 어드레스 회로소자, A/D 변환기, 아날로그 버퍼 등이 전형적으로 위치하는 이미지 영역의 외부인 디바이스 주변으로 제 1 층(70)이 확장할 필요가 없다. 깊고 균일한 제 1 층(70)은 단지 모든 이미징 픽셀(및 암 기준(dark reference) 픽셀 등)을 포함하는 이미지 영역 내에 형성되면 된다.
도 5는 검출기의 기반 아래에서의 결과적인 퍼텐셜 프로파일을 도시하며, 이로부터 예시적인 새로운 구조체의 공핍 깊이가 약 2.3㎛임을 알 수 있다. 이러한 공핍 깊이는 제 1 실시예의 임플란트 에너지의 함수 및/또는 열적 구동 시간의 함수인 야금의(metallurgical) 접합의 깊이를 증가시킴으로써, 또는 간단하게 다른 실시예에 있어서 다양한 에피택셜 층의 두께를 변화시킴으로써 더 확장될 수 있다.
본 발명의 추가적인 이득은 제 1 층(70)이 제 2 층(80)과 제 3 층(90) 사이의 핀 포토다이오드 영역의 외부 영역(즉, 픽셀 회로소자)에서 자유 캐리어가 공핍될 수 있다는 것이다. 픽셀 회로소자 영역 하의 영역이 공핍되는 것은 캐리어의 횡방향 확산을 감소시키고 이는 크로스토크를 감소시킨다.
도 6을 참조하면, 본 발명의 이미지 센서(20)가 배치된 디지털 카메라(140)가 도시되었으며 이것은 본 발명의 전형적인 상업적 실시예를 나타낸다.

Claims (12)

  1. 제 1 도전형인 복수의 광검출기를 구비하는 이미지 영역을 갖는 이미지 센서로서,
    (a) 제 2 도전형의 기판과,
    (b) 상기 이미지 영역을 스패닝하는(spanning) 상기 제 1 도전형의 제 1 층과,
    (c) 상기 제 2 도전형의 제 2 층을 포함하되,
    상기 제 1 층은 상기 기판과 상기 제 2 층 사이에 존재하며, 상기 복수의 광검출기는 상기 제 2 층 내에 상기 제 1 층과 인접하여 배치되는
    이미지 센서.
  2. 제 1 항에 있어서,
    상기 광검출기는 상기 제 1 도전형이자 상기 제 2 도전형의 핀 포토다이오드(pinned photodiode)인
    이미지 센서.
  3. 제 1 항에 있어서,
    상기 제 1 도전형은 n-형이고 상기 제 2 도전형은 p-형인
    이미지 센서.
  4. 제 1 항에 있어서,
    상기 기판과 상기 제 1 층 사이에 존재하는 상기 제 2 도전형의 에피택셜 층을 더 포함하는
    이미지 센서.
  5. 제 1 항에 있어서,
    상기 제 1 층은 상기 광검출기 아래에서 자유 캐리어가 공핍된(depleted)
    이미지 센서.
  6. 제 5 항에 있어서,
    상기 제 1 층은 상기 광검출기와 픽셀 회로 영역 아래에서 자유 캐리어가 공핍된
    이미지 센서.
  7. 제 1 도전형인 복수의 광검출기를 구비하는 이미지 영역을 갖는 이미지 센서를 포함하는 디지털 카메라로서,
    상기 이미지 센서는,
    (a) 제 2 도전형의 기판과,
    (b) 상기 이미지 영역을 스패닝하는 상기 제 1 도전형의 제 1 층과,
    (c) 상기 제 2 도전형의 제 2 층을 포함하되,
    상기 제 1 층은 상기 기판과 상기 제 2 층 사이에 존재하며, 상기 복수의 광검출기는 상기 제 2 층 내에 상기 제 1 층과 인접하여 배치되는
    디지털 카메라.
  8. 제 7 항에 있어서,
    상기 광검출기는 상기 제 1 도전형이자 상기 제 2 도전형의 핀 포토다이오드인
    디지털 카메라.
  9. 제 7 항에 있어서,
    상기 제 1 도전형은 n-형이고 상기 제 2 도전형은 p-형인
    디지털 카메라.
  10. 제 7 항에 있어서,
    상기 기판과 상기 제 1 층 사이에 존재하는 상기 제 2 도전형의 에피택셜 층을 더 포함하는
    디지털 카메라.
  11. 제 7 항에 있어서,
    상기 제 1 층은 자유 캐리어가 공핍된
    디지털 카메라.
  12. 제 11 항에 있어서,
    상기 제 1 층은 자유 캐리어가 완전히 공핍된
    디지털 카메라.
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