KR20080047932A - Plasma display panel - Google Patents
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Abstract
Description
도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 구조를 설명하기 위한 도면.1 is a view for explaining the structure of a plasma display panel according to an embodiment of the present invention.
도 2는 제 1 전극 또는 제 2 전극 중 적어도 하나가 복수의 층인 경우의 일례를 설명하기 위한 도면.2 is a view for explaining an example in the case where at least one of the first electrode or the second electrode is a plurality of layers;
도 3은 제 1 전극 또는 제 2 전극 중 적어도 하나가 단일 층인 경우의 일례를 설명하기 위한 도면.3 is a view for explaining an example where at least one of the first electrode and the second electrode is a single layer;
도 4는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서 영상의 계조를 구현하기 위한 영상 프레임(Frame)에 대해 설명하기 위한 도면.FIG. 4 is a diagram illustrating an image frame for realizing grayscales of an image in a plasma display panel according to an embodiment of the present invention. FIG.
도 5는 영상 프레임에 포함되는 서브필드에서의 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 동작의 일례를 설명하기 위한 도면.5 is a view for explaining an example of an operation of a plasma display panel according to an embodiment of the present invention in a subfield included in an image frame;
도 6a 내지 도 6b는 보호 층에 대해 보다 상세히 설명하기 위한 도면.6A to 6B are views for explaining the protective layer in more detail.
도 7은 보호 층에 포함된 (111) 배향성의 MgO 재질의 함유 비율에 대해 설명하기 위한 도면.FIG. 7 is a view for explaining the content ratio of the (111) oriented MgO material included in the protective layer. FIG.
도 8a 내지 도 8b는 보호 층의 또 다른 구조에 대해 설명하기 위한 도면.8A to 8B are views for explaining another structure of the protective layer.
도 9a 내지 도 9b는 형광체 층에 대해 보다 상세히 설명하기 위한 도면.9A to 9B are diagrams for explaining the phosphor layer in more detail.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 전면 기판 102 : 제 1 전극101: front substrate 102: first electrode
103 : 제 2 전극 104 : 상부 유전체 층103: second electrode 104: upper dielectric layer
105 : 보호 층 111 : 후면 기판105: protective layer 111: back substrate
112 : 격벽 113 : 제 3 전극112: partition wall 113: third electrode
114 : 형광체 층 115 : 하부 유전체 층114: phosphor layer 115: lower dielectric layer
112a : 제 2 격벽 112b : 제 1 격벽112a:
본 발명은 플라즈마 디스플레이 패널(Plasma Display Panel)에 관한 것이다.The present invention relates to a plasma display panel.
일반적으로 플라즈마 디스플레이 패널에는 격벽으로 구획된 방전 셀(Cell) 내에 형광체 층이 형성되고, 아울러 복수의 전극(Electrode)이 형성된다.In general, a phosphor layer is formed in a discharge cell (Cell) partitioned by a partition, and a plurality of electrodes are formed in the plasma display panel.
이러한, 전극을 통해 방전 셀로 구동 신호가 공급된다.The driving signal is supplied to the discharge cell through the electrode.
그러면, 방전 셀 내에서는 공급되는 구동 신호에 의해 방전이 발생한다. 여기서, 방전 셀 내에서 구동 신호에 의해 방전이 될 때, 방전 셀 내에 충진 되어 있는 방전 가스가 진공자외선(Vacuum Ultraviolet rays)을 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체를 발광시켜 가시 광을 발생시킨다. 이러한 가시 광에 의해 플라즈마 디스플레이 패널의 화면상에 영상이 표시된다.Then, the discharge is generated by the drive signal supplied in the discharge cell. Here, when discharged by a drive signal in the discharge cell, the discharge gas filled in the discharge cell generates vacuum ultraviolet rays, and the vacuum ultraviolet light emits the phosphor formed in the discharge cell to emit visible light. Generate. The visible light displays an image on the screen of the plasma display panel.
본 발명의 일실시예는 전면 기판에 배치되는 보호 층을 개선하여 응답속도를 향상시키고, 아울러 보호 층의 내스퍼터(Spattering)링 특성을 향상시키는 플라즈마 디스플레이 패널을 제공하는데 그 목적이 있다.One embodiment of the present invention is to provide a plasma display panel which improves a response speed by improving a protective layer disposed on a front substrate, and also improves a sputtering ring characteristic of the protective layer.
상술한 목적을 이루기 위한 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 유전체 층이 배치되는 전면 기판과, 유전체 층 상에 배치되는 보호 층과, 전면 기판과 대항되게 배치되는 후면 기판 및 전면 기판과 후면 기판의 사이에서 방전 셀을 구획하는 격벽을 포함하고, 보호 층은 (111) 배향성을 갖는 MgO 재질과 (200) 배향성을 갖는 MgO 재질을 포함한다.Plasma display panel according to an embodiment of the present invention for achieving the above object is a front substrate on which a dielectric layer is disposed, a protective layer disposed on the dielectric layer, a rear substrate and a front substrate disposed to face the front substrate and A partition wall partitioning the discharge cells between the back substrates, and the protective layer includes an MgO material having a (111) orientation and an MgO material having a (200) orientation.
또한, (111) 배향성을 갖는 MgO 재질의 함량은 10%이상 40%이하이다.In addition, the content of the MgO material having the (111) orientation is 10% or more and 40% or less.
또한, 보호 층은 복수의 층으로 이루어지고, 복수의 보호 층 중 적어도 하나는 (111) 배향성을 갖는 MgO 재질을 포함하고, 나머지 중 적어도 하나는 (200) 배향성을 갖는 MgO 재질을 포함한다.In addition, the protective layer is composed of a plurality of layers, at least one of the plurality of protective layers comprises a MgO material having a (111) orientation, and at least one of the remaining includes a MgO material having a (200) orientation.
또한, 보호 층은 복수의 층으로 이루어지고, 복수의 보호 층 중 적어도 하나는 (111) 또는 (200) 중 어느 하나의 배향성을 갖는 MgO 재질을 포함하고, 나머지 중 적어도 하나는 (111) 배향성을 갖는 MgO 재질과 (200) 배향성을 갖는 MgO 재질을 함께 포함한다.In addition, the protective layer is composed of a plurality of layers, at least one of the plurality of protective layers includes an MgO material having an orientation of any one of (111) or (200), and at least one of the remaining ones has a (111) orientation It includes MgO material having and MgO material having (200) orientation together.
또한, 방전 셀 내에는 형광체 층이 배치되고, 형광체 층 표면에는 하부 보호 층이 배치된다.In addition, a phosphor layer is disposed in the discharge cell, and a lower protective layer is disposed on the surface of the phosphor layer.
또한, 하부 보호 층은 (111) 배향성을 갖는 MgO 재질을 포함한다.The lower protective layer also includes a MgO material having a (111) orientation.
또한, 방전 셀 내에는 형광체 층이 배치되고, 형광체 층은 MgO 재질을 포함 한다.In addition, a phosphor layer is disposed in the discharge cell, and the phosphor layer includes an MgO material.
또한, MgO 재질은 (111) 배향성을 갖는다.In addition, the MgO material has a (111) orientation.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널을 상세히 설명하기로 한다.Hereinafter, a plasma display panel according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 구조를 설명하기 위한 도면이다.1 is a view for explaining the structure of a plasma display panel according to an embodiment of the present invention.
도 1을 살펴보면, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 서로 나란한 제 1 전극(102, Y)과 제 2 전극(103, Z)이 배치되는 전면 기판(101)과, 전면 기판(101)과 대항되게 배치되고 아울러 제 1 전극(102, Y) 및 제 2 전극(103, Z)과 교차하는 제 3 전극(113, X)이 배치되는 후면 기판(111)이 합착되어 이루어진다.Referring to FIG. 1, a plasma display panel according to an embodiment of the present invention includes a
이러한 제 1 전극(102, Y)과 제 2 전극(103, Z)이 배치된 전면 기판(101)의 상부에는 제 1 전극(102, Y)과 제 2 전극(103, Z)을 덮는 유전체 층, 예컨대 상부 유전체 층(104)이 배치될 수 있다.A dielectric layer covering the
이러한, 상부 유전체 층(104)은 제 1 전극(102, Y) 및 제 2 전극(103, Z)의 방전 전류를 제한하며 제 1 전극(102, Y)과 제 2 전극(103, Z) 간을 절연시킬 수 있다.This upper
이러한, 상부 유전체 층(104) 상면에는 방전 조건을 용이하게 하기 위한 보호 층(105)이 배치될 수 있다. 이러한 보호 층(105)은 이차전자 방출 계수가 높은 재질, 예컨대 산화마그네슘(MgO) 재질을 포함할 수 있다.A
아울러, 보호 층(105)은 (111) 배향성의 MgO 재질과 (200) 배향성의 MgO 재질을 함께 포함한다. 이러한 보호 층(105)에 대해서는 도 6a 내지 도 6b 이후에서 보다 상세히 설명하기로 한다.In addition, the
한편, 후면 기판(111)에는 전극, 예컨대 제 3 전극(113, X)이 배치되고, 이러한 제 3 전극(113, X)이 배치된 후면 기판(111)에는 제 3 전극(113, X)을 덮는 유전체 층, 예컨대 하부 유전체 층(115)이 배치될 수 있다.Meanwhile, electrodes, for example,
이러한, 하부 유전체 층(115)은 제 3 전극(113, X)을 절연시킬 수 있다.The lower
아울러, 하부 유전체 층(115)의 상부에는 방전 공간 즉, 방전 셀을 구획하는 스트라이프 타입(Stripe Type), 웰 타입(Well Type), 델타 타입(Delta Type), 벌집 타입 등의 격벽(112)이 배치될 수 있다. 이에 따라, 전면 기판(101)과 후면 기판(111)의 사이에서 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 방전 셀 등이 구비될 수 있다.In addition, a
또한, 적색(R), 녹색(G), 청색(B) 방전 셀 이외에 백색(White : W) 또는 황색(Yellow : Y) 방전 셀이 더 구비되는 것도 가능하다.In addition, in addition to the red (R), green (G), and blue (B) discharge cells, white (W) or yellow (Yellow: Y) discharge cells may be further provided.
한편, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서의 적색(R), 녹색(G) 및 청색(B) 방전 셀의 폭은 실질적으로 동일할 수도 있지만, 적색(R), 녹색(G) 및 청색(B) 방전 셀 중 적어도 하나의 폭이 다른 방전 셀의 폭과 다르게 할 수도 있다.Meanwhile, although the widths of the red (R), green (G), and blue (B) discharge cells in the plasma display panel according to an embodiment of the present invention may be substantially the same, red (R) and green (G) may be substantially the same. And the width of at least one of the blue (B) discharge cells may be different from that of the other discharge cells.
예컨대, 적색(R) 방전 셀의 폭이 가장 작고, 녹색(G) 및 청색(B) 방전 셀의 폭을 적색(R) 방전 셀의 폭보다 크게 할 수 있다. 여기서, 녹색(G) 방전 셀의 폭은 청색(B) 방전 셀의 폭과 실질적으로 동일하거나 상이할 수 있다.For example, the width of the red (R) discharge cell is the smallest, and the width of the green (G) and blue (B) discharge cells can be made larger than the width of the red (R) discharge cell. Here, the width of the green (G) discharge cell may be substantially the same as or different from the width of the blue (B) discharge cell.
그러면 방전 셀 내에 배치되는 후술될 형광체 층(114)의 폭도 방전 셀의 폭에 관련하여 변경된다. 예를 들면, 청색(B) 방전 셀에 배치되는 청색(B) 형광체 층의 폭이 적색(R) 방전 셀 내에 배치되는 적색(R) 형광체 층의 폭보다 넓고, 아울러 녹색(G) 방전 셀에 배치되는 녹색(G) 형광체 층의 폭이 적색(R) 방전 셀 내에 배치되는 적색(R) 형광체 층의 폭보다 넓을 수 있다.The width of the
그러면, 구현되는 영상의 색온도 특성이 향상될 수 있다.Then, color temperature characteristics of the image to be implemented may be improved.
또한, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 도 1에 도시된 격벽(112)의 구조뿐만 아니라, 다양한 형상의 격벽의 구조도 가능할 것이다. 예컨대, 격벽(112)은 제 1 격벽(112b)과 제 2 격벽(112a)을 포함하고, 여기서, 제 1 격벽(112b)의 높이와 제 2 격벽(112a)의 높이가 서로 다른 차등형 격벽 구조 등이 가능할 것이다.In addition, the plasma display panel according to the exemplary embodiment of the present invention may have not only the structure of the
이러한, 차등형 격벽 구조인 경우에는 제 1 격벽(112b) 또는 제 2 격벽(112a) 중 제 1 격벽(112b)의 높이가 제 2 격벽(112a)의 높이보다 더 낮을 수 있다.In the case of the differential partition wall structure, the height of the
한편, 도 1에서는 적색(R), 녹색(G) 및 청색(B) 방전 셀 각각이 동일한 선상에 배열되는 것으로 도시 및 설명되고 있지만, 다른 형상으로 배열되는 것도 가능할 것이다. 예컨대, 적색(R), 녹색(G) 및 청색(B) 방전 셀이 삼각형 형상으로 배열되는 델타(Delta) 타입의 배열도 가능할 것이다. 또한, 방전 셀의 형상도 사각형상뿐만 아니라 오각형, 육각형 등의 다양한 다각 형상도 가능할 것이다.Meanwhile, although FIG. 1 shows and describes each of the red (R), green (G), and blue (B) discharge cells arranged on the same line, it may be arranged in a different shape. For example, a delta type arrangement in which red (R), green (G) and blue (B) discharge cells are arranged in a triangular shape may be possible. In addition, the shape of the discharge cell may also be a variety of polygonal shapes, such as pentagonal, hexagonal, as well as rectangular.
또한, 여기 도 1에서는 후면 기판(111)에 격벽(112)이 형성된 경우만을 도시하고 있지만, 격벽(112)은 전면 기판(101) 또는 후면 기판(111) 중 적어도 어느 하나에 배치될 수 있다.In addition, in FIG. 1, only the case where the
여기서, 격벽(112)에 의해 구획된 방전 셀 내에는 소정의 방전 가스가 채워질 수 있다.Here, a predetermined discharge gas may be filled in the discharge cell partitioned by the
아울러, 격벽(112)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(114)이 배치될 수 있다. 예를 들면, 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 형광체 층이 배치될 수 있다.In addition, a
또한, 적색(R), 녹색(G), 청색(B) 형광체 이외에 백색(White : W) 및/또는 황색(Yellow : Y) 형광체 층이 더 배치되는 것도 가능하다.In addition to the red (R), green (G), and blue (B) phosphors, a white (W) and / or yellow (Y) phosphor layer may be further disposed.
또한, 적색(R), 녹색(G) 및 청색(B) 방전 셀 중 적어도 어느 하나의 방전 셀에서의 형광체 층(114)의 두께가 다른 방전 셀과 상이할 수 있다. 예를 들면, 녹색(G) 방전 셀의 형광체 층, 즉 녹색(G) 형광체 층 또는 청색(B) 방전 셀에서의 형광체 층, 즉 청색(B) 형광체 층의 두께가 적색(R) 방전 셀에서의 형광체 층, 즉 적색(R) 형광체 층의 두께보다 더 두꺼울 수 있다. 여기서, 녹색(G) 형광체 층의 두께는 청색(B) 형광체 층의 두께와 실질적으로 동일하거나 상이할 수 있다.In addition, the thickness of the
한편, 이상에서는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 일례만을 도시하고 설명한 것으로써, 본 발명이 이상에서 설명한 구조의 플라즈마 디스플레이 패널에 한정되는 것은 아님을 밝혀둔다. 예를 들면, 이상의 설명에서는 번호 104의 상부 유전체 층 및 번호 115의 하부 유전체 층이 각각 하나의 층(Layer)인 경우만을 도시하고 있지만, 이러한 상부 유전체 층 및 하부 유전체 층 중 하나 이상은 복수의 층으로 이루지는 것도 가능한 것이다.In the above description, only one example of the plasma display panel according to an exemplary embodiment of the present invention is illustrated and described. However, the present invention is not limited to the plasma display panel having the above-described structure. For example, the above description shows only the case where the upper
아울러, 번호 112의 격벽으로 인한 외부 광의 반사를 방지하기 위해 격벽(112)의 상부에 외부 광을 흡수할 수 있는 블랙 층(Black Layer, 미도시)을 더 배치할 수도 있다. 또한, 이러한 블랙 층은 격벽(112)과 대응되는 전면 기판(101) 상의 특정 위치에 형성되는 것도 가능하다.In addition, a black layer (not shown) may be further disposed on the upper part of the
또한, 후면 기판(111) 상에 배치되는 제 3 전극(113)은 폭이나 두께가 실질적으로 일정할 수도 있지만, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 폭이나 두께와 다를 수도 있을 것이다. 예컨대, 방전 셀 내부에서의 폭이나 두께가 방전 셀 외부에서의 그것보다 더 넓거나 두꺼울 수 있을 것이다.In addition, although the width or thickness of the
다음, 도 2는 제 1 전극 또는 제 2 전극 중 적어도 하나가 복수의 층인 경우의 일례를 설명하기 위한 도면이다.Next, FIG. 2 is a figure for demonstrating an example in the case where at least one of a 1st electrode or a 2nd electrode is a some layer.
도 2를 살펴보면, 제 1 전극(102) 또는 제 2 전극(103) 중 적어도 하나는 복수의 층, 예컨대 두 개의 층(Layer)으로 이루어질 수 있다.Referring to FIG. 2, at least one of the
예를 들면, 광 투과율 및 전기 전도도를 고려하면 방전 셀 내에서 발생한 광을 외부로 방출시키며 아울러 구동 효율을 확보하기 위해 제 1 전극(102) 또는 제 2 전극(103) 중 적어도 하나는 은(Ag)과 같은 실질적으로 불투명한 재질을 포함하는 버스 전극(102b, 103b)과 투명한 인듐 틴 옥사이드(Indium Tin Oxide : ITO)와 같은 투명한 재질을 포함하는 투명 전극(102a, 103a)을 포함할 수 있다.For example, in consideration of light transmittance and electrical conductivity, at least one of the
이와 같이, 제 1 전극(102)과 제 2 전극(103)이 투명 전극(102a, 103a)을 포 함하면, 방전 셀 내에서 발생한 가시 광이 플라즈마 디스플레이 패널의 외부로 방출될 때 효과적으로 방출될 수 있다.As such, when the
아울러, 제 1 전극(102)과 제 2 전극(103)이 버스 전극(102b, 103b)을 포함하면, 제 1 전극(102)과 제 2 전극(103)이 투명 전극(102a, 103a)만을 포함하는 경우에는 투명 전극(102a, 103a)의 전기 전도도가 상대적으로 낮기 때문에 구동 효율이 감소할 수 있는데, 이러한 구동 효율의 감소를 야기할 수 있는 투명 전극(102a, 103a)의 낮은 전기 전도도를 보상할 수 있다.In addition, when the
이와 같이 제 1 전극(102)과 제 2 전극(103)이 버스 전극(102b, 103b)을 포함하는 경우에, 버스 전극(102b, 103b)에 의한 외부 광의 반사를 방지하기 위해 투명 전극(102a, 103a)과 버스 전극(102b, 103b)의 사이에 다른 블랙 층(220, 221)이 더 구비될 수 있다.As described above, in the case where the
다음, 도 3은 제 1 전극 또는 제 2 전극 중 적어도 하나가 단일 층인 경우의 일례를 설명하기 위한 도면이다.Next, FIG. 3 is a figure for explaining an example in the case where at least one of a 1st electrode or a 2nd electrode is a single layer.
도 3을 살펴보면, 제 1 전극(102, Y) 및 제 2 전극(103, Z)은 단일 층(One Layer)이다. 예를 들면, 제 1 전극(102, Y) 및 제 2 전극(103, Z)은 앞선 도 2에서 번호 102a 또는 103a의 투명 전극이 생략된 ITO-Less전극일 수 있다.Referring to FIG. 3, the
이러한, 제 1 전극(102, Y) 또는 제 2 전극(103, Z) 중 적어도 하나는 실질적으로 불투명한 전기 전도성의 금속 재질을 포함할 수 있다. 예를 들면, 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 전기 전도성이 우수하고, 아울러 투명 재질, 예컨대 인듐-틴-옥사이드(ITO)에 비해 가격이 저렴한 재질을 포함할 수 있다.At least one of the
아울러, 제 1 전극(102, Y) 또는 제 2 전극(103, Z) 중 적어도 하나는 도 1의 번호 104의 상부 유전체 층보다 색이 어두울 수 있다.In addition, at least one of the first electrode 102 (Y) or the second electrode 103 (Z) may be darker in color than the
이와 같이, 제 1 전극(102, Y) 또는 제 2 전극(103, Z) 중 적어도 하나가 단일 층인 경우는 앞선 도 2의 경우에 비해 제조 공정이 더 단순하다. 예를 들면, 앞선 도 2의 경우에서는 제 1 전극(102, Y)과 제 2 전극(103, Z)의 형성 공정 시 투명 전극(102a, 103a)을 형성한 이후에 버스 전극(102b, 103b)을 또 다시 형성하여야 하지만, 여기 도 3의 경우는 단일 층 구조이기 때문에 한 번의 공정으로 제 1 전극(102, Y)과 제 2 전극(103, Z)을 형성할 수 있다.As such, when at least one of the
또한, 도 3과 같이 제 1 전극(102, Y)과 제 2 전극(103, Z)을 단일 층으로 형성하게 되면 제조 공정이 단순해지는 것과 함께 상대적으로 고가인 인듐-틴-옥사이드(ITO) 등의 투명한 재질을 사용하지 않아도 되기 때문에 제조 단가가 저감될 수 있다.In addition, as shown in FIG. 3, when the
한편, 제 1 전극(102, Y) 및 제 2 전극(103, Z)과 전면 기판(101) 사이에는 전면 기판(101)의 변색을 방지하며 제 1 전극(102, Y) 또는 제 2 전극(103, Z) 중 적어도 어느 하나보다 더 어두운 색을 갖는 또 다른 블랙 층(300a, 300b)이 더 구비될 수 있다. 즉, 전면 기판(101)과 제 1 전극(102, Y) 또는 제 2 전극(103, Z)이 직접 접촉하는 경우에는 제 1 전극(102, Y) 또는 제 2 전극(103, Z)과 직접 접촉하는 전면 기판(101)의 일정 영역이 황색 계열로 변색되는 마이그레이션(Migration) 현상이 발생할 수 있는데, 번호 300a 내지 300b의 블랙 층은 이러한 마이그레이션 현상을 방지함으로써 전면 기판(101)의 변색을 방지할 수 있는 것이다.Meanwhile, the discoloration of the
이러한 번호 300a 내지 도 300b의 블랙 층은 실질적으로 어두운 계열의 색을 갖는 블랙 재질, 예컨대 루테늄(Ru)을 포함할 수 있다.The black layer of
이와 같이, 전면 기판(101)과 제 1 전극(102, Y) 및 제 2 전극(103, Z)의 사이에 블랙 층(300a, 300b)을 구비하게 되면, 제 1 전극(102, Y)과 제 2 전극(103, Z)이 반사율이 높은 재질로 이루어지더라도 반사광의 발생을 방지할 수 있다.As such, when the
다음, 도 4는 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서 영상의 계조를 구현하기 위한 영상 프레임(Frame)에 대해 설명하기 위한 도면이다.Next, FIG. 4 is a diagram for describing an image frame for implementing gray levels of an image in a plasma display panel according to an exemplary embodiment of the present invention.
도 4를 살펴보면 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널에서 영상의 계조(Gray Level)를 구현하기 위한 영상 프레임은 발광횟수가 다른 복수의 서브필드로 나누어질 수 있다.Referring to FIG. 4, an image frame for implementing gray levels of an image in a plasma display panel according to an exemplary embodiment of the present invention may be divided into a plurality of subfields having different emission counts.
아울러, 도시하지는 않았지만 복수의 서브필드 중 하나 이상의 서브필드는 다시 방전 셀을 초기화시키기 위한 리셋 기간(Reset Period), 방전될 방전 셀을 선택하기 위한 어드레스 기간(Address Period) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(Sustain Period)으로 나누어 질 수 있다.Although not shown, one or more subfields among the plurality of subfields may be grayed out according to a reset period for initializing discharge cells, an address period for selecting discharge cells to be discharged, and the number of discharges. It can be divided into the sustain period to implement.
예를 들어, 256 계조로 영상을 표시하고자 하는 경우에 예컨대 하나의 영상 프레임은, 도 4와 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어질 수 있다.For example, when an image is to be displayed in 256 gray scales, for example, one image frame is divided into eight subfields SF1 to SF8 as shown in FIG. 4, and each of the eight subfields SF1 to SF8, respectively. Can be subdivided into a reset period, an address period and a sustain period.
한편, 서스테인 기간에 공급되는 서스테인 신호의 개수를 조절하여 해당 서브필드의 계조 가중치를 설정할 수 있다. 즉, 서스테인 기간을 이용하여 각각의 서 브필드에 소정의 계조 가중치를 부여할 수 있다. 예를 들면, 제 1 서브필드의 계조 가중치를 20 으로 설정하고, 제 2 서브필드의 계조 가중치를 21 으로 설정하는 방법으로 각 서브필드의 계조 가중치가 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가되도록 각 서브필드의 계조 가중치를 결정할 수 있다. 이와 같이 각 서브필드에서 계조 가중치에 따라 각 서브필드의 서스테인 기간에서 공급되는 서스테인 신호의 개수를 조절함으로써, 다양한 영상의 계조를 구현하게 된다.The gray scale weight of the corresponding subfield may be set by adjusting the number of the sustain signals supplied in the sustain period. That is, a predetermined gray scale weight can be given to each subfield using the sustain period. For example, the gray scale weight of each subfield is 2 n by setting the gray scale weight of the first subfield to 2 0 and the gray scale weight of the second subfield to 2 1 (where n = 0, 1). , 2, 3, 4, 5, 6, and 7) to increase the gray scale weight of each subfield. As described above, the number of sustain signals supplied in the sustain period of each subfield is adjusted according to the gray scale weight in each subfield, thereby implementing gray levels of various images.
본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 영상을 구현하기 위해, 예컨대 1초의 영상을 표시하기 위해 복수의 영상 프레임을 사용한다. 예를 들면, 1초의 영상을 표시하기 위해 60개의 영상 프레임을 사용하는 것이다. 이러한 경우에 하나의 영상 프레임의 길이(T)는 1/60 초, 즉 16.67ms일 수 있다.A plasma display panel according to an embodiment of the present invention uses a plurality of image frames to implement an image, for example, to display an image of 1 second. For example, 60 image frames are used to display an image of 1 second. In this case, the length T of one image frame may be 1/60 second, that is, 16.67 ms.
여기, 도 4에서는 하나의 영상 프레임이 8개의 서브필드로 이루어진 경우만으로 도시하고 설명하였지만, 이와는 다르게 하나의 영상 프레임을 이루는 서브필드의 개수는 다양하게 변경될 수 있다. 예를 들면, 제 1 서브필드부터 제 12 서브필드까지의 12개의 서브필드로 하나의 영상 프레임을 구성할 수도 있고, 10개의 서브필드로 하나의 영상 프레임을 구성할 수도 있는 것이다.In FIG. 4, only one image frame is composed of eight subfields. However, the number of subfields constituting one image frame may be variously changed. For example, one video frame may be configured with 12 subfields from the first subfield to the twelfth subfield, or one video frame may be configured with 10 subfields.
또한, 여기 도 4에서는 하나의 영상 프레임에서 계조 가중치의 크기가 증가하는 순서에 따라 서브필드들이 배열되었지만, 이와는 다르게 하나의 영상 프레임에서 서브필드들이 계조 가중치가 감소하는 순서에 따라 배열될 수도 있고, 또는 계조 가중치에 관계없이 서브필드들이 배열될 수도 있는 것이다.In addition, in FIG. 4, subfields are arranged in an order of increasing magnitude of gray scale weight in one image frame. Alternatively, subfields may be arranged in order of decreasing gray scale weight in one image frame. Alternatively, subfields may be arranged regardless of the gray scale weight.
다음, 도 5는 영상 프레임에 포함되는 서브필드에서의 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널의 동작의 일례를 설명하기 위한 도면이다. Next, FIG. 5 is a diagram for explaining an example of an operation of a plasma display panel according to an embodiment of the present invention in a subfield included in an image frame.
도 5를 살펴보면, 초기화를 위한 리셋 기간의 셋업(Set-Up) 기간에서는 제 1 전극으로 제 1 전압(V1)부터 제 2 전압(V2)까지 급격히 상승한 이후 제 2 전압(V2)부터 제 3 전압(V3)까지 전압이 점진적으로 상승하는 상승 램프(Ramp-Up) 신호가 공급된다. 여기서, 제 1 전압(V1)은 그라운드 레벨(GND)의 전압일 수 있다.Referring to FIG. 5, in the set-up period of the reset period for initialization, the voltage rises from the first voltage V1 to the second voltage V2 with the first electrode and then from the second voltage V2 to the third voltage. A ramp-up signal is supplied in which the voltage gradually rises to V3. Here, the first voltage V1 may be a voltage of the ground level GND.
이러한 셋업 기간에서는 상승 램프 신호에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 어느 정도의 벽 전하(Wall Charge)가 쌓일 수 있다.In this setup period, a weak dark discharge, that is, setup discharge, occurs in the discharge cell by the rising ramp signal. By this setup discharge, some wall charges can be accumulated in the discharge cells.
셋업 기간 이후의 셋다운(Set-Down) 기간에서는 상승 램프 신호 이후에 이러한 상승 램프 신호와 반대 극성 방향의 하강 램프(Ramp-Down) 신호가 제 1 전극에 공급된다.In a set-down period after the setup period, a ramp-down signal in a direction opposite to that of the ramp ramp signal is supplied to the first electrode after the ramp ramp signal.
여기서, 하강 램프 신호는 상승 램프 신호의 피크(Peak) 전압, 즉 제 3 전압(V3)보다 낮은 제 4 전압(V4)부터 제 5 전압(V5)까지 점진적으로 하강할 수 있다.Here, the falling ramp signal may gradually fall from the peak voltage of the rising ramp signal, that is, the fourth voltage V4 lower than the third voltage V3 to the fifth voltage V5.
이러한 하강 램프 신호가 공급됨에 따라, 방전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방전에 의해 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류된다.As the falling ramp signal is supplied, a weak erase discharge, that is, a setdown discharge, occurs in the discharge cell. By this set-down discharge, wall charges such that address discharge can be stably generated in the discharge cells remain uniformly.
리셋 기간 이후의 어드레스 기간에서는 하강 램프 신호의 최저 전압, 즉 제 5 전압(V5)보다는 높은 전압, 예컨대 제 6 전압(V6)을 실질적으로 유지하는 스캔 바이어스 신호가 제 1 전극에 공급된다.In the address period after the reset period, a scan bias signal that substantially maintains the lowest voltage of the falling ramp signal, that is, a voltage higher than the fifth voltage V5, for example, the sixth voltage V6, is supplied to the first electrode.
아울러, 스캔 바이어스 신호로부터 스캔 전압(ㅿVy)만큼 하강하는 스캔 신호가 제 1 전극에 공급될 수 있다.In addition, a scan signal falling by a scan voltage (Vy) from the scan bias signal may be supplied to the first electrode.
한편, 서브필드 단위로 스캔 신호(Scan)의 폭은 가변적일 수 있다. 즉, 적어도 하나의 서브필드에서 스캔 신호의 폭은 다른 서브필드에서의 스캔 신호의 폭과 다를 수 있다. 예컨대, 시간상 뒤에 위치하는 서브필드에서의 스캔 신호의 폭이 앞에 위치하는 서브필드에서의 스캔 신호의 폭보다 작을 수 있다. 또한, 서브필드의 배열 순서에 따른 스캔 신호 폭의 감소는 2.6㎲(마이크로초), 2.3㎲(마이크로초), 2.1㎲(마이크로초), 1.9㎲(마이크로초) 등과 같이 점진적으로 이루어질 수 있거나 2.6㎲(마이크로초), 2.3㎲(마이크로초), 2.3㎲(마이크로초), 2.1㎲(마이크로초)......1.9㎲(마이크로초), 1.9㎲(마이크로초) 등과 같이 이루어질 수도 있을 것이다.On the other hand, the width of the scan signal in units of subfields may vary. That is, the width of the scan signal in at least one subfield may be different from the width of the scan signal in another subfield. For example, the width of the scan signal in the subfield located later in time may be smaller than the width of the scan signal in the preceding subfield. In addition, the reduction of the scan signal width according to the arrangement order of the subfields may be made gradually, such as 2.6 ms (microseconds), 2.3 ms (microseconds), 2.1 ms (microseconds), 1.9 ms (microseconds), or 2.6. ㎲ (microseconds), 2.3 ㎲ (microseconds), 2.3 ㎲ (microseconds), 2.1 ㎲ (microseconds) ... 1.9 ㎲ (microseconds), 1.9 ㎲ (microseconds), etc. will be.
이와 같이, 스캔 신호가 제 1 전극으로 공급될 때, 스캔 신호에 대응되게 제 3 전극에 데이터 전압의 크기(ㅿVd)만큼 상승하는 데이터 신호가 공급될 수 있다.As such, when the scan signal is supplied to the first electrode, a data signal that rises by the magnitude of the data voltage (Vd) may be supplied to the third electrode to correspond to the scan signal.
이러한 스캔 신호와 데이터 신호가 공급됨에 따라, 스캔 신호와 데이터 신호 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 신호가 공급되는 방전 셀 내에는 어드레스 방전이 발생될 수 있다.As the scan signal and the data signal are supplied, an address discharge may be generated in the discharge cell to which the data signal is supplied while the voltage difference between the scan signal and the data signal and the wall voltage caused by the wall charges generated in the reset period are added. have.
여기서, 어드레스 기간에서 제 2 전극의 간섭에 의해 어드레스 방전이 불안정해지는 것을 방지하기 위해 제 2 전극에 서스테인 바이어스 신호가 공급될 수 있 다.Here, the sustain bias signal may be supplied to the second electrode to prevent the address discharge from becoming unstable due to the interference of the second electrode in the address period.
여기서, 서스테인 바이어스 신호는 서스테인 기간에서 공급되는 서스테인 신호의 전압보다는 작고 그라운드 레벨(GND)의 전압보다는 큰 서스테인 바이어스 전압(Vz)을 실질적으로 일정하게 유지할 수 있다.Here, the sustain bias signal may maintain a substantially constant sustain bias voltage Vz smaller than the voltage of the sustain signal supplied in the sustain period and greater than the voltage of the ground level GND.
이후, 영상 표시를 위한 서스테인 기간에서는 제 1 전극 및 제 2 전극에 중 적어도 하나에 서스테인 신호가 공급될 수 있다. 예를 들면, 제 1 전극과 제 2 전극에 교호적으로 서스테인 신호가 공급될 수 있다.Thereafter, in the sustain period for displaying an image, a sustain signal may be supplied to at least one of the first electrode and the second electrode. For example, a sustain signal may be alternately supplied to the first electrode and the second electrode.
이러한 서스테인 신호가 공급되면, 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 신호의 서스테인 전압(Vs)이 더해지면서 서스테인 신호가 공급될 때 제 1 전극과 제 2 전극 사이에 서스테인 방전 즉, 표시방전이 발생될 수 있다.When such a sustain signal is supplied, the discharge cell selected by the address discharge is sustained discharge between the first electrode and the second electrode when the sustain signal is supplied while the wall voltage in the discharge cell and the sustain voltage Vs of the sustain signal are added. , Display discharge may occur.
이러한 방법을 통해 플라즈마 디스플레이 패널의 화면에 영상이 구현될 수 있다.In this way, an image may be implemented on the screen of the plasma display panel.
한편, 이상에서 언급한 보호 층에 대해 첨부된 도 6a 내지 도 6b 및 도 7을 결부하여 살펴보면 다음과 같다.On the other hand, it will be described in conjunction with Figure 6a to 6b and 7 attached to the above-mentioned protective layer as follows.
도 6a 내지 도 6b는 보호 층에 대해 보다 상세히 설명하기 위한 도면이다.6A to 6B are views for explaining the protective layer in more detail.
또한, 도 7은 보호 층에 포함된 (111) 배향성의 MgO 재질의 함유 비율에 대해 설명하기 위한 도면이다.7 is a figure for demonstrating the content rate of the (111) orientation MgO material contained in a protective layer.
먼저, 도 6a를 살펴보면 제 1 전극(102)과 제 2 전극(103)이 배치되는 전면 기판(101)에 유전체 층, 예컨대 상부 유전체 층(104)이 배치되고, 이러한 상부 유 전체 층(104) 상에 보호 층(105)이 배치되는 것을 확인할 수 있다.First, referring to FIG. 6A, a dielectric layer, for example, an
이러한 보호 층(105)은 이온 충돌로 인한 상부 유전체 층(104)의 손상을 방지하고, 아울러 2차 전자 방출을 통하여 방전 셀 내에서의 방전 전압을 낮추는 역할을 수행한다. 이러한 보호 층(105)의 두께(t)가 과도하게 얇은 경우에는 상부 유전체 층(104)을 충분히 보호할 수 없고, 과도하게 두꺼운 경우에는 방전 전압이 과도하게 상승할 수 있다. 이를 고려할 때, 보호 층(105)의 두께(t)는 0.1㎛이상 1㎛이하인 것이 유리할 수 있고, 아울러 0.6㎛이상 0.9㎛이하인 것이 더욱 유리할 수 있다.The
아울러, 보호 층(105)은 (111) 배향성의 MgO 재질과 (200) 배향성의 MgO 재질을 함께 포함한다.In addition, the
예를 들어, 진공 증착 법을 이용하여 보호 층(105)을 증착하는 경우에 진공 챔버(Chamber) 내에 수소와 산소의 가스 압력 비율을 일정 비율로 변경시키게 되면 (111) 배향성의 MgO 재질과 (200) 배향성의 MgO 재질이 얻어질 수 있다.For example, in the case of depositing the
이러한 보호 층(105)의 형성 방법으로는 진공 증착 법 이외에, 스퍼터링법, 살포법, 스프레이(Spray)법, 인쇄법, 분산 퇴적법, 전사법 및 전착법이 사용될 수 있다.As the method for forming the
이와 같이, 보호 층(105)이 (111) 배향성의 MgO 재질과 (200) 배향성의 MgO 재질을 포함하는 경우에 MgO 재질의 결정 성장 특성의 차이로 인해, 다음 도 6b와 같은 구조를 가질 수 있다.As such, when the
다음, 도 6b를 살펴보면 예를 들어, 보호 층(105)이 제 1 배향성의 MgO 재질 과, 제 1 배향성과는 다른 제 2 배향성을 갖는 MgO 재질을 포함한다고 가정하면, 제 1 배향성의 MgO 재질이 상부 유전체 층(104)으로부터 결정성장하여 제 1 배향성 MgO 층(105a)을 이루고, 제 2 배향성의 MgO 재질이 상부 유전체 층(104)으로부터 결정성장하여 제 2 배향성 MgO 층(105b)을 이룰 수 있다.Next, referring to FIG. 6B, for example, assuming that the
이러한, 제 1 배향성 MgO 재질 층(105a)과 제 2 배향성 MgO 재질 층(105b)은 결정 성장 특성의 차이로 인해 그 높이가 서로 다를 수 있다. 이에 따라, 보호 층(105)의 표면이 울퉁불퉁한 요철 형태를 가질 수 있다.The first oriented
여기서, 제 1 배향성 MgO 재질 층(105a)이 (200) 배향성인 경우에, 제 2 배향성 MgO 재질 층(105b)은 (111) 배향성이다.Here, when the first oriented
이상의 도 6a 내지 도 6b와 같이, 보호 층(105)이 (111) 배향성의 MgO 재질과 (200) 배향성의 MgO 재질을 포함하는 이유에 대해 살펴보면 다음과 같다.6A to 6B, the reason why the
예를 들어, (111) 배향성의 MgO 재질은 2차 전자 방출 계수가 상대적으로 높은 반면에 내스퍼터링 특성이 약하고 아울러 벽 전하(Wall)를 잡아두는 특성이 상대적으로 약하다.For example, while the (111) oriented MgO material has a relatively high secondary electron emission coefficient, the sputtering property is weak and the property of trapping wall charge is relatively weak.
또한, (200) 배향성의 MgO 재질은 2차 전자 방출 계수가 (111) 배향성의 MgO 재질에 비해 상대적으로 낮은 반면에 내스퍼터링 특성이 강하고 아울러 벽 전하를 잡아두는 특성이 상대적으로 강하다.In addition, the secondary electron emission coefficient of the (200) oriented MgO material is relatively lower than that of the (111) oriented MgO material, while the sputtering property is strong and the property of holding the wall charge is relatively strong.
이에 따라, (111) 배향성의 MgO 재질만으로 보호 층(105)을 구성하거나 또는 (200) 배향성의 MgO 재질만으로 보호 층(105)을 구성하는 경우에는 보호 층(105)의 내스퍼터링 특성이 약하며 벽 전하를 잡아두는 특성이 약한 문제점을 갖거나 또는 2차 전자 방출 계수가 상대적으로 낮은 문제점을 갖는다.Accordingly, when the
반면에, 본 발명의 일실시예와 같이 (111) 배향성의 MgO 재질과 (200) 배향성의 MgO 재질을 함께 포함하는 경우에는 (111) 배향성의 MgO 재질에 의해 2차 전자 방출 계수를 상대적으로 크게 유지하면서도 (200) 배향성의 MgO재질에 내스퍼터링 특성 및 벽 전하를 잡아두는 특성을 강하게 할 수 있다.On the other hand, in the case of including both (111) oriented MgO material and (200) oriented MgO material as in an embodiment of the present invention, the secondary electron emission coefficient is relatively large by the (111) oriented MgO material. While maintaining, the sputtering property and the wall charge trapping property in the (200) oriented MgO material can be strengthened.
다음, 도 7에는 보호 층(105)에 포함되는 (111) 배향성을 갖는 MgO 재질의 함량에 대해 나타나 있다.Next, FIG. 7 shows the content of the MgO material having the (111) orientation included in the
여기, 도 7에서는 보호 층(105)이 (111)과 (200) 배향성의 MgO 재질을 함께 포함하는 경우에, (111) 배향성을 갖는 MgO 재질의 함량을 변화시키면서 어드레스 방전의 지연 시간, 즉 어드레스 지터(Jitter) 특성을 측정한다.Here, in FIG. 7, when the
여기서, 어드레스 방전 지연 특성은 앞선 도 5에서 설명한 어드레스 기간에서 제 1 전극에 스캔 신호가 공급되고 제 3 전극에 데이터 신호가 공급되는 시점과 제 1 전극과 제 3 전극 사이에서 어드레스 방전이 발생하는 시점까지의 시간 차이를 의미한다.In this case, the address discharge delay characteristic is a time point at which a scan signal is supplied to the first electrode and a data signal is supplied to the third electrode in the address period described above with reference to FIG. It means the time difference until.
도 7을 살펴보면, (111) 배향성의 MgO 재질의 함량이 10%미만인 경우에는 어드레스 방전 지연 시간이 대략 1.0㎲에서 0.6㎲ 사이의 값을 갖는다. 이러한 경우에는 어드레스 방전 지연 시간이 과도하게 길어짐으로써 어드레스 기간에서 어드레스 방전이 불안정하게 되고, 아울러 어드레스 기간의 길이가 과도하게 길어져 구동 시간이 부족할 수 있다.Referring to FIG. 7, when the content of the (111) oriented MgO material is less than 10%, the address discharge delay time has a value between about 1.0 ms and 0.6 ms. In such a case, an excessively long address discharge delay time may cause an address discharge to become unstable in an address period, and an excessively long address period may result in insufficient driving time.
반면에, (111) 배향성의 MgO 재질의 함량이 10%이상 40%이하인 경우에는 어 드레스 방전 지연 시간이 0.6㎲에서 2.0㎲ 사이의 안정된 값을 갖는다. 이에 따라, 어드레스 방전이 안정되며 구동 시간의 부족 현상을 방지할 수 있다.On the other hand, when the content of the (111) oriented MgO material is 10% or more and 40% or less, the address discharge delay time has a stable value between 0.6 mW and 2.0 mW. As a result, the address discharge can be stabilized and a shortage of driving time can be prevented.
아울러, (111) 배향성의 MgO 재질의 함량이 40%를 초과하는 경우에는 어드레스 방전 지연 시간이 대략 2.0㎲에서 1.9㎲ 사이에서 포화됨을 알 수 있다.In addition, it can be seen that when the content of the (111) oriented MgO material exceeds 40%, the address discharge delay time is saturated between approximately 2.0 ms and 1.9 ms.
또한, (111) 배향성을 갖는 MgO 재질의 함량이 40%초과로 과도하게 많은 경우에는 (200) 배향성을 갖는 MgO 재질의 부족으로 인해 보호 층(105)의 내스퍼터링 특성 및 벽 전하를 잡아두는 특성이 과도하게 약해질 수 있다.In addition, when the content of the MgO material having the (111) orientation is excessively greater than 40%, the sputtering resistance and the wall charge-holding property of the
이상의 도 7의 데이터를 고려할 때, 보호 층(105)에 포함되는 (111) 배향성을 갖는 MgO 재질의 함량은 10%이상 40%이하인 것이 유리할 수 있다.Considering the data of FIG. 7, the content of the MgO material having the (111) orientation included in the
다음, 도 8a 내지 도 8b는 보호 층의 또 다른 구조에 대해 설명하기 위한 도면이다.Next, FIGS. 8A to 8B are views for explaining another structure of the protective layer.
먼저, 도 8a를 살펴보면 보호 층(905)은 복수의 층(Layer)으로 이루어진다.First, referring to FIG. 8A, the
이러한, 복수의 보호 층(905a, 905b) 중 적어도 하나는 (111) 배향성의 MgO 재질을 포함하고, 나머지 중 적어도 하나는 (200) 배향성의 MgO 재질을 포함한다.At least one of the plurality of
예를 들면, 여기도 8a와 같이 보호 층(905)은 제 1 유전체 층(104) 상에 배치되는 제 1 보호 층(905a)과, 제 1 보호 층(905a) 상에 배치되는 제 2 보호 층(905b)을 포함하고, 여기서 제 1 보호 층(905a)과 제 2 보호 층(905b) 중 어느 하나는 (111) 배향성의 MgO 재질을 포함하고, 나머지 하나는 (200) 배향성의 MgO 재질을 포함한다.For example, as shown in FIG. 8A, the
여기서, (200) 배향성의 MgO 재질은 (111) 배향성의 MgO 재질에 비해 반응성 이 상대적으로 크다. 즉, (100) 배향성의 MgO 재질은 다른 물질과 쉽게 반응할 수 있다.Here, the (200) oriented MgO material is relatively more reactive than the (111) oriented MgO material. That is, the (100) oriented MgO material can easily react with other materials.
따라서 반응성이 큰 (200) 배향성을 갖는 MgO 재질을 제 1 보호 층(905a)이 포함하고, 제 1 보호 층(905b)은 반응성이 (200)에 비해 상대적으로 작은 (111) 배향성을 갖는 MgO 재질을 포함하는 것이 유리할 수 있다.Accordingly, the first
또는, 복수의 보호 층(905a, 905b) 중 적어도 하나는 (111) 배향성의 MgO 재질과 (200) 배향성의 MgO 재질을 함께 포함하고, 나머지 중 적어도 하나는 (111) 또는 (200) 중 어느 하나의 배향성의 MgO 재질을 포함할 수도 있다.Alternatively, at least one of the plurality of
예를 들면, 제 1 보호 층(905a)은 (200) 배향성을 갖는 MgO 재질을 포함하고, 제 2 보호 층(905b)은 (111) 배향성의 Mg0 재질과 (200) 배향성의 MgO 재질을 함께 포함할 수 있다.For example, the first
여기서, 한 가지의 배향성을 갖는 MgO 재질, 예컨대 (200) 배향성의 MgO 재질을 포함하는 제 1 보호 층(905a)의 MgO 재질의 결정은 (111) 배향성의 MgO 재질과 (200) 배향성의 MgO 재질을 함께 포함하는 제 2 보호 층(905b)의 MgO 재질의 결정에 비해 더 큰 단 단결정 구조를 갖는 것이 바람직하다.Here, the crystal of the MgO material of the first
이와 같이, 제 2 보호 층(905b)이 배향성이 서로 다른 두 가지의 MgO 재질을 포함하는 경우에 MgO 재질의 결정 성장 특성의 차이로 인해, 다음 도 9b와 같은 구조를 가질 수 있다.As such, when the second
다음, 도 9b를 살펴보면 예를 들어, 제 2 보호 층(905b)이 제 1 배향성의 MgO 재질과, 제 1 배향성과는 다른 제 2 배향성을 갖는 MgO 재질을 포함한다고 가 정하면, 제 1 배향성의 MgO 재질이 제 1 보호 층(905a)으로부터 결정성장하여 제 1 배향성 MgO 층(905c)을 이루고, 제 2 배향성의 MgO 재질이 제 1 보호 층(905a)으로부터 결정성장하여 제 2 배향성 MgO 층(905d)을 이룰 수 있다. 이에 대해서는 앞선 도 6b에서 상세히 설명하였으므로 중복되는 설명은 생략하기로 한다.Next, referring to FIG. 9B, for example, assuming that the second
다음, 도 9a 내지 도 9b는 형광체 층에 대해 보다 상세히 설명하기 위한 도면이다.Next, FIGS. 9A to 9B are diagrams for describing the phosphor layer in more detail.
먼저, 도 9a를 살펴보면 격벽(112)에 의해 구획되는 방전 셀 내에 배치되는 형광체 층(114)의 표면에는 하부 보호 층(1000)이 배치된다.First, referring to FIG. 9A, the lower
이러한 하부 보호 층(1000)은 MgO 재질을 포함하는데, 바람직하게는 2차 전자 방출 계수가 상대적으로 큰 (111) 배향성의 MgO 재질을 포함한다. 이와 같이, 형광체 층(114)의 표면에 (111) 배향성의 MgO 재질을 포함하는 하부 보호 층(1000)을 배치하면 구동 시 2차 전자의 방출량이 증가하여 방전 셀 내에 벽 전하의 양이 증가하고, 이에 따라 상대적으로 낮은 전압으로도 구동이 가능하여 구동 효율이 향상될 수 있다.The lower
다음, 도 9b를 살펴보면 앞선 도 9a의 경우와는 다르게 형광체 층(114)이 MgO 재질을 포함한다. 이와 같이, 형광체 층(114)에 포함되는 MgO 재질도 앞선 도 9a의 경우와 마찬가지로 (111) 배향성을 갖는 MgO 재질일 수 있다.Next, referring to FIG. 9B, unlike the case of FIG. 9A, the
앞선 도 9a의 경우는 형광체 층(114)을 형성한 이후에, 형광체 층(114) 표면에 다시 하부 보호 층(1000)을 형성하는 경우인데 반해, 여기 도 9b의 경우는 형광체 층(114)의 형성 공정 시에 형광체 재질과 MgO 재질을 함께 혼합하여 형광체 층(114)을 형성한다. 이러한 도 9b의 경우도 앞선 도 9a의 경우와 마찬가지로 구동 효율이 향상될 수 있다.In the case of FIG. 9A, the lower
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.As such, the technical configuration of the present invention described above can be understood by those skilled in the art that the present invention can be implemented in other specific forms without changing the technical spirit or essential features of the present invention.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Therefore, the exemplary embodiments described above are to be understood as illustrative and not restrictive in all respects, and the scope of the present invention is indicated by the appended claims rather than the foregoing detailed description, and the meaning and scope of the claims are as follows. And all changes or modifications derived from the equivalent concept should be interpreted as being included in the scope of the present invention.
이상에서 상세히 설명한 바와 같이, 본 발명의 일실시예에 따른 플라즈마 디스플레이 패널은 보호 층이 (111) 배향성의 MgO 재질과 (200) 배향성의 MgO 재질을 함께 포함함으로써, 2차 전자 방출 계수를 충분히 높게 유지하여 어드레스 방전 지연 특성이 향상되고, 아울러 내스퍼터링 특성이 강화되며 벽 전하를 잡아두는 특성이 강화되는 효과가 있다.As described above in detail, in the plasma display panel according to the exemplary embodiment of the present invention, the protective layer includes a (111) oriented MgO material and a (200) oriented MgO material, thereby sufficiently increasing the secondary electron emission coefficient. The address discharge delay characteristics are improved, the sputtering characteristics are enhanced, and the characteristics of trapping wall charges are enhanced.
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