KR20080047477A - Mosfet and method for manufacturing mosfet - Google Patents

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Abstract

Provided is a MOSFET or the like by which high withstand voltage and low on-loss (high channel mobility and low gate threshold voltage) and normally-off are easily achieved. A drift layer (2) composed of silicon carbide in the MOSFET is provided with a first region (2a) and a second region (2b). The first region (2a) is a region from the surface to a first prescribed depth. The second region (2b) is formed at a position deeper than the first prescribed depth. The impurity concentration of the first region (2a) is lower than that of the second region (2b).

Description

ＭＯＳＦＥＴ 및 ＭＯＳＦＥＴ의 제조 방법{MOSFET AND METHOD FOR MANUFACTURING MOSFET}Method of manufacturing MOSFF and MOSFFF {MOSFET AND METHOD FOR MANUFACTURING MOSFET}

본 발명은 MOSFET 및 MOSFET의 제조 방법에 관한 발명으로서, 특히, 탄화규소로 이루어지는 드리프트층(a drift layer)을 갖는 MOSFET 및 MOSFET의 제조 방법에 관한 발명이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOSFET and a method for manufacturing a MOSFET, and more particularly, to a MOSFET and a method for manufacturing a MOSFET having a drift layer made of silicon carbide.

고내압·저손실이며, 고속 스위칭 동작이 가능한, 탄화규소로 이루어지는 종형(縱型; vertical)의 MOSFET가 최근 개발되어 있다. 여기서, 당해 종형의 MOSFET의 내압 및 ON 저항값(채널 이동도)을 고려하여, 드리프트층의 불순물 농도와 베이스 영역의 불순물 농도를 결정(조정)해야 한다.Vertical MOSFETs made of silicon carbide, which have high breakdown voltage and low loss, and which are capable of high-speed switching operation have been recently developed. Here, the impurity concentration of the drift layer and the impurity concentration of the base region should be determined (adjusted) in consideration of the breakdown voltage and ON resistance value (channel mobility) of the vertical MOSFET.

예를 들면, 특허 문헌 1에 기재되어 있는 탄화규소 반도체 장치에서는, 고내압화 및 낮은 ON 손실(높은 채널 이동도(낮은 ON 저항)와, 낮은 임계값 전압)이 가능해져 있다. 특허 문헌 1에 관계되는 기술에서는, 제 1 도전형의 탄화규소 드리프트층의 표면 내에 제 2 도전형 베이스 영역이 형성되어 있다. 또한, 당해 베이스 영역의 채널로 되는 부분에 제 1 도전형의 불순물이 도입되어 있다. 또, 당해 구조는 일반적으로 축적 모드라고 불리고 있다.For example, in the silicon carbide semiconductor device described in Patent Document 1, high breakdown voltage and low ON loss (high channel mobility (low ON resistance) and low threshold voltage) are enabled. In the technique according to Patent Document 1, a second conductivity type base region is formed in the surface of the silicon carbide drift layer of the first conductivity type. In addition, the impurity of the first conductivity type is introduced into the portion that becomes the channel of the base region. In addition, this structure is generally called accumulation mode.

특허 문헌 1 : 일본 특허 공개 제2003-309262호 공보Patent Document 1: Japanese Patent Laid-Open No. 2003-309262

발명의 개시Disclosure of the Invention

발명이 해결하고자 하는 과제Problems to be Solved by the Invention

그러나, 특허 문헌 1에 개시되어 있는 구조는, 축적 모드이기 때문에, 노멀리(nomally) OFF화가 되기 어렵다(즉, 게이트 전극에 전압이 인가되어 있지 않을 때에도, 채널에 전류가 흐르게 된다)라는 문제가 발생한다.However, since the structure disclosed in Patent Document 1 is in the accumulation mode, it is difficult to be turned off normally (that is, current flows in the channel even when no voltage is applied to the gate electrode). Occurs.

그래서, 본 발명은 고내압 및 높은 채널 이동도이고, 또한 노멀리 OFF화가 용이하게 실현되는 MOSFET 등을 제공하는 것을 목적으로 한다.Therefore, an object of the present invention is to provide a MOSFET and the like which have high breakdown voltage and high channel mobility, and which can be easily turned off normally.

과제를 해결하기 위한 수단Means to solve the problem

상기의 목적을 달성하기 위해서, 본 발명에 따른 청구항 1에 기재된 MOSFET는, 기판의 주면(主面) 상에 형성되어 있고, 제 1 도전형을 갖고 있으며, 탄화규소로 이루어지는 드리프트층과, 상기 드리프트층의 표면 내에 형성되어 있고, 제 2 도전형을 갖는 베이스 영역과, 상기 베이스 영역의 표면 내에 형성되어 있고, 제 1 도전형을 갖는 소스 영역을 구비하고 있으며, 상기 드리프트층은, 표면으로부터 제 1 소정의 깊이까지의 영역인 제 1 영역과, 상기 제 1 소정의 깊이보다 깊은 영역에 형성되어 있는 제 2 영역을 구비하고 있고, 상기 제 1 영역의 불순물 농도는 상기 제 2 영역의 불순물 농도보다도 낮다.In order to achieve the above object, the MOSFET according to claim 1 of the present invention is formed on a main surface of a substrate, has a first conductivity type, a drift layer made of silicon carbide, and the drift It is formed in the surface of a layer, and has the base area | region which has a 2nd conductivity type, and the source area | region formed in the surface of the said base area | region, and has a 1st conductivity type, The said drift layer is 1st from a surface. And a second region formed in a region deeper than the first predetermined depth, wherein the impurity concentration of the first region is lower than that of the second region. .

또한, 청구항 13에 기재된 MOSFET의 제조 방법은, (A) 반도체 기판 상에, 제 1 도전형이고, 비교적 불순물 농도가 높은 드리프트층을 성장시키는 공정과, (B) 상기 비교적 불순물 농도가 높은 드리프트층에 대하여, 제 2 도전형인 불순물 이온을 비교적 고농도로 주입하여, 비교적 불순물 농도가 높은 베이스 영역을 형성하는 공정과, (C) 상기 비교적 불순물 농도가 높은 드리프트층 상에, 제 1 도전형이고, 비교적 불순물 농도가 낮은 드리프트층을 성장시키는 공정과, (D) 상기 비교적 불순물 농도가 낮은 드리프트층에 대하여, 제 2 도전형인 불순물 이온을 비교적 저농도로 주입하여, 비교적 불순물 농도가 낮은 베이스 영역을 형성하는 공정을 구비하고 있으며, 상기 공정 (A)와 상기 공정 (C)는 각각의 반응로 내에서 행하여진다.The method for manufacturing a MOSFET according to claim 13 includes the steps of (A) growing a drift layer having a first conductivity type and having a relatively high impurity concentration on a semiconductor substrate, and (B) a drift layer having a relatively high impurity concentration. In contrast, a step of implanting impurity ions of a second conductivity type at a relatively high concentration to form a base region having a relatively high impurity concentration, and (C) a first conductivity type on the drift layer having a relatively high impurity concentration. A step of growing a drift layer having a low impurity concentration, and (D) a step of implanting impurity ions of a second conductivity type at a relatively low concentration into the drift layer having a relatively low impurity concentration to form a base region having a relatively low impurity concentration The process (A) and the process (C) are performed in each reactor.

(발명의 효과)(Effects of the Invention)

본 발명의 청구항 1에 기재된 MOSFET는, 기판의 주면 상에 형성되어 있고, 제 1 도전형을 갖고 있으며, 탄화규소로 이루어지는 드리프트층과, 상기 드리프트층의 표면 내에 형성되어 있고, 제 2 도전형을 갖는 베이스 영역과, 상기 베이스 영역의 표면 내에 형성되어 있고, 제 1 도전형을 갖는 소스 영역을 구비하고 있으며, 상기 드리프트층은, 표면으로부터 제 1 소정의 깊이까지의 영역인 제 1 영역과, 상기 제 1 소정의 깊이보다 깊은 영역에 형성되어 있는 제 2 영역을 구비하고 있고, 상기 제 1 영역의 불순물 농도는 상기 제 2 영역의 불순물 농도보다도 낮다. 따라서, 고내압으로 낮은 온(ON) 손실(높은 채널 이동도 및 낮은 게이트 임계값 전압)의 MOSFET를 제공할 수 있다. 또한, 당해 MOSFET는 이른바 축적 모드 구조가 없다. 따라서, 노멀리 OFF화가 용이하게 실현된다.The MOSFET according to claim 1 of the present invention is formed on the main surface of the substrate, has a first conductivity type, is formed in the surface of the drift layer made of silicon carbide, and the drift layer. And a source region formed in the surface of the base region, and having a source region having a first conductivity type, wherein the drift layer comprises a first region which is a region from a surface to a first predetermined depth, and A second region is formed in a region deeper than the first predetermined depth, and the impurity concentration of the first region is lower than that of the second region. Thus, it is possible to provide a MOSFET with low ON losses (high channel mobility and low gate threshold voltage) at high breakdown voltage. In addition, the MOSFET does not have a so-called accumulation mode structure. Therefore, normally OFF can be easily realized.

또한, 청구항 13에 기재된 MOSFET의 제조 방법은, (A) 반도체 기판 상에, 제 1 도전형이고, 비교적 불순물 농도가 높은 드리프트층을 성장시키는 공정과, (B) 상기 비교적 불순물 농도가 높은 드리프트층에 대하여, 제 2 도전형인 불순물 이온을 비교적 고농도로 주입하여, 비교적 불순물 농도가 높은 베이스 영역을 형성하는 공정과, (C) 상기 비교적 불순물 농도가 높은 드리프트층 상에, 제 1 도전형이고, 비교적 불순물 농도가 낮은 드리프트층을 성장시키는 공정과, (D) 상기 비교적 불순물 농도가 낮은 드리프트층에 대하여, 제 2 도전형인 불순물 이온을 비교적 저농도로 주입하여, 비교적 불순물 농도가 낮은 베이스 영역을 형성하는 공정을 구비하고 있으며, 상기 공정 (A)와 상기 공정 (C)는 각각의 반응로 내에서 행하여진다. 따라서, 보다 정밀도 좋게, 소망하는 내압값, 소망하는 높은 채널 이동도, 및 소망하는 낮은 게이트 임계값 전압값을 갖는 청구항 1에 기재된 MOSFET를 제공할 수 있다.The method for manufacturing a MOSFET according to claim 13 includes the steps of (A) growing a drift layer having a first conductivity type and having a relatively high impurity concentration on a semiconductor substrate, and (B) a drift layer having a relatively high impurity concentration. In contrast, a step of implanting impurity ions of a second conductivity type at a relatively high concentration to form a base region having a relatively high impurity concentration, and (C) a first conductivity type on the drift layer having a relatively high impurity concentration. A step of growing a drift layer having a low impurity concentration, and (D) a step of implanting impurity ions of a second conductivity type at a relatively low concentration into the drift layer having a relatively low impurity concentration to form a base region having a relatively low impurity concentration The process (A) and the process (C) are performed in each reactor. Therefore, the MOSFET according to claim 1 can be provided more precisely, having a desired breakdown voltage value, a desired high channel mobility, and a desired low gate threshold voltage value.

본 발명의 목적, 특징, 국면, 및 이점은 이하의 상세한 설명과 첨부도면에 의해서 보다 명백해진다.The objects, features, aspects, and advantages of the present invention will become more apparent from the following detailed description and the accompanying drawings.

도 1은 실시예 1에 따른 종형 MOSFET의 구성을 나타내는 단면도,1 is a cross-sectional view showing the configuration of a vertical MOSFET according to the first embodiment;

도 2는 실시예 1에 따른 종형 MOSFET의 채널층 부근의 구조를 확대한 확대 단면도,2 is an enlarged cross-sectional view showing an enlarged structure near the channel layer of the vertical MOSFET according to the first embodiment;

도 3은 실시예 1에 따른 종형 MOSFET의 제조 방법을 설명하기 위한 공정 단면도,3 is a cross-sectional view illustrating a method of manufacturing a vertical MOSFET according to Example 1;

도 4는 드리프트층의 형성 방법을 설명하기 위한 도면,4 is a view for explaining a method of forming a drift layer,

도 5는 드리프트층에 있어서의 불순물 농도와 깊이의 관계를 도시하는 도면,5 is a diagram illustrating a relationship between an impurity concentration and a depth in a drift layer;

도 6은 실시예 1에 따른 종형 MOSFET의 제조 방법을 설명하기 위한 공정 단면도,6 is a cross-sectional view illustrating the method of manufacturing the vertical MOSFET according to the first embodiment;

도 7은 베이스 영역의 형성 방법을 설명하기 위한 도면,7 is a view for explaining a method of forming a base region;

도 8은 베이스 영역의 형성 시뮬레이션 결과를 도시하는 도면,8 is a diagram showing a simulation result of formation of a base region;

도 9는 베이스 영역 형성을 위한 복수회의 이온 주입 처리를 설명하기 위한 도면,9 is a view for explaining a plurality of ion implantation processes for forming a base region;

도 10은 베이스 영역 형성을 위한 복수회의 이온 주입 처리를 설명하기 위한 도면,10 is a view for explaining a plurality of ion implantation processes for forming a base region;

도 11은 베이스 영역 형성을 위한 복수회의 이온 주입 처리를 설명하기 위한 도면,11 is a view for explaining a plurality of ion implantation processes for forming a base region;

도 12는 실시예 1에 따른 종형 MOSFET의 제조 방법을 설명하기 위한 공정 단면도,12 is a cross-sectional view illustrating the method of manufacturing the vertical MOSFET according to the first embodiment;

도 13은 실시예 1에 따른 종형 MOSFET의 제조 방법을 설명하기 위한 공정 단면도,FIG. 13 is a cross-sectional view illustrating the method of manufacturing the vertical MOSFET according to the first embodiment; FIG.

도 14는 실시예 1에 따른 종형 MOSFET의 제조 방법을 설명하기 위한 공정 단 면도,14 is a process diagram for explaining a method of manufacturing a vertical MOSFET according to Example 1;

도 15는 실시예 1에 따른 종형 MOSFET의 제조 방법을 설명하기 위한 공정 단면도,15 is a cross-sectional view illustrating the method of manufacturing the vertical MOSFET according to the first embodiment;

도 16은 채널층의 불순물 농도와 채널 이동도의 관계의 실험 결과를 나타내는 도면,16 is a graph showing experimental results of a relationship between impurity concentration and channel mobility in a channel layer;

도 17은 채널층의 불순물 농도와 게이트 임계값 전압의 관계의 실험 결과를 나타내는 도면,17 is a graph showing experimental results of a relationship between an impurity concentration of a channel layer and a gate threshold voltage;

도 18은 채널층의 불순물 농도의 실험 결과를 나타내는 도면,18 is a diagram showing an experimental result of an impurity concentration of a channel layer;

도 19는 채널층의 불순물 농도의 실험 결과를 나타내는 도면,19 is a graph showing experimental results of an impurity concentration of a channel layer;

도 20은 실시예 2에 따른 제조 방법을 설명하기 위한 도면이다.20 is a view for explaining a manufacturing method according to the second embodiment.

발명을 Invention 실시하기위한For conducting 최선의 형태 Best form

이하, 본 발명을 그 실시예를 나타내는 도면에 근거하여 구체적으로 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, this invention is demonstrated concretely based on drawing which shows the Example.

<실시예 1><Example 1>

도 1은 본 실시예에 따른, 탄화규소로 이루어지는 종형 MOSFET의 구조를 나타내는 단면도이다.1 is a cross-sectional view showing the structure of a vertical MOSFET made of silicon carbide according to the present embodiment.

반도체 기판(1)의 제 1 주면 상에는 드리프트층(2)이 형성되어 있다.The drift layer 2 is formed on the 1st main surface of the semiconductor substrate 1.

여기서, 반도체 기판(1)은 제 1 도전형(본 실시예에서는 n형)을 갖고 있다. 또한, 반도체 기판(1)은 탄화규소로 구성되어 있다. 또한, 반도체 기판(1)의 제 1 주면의 면 방위는 (0001)면, (000-1)면, (11-20)면이더라도 좋다. 또한, 이들 면에 오프 각(an off angle)이 부여되어 있어도 좋다. 또한, 당해 반도체 기판(1)의 폴리타입(polytype)으로서는 4H나 6H, 3C를 이용할 수 있다.Here, the semiconductor substrate 1 has a first conductivity type (n type in this embodiment). In addition, the semiconductor substrate 1 is comprised from the silicon carbide. The surface orientation of the first main surface of the semiconductor substrate 1 may be the (0001) plane, the (000-1) plane, or the (11-20) plane. In addition, an off angle may be provided to these surfaces. As the polytype of the semiconductor substrate 1, 4H, 6H, or 3C can be used.

또한, 드리프트층(2)도, 제 1 도전형을 갖고 있으며, 탄화규소로 구성되어 있다. 여기서, 후술하는 바와 같이, 드리프트층(2)은 반도체 기판(1)의 제 1 주면 상에서 성장한다. 따라서, 드리프트층(2) 표면의 면 방위는 반도체 기판(1)의 제 1 주면상의 면 방위와 동일하게 된다. 구체적으로, 반도체 기판(1)의 제 1 주면의 면 방위가 (0001)면이면, 그 위에 성장하는 드리프트층(2) 표면의 면 방위는 (0001)면으로 된다. 반도체 기판(1)의 제 1 주면의 면 방위가 (000-1)면이면, 그 위에 성장하는 드리프트층(2) 표면의 면 방위는 (000-1)면으로 된다. 반도체 기판(1)의 제 1 주면의 면 방위가 (11-20)면이면, 그 위에 성장하는 드리프트층(2) 표면의 면 방위는 (11-20)면으로 된다.The drift layer 2 also has a first conductivity type and is made of silicon carbide. Here, as will be described later, the drift layer 2 grows on the first main surface of the semiconductor substrate 1. Therefore, the surface orientation of the surface of the drift layer 2 becomes the same as the surface orientation on the first main surface of the semiconductor substrate 1. Specifically, if the surface orientation of the first main surface of the semiconductor substrate 1 is the (0001) plane, the surface orientation of the surface of the drift layer 2 growing thereon is the (0001) plane. If the surface orientation of the first main surface of the semiconductor substrate 1 is the (000-1) plane, the surface orientation of the surface of the drift layer 2 growing thereon is the (000-1) plane. If the surface orientation of the first main surface of the semiconductor substrate 1 is the (11-20) plane, the surface orientation of the surface of the drift layer 2 growing thereon is the (11-20) plane.

또한, 드리프트층(2)의 표면 내에는, 베이스 영역(3)이 형성되어 있다. 여기서, 베이스 영역(3)은 제 2 도전형(본 실시예에서는 p형)을 갖고 있다. 단면도인 도 1에서는, 베이스 영역(3)은 서로 분리되어 2개소에 형성되어 있다.In addition, the base region 3 is formed in the surface of the drift layer 2. Here, the base region 3 has a second conductivity type (p type in this embodiment). In FIG. 1 which is sectional drawing, the base area | region 3 is mutually formed in two places.

또한, 각 베이스 영역(3)의 표면 내에는, 소스 영역(4)이 각각 형성되어 있다. 여기서, 소스 영역(4)은 제 1 도전형을 갖고 있다.In addition, in the surface of each base area | region 3, the source area | region 4 is formed, respectively. Here, the source region 4 has a first conductivity type.

따라서, 드리프트층(2)의 표면 부근의 구조에 주목하면, 단면도인 도 1에 도 시하는 바와 같이, 수평 방향(도 1의 좌우 방향)으로 소스 영역(4), 베이스 영역(3), 드리프트층(2), 베이스 영역(3) 및 소스 영역(4)이 나열되어 형성되어 있다.Therefore, when paying attention to the structure near the surface of the drift layer 2, as shown in Fig. 1, which is a sectional view, the source region 4, the base region 3, and the drift in the horizontal direction (left and right directions in Fig. 1). The layer 2, the base region 3 and the source region 4 are arranged side by side.

또한, 도 1에 도시하는 바와 같이, 각 소스 영역(4) 상에는, 소스 전극(7)이 각각 형성되어 있다. 또한, 단면에서 보아, 소스 전극(7) 사이에는, 게이트 절연막(5)이 형성되어 있다.In addition, as shown in FIG. 1, the source electrode 7 is formed in each source area | region 4, respectively. In view of the cross section, the gate insulating film 5 is formed between the source electrodes 7.

여기서, 게이트 절연막(5)은, 드리프트층(2) 상에 형성되어 있고, 보다 구체적으로는, 단면에서 보아, 게이트 절연막(5)은 소스 영역(4)의 단부 영역, 베이스 영역(3), 드리프트층(2), 베이스 영역(3) 및 소스 영역(4) 단부 영역에 걸쳐 형성되어 있다.Here, the gate insulating film 5 is formed on the drift layer 2, and more specifically, in the cross section, the gate insulating film 5 is an end region of the source region 4, a base region 3, It is formed over the drift layer 2, the base region 3, and the end region of the source region 4.

또한, 게이트 절연막(5) 상에는, 게이트 전극(6)이 형성되어 있다. 또, 반도체 기판(1)의 제 2 주면 상에는, 드레인 전극(8)이 형성되어 있다.In addition, a gate electrode 6 is formed on the gate insulating film 5. In addition, a drain electrode 8 is formed on the second main surface of the semiconductor substrate 1.

도 2는 상기 드리프트층(2)의 표면 부근을 확대한 확대 단면도이다.2 is an enlarged sectional view in which the vicinity of the surface of the drift layer 2 is enlarged.

도 2에 도시하는 바와 같이, 드리프트층(2)은 제 1 영역(2a)과 제 2 영역(2b)을 갖고 있다. 여기서, 제 1 영역(2a)은 드리프트층(2)의 표면으로부터 제 1 소정의 깊이까지의 영역이다. 또한, 제 2 영역(2b)은 제 1 소정의 깊이보다 깊은 영역에 형성되어 있는 영역이다. 또, 본 실시예에서는, 제 1 영역(2a)의 두께(즉, 상기 제 1 소정의 깊이)는 1㎛ 이하이다.As shown in FIG. 2, the drift layer 2 has the 1st area | region 2a and the 2nd area | region 2b. Here, the 1st area | region 2a is an area | region from the surface of the drift layer 2 to a 1st predetermined depth. In addition, the second region 2b is a region formed in a region deeper than the first predetermined depth. In addition, in the present embodiment, the thickness (that is, the first predetermined depth) of the first region 2a is 1 µm or less.

또한, 제 1 영역(2a)의 불순물 농도는 제 2 영역(2b)의 불순물 농도보다도 낮다. 제 1 영역(2a)의 불순물 농도는 5×1012/㎤ 이상, 5×1016/㎤ 이하이다. 또한, 제 2 영역(2b)의 불순물 농도는 1×1015/㎤ 이상, 1×1017/㎤ 이하이다. 여기서, 제 1 영역(2a) 내에서, 그 바닥부로부터 표면에 가까이 감에 따라, 불순물 농도가 저하하고 있는 것이 바람직하다.In addition, the impurity concentration of the first region 2a is lower than that of the second region 2b. The impurity concentration of the first region 2a is 5 × 10 12 / cm 3 or more and 5 × 10 16 / cm 3 or less. The impurity concentration in the second region 2b is 1 × 10 15 / cm 3 or more and 1 × 10 17 / cm 3 or less. Here, in the 1st area | region 2a, it is preferable that impurity concentration falls as it approaches to the surface from the bottom part.

또한, 도 2에 도시하는 바와 같이, 베이스 영역(3)은 제 3 영역(3a)과 제 4 영역(3b)을 갖고 있다. 여기서, 제 3 영역(3a)은 베이스 영역(3)의 표면으로부터 제 2 소정의 깊이까지의 영역이다. 또한, 제 4 영역(3b)은 제 2 소정의 깊이보다 깊은 영역에 형성되어 있는 영역이다.2, the base area | region 3 has the 3rd area | region 3a and the 4th area | region 3b. Here, the third region 3a is a region from the surface of the base region 3 to the second predetermined depth. In addition, the fourth region 3b is a region formed in a region deeper than the second predetermined depth.

또, 본 실시예에서는, 제 3 영역(3a)의 두께(즉, 상기 제 2 소정의 깊이)는 0.2㎛ 이하이다. 또한, 제 3 영역(3a)의 불순물 농도는 5×1013/㎤ 이상, 1×1017/㎤ 이하이다. 또한, 제 4 영역(3b)의 불순물 농도는 1×1017/㎤ 이상이다.In the present embodiment, the thickness (that is, the second predetermined depth) of the third region 3a is 0.2 µm or less. The impurity concentration of the third region 3a is 5 × 10 13 / cm 3 or more and 1 × 10 17 / cm 3 or less. In addition, the impurity concentration of the fourth region 3b is 1 × 10 17 / cm 3 or more.

다음에, 본 실시예에 따른, 탄화규소로 이루어지는 종형 MOSFET의 제조 방법에 대하여 공정 단면도를 이용해서 설명한다.Next, the manufacturing method of the vertical MOSFET which consists of silicon carbide which concerns on a present Example is demonstrated using process cross section.

처음에, 탄화규소로 이루어지는 반도체 기판(1)을 준비한다. 여기서, 당해 설명에 있어서, 반도체 기판(1)의 도전형은 n형이라고 한다.First, the semiconductor substrate 1 which consists of silicon carbide is prepared. In this description, the conductivity type of the semiconductor substrate 1 is referred to as n type.

다음에, 반도체 기판(1)에 대하여, 에피텍셜 결정 성장법(an epitaxial crystal growth process)을 실시한다. 이에 따라, 도 3에 도시하는 바와 같이, 반도체 기판(1) 상에 드리프트층(2)을 형성한다. 여기서, 당해 드리프트층(2) 형성 시의 에피텍셜 성장 조건을 변화시킨다. 구체적으로는, 에피텍셜 성장 공정에서, 도핑 농도를 제어한다(변화시킨다). 이에 따라, 도 2에서 나타낸 바와 같이, 제 1 영역(2a)과 제 2 영역(2b)을 갖는 드리프트층(2)을 형성할 수 있다.Next, an epitaxial crystal growth process is performed on the semiconductor substrate 1. As a result, as shown in FIG. 3, the drift layer 2 is formed on the semiconductor substrate 1. Here, the epitaxial growth conditions at the time of forming the drift layer 2 are changed. Specifically, in the epitaxial growth process, the doping concentration is controlled (changed). Accordingly, as shown in FIG. 2, the drift layer 2 having the first region 2a and the second region 2b can be formed.

여기서, 드리프트층(2)은, 탄화규소로 구성되고, n형으로 되도록 제조 공정이 실시되어 있다. 또한, 드리프트층(2)은, 그 두께가, 예를 들면 5∼50㎛로 되도록, 에피텍셜 성장이 제어되어 있다.Here, the drift layer 2 is comprised from silicon carbide, and the manufacturing process is given so that it may become n type. Moreover, epitaxial growth is controlled so that the thickness of the drift layer 2 may be 5-50 micrometers, for example.

또한, 제 1 영역(2a)의 두께가 1㎛ 이하로 되도록, 제 1 영역(2a)의 불순물 농도가 5×1012∼5×1016/㎤로 되도록, 제 2 영역(2b)의 불순물 농도가 1×1015∼1×1017/㎤로 되도록, 에피텍셜 성장 공정에서 도핑 농도가 제어되고 있다.Further, the impurity concentration of the second region 2b such that the impurity concentration of the first region 2a is 5 × 10 12 to 5 × 10 16 / cm 3 so that the thickness of the first region 2a is 1 μm or less. The doping concentration is controlled in the epitaxial growth process so that is 1 × 10 15 to 1 × 10 17 / cm 3.

이하, 화학적 기상 성장법을 실시함으로써, n형의 드리프트층(2)을 형성하는 경우에 대해서 구체적으로 설명한다. 도 4는 상술한 에피텍셜 결정 성장법에 의한, 드리프트층(2)의 형성 공정의 예를 나타낸 도면이다.Hereinafter, the case where the n type drift layer 2 is formed by performing a chemical vapor deposition method is demonstrated concretely. 4 is a diagram illustrating an example of a step of forming the drift layer 2 by the epitaxial crystal growth method described above.

도 4에 있어서, 세로축은 온도이고, 가로축은 시간이다. 또한, 당해 화학 기상 성장 공정에서, n형의 탄화규소로 이루어지는 드리프트층(2)을 형성하기 위해서, 원료 가스로서, 실란 및 프로판을 이용한다. 또한, 캐리어 가스로서 수소를 이용하고, 또한 n형 도펀트 가스로서 질소를 이용한다.In FIG. 4, the vertical axis is temperature and the horizontal axis is time. In the chemical vapor phase growth step, silane and propane are used as source gas in order to form the drift layer 2 made of n-type silicon carbide. In addition, hydrogen is used as a carrier gas and nitrogen is used as an n-type dopant gas.

이하, 이러한 일련의 공정에 대해 도 4를 참조하면서 설명한다.This series of steps will be described below with reference to FIG. 4.

처음에, 반도체 기판(1)을 반응로에 도입한다. 다음에, 당해 반응로 내에서, 반도체 기판(1)을 수소 분위기 중에서 승온한다. 그리고, 화학 기상 성장 개 시 온도(성장 온도) 부근에 도달했을 때, 원료 가스 및 도펀트 가스를 도입한다.First, the semiconductor substrate 1 is introduced into a reactor. Next, in the reaction furnace, the semiconductor substrate 1 is heated in a hydrogen atmosphere. When the chemical vapor growth start temperature (growth temperature) is reached, the source gas and the dopant gas are introduced.

여기서, 도펀트 가스의 유량은, 형성되는 드리프트층(2)(특히, 제 2 영역(2b))의 불순물 농도가 1×1015∼1×1017/㎤ 정도로 되도록 설정한다. 또한, 상기 성장 온도에 도달한 후에는, 온도가 거의 일정하게 되도록 온도 제어를 행한다. 또, 화학 기상 성장 시간은 드리프트층(2)의 두께가 5∼50㎛ 정도로 되도록 설정한다.Here, the flow rate of the dopant gas is set so that the impurity concentration of the drift layer 2 (particularly, the second region 2b) to be formed is about 1 × 10 15 to 1 × 10 17 / cm 3. After the growth temperature is reached, temperature control is performed so that the temperature becomes substantially constant. Moreover, chemical vapor growth time is set so that the thickness of the drift layer 2 may be about 5-50 micrometers.

도 4에 도시하는 바와 같이, 화학 기상 성장 시간은 성장 시간 A와 성장 시간 B로 대략적으로 구별된다. 여기서, 성장 시간 A 동안은, 소정 유량의 도펀트 가스 및 원료 가스가 도입되고, 반응로 내의 온도는 성장 온도로 유지된다. 이에 반하여, 성장 시간 B 동안은, 소정 유량의 원료 가스가 도입되고(즉, 도펀트 가스의 도입이 중지됨(도 4의 경우), 또는, 도 4와는 다르지만, 도펀트 가스의 도입량을 감소함), 반응로 내의 온도는 성장 온도로 유지된다.As shown in FIG. 4, chemical vapor growth time is roughly divided into growth time A and growth time B. As shown in FIG. Here, during the growth time A, the dopant gas and the source gas of a predetermined flow rate are introduced, and the temperature in the reactor is maintained at the growth temperature. On the contrary, during the growth time B, the source gas at a predetermined flow rate is introduced (i.e., the introduction of the dopant gas is stopped (in the case of FIG. 4), or the amount of introduction of the dopant gas is reduced, although different from FIG. 4). The temperature in the furnace is maintained at the growth temperature.

성장 시간 A 동안에 형성되는, 드리프트층(2)을 구성하는 제 2 영역(2b)의 존재에 의해, 완성품의 MOSFET는 수 100V∼3㎸의 내압을 실현할 수 있다.Due to the presence of the second region 2b constituting the drift layer 2 formed during the growth time A, the MOSFET of the finished product can realize a breakdown voltage of several 100 V to 3 mA.

또한, 도펀트 가스를 중지하거나 또는 유량(도입량)을 감소시켜, 성장 시간 B 경과하면, 두께 0.01∼1㎛ 정도의 제 1 영역(2a)이 형성된다. 또, 제 1 영역(2a)의 두께(깊이) 및 불순물 농도는 성장 시간 B 및 도펀트 가스 유량의 제어에 의해 조정된다.Further, when the dopant gas is stopped or the flow rate (introduction amount) is reduced and the growth time B has elapsed, the first region 2a having a thickness of about 0.01 to 1 m is formed. In addition, the thickness (depth) and the impurity concentration of the first region 2a are adjusted by controlling the growth time B and the dopant gas flow rate.

여기서, 가령 도펀트 가스를 중지하였다고 해도, 반응로 내에는 도펀트 가스 가 잔존하고 있다. 따라서, 당해 잔존하고 있는 도펀트 가스를 이용하여 제 1 영역(2a)을 성장시킬 수 있다.Here, even if the dopant gas is stopped, dopant gas remains in the reactor. Therefore, the first region 2a can be grown using the remaining dopant gas.

또한, 상술한 바와 같이, 제 1 영역(2a) 내에서, 그 바닥부로부터 표면으로 가까이 감에 따라, 불순물 농도가 저하하고 있는 것이 바람직하고, 그 범위는 5×1012∼5×1016/㎤ 정도로 한다.As described above, in the first region 2a, the impurity concentration is preferably reduced as it approaches from the bottom to the surface, and the range is 5 × 10 12 to 5 × 10 16 /. It is about 3 cm <3>.

다음에, 상기 성장 시간 A, B의 경과 후(즉, 드리프트층(2) 형성 후), 수소 분위기 중에서 드리프트층(2)이 형성된 반도체 기판(1)의 온도를 낮춘다(로(爐) 중의 온도를 낮춘다).Next, after the growth times A and B have elapsed (that is, after the drift layer 2 is formed), the temperature of the semiconductor substrate 1 on which the drift layer 2 is formed in a hydrogen atmosphere is lowered (temperature in the furnace) Lower).

도 5는 상기의 방법에 의해서 형성된 드리프트층(2)에 있어서의, 불순물 농도와 깊이의 관계를 나타내는 도면이다. 도 5에서는, 제 1 영역(2a)의 불순물 농도는 1×1014∼1×1016/㎤, 두께가 0.5㎛이다. 또한, 제 2 영역(2b)의 불순물 농도는 1×1016/㎤이다.FIG. 5 is a diagram showing the relationship between impurity concentration and depth in the drift layer 2 formed by the above method. In FIG. 5, the impurity concentration of the first region 2a is 1 × 10 14 to 1 × 10 16 / cm 3, and the thickness is 0.5 μm. In addition, the impurity concentration of the second region 2b is 1 × 10 16 / cm 3.

또, 제 2 영역(2b)의 두께는 12㎛ 정도이며, 당해 영역 내의 불순물 농도는 1×1016/㎤로 거의 일정하지만, 도 5에서는, 표면으로부터 1.5㎛ 정도까지의 데이터만을 나타내고 있다.In addition, although the thickness of the 2nd area | region 2b is about 12 micrometers, and the impurity density | concentration in this area | region is almost constant at 1 * 10 <16> / cm <3>, in FIG. 5, only the data up to about 1.5 micrometers from the surface are shown.

도 4에서는, 1회의 에피텍셜 성장(화학 기상 성장)에서, 불순물 농도 분포에 차를 두고 드리프트층(2)을 형성하는 경우에 대하여 언급하였다. 그러나, 제 2 영역(2b)의 성장 과정과 제 1 영역(2a)의 성장 과정 사이에, 반응로 내의 온도를 승 강시키더라도 좋고, 또는 반응로를 변경하더라도 좋다. 즉 성장법을 변경하는 등하여, 2회 이상의 에피텍셜 성장을 행해서 드리프트층(2)을 형성하더라도 좋다. 단, 각각의 에피텍셜 성장 과정에서, 제 1 및 제 2 영역(2a, 2b)의 두께, 불순물 농도가 상기와 동일한 값으로 되도록 형성 조건 제어하는 것이 바람직하다.In FIG. 4, the case where the drift layer 2 is formed with difference in impurity concentration distribution in one epitaxial growth (chemical vapor growth) is mentioned. However, between the growth process of the second region 2b and the growth process of the first region 2a, the temperature in the reactor may be raised or the reactor may be changed. In other words, the drift layer 2 may be formed by performing epitaxial growth two or more times by changing the growth method. However, in each epitaxial growth process, it is preferable to control the formation conditions such that the thicknesses and impurity concentrations of the first and second regions 2a and 2b are the same as above.

또, 에피텍셜 성장을 2회로 나눠 실시함으로써, 제 1 영역(2a)의 불순물 농도 제어성이 향상하고, 또한, 그 농도를 5×1012/㎤까지 낮추는 것이 용이해진다.Moreover, by performing epitaxial growth in two times, impurity concentration controllability of the 1st area | region 2a improves and it becomes easy to lower the density | concentration to 5x10 <12> / cm <3>.

또한, 드리프트층(2)의 성장법으로서는, 화학 기상 성장법 외에, 분자선 에피탁시(epitaxy)법, 승화 재결정법 등을 이용하여도 좋다.As the growth method of the drift layer 2, in addition to the chemical vapor phase growth method, a molecular beam epitaxy method, a sublimation recrystallization method, or the like may be used.

그런데, 상기 에피텍셜 결정 성장 공정 후, 드리프트층(2)에 대하여 사진 제판 기술을 실시한다. 이에 따라, 드리프트층(2)의 상면의 소정 영역에 소정 형상의 마스크가 형성된다. 여기서, 마스크의 재료로서, 레지스트, 이산화규소, 또는 질화규소 등을 채용할 수 있다.By the way, after the said epitaxial crystal growth process, the photolithography technique is performed with respect to the drift layer 2. As a result, a mask having a predetermined shape is formed in a predetermined region of the upper surface of the drift layer 2. Here, a resist, silicon dioxide, silicon nitride, or the like can be employed as the material of the mask.

당해 마스크 형성 후, 드리프트층(2)의 상면에 대하여 불순물 이온(p형)을 주입한다. 이에 따라, 도 6에 도시하는 바와 같이, p형인 한 쌍의 베이스 영역(3)이 형성된다. 여기서, 도 6은 마스크 제거 후의 소자 단면을 도시하는 도면이다. 또한, 도 6에 나타내어 있는 바와 같이, 베이스 영역(3)은, 드리프트층(2)의 표면 내에서, 소정의 간격만큼 이격된 부위에 형성된다.After the mask is formed, impurity ions (p-type) are implanted into the upper surface of the drift layer 2. As a result, as shown in FIG. 6, a pair of p-type base regions 3 are formed. 6 is a diagram showing an element cross section after mask removal. In addition, as shown in FIG. 6, the base region 3 is formed in a portion of the surface of the drift layer 2 spaced apart by a predetermined interval.

또한, 상기 베이스 영역(3)의 작성을 위한 이온 주입 처리에 있어서, 상기한 바와 같이 p형 베이스 영역(3)을 작성하는 경우(바꾸어 말하면, n채널 MOSFET의 경 우)에는, 불순물 이온으로서, 예를 들면 붕소(B) 또는 알루미늄(Al) 등을 채용할 수 있다.In addition, in the ion implantation process for creating the base region 3, when the p-type base region 3 is prepared as described above (in other words, in the case of the n-channel MOSFET), as the impurity ions, For example, boron (B), aluminum (Al), or the like can be employed.

이에 반하여, 본 실시예와는 다르지만, p형의 드리프트층(2)에 대해서, n형 베이스 영역(3)을 작성하는 경우(바꾸어 말하면, p채널 MOSFET의 경우)에는, 불순물 이온으로서, 예컨대 인(P)이나 질소(N) 등을 채용할 수 있다.On the other hand, although different from the present embodiment, when the n-type base region 3 is created for the p-type drift layer 2 (in other words, in the case of the p-channel MOSFET), for example, phosphorus ions are formed as phosphorus ions. (P), nitrogen (N), or the like can be employed.

또한, 당해 이온 주입 처리에 있어서, 베이스 영역(3)의 깊이가 드리프트층(2)의 두께를 넘지 않도록 해야 한다. 예를 들면, 베이스 영역(3)의 두께(깊이)는 드리프트층(2)의 표면으로부터 0.5∼3㎛ 정도이면 된다.In the ion implantation process, the depth of the base region 3 should not exceed the thickness of the drift layer 2. For example, the thickness (depth) of the base region 3 may be about 0.5 to 3 μm from the surface of the drift layer 2.

또한, 베이스 영역(3) 중의 제 2 도전형(본 실시예에서는 p형)의 불순물 농도는 드리프트층(2) 중의 제 1 도전형(본 실시예에서는 n형)의 불순물 농도를 넘도록 상기 이온 주입 처리를 제어하여야 한다.Further, the ion implantation is such that the impurity concentration of the second conductivity type (p type in this embodiment) in the base region 3 exceeds the impurity concentration of the first conductivity type (n type in this embodiment) in the drift layer 2. You must control the process.

또한, 본 실시예에 따른 MOSFET에서는, 베이스 영역(3)은, 도 2에서 나타낸 바와 같이, 제 3 영역(3a)과 제 4 영역(3b)을 갖고 있다. 따라서, 상기 이온 주입 처리 중에, 불순물 이온의 주입량을 제어할(변화시킬) 필요가 있다. 제 3 영역(3a)의 불순물 농도가 5×1013∼1×1017/㎤로 되도록, 또한, 제 4 영역(3b)의 불순물 농도가 1×1017/㎤ 이상으로 되도록, 상기 이온 주입 처리에서 불순물 이온의 주입량을 제어해야 한다.In the MOSFET according to the present embodiment, the base region 3 has a third region 3a and a fourth region 3b, as shown in FIG. Therefore, during the ion implantation process, it is necessary to control (change) the implantation amount of impurity ions. The ion implantation treatment so that the impurity concentration of the third region 3a is 5 × 10 13 to 1 × 10 17 / cm 3, and the impurity concentration of the fourth region 3b is 1 × 10 17 / cm 3 or more. The amount of impurity ions to be injected must be controlled.

또, 상술한 바와 같이, 제 3 영역(3a)의 상면(드리프트층(2)의 표면이라고 파악할 수 있음)으로부터의 깊이(두께)는 0.2㎛ 이하(0.01∼0.2㎛ 정도가 보다 바 람직함)이다.As described above, the depth (thickness) from the upper surface of the third region 3a (which can be understood as the surface of the drift layer 2) is 0.2 µm or less (preferably around 0.01 to 0.2 µm). to be.

또한, 완성품의 MOSFET의 오프 동작시에, 베이스 영역(3)과 드리프트층(2)의 pn 접합으로부터 신장되는 공핍층(depletion layter)에 의해 베이스 영역(3)이 펀치 스루(punch-through)를 일으키지 않도록 베이스 영역(3) 내의 불순물 농도 분포 및 깊이는 설계되어야 한다.In addition, during the off operation of the MOSFET of the finished product, the base region 3 punches through the depletion layter extending from the pn junction between the base region 3 and the drift layer 2. The impurity concentration distribution and depth in the base region 3 should be designed so as not to cause it.

여기서, 베이스 영역(3) 형성을 위한 이온 주입 프로파일의 일례에 대하여 언급한다. 도 7은 당해 이온 주입 프로파일의 예를 나타내는 도면이다. 도 7의 프로파일예에서는, p형 이온종으로서 알루미늄(Al) 이온을 채용하였다.Here, an example of an ion implantation profile for forming the base region 3 is mentioned. 7 is a diagram illustrating an example of the ion implantation profile. In the profile example of FIG. 7, aluminum (Al) ions were employed as the p-type ionic species.

도 7에 있어서, 세로축은 p형 불순물 농도(㎝-3)이다. 가로축은 드리프트층(2)의 표면으로부터의 깊이(㎛)이다.In Fig. 7, the vertical axis is the p-type impurity concentration (cm -3 ). The horizontal axis is the depth (μm) from the surface of the drift layer 2.

또한, 도 7에 있어서, 사선 영역(베이스 영역(3) 최표면(outermost surface)(드리프트층(2)의 최표면이라고도 파악할 수 있음)으로부터 0.2㎛까지의 깊이와, 5×1013∼1×1017/㎤의 농도에 의해서 규정되는 영역)은 제 3 영역(3a)의 바람직한 깊이 및 불순물 농도의 범위이다.7, the depth from the diagonal area (the outermost surface of the base area 3 (also known as the outermost surface of the drift layer 2) to 0.2 μm, and 5 × 10 13 to 1 × The region defined by the concentration of 10 17 / cm 3) is a range of the preferred depth and impurity concentration of the third region 3a.

또한, 도 7에 있어서, 점선·실선은 각각, 베이스 영역(3) 내의 불순물 농도의 분포의 예(3예)를 나타내고 있다.7, dotted lines and solid lines respectively show an example (three examples) of the distribution of impurity concentration in the base region 3.

점선의 프로파일예(2개의 패턴)는, 베이스 영역(3)의 바닥부 부근을 제외하고, 베이스 영역(3)의 깊은 부분으로부터 표면으로 가까워질수록, 낮은 농도로 되는 분포이다. 또한, 실선의 프로파일은 불순물 농도가 계단 형상으로 되어 있다.The dotted profile example (two patterns) is a distribution that becomes lower in concentration as it gets closer to the surface from the deeper portion of the base region 3, except near the bottom of the base region 3. In addition, in the profile of the solid line, the impurity concentration has a step shape.

도 7에 나타내는 프로파일의 예에서는, 베이스 영역(3)의 깊이는 1.0㎛ 정도이며, 불순물 농도가 비교적 낮은 제 3 영역(3a)과, 불순물 농도가 비교적 높은 제 4 영역(3b)(당해 영역(3b)은 제 3 영역(3a)보다 깊은 영역 내의 소정의 부분임)이 그려져 있다. 또한, 베이스 영역(3)의 바닥부 부근에서는, 깊이가 깊어짐에 따라, 급격하게 불순물 농도는 감소하고 있다.In the example of the profile shown in FIG. 7, the depth of the base region 3 is about 1.0 μm, the third region 3a having a relatively low impurity concentration, and the fourth region 3b having a relatively high impurity concentration (the corresponding region ( 3b) is a predetermined portion within a region deeper than the third region 3a). In addition, in the vicinity of the bottom of the base region 3, the impurity concentration decreases rapidly as the depth deepens.

도 7의 프로파일예에 나타내어져 있는 바와 같이, 비교적 불순물 농도가 높은 제 4 영역(3b)의 존재에 의해, 베이스 영역(3)의 펀치 스루가 방지되어 있다(고내압의 실현). 또한, 비교적 불순물 농도가 낮은 제 3 영역(3a)의 존재에 의해 높은 채널 이동도를 얻을 수 있다.As shown in the profile example of FIG. 7, punch-through of the base region 3 is prevented by the presence of the fourth region 3b having a relatively high impurity concentration (realization of high breakdown voltage). In addition, high channel mobility can be obtained by the presence of the third region 3a having a relatively low impurity concentration.

또, 본 실시예에 따른 제 3 영역(3a)의 깊이 및 불순물 농도는 도 7의 사선 영역 내에 분포하고 있으면 좋다. 즉, 제 3 영역(3a)은, 당해 사선 영역 내에 존재하고 있으면, 어떠한 불순물 농도 분포를 취하고 있어도 좋다. 따라서, 베이스 영역(3)의 최표면으로부터 0.2㎛까지의 범위에 있어서, 불순물 농도가 일정하더라도 좋다(단, 전술한 바와 같이, 불순물 농도는 사선 영역 내이어야 함).In addition, the depth and impurity concentration of the third region 3a according to the present embodiment may be distributed in the diagonal region of FIG. 7. That is, the third region 3a may have any impurity concentration distribution as long as it exists in the diagonal region. Therefore, in the range from the outermost surface of the base region 3 to 0.2 µm, the impurity concentration may be constant (however, as described above, the impurity concentration must be in the diagonal region).

도 8은 p형 베이스 영역(3)의 형성 시뮬레이션 결과이다. 도 8에서는, n형의 드리프트층(2)(특히, 제 2 영역(2b))의 불순물 농도가 1×1016/㎤인 경우에 있어서, 완성품의 MOSFT가 1.2㎸의 내압을 유지하기 위한, p형 베이스 영역(3)의 불순물 농도 프로파일이 나타내어져 있다.8 shows the formation simulation results of the p-type base region 3. In FIG. 8, when the impurity concentration of the n-type drift layer 2 (particularly, the second region 2b) is 1 × 10 16 / cm 3, the MOSFT of the finished product is for maintaining an internal pressure of 1.2 kPa, The impurity concentration profile of the p-type base region 3 is shown.

여기서, 당해 시뮬레이션은, Al의 주입 에너지가 10keV∼1MeV, 합계 불순물 주입 밀도가 3.9×1013/㎠의 조건에서 행하였다.In this simulation, the implantation energy of Al was 10 keV to 1MeV and the total impurity implant density was 3.9 × 10 13 / cm 2.

보다 구체적으로는, 당해 시뮬레이션에서 복수회에 걸친 이온 주입은 (10keV, 8.0×109/㎠), (20keV, 2.0×109/㎠), (40keV, 1.3×1010/㎠), (70keV, 1.0×1010/㎠), (700keV, 1.0×1013/㎠), (800keV, 1.0×1013/㎠), (900keV. 9.0×1012/㎠) 및 (1MeV, 1.1×1013/㎠)의 각 조건에서 행하였다.More specifically, the ion implantation in multiple times in the simulation is (10keV, 8.0 × 10 9 / cm 2), (20keV, 2.0 × 10 9 / cm 2), (40keV, 1.3 × 10 10 / cm 2), (70keV) , 1.0 × 10 10 / cm 2), (700keV, 1.0 × 10 13 / cm 2), (800keV, 1.0 × 10 13 / cm 2), (900keV.9.0 × 10 12 / cm 2) and (1MeV, 1.1 × 10 13 / Cm 2).

베이스 영역(3)의 형성으로 이야기를 되돌린다. 베이스 영역(3)은, 도 8과 같이, 복수회의 이온 주입 처리를 실시함으로써 형성하더라도 좋다.The story returns to the formation of the base region 3. The base region 3 may be formed by performing a plurality of ion implantation treatments as shown in FIG. 8.

예를 들면, 도 9에 도시하는 바와 같이, 5회로 나눠 Al 이온 주입 처리를 실시함으로써, 제 3 및 제 4 영역(3a, 3b)을 갖는 베이스 영역(3)을 형성하더라도 좋고, 또한, 도 10에 도시하는 바와 같이, 4회의 Al 이온 주입 처리 후에 B 이온 주입 처리를 1회 행하고, 그 후 열처리를 실시함으로써, 상기 베이스 영역(3)을 형성하더라도 좋다.For example, as shown in FIG. 9, base ion 3 which has 3rd and 4th area | regions 3a and 3b may be formed by performing Al ion implantation process in 5 times, and FIG. As shown in Fig. 2, the base region 3 may be formed by performing the B ion implantation treatment once after the four Al ion implantation treatments and then performing heat treatment thereafter.

또, 각 이온 주입 처리에 있어서, 소망하는 깊이에 소망하는 불순물 농도가 형성되도록, 이온 주입량 및 이온 주입 에너지는 제어(조정)되어 있다. 또한, 도 9, 10에 있어서, 각 프로파일의 중첩은 최종적인 베이스 영역(3)의 불순물 농도 분포로 된다.In each ion implantation process, the ion implantation amount and the ion implantation energy are controlled (adjusted) so that a desired impurity concentration is formed at a desired depth. 9 and 10, the superimposition of each profile results in the impurity concentration distribution of the final base region 3.

여기서, 베이스 영역(3)의 형성에 있어서, 이온종으로서 알루미늄(Al)을 채용한 경우에는, 당해 주입 후의 활성화 열처리로 알루미늄(Al)은 탄화규소 내를 거 의 확산하지 않는다. 따라서, 가령 당해 열처리를 실시했다고 하여도, 도 9의 프로파일은 거의 변화하지 않는다.Here, in the case of forming the base region 3, when aluminum (Al) is used as the ionic species, aluminum (Al) hardly diffuses into the silicon carbide by the activation heat treatment after the implantation. Therefore, even if the said heat processing is performed, for example, the profile of FIG. 9 hardly changes.

이에 반하여, 이온종으로서 붕소(B)를 채용한 경우에는, 당해 주입 후의 활성화 열처리시에 붕소(B)는 열처리 전에 존재하고 있는 영역으로부터 내외로 확산한다. 따라서, 이온 주입 직후가 도 11에 나타내는 프로파일이었다고 하여도, 당해 열처리에 의해, 도 10에 나타낸 프로파일로 변화된다.In contrast, in the case where boron (B) is used as the ionic species, boron (B) diffuses in and out from the region present before the heat treatment during the activation heat treatment after the implantation. Therefore, even if it is the profile shown in FIG. 11 immediately after ion implantation, it changes to the profile shown in FIG. 10 by the said heat processing.

이상의 고찰로부터, 이하의 결과를 도출할 수 있다. 즉, 최후의 (베이스 영역(3)의 표면 부근에 대한) 이온 주입 처리를 Al 이온으로 행한 경우, 제 3 영역(3a)의 불순물 농도를 낮게 설정하는 것은 곤란하다. 한편, 최후의 이온 주입 처리를 B 이온으로 행한 경우, 제 3 영역(3a)의 불순물 농도를 비교적 낮게 설정하는 것이 용이해진다.From the above considerations, the following results can be derived. That is, it is difficult to set the impurity concentration of the 3rd area | region 3a low when the last ion implantation process (about the surface vicinity of the base area | region 3) is performed with Al ion. On the other hand, when the last ion implantation process is performed with B ions, it is easy to set the impurity concentration in the third region 3a to be relatively low.

당해 사항은 도 9, 10에 나타낸, 베이스 영역(3)의 표면 부근의 프로파일로부터도 이해할 수 있다. 또한, Al이나 B 이외의 이온종을 채용한 경우에 있어서도, 그 이온종이 열처리에 의해 확산되기 쉬운지 여부가 판단되면, 상기 사항은 용이하게 적용할 수 있다.This can also be understood from the profile near the surface of the base region 3 shown in FIGS. 9 and 10. Also in the case where ionic species other than Al or B is employed, the above matters can be easily applied if it is determined whether the ionic species is easily diffused by heat treatment.

또, 베이스 영역(3)의 형성시에 주입되는 이온종 및 그 회수는 상기로 한정하는 취지가 아니며, 임의로 선택할 수 있다.In addition, the ion species implanted at the time of formation of the base region 3 and the number of times are not intended to be limited to the above, and can be selected arbitrarily.

이상까지의 공정에 의해, 표면이 저농도화한(즉, 제 1 영역(2a)을 갖는) n형 드리프트층(2) 내에, 표면을 저농도화한(즉, 제 3 영역(3a)을 갖는) p형 베이스 영역(3)을 형성할 수 있다.By the above steps, in the n-type drift layer 2 where the surface is low in concentration (that is, having the first region 2a), the surface is low in concentration (that is, having the third region 3a). The p-type base region 3 can be formed.

또, 본 실시예에 따른 n형 드리프트층(2)의 불순물 농도 분포 및 p형 베이스 영역(3)의 불순물 농도 분포는 2차 이온 질량 분석법(SIMS : Secondary Ion Mass Spectroscopy)나, 하전 입자 방사화 분석법(CPAA : Charged-Particle Activation Analysis)에 의해 측정할 수 있다.In addition, the impurity concentration distribution of the n-type drift layer 2 and the impurity concentration distribution of the p-type base region 3 according to the present embodiment may be secondary ion mass spectrometry (SIMS) or charged particle radiation. Can be measured by the method (CPAA: Charged-Particle Activation Analysis).

그런데, 베이스 영역(3)의 형성 후, 다음에, 베이스 영역(3)이 형성되어 있는 드리프트층(2)에 대하여 사진 제판 기술을 실시한다. 이에 따라, 당해 드리프트층(2)의 소정의 상면에 소정 패턴의 마스크가 형성된다.By the way, after formation of the base area | region 3, the photo-making technique is performed next to the drift layer 2 in which the base area | region 3 is formed. As a result, a mask having a predetermined pattern is formed on the predetermined upper surface of the drift layer 2.

당해 마스크 형성 후, 상기 각 베이스 영역(3)의 소정의 상면에 대하여 불순물 이온(n형)을 주입한다. 이에 따라, 도 12에 도시하는 바와 같이, n형인 한 쌍의 소스 영역(4)을 형성된다. 여기서, 도 12는 마스크 제거 후의 소자 단면을 도시하는 도면이다.After the mask is formed, impurity ions (n-type) are implanted into a predetermined upper surface of each of the base regions 3. As a result, as shown in FIG. 12, a pair of n-type source regions 4 are formed. Here, FIG. 12 is a figure which shows the element cross section after mask removal.

또한, 상기 소스 영역(4)의 작성을 위한 이온 주입 처리에 있어서, 상기한 바와 같이 n형의 소스 영역(4)을 작성하는 경우(바꾸어 말하면, n채널 MOSFET의 경우)에는, 불순물 이온으로서, 예를 들면 인(P)이나 질소(N) 등을 채용할 수 있다.In addition, in the ion implantation process for creating the source region 4, when the n-type source region 4 is prepared (in other words, in the case of the n-channel MOSFET), as impurity ions, For example, phosphorus (P), nitrogen (N), or the like can be employed.

이에 반하여, 본 실시예와는 다르지만, n형 베이스 영역(3)에 대하여 p형의 소스 영역(4)을 작성하는 경우(바꾸어 말하면, p채널 MOSFET의 경우)에는, 불순물 이온으로서, 예를 들면 붕소(B) 또는 알루미늄(Al) 등을 채용할 수 있다.On the other hand, although different from the present embodiment, when the p-type source region 4 is created for the n-type base region 3 (in other words, in the case of the p-channel MOSFET), for example, as impurity ions, Boron (B), aluminum (Al), or the like can be employed.

또, 소스 영역(4)의 깊이는 베이스 영역(3)의 깊이를 넘지 않도록 하는 이온 주입 처리를 제어해야 한다. 또한, 소스 영역(4) 중의 불순물 농도는, 예를 들면 1×1018∼1×1021/㎤이면 좋다.In addition, it is necessary to control the ion implantation process so that the depth of the source region 4 does not exceed the depth of the base region 3. The impurity concentration in the source region 4 may be 1 × 10 18 to 1 × 10 21 / cm 3, for example.

다음에, 상기까지의 각 이온 주입 처리 후, 제조 도중의 반도체 소자(탄화규소 기판)를 열처리 장치에 도입한다. 그리고, 당해 탄화규소 기판에 대하여 열처리를 실시한다. 당해 열처리의 온도는, 예를 들면 1300∼1900℃이며, 시간은, 예를 들면 30초∼1시간 정도이다. 당해 열처리에 의해, 주입된 이온을 전기적으로 활성화할 수 있다.Next, after each ion implantation process mentioned above, the semiconductor element (silicon carbide substrate) in manufacture is introduce | transduced into a heat processing apparatus. Then, the silicon carbide substrate is heat treated. The temperature of the said heat processing is 1300-1900 degreeC, for example, and time is 30 second-about 1 hour, for example. By the heat treatment, the implanted ions can be electrically activated.

다음에, 열처리 장치로부터 당해 탄화규소 기판을 취출하고, 드리프트층(2) 표면에 게이트 절연막(5)을 성막한다(도 13).Next, the silicon carbide substrate is taken out from the heat treatment apparatus, and a gate insulating film 5 is formed on the surface of the drift layer 2 (FIG. 13).

게이트 절연막(5)으로서는, 이산화규소막, 질화규소막, 산화질화규소막, 산화알루미늄막, 질화알루미늄막, 산화하프늄막, 산화지르코늄막 등을 채용할 수 있다. 게이트 절연막(5)은, 열 산화법에 의해서 형성하더라도 좋고, 화학적 기상법 또는 물리적 퇴적법에 의해서 형성하더라도 좋다. 또한, 게이트 절연막(5) 형성 후에, 예를 들면 아르곤, 질소, 일산화질소, 이질화산소, 또는 이들 혼합 가스 등의 가스 분위기 중에서 열처리를 실시하더라도 좋다.As the gate insulating film 5, a silicon dioxide film, a silicon nitride film, a silicon oxynitride film, an aluminum oxide film, an aluminum nitride film, a hafnium oxide film, a zirconium oxide film, or the like can be adopted. The gate insulating film 5 may be formed by thermal oxidation, or may be formed by chemical vapor deposition or physical deposition. After the gate insulating film 5 is formed, for example, heat treatment may be performed in a gas atmosphere such as argon, nitrogen, nitrogen monoxide, oxygen dinitrogen, or a mixture of these gases.

다음에, 게이트 절연막(5) 상에 게이트 전극(6)을 성막한다. 그 후, 일련의 사진 제판 기술을 이용하여 당해 게이트 전극(6)을 소정의 형상으로 패터닝한다(도 14).Next, a gate electrode 6 is formed on the gate insulating film 5. Thereafter, the gate electrode 6 is patterned into a predetermined shape using a series of photolithography techniques (FIG. 14).

평면에서 보아, 게이트 전극(6)은 한 쌍의 베이스 영역(3) 및 소스 영역(4)의 양단부(게이트 전극(6)은 각 소스 영역(4)의 단부에서, 예를 들면 10㎚∼5㎛의 범위로 오버랩하고 있는 것이 바람직함)에 위치하고 있다. 또한, 베이스 영역(3) 사이에 존재하는 드리프트층(2)의 중심 위치가 게이트 전극(6)의 중앙 위치와 일치하도록, 당해 게이트 전극(6)은 패터닝되는 것이 바람직하다.In plan view, the gate electrode 6 has a pair of base regions 3 and both ends of the source region 4 (the gate electrode 6 has an edge of, for example, 10 nm to 5 at each end of the source region 4). It is preferable to overlap in the range of micrometers. Further, the gate electrode 6 is preferably patterned so that the center position of the drift layer 2 existing between the base regions 3 coincides with the center position of the gate electrode 6.

또한, 게이트 전극(6)의 소재로서는, n형 또는 p형의 다결정 규소라도 좋고, 또한 n형 또는 p형의 다결정 탄화규소라도 좋다. 또, 게이트 전극(6)의 소재로서는, 알루미늄이나 티탄, 몰리브덴, 탄탈, 니오브, 텅스텐 등의 금속이라도 좋고, 이들의 질화물 등이더라도 좋다.The material of the gate electrode 6 may be n-type or p-type polycrystalline silicon, or n-type or p-type polycrystalline silicon carbide. The material of the gate electrode 6 may be a metal such as aluminum, titanium, molybdenum, tantalum, niobium, tungsten, or a nitride thereof.

다음에, 사진 제판 기술을 이용한 패터닝, 또는 습식 또는 건식 에칭에 의해서, 각 소스 영역(4) 상의 게이트 절연막(5)의 나머지 부분을 제거한다(도 15).Next, the remaining portion of the gate insulating film 5 on each source region 4 is removed by patterning using a photolithography technique or by wet or dry etching (FIG. 15).

다음에, 소스 영역(4)이 노출한 부위에 소스 전극(7)을 성막하고, 그 후 그것을 패터닝한다(도 1). 다음에, 반도체 기판(1)의 제 2 주면 상에 드레인 전극(8)을 형성한다(도 1).Next, the source electrode 7 is formed into a film | membrane which the source area | region 4 exposed, and patterning it after that (FIG. 1). Next, the drain electrode 8 is formed on the 2nd main surface of the semiconductor substrate 1 (FIG. 1).

또, 소스 전극(7)과 드레인 전극(8)의 소재로서는, 알루미늄이나 니켈, 티탄, 금 등, 또는, 그들의 복합물 등이라도 좋다. 또한, 소스 영역(4)과 반도체 기판(1)의 접촉 저항을 낮추기 위해서, 소스 전극(7) 및 드레인 전극(8)을 형성한 후에, 반도체 소자에 대하여 1000℃ 정도의 열처리를 실시하더라도 좋다.Moreover, as a raw material of the source electrode 7 and the drain electrode 8, aluminum, nickel, titanium, gold, etc., those composite materials, etc. may be sufficient. In addition, in order to lower the contact resistance between the source region 4 and the semiconductor substrate 1, after forming the source electrode 7 and the drain electrode 8, heat processing of about 1000 degreeC may be performed with respect to a semiconductor element.

이상까지의 공정에 의해, 도 1에서 나타낸, 탄화규소로 이루어지는 종형 MOSFET의 주요부가 완성된다.Through the above steps, the main part of the vertical MOSFET made of silicon carbide shown in FIG. 1 is completed.

다음에, 본 실시예에 따른 종형 MOSFET의 효과에 대하여 설명한다. 또, 전단계로서, 이하의 사항을 언급해 둔다.Next, the effect of the vertical MOSFET according to the present embodiment will be described. In addition, the following matters are mentioned as a previous step.

종형 MOSFET에서의 소스·드레인간의 내압은 베이스 영역(3)과 드리프트층(2)의 pn 접합에 있어서의 어밸런시 조건(avalanche conditions)으로 결정된다. 따라서, 당해 pn 접합면으로부터 베이스 영역(3) 내로 신장하는 공핍층의 펀치 스루에 의한 소자 파괴를 방지하기 위해서, 베이스 영역(3)의 불순물 농도를 드리프트층(2)의 불순물 농도에 비하여 충분히 높게(적어도 1자리수 이상, 또 2자리수 이상 높은 것이 바람직함) 해야 한다.The breakdown voltage between the source and the drain in the vertical MOSFET is determined by the avalanche conditions in the pn junction of the base region 3 and the drift layer 2. Therefore, in order to prevent element destruction by the punch through of the depletion layer extending from the pn junction surface into the base region 3, the impurity concentration of the base region 3 is sufficiently high compared to the impurity concentration of the drift layer 2. (At least one digit or more and two or more digits are preferable).

그런데, 만약 베이스 영역(3)의 불순물 농도가 높으면, 게이트 전극(6)의 임계값 전압이 높아지게 버린다. 또한, 베이스 영역(3)의 불순물 농도가 높으면, 불순물 산란에 의해 채널 전도도(채널 이동도)가 저하하여, 채널부의 저항이 증가한다. 따라서, 베이스 영역(3)의 불순물 농도를 높게 한 경우에는, MOSFET의 온(ON) 동작시의 손실이 커지게 된다.However, if the impurity concentration of the base region 3 is high, the threshold voltage of the gate electrode 6 becomes high. In addition, when the impurity concentration of the base region 3 is high, the channel conductivity (channel mobility) decreases due to impurity scattering, and the resistance of the channel portion increases. Therefore, when the impurity concentration of the base region 3 is made high, the loss during the ON operation of the MOSFET becomes large.

또한, 드리프트층(2)의 불순물 농도를 낮추는 것은 직접 온(ON) 저항의 증가로 이어진다.In addition, lowering the impurity concentration of the drift layer 2 leads to an increase in the direct ON resistance.

정리하면, 베이스 영역(3)의 불순물 농도를 낮추면, MOSFET의 온(ON) 동작시의 손실(예를 들면, 고채널 이동도)이 달성된다. 그러나 동시에, 드리프트층(2)의 불순물 농도도 낮추지 않으면, 고내압을 확보할 수가 없다. 그런데, 드리프트층(2)의 불순물 농도를 낮추는 것은 직접 온 저항의 증가로 이어진다.In summary, when the impurity concentration of the base region 3 is lowered, a loss (for example, high channel mobility) at the time of ON operation of the MOSFET is achieved. At the same time, however, unless the impurity concentration of the drift layer 2 is also lowered, high withstand voltage cannot be ensured. However, lowering the impurity concentration of the drift layer 2 leads to an increase in the direct on resistance.

종래 기술에 따른 MOSFET에서는, MOSFET의 온 동작시의 손실(예를 들면, 높은 채널 이동도, 높은 임계값 전압) 억제 및 고내압화의 확보를 양립할 수가 없었다.In the MOSFET according to the prior art, it is not possible to achieve both suppression of losses (for example, high channel mobility, high threshold voltage) during the on-operation of the MOSFET, and ensuring high breakdown voltage.

그래서, 본 실시예의 발명을 보면, 드리프트층(2)은 비교적 불순물 농도가 높은 제 2 영역(2b)을 갖고 있다. 따라서, 온 저항의 저감을 도모할 수 있다. 또한, 드리프트층(2)은 표면 부근에 비교적 불순물 농도가 낮은 제 1 영역(2a)을 갖고 있다. 따라서, 당해 제 1 영역(2a)에 형성되는 베이스 영역(3)의 불순물 농도를 낮추었다고 해도, 드리프트층(2)(구체적으로는, 제 1 영역(2a))의 불순물 농도와 베이스 영역(3)(본 실시예에서는 제 3 영역(3a)이라고 파악할 수 있음)의 불순물 농도의 차를 충분히 크게 할 수 있다.Thus, according to the present invention, the drift layer 2 has a second region 2b having a relatively high impurity concentration. Therefore, the on resistance can be reduced. In addition, the drift layer 2 has the 1st area | region 2a with comparatively low impurity concentration in the vicinity of a surface. Therefore, even if the impurity concentration of the base region 3 formed in the first region 2a is lowered, the impurity concentration of the drift layer 2 (specifically, the first region 2a) and the base region 3 are reduced. ) (Which can be understood as the third region 3a in this embodiment) can be sufficiently increased.

즉, 상기 불순물 구성의 제 1 영역(2a)과 제 2 영역(2b)을 구비하는 드리프트층(2)을 형성함으로써, 온 저항의 저감 및 소자의 고내압화(예를 들면, 10V∼3㎸ 또는 그 이상의 고내압)를 도모할 수 있다.That is, by forming the drift layer 2 including the first region 2a and the second region 2b of the impurity structure, the on-resistance is reduced and the voltage resistance of the device is high (for example, 10 V to 3 mA or Higher internal pressure) can be attained.

또한, 본 실시예에 따른 MOSFET에서는, 베이스 영역(3)은 표면 부근에 형성되어 있는 제 3 영역(3a)과, 이것보다 깊은 영역에 형성되어 있는 제 4 영역(3b)을 구비하고 있다. 그리고, 제 3 영역(3a)의 불순물 농도는 제 4 영역(3b)의 불순물 농도보다도 낮다.In the MOSFET according to the present embodiment, the base region 3 includes a third region 3a formed near the surface and a fourth region 3b formed in a region deeper than this. The impurity concentration of the third region 3a is lower than that of the fourth region 3b.

따라서, 제 3 영역(3a)이 형성되는 영역에서, 드리프트층(2)(특히, 제 1 영역(2a))의 불순물 농도와 당해 제 3 영역(3a)의 불순물 농도의 차를 보다 크게 설정할 수 있다. 따라서, 소자의 고내압화가 가능해진다.Therefore, in the region where the third region 3a is formed, the difference between the impurity concentration of the drift layer 2 (particularly the first region 2a) and the impurity concentration of the third region 3a can be set larger. have. Therefore, high breakdown voltage of the device can be achieved.

또한, 비교적 농도가 낮은 제 3 영역(3a)의 존재에 의해, MOSFET의 ON 동작시의 손실을 억제 또는 감소시킬 수 있다.In addition, the presence of the third region 3a having a relatively low concentration can suppress or reduce the loss during the ON operation of the MOSFET.

또한, 비교적 불순물 농도가 높은 제 4 영역(3b)의 존재에 의해, 베이스 영 역(3) 내에 공핍층이 넓어지는 것을 억제할 수 있다. 따라서, 비교적 높은 전압이 소자에 인가되었다고 해도 펀치 스루가 발생하는 것을 억제할 수 있다. 즉, 소자의 고내압화를 실현할 수 있다.In addition, the presence of the fourth region 3b having a relatively high impurity concentration can suppress that the depletion layer is widened in the base region 3. Therefore, even if a relatively high voltage is applied to the device, it is possible to suppress the occurrence of punch through. That is, high breakdown voltage of the device can be realized.

또한, 제 1 영역(2a)의 불순물 농도는 5×1012/㎤ 이상, 5×1016/㎤ 이하로 한다. 또한, 제 2 영역(2b)의 불순물 농도는 1×1015/㎤ 이상, 1×1017/㎤ 이하로 한다. 또한, 제 3 영역(3a)의 불순물 농도는 5×1013/㎤ 이상, 1×1017/㎤ 이하로 한다. 제 4 영역(3b)의 불순물 농도는 1×1017/㎤ 이상으로 한다. 또한, 제 1 영역(2a)의 두께는 1㎛ 이하(물론, 0은 포함하지 않음), 제 3 영역(3a)의 두께는 0.2㎛ 이하(물론, 0은 포함하지 않음)이다.The impurity concentration of the first region 2a is 5 × 10 12 / cm 3 or more and 5 × 10 16 / cm 3 or less. The impurity concentration in the second region 2b is 1 × 10 15 / cm 3 or more and 1 × 10 17 / cm 3 or less. The impurity concentration of the third region 3a is 5 × 10 13 / cm 3 or more and 1 × 10 17 / cm 3 or less. The impurity concentration of the fourth region 3b is 1 × 10 17 / cm 3 or more. In addition, the thickness of the 1st area | region 2a is 1 micrometer or less (of course, 0 is not included), and the thickness of the 3rd area | region 3a is 0.2 micrometer or less (of course, 0 is not included).

이상의 구성의 MOSFET를 형성함으로써, 실용면에서, 가장 내압성이 우수하고, 가장 ON시의 동작 손실이 적은, 탄화규소로 이루어지는 MOSFET를 제공할 수 있다.By forming the MOSFET having the above configuration, it is possible to provide a MOSFET made of silicon carbide which has the best breakdown voltage in terms of practical use and the smallest operating loss at ON.

도 16, 도 17은 본 실시예에 따른 탄화규소로 이루어지는 종형 MOSFET의 성능을 나타내는 일 실험 결과예이다. 실험 대상으로 된 MOSFET는, 보다 구체적으로는, 제 1 주면의 면 방위가 (0001)면인 반도체 기판(1)을 구비하고 있다. 또한, 당해 반도체 기판(1) 상에는, n채널이 형성되어 있다.16 and 17 show examples of experimental results showing the performance of the vertical MOSFET made of silicon carbide according to the present embodiment. More specifically, the MOSFET to be tested includes a semiconductor substrate 1 having a (0001) plane in which the plane orientation of the first main plane is. In addition, n-channels are formed on the semiconductor substrate 1.

또, 드리프트층(2)의 두께는 12㎛이며, 드리프트층(2)의 제 2 영역(2b)의 불순물 농도는 1×1016/㎤이다. 또한, 제 1 영역(2a)의 두께 및 불순물 농도, 제 3 영역(3a)의 두께, 제 4 영역(3b)의 각 불순물 농도는 각각 상기 수치의 범위 내이다.Moreover, the thickness of the drift layer 2 is 12 micrometers, and the impurity concentration of the 2nd area | region 2b of the drift layer 2 is 1 * 10 <16> / cm <3>. In addition, the thickness and impurity concentration of the first region 2a, the thickness of the third region 3a, and the impurity concentrations of the fourth region 3b are each within the above ranges.

당해 실험 대상으로 된 MOSFET는 모두 1.2㎸의 내압을 나타내는 것을 확인하였다.It was confirmed that all of the MOSFETs subjected to the experiment had a breakdown voltage of 1.2 kPa.

여기서, 도 16은, 당해 MOSFET가 구비하는 p형의 제 3 영역(3a)의 불순물 농도 NA와(가로축), 당해 MOSFET의 채널 이동도 μch(세로축)의 관계를 나타내는 실험 결과이다. 또한, 도 17은 당해 제 3 영역(3a)의 불순물 농도 NA와(가로축), 당해 MOSFET의 임계값 전압 Vth(세로축)의 관계를 나타내는 실험 결과이다.Here, FIG. 16 is an experimental result which shows the relationship between the impurity concentration NA of the p-type 3rd area | region 3a which the said MOSFET has (horizontal axis), and the channel mobility (micrometer) of the said MOSFET. 17 is an experimental result showing the relationship between the impurity concentration NA (horizontal axis) of the third region 3a and the threshold voltage Vth (vertical axis) of the MOSFET.

도 16에 의해, 제 3 영역(3a)의 불순물 농도가 낮아질수록, 채널 이동도 μch가 높아지는 것을 확인할 수 있었다. 또한, 도 17로부터, 제 3 영역(3a)의 불순물 농도가 낮아질수록, 임계값 전압 Vth가 낮아지는 것을 확인할 수 있었다. 당해 실험 결과는 상술한 효과(M0SFET 온(ON)시의 손실 저감 효과)와 일치하고 있다.16, it was confirmed that the channel mobility μch is increased as the impurity concentration in the third region 3a is lowered. In addition, it can be seen from FIG. 17 that the lower the impurity concentration of the third region 3a is, the lower the threshold voltage Vth is. The experimental result is consistent with the above-described effect (loss reduction effect at the time of MOSFET ON).

본 실시예에 따른 MOSFET에서는, 비교적 불순물 농도가 낮은 제 1 영역(2a)의 존재에 의해, 가령 제 3 영역(3a)의 불순물 농도도 낮게 했다고 해도(예를 들면, 5×1013/㎤까지 저감 가능), 고내압화를 유지할 수 있다. 따라서, 고내압화를 유지하면서, 높은 채널 이동도(예를 들면, 20㎠/Vs 정도), 낮은 임계값 전압(예를 들면, 10V 정도)의 MOSFET를 제공할 수 있다.In the MOSFET according to the present embodiment, even if the impurity concentration in the third region 3a is also low due to the presence of the first region 2a having a relatively low impurity concentration (for example, up to 5 × 10 13 / cm 3) Can be reduced) and high pressure resistance can be maintained. Therefore, a MOSFET having a high channel mobility (for example, about 20 cm 2 / Vs) and a low threshold voltage (for example, about 10 V) can be provided while maintaining high breakdown voltage.

또, 본 실시예에 따른 MOSFET에서는, 특허 문헌 1에 따른 기술과 같이, 축적 모드 구조는 아니다. 따라서, 당해 MOSFET의 노멀리 OFF화가 용이하게 실현된다.In the MOSFET according to the present embodiment, as in the technique according to Patent Document 1, there is no accumulation mode structure. Therefore, the normally OFF of the MOSFET can be easily realized.

도 18은 당해 MOSFET이 구비하는 p형의 제 3 영역(3a)의 불순물 농도 NA가 2×1017/㎤인 경우의, p형 베이스층 내의 도너 농도와 억셉터 농도의 프로파일을 나타내는 도면이다. 도 19는 당해 MOSFET가 구비하는 p형의 제 3 영역(3a)의 불순물 농도 NA가 1×1016/㎤인 경우의, p형 베이스층 내의 도너 농도와 억셉터 농도의 프로파일을 나타내는 도면이다.Fig. 18 is a diagram showing a profile of donor concentration and acceptor concentration in the p-type base layer when the impurity concentration NA of the p-type third region 3a included in the MOSFET is 2 x 10 17 / cm 3. Fig. 19 shows a profile of donor concentration and acceptor concentration in a p-type base layer when the impurity concentration NA of the p-type third region 3a included in the MOSFET is 1x10 16 / cm 3.

NA가 2×1017/㎤인 경우, 드리프트층의 농도 1×1016/㎤로 보다 충분히 높기 때문에 본 발명을 이용할 필요는 없다. 그러나, 도 16, 도 17의 결과로부터 알 수 있는 바와 같이 채널 이동도는 낮고, 임계값 전압은 높다. NA가 1×1016/㎤인 경우, 본 실시예 1을 채용하면, 도너 농도는 표면 영역에서 약 2×1014/㎤로 저하시킨다. 이 경우, 도 16, 도 17의 결과로부터 알 수 있는 바와 같이 채널 이동도는 높고, 임계값 전압은 낮다.When NA is 2 × 10 17 / cm 3, the present invention does not need to be used because the concentration of the drift layer is higher than the concentration of 1 × 10 16 / cm 3. 16 and 17, however, the channel mobility is low and the threshold voltage is high. In the case where NA is 1 × 10 16 / cm 3, when the first embodiment is adopted, the donor concentration is reduced to about 2 × 10 14 / cm 3 in the surface area. In this case, as can be seen from the results of Figs. 16 and 17, the channel mobility is high and the threshold voltage is low.

NA가 2×1017/㎤인 경우와 1×1016/㎤인 경우의 종형 MOSFET의 온 특성에서는, 본 실시예를 이용한 NA가 1×1016/㎤로 높은 전류를 얻을 수 있었다. 본 실시예를 이용하고 있지 않는 NA가 2×1017/㎤인 경우, 온 저항은 53mΩ㎠이지만, 본 실시예를 이용한 NA가 1×1016/㎤의 경우에서는 26mΩ㎠로 저저항화를 실현할 수 있었다.In the on-state characteristics of the vertical MOSFETs when NA is 2 × 10 17 / cm 3 and 1 × 10 16 / cm 3, the NA using this embodiment can obtain a high current of 1 × 10 16 / cm 3. When the NA using this embodiment is 2 x 10 17 / cm 3, the on-resistance is 53 mΩcm 2, but when the NA using this embodiment is 1 x 10 16 / cm 3, low resistance can be realized at 26 mΩ 2 cm 2. Could.

<실시예2>Example 2

실시예 1에서는, 제 1 영역(2a), 제 2 영역(2b)을 갖는 드리프트층(2)의 형성 후에, 제 3 영역(3a), 제 4 영역(3b)을 갖는 베이스 영역(3)을 형성하는 경우에 대하여 언급하였다. 그러나, 도 20에 나타내는 바와 같은 순서를 채용하더라도 좋다.In Example 1, after formation of the drift layer 2 which has the 1st area | region 2a and the 2nd area | region 2b, the base area | region 3 which has the 3rd area | region 3a and the 4th area | region 3b is The case of forming was mentioned. However, you may employ | adopt the procedure as shown in FIG.

즉, 처음에, 고불순물 농도(예를 들면, 1×1016/㎤ 정도이고, n형의 불순물 농도임)에서, 당해 고농도의 불순물 농도를 거의 일정하게 유지한 상태로, 드리프트층(2)의 일부인 제 2 영역(2b)을 반도체 기판(1) 상에 성장시킨다(성장 1회째, 도 20의 실선).That is, at first, at a high impurity concentration (for example, about 1 × 10 16 / cm 3 and an n-type impurity concentration), the drift layer 2 is maintained in a state where the impurity concentration of the high concentration is kept substantially constant. The second region 2b, which is a part of, is grown on the semiconductor substrate 1 (first growth, solid line in Fig. 20).

다음에, 당해 제 2 영역(2b)에 대하여 이온 주입 처리를 실시한다(주입 1회째, 도 20의 보다 우측의 일점 사선). 당해 이온 주입은, 예를 들면, 제 2 영역(2b)의 표면으로부터 0.5㎛ 정도의 깊이에 걸쳐 행한다. 또한, 불순물 이온은 p형이며, 그 농도는, 예를 들면 1×1018/㎤ 정도이고, 거의 일정하다. 이에 따라, 당해 제 2 영역(2b)의 표면 내에, 베이스 영역(3)의 일부인 제 4 영역(3b)이 형성된다.Next, an ion implantation process is performed on the second region 2b (injection first time, one-point diagonal line on the right side in FIG. 20). The said ion implantation is performed over the depth of about 0.5 micrometer, for example from the surface of the 2nd area | region 2b. In addition, the impurity ion is p-type, the density | concentration is about 1 * 10 <18> / cm <3>, for example, and is substantially constant. Thereby, the 4th area | region 3b which is a part of the base area | region 3 is formed in the surface of the said 2nd area | region 2b.

당해 성장 1회째 및 주입 1회째의 공정까지에 의해, 소망하는 내압을 갖는 소자의 구조가 형성된다.By the process of the first growth and the first implantation, the structure of the element having the desired breakdown voltage is formed.

다음에, 저불순물 농도(예를 들면, 2×1014/㎤ 정도이며, n형의 불순물 농도임)에서, 드리프트층(2)의 일부인 제 1 영역(2a)을, 상기 공정을 거친 제 2 영 역(2b) 상에 성장시킨다(성장 2회째, 도 20의 파선).Next, at the low impurity concentration (for example, about 2 × 10 14 / cm 3 and n-type impurity concentration), the first region 2a, which is a part of the drift layer 2, is subjected to the second step through the above process. It grows on the area | region 2b (the 2nd growth, the broken line of FIG. 20).

그 후, 당해 제 1 영역(2a) 및 제 2 영역(2b)에 대하여, 이온 주입 처리를 실시한다(주입 2회째, 도 20의 보다 좌측의 일점 사선). 당해 이온 주입은, 예를 들면, 제 1 영역(2a)의 표면으로부터 0.6㎛ 정도의 깊이에 걸쳐 실행한다. 또한, 불순물 이온은 p형이며, 그 농도는, 예를 들면 2×1015/㎤ 정도로 거의 일정하다. 이에 따라, 당해 제 1 영역(2a)의 표면 내에, 베이스 영역(3)의 일부인 제 3 영역(3a)이 형성된다.Thereafter, an ion implantation process is performed on the first region 2a and the second region 2b (the injection second time, one-point diagonal line on the left side of FIG. 20). The said ion implantation is performed over the depth of about 0.6 micrometer, for example from the surface of the 1st area | region 2a. In addition, the impurity ion is p-type, and the density | concentration is substantially constant about 2x10 <15> / cm <3>, for example. Thereby, the 3rd area | region 3a which is a part of base area | region 3 is formed in the surface of the said 1st area | region 2a.

당해 성장 2회째 및 주입 2회째의 공정까지에 의해, 낮은 ON 손실을 갖는 소자의 구조가 형성된다.By the process of the second growth and the second implantation, the structure of the device having a low ON loss is formed.

또, 도 20은 일례이며, 형성되는 각 영역(2a, 2b, 3a, 3b)의 불순물 농도 및 두께(깊이)는 실시예 1의 범위와 마찬가지이다.20 is an example, and impurity concentration and thickness (depth) of each area | region 2a, 2b, 3a, 3b formed are the same as that of Example 1. FIG.

또한, 제 1 영역(2a)의 성장 공정에서, 성장이 진행함에 따라, 불순물 농도를 낮게 하는 것도 가능하다. 즉, 제 1 영역(2a)이, 그 바닥부로부터 표면으로 가까이 감에 따라 불순물 농도가 낮아지는 농도 분포를 갖고 있더라도 좋다. 이렇게 함으로써, 채널이 형성되는 제 2 영역(2a)의 최표면의 불순물 농도를 보다 적게 할 수 있다.In addition, in the growth process of the first region 2a, as the growth proceeds, it is possible to lower the impurity concentration. That is, the first region 2a may have a concentration distribution in which the impurity concentration decreases as the first region 2a approaches the surface from the bottom portion. By doing in this way, the impurity concentration of the outermost surface of the 2nd area | region 2a in which a channel is formed can be made smaller.

상기한 바와 같이, 본 실시예에 따른 제조 방법에서는, 성장 공정·주입 공정을 1세트로 하여, 당해 1세트의 공정을 2회로 나눠 실시함으로써, 별개의 성장로에서 각 1세트의 공정을 실시할 수 있다.As described above, in the manufacturing method according to the present embodiment, each set of processes can be performed in a separate growth furnace by carrying out two sets of processes in two sets of growth and injection processes. Can be.

따라서, 예를 들면, 1회째의 성장 공정을 N2 도핑용의 반응로 내에서 실시하고, 2회째의 성장 공정을, N2 도핑을 하지 않은 반응로 내에서 실시할 수 있다. 이러한 경우에는, 2회째의 성장 공정에서, 잔존 N2(하나의 반응로 내에서 2회의 성장 공정을 실시했을 때에, 2회째의 성장시에, 반응로 내에 잔존하는 N2)의 영향을 받는 일이 없어진다. 즉, 보다 정밀도 좋게 제 1 영역(2a)을 형성할 수 있다.Therefore, for example, the first growth step can be carried out in a reactor for N 2 doping, and the second growth step can be carried out in a reactor without N 2 doping. In In this case, the growth process for the second time, the residual N 2 (when subjected to two times of the growth process in a single reaction, N 2 remaining in a reaction at the time of growth of the second time) being affected by the This disappears. That is, the first region 2a can be formed more accurately.

또한, 본 실시예에 따른 제조 방법에서는, 도 20에 나타낸 바와 같이, 박스·프로파일 분포의 2회의 이온 주입(즉, 각 이온 주입 공정에서, 이온 주입량이 거의 일정하며, 도 20에 도시하는 바와 같이, 각 이온 주입 공정에서, 깊이에 대한 불순물 농도가 거의 변화하지 않는 것)에 의해, 제 4 영역(3b)과 제 3 영역(3a)을 갖는 베이스 영역(3)을 형성하고 있다.In addition, in the manufacturing method according to the present embodiment, as shown in FIG. 20, two ion implantations of the box profile distribution (that is, the ion implantation amount is substantially constant in each ion implantation step, as shown in FIG. 20). In the ion implantation step, the impurity concentration with respect to the depth hardly changes), thereby forming the base region 3 having the fourth region 3b and the third region 3a.

따라서, 1회째의 이온 주입 처리에서는, 펀치 스루를 억제할 수 있는 불순물 농도와 깊이(두께)를 갖는 제 4 영역(3b)의 프로파일 설계가 용이해진다. 또한, 2회째의 이온 주입 처리에서는, 소자의 온 손실을 저감할 수 있는 불순물 농도와 깊이(두께)를 갖는 제 3 영역(3a)의 프로파일 설계가 용이해진다.Therefore, in the first ion implantation process, the profile design of the fourth region 3b having the impurity concentration and the depth (thickness) capable of suppressing the punch through becomes easy. In the second ion implantation process, the profile design of the third region 3a having an impurity concentration and a depth (thickness) capable of reducing the on-loss of the device is facilitated.

또한, 상기한 바와 같이, 성장 공정과 주입 공정을 교대로 실시함으로써, 이온 주입 공정에서, 전회(前回)의 이온 주입 공정의 영향을 받지 않는다. 따라서, 표면 부근의 이온 주입 공정(베이스 영역(3)의 표면 부근의 이온 주입 공정)에 있어서도, 전회까지의 이온 주입 공정의 영향을 받지 않고 끝난다. 이에 따라, 베이스 영역(3)의 표면 부근에 있어서의, 제 2 도전형의 불순물 농도의 저농도화가 가 능해진다(예를 들면, 5×1013/㎤ 정도까지, 불순물 농도를 낮출 수 있음).As described above, the growth step and the implantation step are alternately performed, so that the ion implantation step is not affected by the previous ion implantation step. Therefore, also in the ion implantation process of the surface vicinity (the ion implantation process of the surface vicinity of the base area | region 3), it completes without being influenced by the ion implantation process to the last time. This makes it possible to reduce the concentration of the impurity concentration of the second conductivity type in the vicinity of the surface of the base region 3 (for example, the impurity concentration can be lowered to about 5 × 10 13 / cm 3).

또, 베이스 영역(3)을 형성한 후의 MOSFET 형성 공정은 실시예 1과 동일한 공정이다. 또한, 본 실시예에 의해 제작되는 MOSFET의 구조는 도 1, 2에 도시되는 구조와 마찬가지이다.In addition, the MOSFET formation process after forming the base region 3 is the same process as Example 1. FIG. In addition, the structure of the MOSFET manufactured by this embodiment is the same as that shown in FIGS.

또한, 상기 각 실시예에서는, 제 1 도전형을 n형으로 하고, 제 2 도전형을 p형으로 하여 설명을 진행시켰다. 그러나, 물론, 제 1 도전형을 p형으로, 제 2 도전형이 n형으로 하였다 해도, 본 발명에 따른 반도체 장치를 적용할 수 있다. 또, 제 1 도전형을 n형이라고 하면 n채널 MOSFET가 실현되고, 제 1 도전형을 p형이라고 하면 p채널 MOSFET가 실현된다.In each of the above examples, the description was made with the first conductivity type being n type and the second conductivity type being p type. However, of course, even if the first conductivity type is p type and the second conductivity type is n type, the semiconductor device according to the present invention can be applied. If the first conductivity type is n-type, the n-channel MOSFET is realized. If the first conductivity type is p-type, the p-channel MOSFET is realized.

또한, 반도체 기판(1)의 제 1 주면의 면 방위는 (0001)면이더라도, (000-1)면이더라도, (11-20)면이더라도 좋다. 또, 반도체 기판(1)의 면 방위에 따라서 드리프트층(2)이 성장한다. 따라서, 드리프트층(2)의 표면의 면 방위는 반도체 기판(1)의 제 1 주면의 면 방위와 동일해진다.The surface orientation of the first main surface of the semiconductor substrate 1 may be the (0001) plane, the (000-1) plane, or the (11-20) plane. In addition, the drift layer 2 grows in accordance with the plane orientation of the semiconductor substrate 1. Therefore, the surface orientation of the surface of the drift layer 2 becomes the same as the surface orientation of the first main surface of the semiconductor substrate 1.

여기서, 반도체 기판(1)의 제 1 주면의 면 방위로서, (000-1)면이나(11-20)면을 이용한 쪽이, (0001)면을 채용한 경우보다도 채널 이동도가 커진다.Here, the channel mobility becomes larger in the case where the (000-1) plane or the (11-20) plane is used as the plane orientation of the first main plane of the semiconductor substrate 1 than when the (0001) plane is adopted.

또, 제 2 도전형을 갖는 베이스 영역(3) 사이의 드리프트층(2)의 영역(당해 영역은 제 1 도전형을 갖는 드리프트층(2)의 표면 부근에 존재함)에 있어서, 당해 영역의 제 1 도전형의 불순물 농도가 낮으면, JFET 저항 성분이 증가하는 것이 알려져 있다. 따라서, 예를 들면, 도 6의 구성 완성 후에, 당해 베이스 영역(3) 사 이의 영역에 대하여 제 1 도전형의 불순물 이온의 주입 처리를 실시한다. 당해 이온 주입 처리에 의해, 당해 베이스 영역(3) 사이의 영역의 제 1 도전형의 불순물 농도를 제어할 수 있어, JFET 저항의 증대를 억제할 수 있다.In the region of the drift layer 2 between the base regions 3 having the second conductivity type (the region exists near the surface of the drift layer 2 having the first conductivity type), When the impurity concentration of the first conductivity type is low, it is known that the JFET resistance component increases. Therefore, for example, after completion of the configuration of FIG. 6, the implantation treatment of impurity ions of the first conductivity type is performed to the regions between the base regions 3. By the ion implantation process, the impurity concentration of the first conductivity type in the region between the base regions 3 can be controlled, and an increase in the JFET resistance can be suppressed.

본 발명은 상세히 설명되었지만, 상기한 설명은, 모든 국면에서, 예시로서, 본 발명이 그것에 한정되는 것이 아니다. 예시되어 있지 않은 무수한 변형예가, 본 발명의 범위로부터 벗어나는 일 없이 상정될 수 있는 것으로 해석된다.While the invention has been described in detail, the foregoing description is in all aspects illustrative, and the invention is not limited thereto. It is understood that a myriad of modifications which are not illustrated can be assumed without departing from the scope of the present invention.

Claims (14)

기판(1)의 주면(主面) 상에 형성되어 있고, 제 1 도전형을 갖고 있으며, 탄화규소로 이루어지는 드리프트층(drift layer)(2)과,A drift layer 2 formed on the main surface of the substrate 1, having a first conductivity type, made of silicon carbide, 상기 드리프트층의 표면 내에 형성되어 있고, 제 2 도전형을 갖는 베이스 영역(3)과,A base region 3 formed in the surface of the drift layer and having a second conductivity type; 상기 베이스 영역의 표면 내에 형성되어 있고, 제 1 도전형을 갖는 소스 영역(4)A source region 4 formed in the surface of the base region and having a first conductivity type 을 구비하고 있으며,Equipped with 상기 드리프트층은,The drift layer, 표면으로부터 제 1 소정의 깊이까지의 영역인 제 1 영역(2a)과,A first region 2a which is a region from the surface to a first predetermined depth, and 상기 제 1 소정의 깊이보다 깊은 영역에 형성되어 있는 제 2 영역(2b)Second area 2b formed in a region deeper than the first predetermined depth 을 구비하고 있고,Equipped with 상기 제 1 영역의 불순물 농도는 상기 제 2 영역의 불순물 농도보다 낮은 것Impurity concentration in the first region is lower than impurity concentration in the second region 을 특징으로 하는 MOSFET.MOSFET characterized in that. 제 1 항에 있어서,The method of claim 1, 상기 제 1 영역의 불순물 농도는 5×1012/㎤ 이상, 5×1016/㎤ 이하인 것을 특징으로 하는 MOSFET.And wherein the impurity concentration of the first region is 5 × 10 12 / cm 3 or more and 5 × 10 16 / cm 3 or less. 제 1 항에 있어서,The method of claim 1, 상기 제 2 영역의 불순물 농도는 1×1015/㎤ 이상, 1×1017/㎤ 이하인 것을 특징으로 하는 MOSFET.And wherein the impurity concentration in the second region is 1 × 10 15 / cm 3 or more and 1 × 10 17 / cm 3 or less. 제 1 항에 있어서,The method of claim 1, 상기 제 1 영역의 두께는 1㎛ 이하인 것을 특징으로 하는 MOSFET.And the thickness of the first region is 1 mu m or less. 제 1 항에 있어서,The method of claim 1, 상기 베이스 영역은,The base area is, 표면으로부터 제 2 소정의 깊이까지의 영역인 제 3 영역(3a)과,The third region 3a, which is the region from the surface to the second predetermined depth, 상기 제 2 소정의 깊이보다 깊은 영역에 형성되어 있는 제 4 영역(3b)을The fourth region 3b formed in the region deeper than the second predetermined depth; 구비하고 있으며,We have 상기 제 3 영역의 불순물 농도는 상기 제 4 영역의 불순물 농도보다 낮은 것Impurity concentration in the third region is lower than impurity concentration in the fourth region 을 특징으로 하는 MOSFET.MOSFET characterized in that. 제 5 항에 있어서,The method of claim 5, wherein 상기 드리프트층의 상기 제 1 영역의 깊이는 상기 베이스 영역의 상기 제 3 영역의 깊이보다 깊은 것을 특징으로 하는 MOSFET.And the depth of the first region of the drift layer is deeper than the depth of the third region of the base region. 제 5 항에 있어서,The method of claim 5, wherein 상기 제 3 영역의 불순물 농도는 5×1013/㎤ 이상, 1×1017/㎤ 이하인 것을 특징으로 하는 MOSFET.And wherein the impurity concentration in the third region is 5 × 10 13 / cm 3 or more and 1 × 10 17 / cm 3 or less. 제 5 항에 있어서,The method of claim 5, wherein 상기 제 4 영역의 불순물 농도는 1×1017/㎤ 이상인 것을 특징으로 하는 MOSFET.And wherein the impurity concentration in the fourth region is 1 × 10 17 / cm 3 or more. 제 5 항에 있어서,The method of claim 5, wherein 상기 제 3 영역의 두께는 0.2㎛ 이하인 것을 특징으로 하는 MOSFET.And the thickness of the third region is 0.2 mu m or less. 제 5 항에 있어서,The method of claim 5, wherein 상기 제 3 영역의 두께는, 상기 베이스 영역과 상기 드리프트층의 pn 접합으로부터 신장하는 공핍층에 의해, 상기 베이스 영역이 펀치 스루를 일으키지 않는 두께인 것을 특징으로 하는 MOSFET.The thickness of the third region is a thickness such that the base region does not cause punch through by a depletion layer extending from a pn junction between the base region and the drift layer. 제 1 항에 있어서,The method of claim 1, 상기 드리프트층의 표면의 면 방위는 (11-20)면인 것을 특징으로 하는 MOSFET.And the surface orientation of the surface of the drift layer is a (11-20) plane. 제 1 항에 있어서,The method of claim 1, 상기 드리프트층의 표면의 면 방위는 면 방위가 (000-1)면인 것을 특징으로 하는 MOSFET.And the surface orientation of the surface of the drift layer is a (000-1) plane. (A) 반도체 기판(1) 상에, 제 1 도전형이고, 비교적 불순물 농도가 높은 드리프트층(2b)을 성장시키는 공정과,(A) growing a drift layer 2b having a first conductivity type and relatively high impurity concentration on the semiconductor substrate 1, (B) 상기 비교적 불순물 농도가 높은 드리프트층에 대하여, 제 2 도전형인 불순물 이온을 비교적 고농도로 주입하여, 비교적 불순물 농도가 높은 베이스 영역(3b)을 형성하는 공정과,(B) forming a base region 3b having a relatively high impurity concentration by injecting a relatively high concentration of impurity ions of a second conductivity type into the drift layer having a relatively high impurity concentration; (C) 상기 비교적 불순물 농도가 높은 드리프트층 상에, 제 1 도전형이고, 비교적 불순물 농도가 낮은 드리프트층(2a)을 성장시키는 공정과,(C) growing a drift layer 2a having a first conductivity type and having a relatively low impurity concentration on the drift layer having a relatively high impurity concentration, (D) 상기 비교적 불순물 농도가 낮은 드리프트층에 대하여, 제 2 도전형인 불순물 이온을 비교적 저농도로 주입하여, 비교적 불순물 농도가 낮은 베이스 영역(3a)을 형성하는 공정(D) A step of forming a base region 3a having a relatively low impurity concentration by implanting impurity ions of the second conductivity type into a relatively low concentration with respect to the relatively low impurity concentration drift layer. 을 구비하고 있으며,Equipped with 상기 공정 (A)과 상기 공정 (C)는 각각의 반응로 내에서 행하여지는 것The step (A) and the step (C) are carried out in respective reactors 을 특징으로 하는 MOSFET의 제조 방법.MOSFET manufacturing method characterized in that. 제 13 항에 있어서,The method of claim 13, 상기 공정 (B) 및 상기 공정 (D)의 각 상기 공정 중에서, 이온 주입량은 각각 대략 일정한 것을 특징으로 하는 MOSFET의 제조 방법.In each said process of the said process (B) and said process (D), the ion implantation quantity is each substantially constant, The manufacturing method of the MOSFET characterized by the above-mentioned.
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