JP2008277400A

JP2008277400A - Method of manufacturing silicon carbide semiconductor device

Info

Publication number: JP2008277400A
Application number: JP2007116804A
Authority: JP
Inventors: Makoto Harada; 真原田; Kenryo Masuda; 健良増田
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2007-04-26
Filing date: 2007-04-26
Publication date: 2008-11-13

Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing a silicon carbide that can reduce an on-state resistance value. SOLUTION: The method of manufacturing a silicon carbide semiconductor device includes a step (S2) to form a first conductive layer on a substrate; a step (S3) to form a second conductive layer on the first conductive layer; a step (S4) to form a first mask layer on the second conductive layer; a step (S5) to form a second mask layer that has a recessed portion in the specified area, on the mask layer; a step (S6) to inject first conductive impurities into the inside of the second conductive layer while using the second mask layer as a mask; a step (S7) to form a third mask layer covering the specified area with the recessed portion; a step (S8) to partly remove the second conductive layer so as to form a groove; a step (S9) to remove the second and third mask layers; and a step (S10) to fill the groove with a first conductive epitaxial film while using the first mask layer as a mask. COPYRIGHT: (C)2009,JPO&INPIT

Description

この発明は、炭化珪素半導体装置の製造方法に関し、特に、電界効果トランジスタに好適に用いられる、炭化珪素半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a silicon carbide semiconductor device, and more particularly to a method for manufacturing a silicon carbide semiconductor device that is suitably used for a field effect transistor.

炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが２倍〜３倍あり、絶縁破壊電界強度が１桁大きく、飽和電子速度は２倍、熱伝導度は３倍といった様々な優れた物性値を有している。そのため、ＳｉＣは、次世代のパワーエレクトロニクスの半導体材料として期待されている。 Silicon carbide (SiC) has a band gap of 2 to 3 times that of silicon (Si), a breakdown electric field strength that is an order of magnitude higher, a saturation electron velocity of 2 times, and a thermal conductivity of 3 times. Have physical properties. Therefore, SiC is expected as a semiconductor material for next-generation power electronics.

ＳｉＣを用いたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、金属酸化膜形電界効果トランジスタ）は、ユニポーラ素子でありながら、Ｓｉ素子ではＧＴＯ（Gate-Turn-off Thyristor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor、絶縁ゲートバイポーラトランジスタ）などのバイポーラ素子でのみ実現されている１ｋＶ以上の高耐圧素子が実現可能である。そのため、高耐圧、低損失かつ高速スイッチングが可能な素子として期待されている。 MOSFET (Metal Oxide Semiconductor Field Effect Transistor) using SiC is a unipolar element, but Si element is GTO (Gate-Turn-off Thyristor), IGBT (Insulated Gate Bipolar Transistor, insulation). A high breakdown voltage element of 1 kV or higher which can be realized only with a bipolar element such as a gate bipolar transistor can be realized. Therefore, it is expected as an element capable of high withstand voltage, low loss and high speed switching.

大電力を取り扱うように設計されたＭＯＳＦＥＴの構造として、Ｓｉ素子を用いる場合、ＤＭＯＳＦＥＴ（Double-Diffused-MOSFET）構造が広く採用されており、このとき不純物は拡散により添加されている。一方、ＳｉＣ素子を用いる場合、不純物の添加（ドーピング）に拡散が使えず、選択的な不純物のドーピングは通常イオン注入により行なわれるため、ＤｉＭＯＳＦＥＴ（Double-Implanted MOSFET）と呼ばれている（たとえば、非特許文献１参照）。
松波弘之編著「半導体ＳｉＣ技術と応用」、日刊工業新聞社、２００３年３月、ｐ１９１ As a MOSFET structure designed to handle high power, when a Si element is used, a DMOSFET (Double-Diffused-MOSFET) structure is widely adopted, and at this time, impurities are added by diffusion. On the other hand, in the case of using an SiC element, diffusion cannot be used for impurity addition (doping), and selective impurity doping is usually performed by ion implantation. Therefore, this is called a DiMOSFET (Double-Implanted MOSFET) (for example, Non-patent document 1).
Edited by Hiroyuki Matsunami, “Semiconductor SiC Technology and Applications”, Nikkan Kogyo Shimbun, March 2003, p191

ＳｉＣのＤｉＭＯＳＦＥＴの場合、数十ｋｅＶ以上のイオンエネルギーを用いたイオン注入により半導体への不純物の導入が行なわれるが、このとき半導体のイオン注入された領域の結晶格子内の原子配列に不整が発生し、結晶性が低下（非晶質化）する。このため、イオン注入時に低下した半導体の結晶性を回復するための、熱アニールが必要である。 In the case of a SiC DiMOSFET, impurities are introduced into the semiconductor by ion implantation using ion energy of several tens of keV or more, but at this time, irregularity occurs in the atomic arrangement in the crystal lattice of the semiconductor ion-implanted region. Then, the crystallinity is lowered (amorphized). For this reason, thermal annealing is required to recover the crystallinity of the semiconductor that has been lowered during ion implantation.

しかしながら、熱アニールを行なっても、イオン注入前の状態と比較すると、完全に半導体の結晶性を回復させることは難しい。よって、イオン注入された領域の半導体には原子空孔、格子間原子などの欠陥が残存する。これらの欠陥は当該領域を流れる電子の走行を妨げる要因となり、電子の移動度の低下を引き起こす。そのため、ＤｉＭＯＳＦＥＴを導通状態にしたときの抵抗（オン抵抗）が大きくなる。 However, even if thermal annealing is performed, it is difficult to completely recover the crystallinity of the semiconductor as compared with the state before ion implantation. Therefore, defects such as atomic vacancies and interstitial atoms remain in the semiconductor in the ion implanted region. These defects are factors that hinder the travel of electrons flowing through the region, and cause a decrease in electron mobility. For this reason, the resistance (ON resistance) when the DiMOSFET is brought into conduction is increased.

それゆえに、この発明の主たる目的は、オン抵抗値を下げることが可能である炭化珪素半導体装置の製造方法を提供することである。 Therefore, a main object of the present invention is to provide a method for manufacturing a silicon carbide semiconductor device capable of reducing the on-resistance value.

この発明に係る炭化珪素半導体装置の製造方法は、炭化珪素基板上に、第１導電型層を形成する工程を備える。また、第１導電型層上に、第１導電型とは異なる導電型の第２導電型層を形成する工程を備える。また、第２導電型層上に、第１のマスク層を形成する工程を備える。また、第１のマスク層上に、複数のソース領域となるべき領域の上部、および、ソース領域の間の溝部となるべき領域の上部において、凹形状部を有する、第２のマスク層を形成する工程を備える。また、第２のマスク層をマスクとして、第２導電型層の内部に第１導電型の不純物を注入する工程を備える。また、ソース領域となるべき領域の上部における凹形状部を覆うように、かつ、溝部となるべき領域の上部における凹形状部は覆われないように、第３のマスク層を形成する工程を備える。また、第３のマスク層をマスクとして、第２導電型層を部分的に除去することにより、第１導電型層に到達する溝部を形成する工程を備える。また、第２のマスク層および第３のマスク層を選択的に除去する工程を備える。また、第１のマスク層の一部をマスクとして、溝部に、第１導電型のエピタキシャル膜を選択的に充填する工程を備える。 A method for manufacturing a silicon carbide semiconductor device according to the present invention includes a step of forming a first conductivity type layer on a silicon carbide substrate. Moreover, the process of forming the 2nd conductivity type layer of the conductivity type different from a 1st conductivity type on a 1st conductivity type layer is provided. Moreover, the process of forming a 1st mask layer on a 2nd conductivity type layer is provided. Further, on the first mask layer, a second mask layer having a concave portion is formed in an upper portion of a region to be a plurality of source regions and an upper portion of a region to be a groove portion between the source regions. The process of carrying out is provided. Further, the method includes a step of implanting a first conductivity type impurity into the second conductivity type layer using the second mask layer as a mask. Further, the method includes a step of forming a third mask layer so as to cover the concave shape portion in the upper portion of the region to be the source region and not to cover the concave shape portion in the upper portion of the region to be the groove portion. . Further, a step of forming a groove reaching the first conductivity type layer by partially removing the second conductivity type layer using the third mask layer as a mask is provided. In addition, the method includes a step of selectively removing the second mask layer and the third mask layer. In addition, the method includes a step of selectively filling the trench with a first conductivity type epitaxial film using a part of the first mask layer as a mask.

この場合は、第２導電型層を、第１導電型層上に、エピタキシャル成長により形成することができる。また、第２導電型層の内部に第１導電型の不純物が注入されている。このとき、たとえば第２導電型層をｐボディ領域とし、第２導電型層の内部における第１導電型の不純物が注入された領域をソース領域として、ＭＯＳＦＥＴの構造とすることができる。つまり、ＭＯＳＦＥＴのｐボディ領域をイオン注入によらずエピタキシャル成長により形成することができるので、ｐボディ領域の結晶性が低下することはない。よって、オン抵抗を低減することができる。 In this case, the second conductivity type layer can be formed on the first conductivity type layer by epitaxial growth. Further, impurities of the first conductivity type are implanted inside the second conductivity type layer. At this time, for example, the second conductive type layer can be a p body region, and the region into which the first conductive type impurity is implanted inside the second conductive type layer can be used as a source region to form a MOSFET structure. That is, since the p body region of the MOSFET can be formed by epitaxial growth without using ion implantation, the crystallinity of the p body region does not deteriorate. Thus, on-resistance can be reduced.

また、溝部を形成する領域の画定や、溝部にエピタキシャル膜を充填する領域の画定は、それ以前の工程における第１、第２および第３のマスク層の画定パターンを利用して行なわれている。すなわち、セルフアラインによって端部にエピタキシャル膜が形成されているので、微細領域の画定を精度よく行なうことが可能となっている。したがって、オン抵抗を増大させる要因となる、ｐボディ内におけるキャリア（電子）が移動する経路の長さであるチャネル長（つまり、ソース領域とエピタキシャル膜との間の第２導電型層内における、電子が移動する経路の長さ）を短くすることができるので、ＭＯＳＦＥＴのオン抵抗を低減することができる。 In addition, the region for forming the groove and the region for filling the groove with the epitaxial film are defined using the first, second, and third mask layer definition patterns in the previous steps. . That is, since the epitaxial film is formed at the end by self-alignment, it is possible to accurately define the fine region. Therefore, the channel length (that is, in the second conductivity type layer between the source region and the epitaxial film), which is the length of the path in which carriers (electrons) move in the p body, which causes the on-resistance to increase, Therefore, the on-resistance of the MOSFET can be reduced.

好ましくは、第１のマスク層を形成する工程では、第２導電型層に接触するようにタンタルカーバイド、カーボン、酸化珪素のいずれかからなる膜を形成する。また好ましくは、第２のマスク層を形成する工程では、タングステン、アルミニウム、酸化珪素のいずれかからなる膜を形成する。また好ましくは、第３のマスク層を形成する工程では、フォトレジストからなる膜を形成する。 Preferably, in the step of forming the first mask layer, a film made of tantalum carbide, carbon, or silicon oxide is formed so as to be in contact with the second conductivity type layer. Preferably, in the step of forming the second mask layer, a film made of any of tungsten, aluminum, and silicon oxide is formed. Preferably, in the step of forming the third mask layer, a film made of a photoresist is formed.

この場合は、第１、第２および第３のマスク層の画定パターンを利用したセルフアラインによって端部にエピタキシャル膜が形成されているので、微細領域の画定を精度よく行なうことが可能となっている。したがって、オン抵抗を増大させる要因となるチャネル長を短くすることができるので、ＭＯＳＦＥＴのオン抵抗を低減することができる。 In this case, since the epitaxial film is formed at the end by self-alignment using the demarcation pattern of the first, second and third mask layers, it becomes possible to delineate the fine region with high accuracy. Yes. Therefore, since the channel length that causes the on-resistance to increase can be shortened, the on-resistance of the MOSFET can be reduced.

以下、図面に基づいてこの発明の実施の形態を説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。 Embodiments of the present invention will be described below with reference to the drawings. In the following drawings, the same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.

図１は、この発明の炭化珪素半導体装置の製造方法の概略を示す流れ図である。図２〜図１１は、炭化珪素半導体装置の各製造工程を説明するための模式図である。図１〜図１１を参照して、炭化珪素半導体装置の製造方法について説明する。なお以下の説明では、基板に対し、基板の主表面側であって半導体が積層される側を上側とし、上記主表面の反対面である裏面側であって後述するドレイン電極が形成される側を下側と呼称する。 FIG. 1 is a flowchart schematically showing a method for manufacturing a silicon carbide semiconductor device of the present invention. 2 to 11 are schematic diagrams for illustrating each manufacturing process of the silicon carbide semiconductor device. A method of manufacturing a silicon carbide semiconductor device will be described with reference to FIGS. In the following description, the side on the main surface side of the substrate on which the semiconductor is stacked is the upper side with respect to the substrate, and the back side opposite to the main surface is the side on which the drain electrode described later is formed. Is referred to as the lower side.

図１に示すように、まず工程（Ｓ１）において、炭化珪素（ＳｉＣ）の基板２１を準備する。たとえば導電型がｎ型である炭化珪素基板を準備することができる。以下の説明では、ｎ型を第１導電型、ｎ型とは異なる導電型であるｐ型を第２導電型とする。 As shown in FIG. 1, first, in a step (S1), a silicon carbide (SiC) substrate 21 is prepared. For example, a silicon carbide substrate having an n conductivity type can be prepared. In the following description, the n-type is the first conductivity type, and the p-type, which is a conductivity type different from the n-type, is the second conductivity type.

次に工程（Ｓ２）において、図２に示すように、ｎ型の第１導電型層２２を、基板２１の上に形成する。たとえばエピタキシャル成長によって第１導電型層２２を形成することができる。第１導電型層２２における不純物濃度は、基板２１内の不純物濃度よりも低くすることができる。次に工程（Ｓ３）において、ｐ型の第２導電型層２４を、第１導電型層２２の上に形成する。たとえばエピタキシャル成長によって第２導電型層２４を形成することができる。この時点で、図２に示すような、基板２１上に第１導電型層２２と第２導電型層２４とが積層された構造となる。 Next, in step (S2), an n-type first conductivity type layer 22 is formed on the substrate 21 as shown in FIG. For example, the first conductivity type layer 22 can be formed by epitaxial growth. The impurity concentration in the first conductivity type layer 22 can be lower than the impurity concentration in the substrate 21. Next, in step (S 3), a p-type second conductivity type layer 24 is formed on the first conductivity type layer 22. For example, the second conductivity type layer 24 can be formed by epitaxial growth. At this point, the first conductive type layer 22 and the second conductive type layer 24 are stacked on the substrate 21 as shown in FIG.

次に、図３に示すように、第２導電型層２４の内部にｐ型の不純物を注入することにより、ｐ型のコンタクト領域６を形成する。具体的には、コンタクト領域６となるべき領域上に開口部を有するイオン注入阻止膜を第２導電型層２４上に形成し、このイオン注入阻止膜をマスクとしてｐ型の不純物を第２導電型層２４に注入する。その後、イオン注入阻止膜を除去する。なお、コンタクト領域６は、第２導電型層２４内のｐ型の不純物濃度よりも高いｐ型の不純物濃度を有する領域とすることができる。このようにすれば第２導電型層２４へ電極を低抵抗で接続させることができる。 Next, as shown in FIG. 3, a p-type contact region 6 is formed by implanting a p-type impurity into the second conductivity type layer 24. Specifically, an ion implantation blocking film having an opening on the region to be the contact region 6 is formed on the second conductivity type layer 24, and p-type impurities are used as the second conductivity by using the ion implantation blocking film as a mask. Injection into the mold layer 24. Thereafter, the ion implantation blocking film is removed. The contact region 6 can be a region having a p-type impurity concentration higher than the p-type impurity concentration in the second conductivity type layer 24. In this way, the electrode can be connected to the second conductivity type layer 24 with a low resistance.

次に工程（Ｓ４）において、第１のマスク層３２を、第２導電型層２４の上に形成する。具体的には、タンタルカーバイド（ＴａＣ）からなる膜を第２導電型層２４の上に積層する。次に工程（Ｓ５）において、タングステンからなる第２のマスク層３３を第１のマスク層３２の上に積層する。この時点で、図４に示すような、第２導電型層２４上に第１のマスク層３２と第２のマスク層３３とが積層された構造となる。たとえば、第１のマスク層３２の厚さを０．１μｍ、第２のマスク層３３の厚さを３μｍとすることができる。なお、第１のマスク層３２は、ＴａＣに限られず、カーボンや酸化珪素によって形成されてもよい。第２のマスク層３３は、タングステンに限られず、アルミニウムや炭化珪素によって形成されてもよい。第１のマスク層３２および第２のマスク層３３は、スパッタリングなど任意の方法を用いて形成することができる。 Next, in step (S 4), the first mask layer 32 is formed on the second conductivity type layer 24. Specifically, a film made of tantalum carbide (TaC) is laminated on the second conductivity type layer 24. Next, in a step (S5), a second mask layer 33 made of tungsten is stacked on the first mask layer 32. At this point, the first mask layer 32 and the second mask layer 33 are stacked on the second conductivity type layer 24 as shown in FIG. For example, the thickness of the first mask layer 32 can be 0.1 μm, and the thickness of the second mask layer 33 can be 3 μm. Note that the first mask layer 32 is not limited to TaC, and may be formed of carbon or silicon oxide. The second mask layer 33 is not limited to tungsten, and may be formed of aluminum or silicon carbide. The first mask layer 32 and the second mask layer 33 can be formed using any method such as sputtering.

またたとえば、第１のマスク層３２と第２のマスク層３３との間に挟まれるように、第２のマスク層３３をエッチングするエッチングガスによってエッチングされない材料からなる、エッチングストッパー層を含む構造としてもよい。エッチングストッパー層が形成された状態を図１４に示す。つまり、第２のマスク層３３をエッチングする条件においては、エッチングストッパー層４１のエッチングレートは第２のマスク層３３のエッチングレートよりも低い。そのため、第２のマスク層３３をエッチングするときに過度にエッチングされることを抑制することができる。たとえば第２のマスク層３３をタングステンで形成するとき、エッチングストッパー層４１を形成する材料としてチタン（Ｔｉ）を用いることができる。 Further, for example, as a structure including an etching stopper layer made of a material that is not etched by an etching gas for etching the second mask layer 33 so as to be sandwiched between the first mask layer 32 and the second mask layer 33. Also good. The state in which the etching stopper layer is formed is shown in FIG. That is, under the conditions for etching the second mask layer 33, the etching rate of the etching stopper layer 41 is lower than the etching rate of the second mask layer 33. Therefore, excessive etching can be suppressed when the second mask layer 33 is etched. For example, when the second mask layer 33 is formed of tungsten, titanium (Ti) can be used as a material for forming the etching stopper layer 41.

続いて、第２のマスク層３３の表面に凹形状部３４を形成する。後述する工程（Ｓ６）において、不純物が注入され複数のソース領域５（図５参照）となるべき第２導電型層２４の複数箇所の上部に相当する第２のマスク層３３の表面（すなわち、第２のマスク層３３の上側の面）に、選択的に凹形状部３４を形成する。また、後述する工程（Ｓ８）において、上記ソース領域５の間の溝部２８（図７参照）が形成されるべき第２導電型層２４の上部に相当する第２のマスク層３３の表面に、選択的に凹形状部３４を形成する。このような凹形状部３４は、たとえば第２のマスク層３３上に開口パターンを有するレジスト膜を形成し当該レジスト膜をマスクとして用いて、第２のマスク層３３をエッチングにより選択的に除去することによって、形成することができる。なお上述したレジスト膜は、エッチング工程の後除去される。図５には、第２のマスク層３３の一部が選択的に除去され凹形状部３４が形成された状態が示されている。 Subsequently, a concave portion 34 is formed on the surface of the second mask layer 33. In a step (S6) to be described later, the surface of the second mask layer 33 corresponding to the upper part of the plurality of portions of the second conductivity type layer 24 to be implanted with impurities to become the plurality of source regions 5 (see FIG. 5) (that is, A concave portion 34 is selectively formed on the upper surface of the second mask layer 33. Further, in the step (S8) described later, on the surface of the second mask layer 33 corresponding to the upper part of the second conductivity type layer 24 where the groove portion 28 (see FIG. 7) between the source regions 5 is to be formed, The concave portion 34 is selectively formed. Such a concave portion 34 is formed by, for example, forming a resist film having an opening pattern on the second mask layer 33 and selectively removing the second mask layer 33 by etching using the resist film as a mask. Can be formed. The resist film described above is removed after the etching process. FIG. 5 shows a state in which a part of the second mask layer 33 is selectively removed to form the concave portion 34.

次に工程（Ｓ６）において、第２導電型層２４の内部に第１導電型の不純物を注入する。このとき、第２のマスク層３３は、凹形状部３４を形成するために選択的に除去された一部を除いては、第１のマスク層３２上に残存している。この残存している第２のマスク層３３をマスクとして、第２導電型層２４の内部に不純物を注入することができる。そして図５に示すように、ソース領域５および注入領域２７が形成される。ソース領域５および注入領域２７におけるｎ型の不純物濃度は、第１導電型層２２内の不純物濃度よりも高くなるように、ソース領域５および注入領域２７に不純物を注入することができる。図５において、ソース領域５は、コンタクト領域６を取り囲むように、第２導電型層２４の内部の複数箇所に形成されており、複数のソース領域５の間に注入領域２７が形成されている。 Next, in step (S 6), a first conductivity type impurity is implanted into the second conductivity type layer 24. At this time, the second mask layer 33 remains on the first mask layer 32 except for a part selectively removed to form the concave portion 34. Using the remaining second mask layer 33 as a mask, impurities can be implanted into the second conductivity type layer 24. Then, as shown in FIG. 5, the source region 5 and the implantation region 27 are formed. Impurities can be implanted into the source region 5 and the implantation region 27 so that the n-type impurity concentration in the source region 5 and the implantation region 27 is higher than the impurity concentration in the first conductivity type layer 22. In FIG. 5, the source region 5 is formed at a plurality of locations inside the second conductivity type layer 24 so as to surround the contact region 6, and an injection region 27 is formed between the plurality of source regions 5. .

次に工程（Ｓ７）において、第３のマスク層３５を形成する。図６に示すように、フォトレジストからなる第３のマスク層３５は、残存している第２のマスク層３３、および、ソース領域５の上部における凹形状部３４を覆うように形成されている。また第３のマスク層３５は、後述する工程（Ｓ８）において溝部２８（図７参照）となるべき領域である注入領域２７の上部における凹形状部３４は覆わないように形成されている。 Next, in step (S7), a third mask layer 35 is formed. As shown in FIG. 6, the third mask layer 35 made of photoresist is formed so as to cover the remaining second mask layer 33 and the concave portion 34 in the upper part of the source region 5. . Further, the third mask layer 35 is formed so as not to cover the concave portion 34 in the upper portion of the implantation region 27 which is a region to be the groove 28 (see FIG. 7) in the step (S8) described later.

次に工程（Ｓ８）において、溝部２８を形成する。前工程（Ｓ７）において形成された第３のマスク層３５をマスクとして、第２導電型層２４を部分的に除去することにより、第１導電型層２２まで到達するように、溝部２８は形成される。つまり溝部２８の底面は、第１導電型層２２内にある。たとえばドライエッチングによって、溝部２８を形成することができる。続いて工程（Ｓ９）において、第２のマスク層３３および第３のマスク層３５が選択的に除去される。そして、図７に示すように、第２導電型層２４が部分的に除去され第１導電型層２２に到達する溝部２８が形成されており、溝部２８が形成されていない第２導電型層２４の表面は第１のマスク層３２で覆われている構成となる。 Next, in the step (S8), the groove portion 28 is formed. Using the third mask layer 35 formed in the previous step (S7) as a mask, the second conductivity type layer 24 is partially removed to form the groove 28 so as to reach the first conductivity type layer 22. Is done. That is, the bottom surface of the groove portion 28 is in the first conductivity type layer 22. For example, the groove 28 can be formed by dry etching. Subsequently, in the step (S9), the second mask layer 33 and the third mask layer 35 are selectively removed. Then, as shown in FIG. 7, the second conductivity type layer 24 is partially removed to form the groove 28 that reaches the first conductivity type layer 22, and the second conductivity type layer in which the groove 28 is not formed. The surface 24 is covered with the first mask layer 32.

次に工程（Ｓ１０）において、溝部２８の底面からエピタキシャル成長させることによって、溝部２８にｎ型のエピタキシャル成長層２３を選択的に充填する。このとき、第１のマスク層３２は、図７に示すように、溝部２８が形成されていない第２導電型層２４の表面を覆うような形状となっている。この第１のマスク層３２をマスクとして、溝部２８にエピタキシャル成長層２３を選択的に形成することができる。続いて、第１のマスク層３２がＴａＣの場合、ＴａＣが残存していると後述する熱酸化膜３６を形成することができないので、たとえばフッ硝酸により第１のマスク層３２は除去される。そして、図８に示す、エピタキシャル成長層２３が形成され、第１のマスク層３２が除去された構成となる。 Next, in step (S10), the n-type epitaxial growth layer 23 is selectively filled in the groove 28 by epitaxial growth from the bottom surface of the groove 28. At this time, as shown in FIG. 7, the first mask layer 32 has a shape that covers the surface of the second conductivity type layer 24 in which the groove 28 is not formed. Using this first mask layer 32 as a mask, the epitaxial growth layer 23 can be selectively formed in the groove 28. Subsequently, when the first mask layer 32 is TaC, if TaC remains, the thermal oxide film 36 described later cannot be formed. Therefore, the first mask layer 32 is removed by, for example, hydrofluoric acid. Then, the epitaxial growth layer 23 shown in FIG. 8 is formed, and the first mask layer 32 is removed.

次に工程（Ｓ１１）において、後処理として電極などの形成を行なう。図９に示すように、第２導電型層２４およびエピタキシャル成長層２３の上に、絶縁膜としての熱酸化膜３６を形成する。なお、ＣＶＤ（Chemical Vapor deposition）により絶縁膜が形成されてもよい。続いて図１０に示すように、ソース領域５およびコンタクト領域６上の熱酸化膜３６を、レジスト膜をマスクとして用いたエッチングなどによって除去し、熱酸化膜３６を除去した後にソース電極１３を形成する。また、基板２１の下側に、ドレイン電極１４を形成する。ソース電極１３およびドレイン電極１４の形成方法としては、任意の方法を用いることができる。続いて図１１に示すように、熱酸化膜３６からその一部が除去された後に残存するゲート酸化膜１６上に、ゲート電極１１が形成される。上記の各電極は、アルミニウムなどの金属によって形成することができる。その後、ダイシングなどにより切断されることによって、単個の炭化珪素半導体装置が完成する。 Next, in step (S11), electrodes and the like are formed as post-processing. As shown in FIG. 9, a thermal oxide film 36 as an insulating film is formed on the second conductivity type layer 24 and the epitaxial growth layer 23. Note that the insulating film may be formed by CVD (Chemical Vapor deposition). Subsequently, as shown in FIG. 10, the thermal oxide film 36 on the source region 5 and the contact region 6 is removed by etching or the like using a resist film as a mask, and the source electrode 13 is formed after the thermal oxide film 36 is removed. To do. Further, the drain electrode 14 is formed below the substrate 21. As a method for forming the source electrode 13 and the drain electrode 14, any method can be used. Subsequently, as shown in FIG. 11, the gate electrode 11 is formed on the gate oxide film 16 remaining after a part of the thermal oxide film 36 is removed. Each of the above electrodes can be formed of a metal such as aluminum. Thereafter, the silicon carbide semiconductor device is completed by cutting by dicing or the like.

以上説明した炭化珪素半導体装置の製造方法により、図１２に示す炭化珪素半導体装置としてのＭＯＳＦＥＴ１００が製造される。図１２に示すように、ＭＯＳＦＥＴ１００は、ＳｉＣからなるｎ型の基板１と、基板１上に形成されたｎ型のドリフト領域２と、ドリフト領域２上に形成されたｎ型のＪＦＥＴ領域３およびｐ型のｐボディ領域４と、ｐボディ領域４内に不純物が注入されて形成されたｎ型のソース領域５およびｐ型のコンタクト領域６とを備える。また、ＭＯＳＦＥＴ１００は、上側にゲート電極１１と、ゲート電極１１とは電気的に絶縁されているソース電極１３を備え、下側にドレイン電極１４を備える。 MOSFET 100 as a silicon carbide semiconductor device shown in FIG. 12 is manufactured by the silicon carbide semiconductor device manufacturing method described above. As shown in FIG. 12, MOSFET 100 includes an n-type substrate 1 made of SiC, an n-type drift region 2 formed on substrate 1, an n-type JFET region 3 formed on drift region 2, and A p-type p body region 4, an n-type source region 5 and a p-type contact region 6 formed by implanting impurities into the p body region 4 are provided. The MOSFET 100 includes a gate electrode 11 on the upper side, a source electrode 13 that is electrically insulated from the gate electrode 11, and a drain electrode 14 on the lower side.

この発明の製造方法によって製造されたＭＯＳＦＥＴ１００では、ｐボディ領域４がイオン注入ではなくエピタキシャル成長により形成されているので、従来のようにイオン注入時にｐボディ領域４の結晶性が低下する不具合が発生することはない。つまり結晶性が良好なため、キャリアに対する散乱が生じにくく、チャネル移動度の低下が少ない。また、ｐボディ領域４とＪＦＥＴ領域３との境界画定のためにセルフアラインが用いられているので、図１２に示すチャネル長Ｌｃｈ（ソース領域５とＪＦＥＴ領域３との間の、ｐボディ領域４内における電子が移動する経路の長さ）を短くすることができる。そのため、ＭＯＳＦＥＴ１００のオン抵抗に大きく影響する、ｐボディ領域４を電子が移動するときに生じる抵抗値（チャネル抵抗）を低減することができる。したがって、ＭＯＳＦＥＴ１００のオン抵抗を低減することができる。 In MOSFET 100 manufactured by the manufacturing method of the present invention, since p body region 4 is formed not by ion implantation but by epitaxial growth, there is a problem that the crystallinity of p body region 4 is lowered during ion implantation as in the prior art. There is nothing. That is, since the crystallinity is good, scattering with respect to carriers is difficult to occur and channel mobility is hardly lowered. Further, since self-alignment is used to demarcate the boundary between the p body region 4 and the JFET region 3, the channel length Lch (p body region 4 between the source region 5 and the JFET region 3 shown in FIG. The length of the path along which the electrons move can be shortened. Therefore, it is possible to reduce the resistance value (channel resistance) generated when electrons move in p body region 4 that greatly affects the on-resistance of MOSFET 100. Therefore, the on-resistance of MOSFET 100 can be reduced.

以下、この発明の実施例について説明する。この発明の炭化珪素半導体装置の製造方法によってＭＯＳＦＥＴの試験体（実施例）を作製し、オン抵抗値を明らかにする実験を行なった。また比較例として、ｐボディ領域４をイオン注入で形成しセルフアラインを用いない従来の製造方法によって、上述した実施例と同じ構成を有する試験体（比較例）を作製し、オン抵抗値を計測した。 Examples of the present invention will be described below. A MOSFET test body (Example) was fabricated by the method for manufacturing a silicon carbide semiconductor device of the present invention, and an experiment was conducted to clarify the on-resistance value. As a comparative example, a test body (comparative example) having the same configuration as the above-described example is manufactured by a conventional manufacturing method in which the p body region 4 is formed by ion implantation and does not use self-alignment, and the on-resistance value is measured. did.

図１３は、試験体としてのＭＯＳＦＥＴの一部を示す模式図である。図１３に示した試験体としてのＭＯＳＦＥＴは、基本的には図１２と同様の構造を備えるが、図１２におけるコンタクト領域６が形成されていない点が異なる。本実施例および比較例の試験体では、基板１の比抵抗は０．０２Ωｃｍ、ドリフト領域２の不純物濃度６×１０^１５ｃｍ^−３、ＪＦＥＴ領域３の不純物濃度はドリフト領域２と同じ６×１０^１５ｃｍ^−３となるように、試験体を作製した。また、図１３に示すように、ドリフト領域２の膜厚８μｍ、ｐボディ領域４およびＪＦＥＴ領域３の膜厚０．８μｍとし、ｐボディ領域４上のソース電極１３の寸法１μｍ、ソース領域５上のソース電極１３の寸法２μｍとし、ソース領域５上のゲート酸化膜１６の長さ０．５μｍとなるように、試験体を作成した。 FIG. 13 is a schematic diagram showing a part of a MOSFET as a test body. The MOSFET as the test body shown in FIG. 13 basically has the same structure as that of FIG. 12, except that the contact region 6 in FIG. 12 is not formed. In the specimens of this example and the comparative example, the specific resistance of the substrate 1 is 0.02 Ωcm, the impurity concentration of the drift region 2 is 6 × 10 ¹⁵ cm ⁻³ , and the impurity concentration of the JFET region 3 is 6 × 10, which is the same as that of the drift region 2. ^The test body was produced so that it might be set to ¹⁵ cm ^<-3> . Further, as shown in FIG. 13, the thickness of the drift region 2 is 8 μm, the thickness of the p body region 4 and the JFET region 3 is 0.8 μm, the dimension of the source electrode 13 on the p body region 4 is 1 μm, and on the source region 5 A test body was prepared so that the size of the source electrode 13 was 2 μm and the length of the gate oxide film 16 on the source region 5 was 0.5 μm.

このとき、比較例では、チャネル抵抗の逆数として表されるチャネル移動度１０ｃｍ^２／Ｖｓ、チャネル長（Ｌｃｈ）３μｍであって、特性オン抵抗は２５ｍΩｃｍ^２であった。これに対し、本実施例では、チャネル移動度１５ｃｍ^２／Ｖｓ、チャネル長（Ｌｃｈ）０．５μｍであって、特性オン抵抗は３ｍΩｃｍ^２であった。 At this time, in the comparative example, the channel mobility expressed as the reciprocal of the channel resistance was 10 cm ² / Vs, the channel length (Lch) was 3 μm, and the characteristic on-resistance was 25 mΩcm ² . In contrast, in this example, the channel mobility was 15 cm ² / Vs, the channel length (Lch) was 0.5 μm, and the characteristic on-resistance was 3 mΩcm ² .

つまり、本実施例では、ｐボディ領域４がイオン注入ではなくエピタキシャル成長により形成されているためにチャネル移動度が増加しており、セルフアラインを用いたためにチャネル長が小さくなっていた。その結果、特性オン抵抗の値が大幅に低減していた。したがって、この発明の炭化珪素半導体装置の製造方法によって、従来の製造方法と比較してオン抵抗の低減が可能な炭化珪素半導体装置を提供できることが確認された。 That is, in this embodiment, the channel mobility is increased because the p body region 4 is formed not by ion implantation but by epitaxial growth, and the channel length is reduced because self-alignment is used. As a result, the value of the characteristic on-resistance has been greatly reduced. Therefore, it has been confirmed that the method for manufacturing a silicon carbide semiconductor device of the present invention can provide a silicon carbide semiconductor device capable of reducing the on-resistance as compared with the conventional manufacturing method.

今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。この発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。 The embodiments and examples disclosed herein are illustrative in all respects and should not be construed as being restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

この発明の炭化珪素半導体装置の製造方法の概略を示す流れ図である。It is a flowchart which shows the outline of the manufacturing method of the silicon carbide semiconductor device of this invention. 基板上に第１導電型層と第２導電型層とが積層された構造を示す模式図である。It is a schematic diagram which shows the structure where the 1st conductivity type layer and the 2nd conductivity type layer were laminated | stacked on the board | substrate. コンタクト領域が形成された状態を示す模式図である。It is a schematic diagram which shows the state in which the contact area | region was formed. 第１および第２のマスク層が形成された状態を示す模式図である。It is a schematic diagram which shows the state in which the 1st and 2nd mask layer was formed. 凹形状部が形成され、第２導電型層の内部に不純物が注入された状態を示す模式図である。It is a schematic diagram which shows the state by which the concave shape part was formed and the impurity was inject | poured into the inside of the 2nd conductivity type layer. 第３のマスク層が形成された状態を示す模式図である。It is a schematic diagram which shows the state in which the 3rd mask layer was formed. 溝部が形成された状態を示す模式図である。It is a schematic diagram which shows the state in which the groove part was formed. エピタキシャル成長層が形成され、第１のマスク層が除去された状態を示す模式図である。It is a schematic diagram which shows the state from which the epitaxial growth layer was formed and the 1st mask layer was removed. 熱酸化膜が形成された状態を示す模式図である。It is a schematic diagram which shows the state in which the thermal oxide film was formed. ソース電極とドレイン電極とが形成された状態を示す模式図である。It is a schematic diagram which shows the state in which the source electrode and the drain electrode were formed. ゲート電極が形成された状態を示す模式図である。It is a schematic diagram which shows the state in which the gate electrode was formed. 炭化珪素半導体装置の構成を示す断面模式図である。It is a cross-sectional schematic diagram which shows the structure of a silicon carbide semiconductor device. 試験体としてのＭＯＳＦＥＴの一部を示す模式図である。It is a schematic diagram which shows a part of MOSFET as a test body. エッチングストッパー層が形成された状態を示す模式図である。It is a schematic diagram which shows the state in which the etching stopper layer was formed.

Explanation of symbols

１基板、２ドリフト領域、３ＪＦＥＴ領域、４ｐボディ領域、５ソース領域、６コンタクト領域、１１ゲート電極、１３ソース電極、１４ドレイン電極、１６ゲート酸化膜、２１基板、２２第１導電型層、２３エピタキシャル成長層、２４第２導電型層、２７注入領域、２８溝部、３２第１のマスク層、３３第２のマスク層、３４凹形状部、３５第３のマスク層、３６熱酸化膜、４１エッチングストッパー層、１００ＭＯＳＦＥＴ。 1 substrate, 2 drift region, 3 JFET region, 4 p body region, 5 source region, 6 contact region, 11 gate electrode, 13 source electrode, 14 drain electrode, 16 gate oxide film, 21 substrate, 22 first conductivity type layer , 23 epitaxial growth layer, 24 second conductivity type layer, 27 implantation region, 28 groove portion, 32 first mask layer, 33 second mask layer, 34 concave shape portion, 35 third mask layer, 36 thermal oxide film, 41 Etching stopper layer, 100 MOSFET.

Claims

Forming a first conductivity type layer on the silicon carbide substrate;
Forming a second conductivity type layer of a conductivity type different from the first conductivity type on the first conductivity type layer;
Forming a first mask layer on the second conductivity type layer;
On the first mask layer, a second mask layer having a concave portion is formed in an upper portion of a region to be a plurality of source regions and an upper portion of a region to be a groove between the source regions. And a process of
Implanting the first conductivity type impurity into the second conductivity type layer using the second mask layer as a mask;
Forming a third mask layer so as to cover the concave portion in the upper portion of the region to be the source region and not to cover the concave portion in the upper portion of the region to be the groove portion; When,
Forming a groove reaching the first conductivity type layer by partially removing the second conductivity type layer using the third mask layer as a mask;
Selectively removing the second mask layer and the third mask layer;
And a step of selectively filling the trench with the first conductivity type epitaxial film using a part of the first mask layer as a mask.

2. The silicon carbide semiconductor device according to claim 1, wherein in the step of forming the first mask layer, a film made of any one of tantalum carbide, carbon, and silicon oxide is formed so as to be in contact with the second conductivity type layer. Manufacturing method.

The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein in the step of forming the second mask layer, a film made of any of tungsten, aluminum, and silicon oxide is formed.

The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein in the step of forming the third mask layer, a film made of a photoresist is formed.