JP4797280B2

JP4797280B2 - Semiconductor device

Info

Publication number: JP4797280B2
Application number: JP2001160397A
Authority: JP
Inventors: 武野辺; 茂夫秋山; 憲輝古本; 卓也砂田
Original assignee: Panasonic Corp; Matsushita Electric Works Ltd
Current assignee: Panasonic Corp; Panasonic Electric Works Co Ltd
Priority date: 2001-05-29
Filing date: 2001-05-29
Publication date: 2011-10-19
Anticipated expiration: 2021-05-29
Also published as: JP2002353450A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものである。
【０００２】
【従来の技術】
従来の、デプレッション型のＭＯＳ型半導体装置の断面図を、図５に示す。図５に示すように、半導体基板であるｎ型ドレイン領域１４の主表面に沿って、ｎ型ドレイン領域１４との間でｐｎ結合を形成するｐ型ベース領域１２と、ｐ型ベース領域１２内に形成されるｎ型ソース領域１３が設けられ、ｎ型ドレイン領域１４及びｎ型ソース領域１３に挟まれたｐ型ベース領域１２のチャンネル領域１１に絶縁膜を介して対面して、チャンネル領域１１表面の導電型を反転させるゲート電極２２と、ｐ型ベース領域１２及びｎ型ソース領域１３の両方に接触するようにソース電極２３と、が形成されている。チャンネル領域１１の表面は、イオン注入によりｎ型となっているが、絶縁膜を介して対面するように配置されたゲート電極２２により、チャンネル領域表面の導電型をｐ型に反転させるようになっている。ドレイン電極２１は、半導体基板主表面の反対側にｎ型ドレイン領域１４に接するように形成されている。
【０００３】
【発明が解決しようとする課題】
上記した従来の半導体装置にあっては、チャンネル領域１１の表面をｎ型の導電型にするため、チャンネル領域１１を形成後に、ｎ型ドレイン領域１４の主表面側にしきい値電圧調整用のｎ型不純物のイオン注入が行われている。このｎ型不純物のイオン注入を行う際、チャンネル領域１１の表面だけでなく、半導体基板であるｎ型ドレイン領域１４にもｎ型不純物のイオン注入がされ、ｎ型ドレイン領域１４表面はイオン注入前より、不純物濃度が高くなり、耐圧特性が低下してしまう。図６は、従来の半導体装置のＢ−Ｂ’断面に沿った不純物濃度の分布を示したものである。図６に示すように、イオン注入を行ったあとでは、ｎ型ドレイン領域１４の主表面近傍における不純物層の不純物濃度が、それ以外のｎ型ドレイン領域１４の不純物濃度よりも高くなっている。また、耐圧特性を維持するために、予めｎ型ドレイン領域１４の不純物濃度の低い基板を用いて半導体装置を作成することもできるが、その場合には、オン抵抗が大きくなってしまうという問題がある。
【０００４】
本発明は上記事由に鑑みて為されたものであり、その目的は、耐圧特性を低下させず、オン抵抗も大きくならない半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するために本発明の半導体装置は、以下の構成を備える。すなわち、
請求項１の発明では、第１の導電型のソース領域と、第２の導電型のベース領域と、が第１の導電型のドレイン領域内に主表面側に沿って形成され、前記ベース領域のうち前記ドレイン領域と前記ソース領域とに挟まれた主表面側の領域であるチャンネル領域に対面する位置にゲート電極を備え、前記ゲート電極により前記チャンネル領域の表面が第１の導電型から第２の導電型へ移行するデプレッション型のＭＯＳ型半導体装置であって、前記ドレイン領域内で、前記主表面から２μｍ以下の領域である不純物層の不純物濃度が、前記不純物層以外のドレイン領域の不純物濃度より低い、所定の不純物濃度以下であることを特徴とする。
【０００６】
請求項２の発明では、請求項１において、前記不純物層の不純物濃度を５×１０ ^１４ｃｍ^−３以下とすることを特徴とする。
【０００７】
【発明の実施の形態】
本発明に係わる半導体装置の一実施の形態を、以下に説明する。本実施形態の半導体装置の断面図は、図５に示した従来構成と同様であるが、図１に示すように、ｎ型ドレイン領域１４の不純物濃度が異なる。
【０００８】
ここにおいて、半導体装置は、従来の半導体装置の断面図と同じ構成であるので、図５を参照して説明する。ｎ型ドレイン領域１４と、ｐ型ベース領域１２と、ｎ型ソース領域１３と、ゲート電極２２と、ソース電極２３とを備えており、ｎ型ドレイン領域１４とｐ型ベース領域１２とがｐｎ接合され、ｎ型ソース領域１３が、半導体基板であるｎ型ドレイン領域１４の主表面に沿って、ｐ型ベース領域１２内に形成されており、ｐ型ベース領域１２内のうち、ｎ型ソース領域１３とｎ型ドレイン領域１４とではさまれる主表面領域であるチャンネル領域１１は、ゲート電極２２に絶縁膜をはさんで対面することとなる。このチャンネル領域１１自体はｐ型の導電型であるが、イオン注入により、チャンネル領域１１の表面近傍領域がｎ型の導電型を有するものとなる。また、ドレイン電極２１は、半導体基板に対してソース電極と反対側に設けられている。
【０００９】
チャンネル領域１１が形成された半導体基板の主表面近傍の不純物層のｎ型ドレイン領域１４の不純物濃度は、それ以外のｎ型ドレイン領域１４の不純物濃度より低くなっており、しきい値調整用のｎ型不純物のイオン注入が行われたあとでも、ｎ型ドレイン領域１４の表面近傍の不純物濃度が、この表面近傍以外のｎ型ドレイン領域１４の不純物濃度より高くならないようにしてあるものである。ｎ型ドレイン領域１４表面近傍の不純物層の不純物濃度を、５×１０ ^１４ｃｍ^−３とすることにより、チャンネル領域表面をｎ型の導電型にするためのｎ型イオンの注入を行っても、主表面近傍のｎ型ドレイン領域１４の不純物濃度を、それ以外のｎ型ドレイン領域１４の不純物濃度よりも低くすることができる。また、ｎ型ドレイン領域１４表面から２μｍ以下の不純物層の不純物濃度を５×１０ ^１４ｃｍ^−３以下とすることで、半導体装置のオン抵抗が増大することを防止できる。図１は、イオン注入を行う前の、図４はイオン注入を行ったあとの、半導体装置のＢ−Ｂ’断面におけるｎ型ドレイン領域１４の不純物濃度を示している。
【００１０】
本実施形態の半導体装置によれば、チャンネル領域１１が設けられるｎ型ドレイン領域１４の主表面側近傍の不純物層の不純物濃度を主表面近傍以外のｎ型ドレイン領域１４の不純物濃度より低くしていることにより、主表面に不純物であるイオンを注入しても、半導体装置の耐圧特性を低下させない。また、不純物層の厚みを２μｍ以下にすることでオン抵抗を低くすることができる。
【００１１】
また、他の実施例として、図２に示すように、ドレイン電極２１をｎ型ドレイン領域１４である半導体基板主表面側に設けたものや、図３に示すように、ｎ型ドレイン領域１４の主表面の反対側にｐ型アノード領域１５を形成した半導体装置において、半導体基板主表面側をｎ型の導電型にするためにイオン注入を行った場合でも、半導体主表面近傍のｎ型ドレイン領域１４の不純物濃度が、それ以外のｎ型ドレイン領域１４の不純物濃度より高くならないので、耐圧特性を低下させないものである。なお、図２乃至図３に示した構成要素で、従来の構成要素と同じものには、同一の符号を付してある。
【００１２】
以上、本発明の好適な実施の形態を説明したが、本発明はこの実施の形態に限らず、種々の形態で実施することができる。
【００１３】
【発明の効果】
上記のように本発明の請求項１に係る半導体装置は、チャンネル領域が配置される半導体基板主表面から２μｍ以下の不純物層の不純物濃度を、表面近傍以外のドレイン領域の不純物濃度より低くしたので、半導体基板の主表面をｎ型の導電型にするために不純物であるイオン注入を行っても、オン抵抗の小さい半導体装置を構成することができる。
【００１４】
本発明の請求項２に係る半導体装置は、請求項１の効果に加えて、不純物層の不純物濃度を、５×１０ ^１４ｃｍ^−３以下で形成したので、イオン注入後においても、不純物層の不純物濃度は、不純物層以外のドレイン領域の不純物濃度よりも低くすることができ、耐圧特性を低下させない半導体装置を構成することができる。
【図面の簡単な説明】
【図１】本発明に係わる半導体装置の一実施の形態における不純物濃度を示す図である
【図２】上記半導体装置に係わる別の実施例における断面図である
【図３】上記半導体装置に係わる別の実施例における断面図である
【図４】上記半導体装置のイオン注入後の不純物濃度を示す図である
【図５】従来の半導体装置の断面図である
【図６】上記半導体装置のイオン注入後の不純物濃度を示す図である
【符号の説明】
１１チャンネル領域
１２ｐ形ベース領域
１３ｎ形ソース領域
１４ｎ形ドレイン領域
２１ドレイン電極
２２ゲート電極
２３ソース電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device.
[0002]
[Prior art]
A sectional view of a conventional depletion type MOS semiconductor device is shown in FIG. As shown in FIG. 5, a p-type base region 12 that forms a pn bond with the n-type drain region 14 along the main surface of the n-type drain region 14 that is a semiconductor substrate; The n-type source region 13 is formed, and the channel region 11 of the p-type base region 12 sandwiched between the n-type drain region 14 and the n-type source region 13 is opposed to the channel region 11 via an insulating film. A gate electrode 22 for inverting the surface conductivity type and a source electrode 23 are formed so as to be in contact with both the p-type base region 12 and the n-type source region 13. The surface of the channel region 11 is n-type by ion implantation, but the conductivity type of the channel region surface is reversed to p-type by the gate electrode 22 arranged so as to face the insulating film. ing. Drain electrode 21 is formed on the opposite side of the main surface of the semiconductor substrate so as to be in contact with n-type drain region 14.
[0003]
[Problems to be solved by the invention]
In the conventional semiconductor device described above, in order to make the surface of the channel region 11 an n-type conductivity type, an n for adjusting the threshold voltage is formed on the main surface side of the n-type drain region 14 after the channel region 11 is formed. Ion implantation of type impurities is performed. When performing ion implantation of the n-type impurity, not only the surface of the channel region 11 but also the n-type drain region 14 which is a semiconductor substrate is ion-implanted with the n-type impurity. As a result, the impurity concentration increases and the withstand voltage characteristics deteriorate. FIG. 6 shows an impurity concentration distribution along the BB ′ cross section of the conventional semiconductor device. As shown in FIG. 6, after ion implantation, the impurity concentration of the impurity layer in the vicinity of the main surface of n-type drain region 14 is higher than the impurity concentration of other n-type drain regions 14. In order to maintain the breakdown voltage characteristics, a semiconductor device can be formed in advance using a substrate having a low impurity concentration in the n-type drain region 14, but in that case, there is a problem that the on-resistance increases. is there.
[0004]
The present invention has been made in view of the above-described reasons, and an object of the present invention is to provide a semiconductor device in which the breakdown voltage characteristics are not deteriorated and the on-resistance is not increased.
[0005]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor device of the present invention has the following configuration. That is,
According to a first aspect of the present invention, a source region of a first conductivity type and a base region of a second conductivity type are formed along a main surface side in a drain region of the first conductivity type, and the base region A gate electrode at a position facing a channel region which is a region on the main surface side sandwiched between the drain region and the source region, and the surface of the channel region is changed from the first conductivity type by the gate electrode. A depletion type MOS semiconductor device that shifts to a conductivity type of 2, wherein an impurity concentration of an impurity layer that is a region of 2 μm or less from the main surface in the drain region is an impurity in a drain region other than the impurity layer It is characterized in that it is lower than the concentration and below a predetermined impurity concentration.
[0006]
According to a second aspect of the present invention, in the first aspect, the impurity concentration of the impurity layer is 5 × 10 ¹⁴ cm ⁻³ or less.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of a semiconductor device according to the present invention will be described below. The cross-sectional view of the semiconductor device of the present embodiment is the same as the conventional configuration shown in FIG. 5, but the impurity concentration of the n-type drain region 14 is different as shown in FIG.
[0008]
Here, the semiconductor device has the same configuration as a cross-sectional view of a conventional semiconductor device, and will be described with reference to FIG. The n-type drain region 14, the p-type base region 12, the n-type source region 13, the gate electrode 22, and the source electrode 23 are provided, and the n-type drain region 14 and the p-type base region 12 are pn junctions. The n-type source region 13 is formed in the p-type base region 12 along the main surface of the n-type drain region 14 which is a semiconductor substrate, and the n-type source region in the p-type base region 12 is formed. The channel region 11, which is the main surface region sandwiched between the n-type drain region 13 and the n-type drain region 14, faces the gate electrode 22 across the insulating film. The channel region 11 itself has a p-type conductivity type, but the region near the surface of the channel region 11 has an n-type conductivity type by ion implantation. Further, the drain electrode 21 is provided on the opposite side to the source electrode with respect to the semiconductor substrate.
[0009]
The impurity concentration of the n-type drain region 14 in the impurity layer in the vicinity of the main surface of the semiconductor substrate in which the channel region 11 is formed is lower than the impurity concentration of the other n-type drain region 14 and is used for threshold adjustment. Even after the ion implantation of the n-type impurity is performed, the impurity concentration in the vicinity of the surface of the n-type drain region 14 is made not to be higher than the impurity concentration in the n-type drain region 14 other than the vicinity of the surface. Even if n-type ions are implanted to make the channel region surface n-type conductivity by setting the impurity concentration of the impurity layer near the surface of the n-type drain region 14 to 5 × 10 ¹⁴ cm ⁻³ , The impurity concentration of n-type drain region 14 in the vicinity of the main surface can be made lower than the impurity concentration of other n-type drain regions 14. Further, by setting the impurity concentration of the impurity layer of 2 μm or less from the surface of the n-type drain region 14 to 5 × 10 ¹⁴ cm ⁻³ or less, it is possible to prevent the on-resistance of the semiconductor device from increasing. FIG. 1 shows the impurity concentration of the n-type drain region 14 in the BB ′ cross section of the semiconductor device before ion implantation and FIG. 4 shows after ion implantation.
[0010]
According to the semiconductor device of this embodiment, the impurity concentration of the impurity layer in the vicinity of the main surface side of the n-type drain region 14 in which the channel region 11 is provided is made lower than the impurity concentration of the n-type drain region 14 other than the vicinity of the main surface. Therefore, even if ions which are impurities are implanted into the main surface, the breakdown voltage characteristics of the semiconductor device are not deteriorated. Further, the on-resistance can be lowered by setting the thickness of the impurity layer to 2 μm or less.
[0011]
As another embodiment, as shown in FIG. 2, the drain electrode 21 is provided on the main surface side of the semiconductor substrate, which is the n-type drain region 14, or as shown in FIG. In the semiconductor device in which the p-type anode region 15 is formed on the opposite side of the main surface, the n-type drain region in the vicinity of the semiconductor main surface is obtained even when ion implantation is performed to make the main surface side of the semiconductor substrate an n-type conductivity type. Since the impurity concentration of 14 does not become higher than the impurity concentration of the other n-type drain region 14, the breakdown voltage characteristic is not deteriorated. In addition, the same code | symbol is attached | subjected to the same component as the conventional component in the component shown in FIG. 2 thru | or FIG.
[0012]
The preferred embodiment of the present invention has been described above, but the present invention is not limited to this embodiment and can be implemented in various forms.
[0013]
【The invention's effect】
As described above, in the semiconductor device according to claim 1 of the present invention, the impurity concentration of the impurity layer of 2 μm or less from the main surface of the semiconductor substrate on which the channel region is disposed is made lower than the impurity concentration of the drain region other than the vicinity of the surface. Even if ion implantation, which is an impurity, is performed in order to make the main surface of the semiconductor substrate have n-type conductivity, a semiconductor device with low on-resistance can be formed.
[0014]
In the semiconductor device according to claim 2 of the present invention, in addition to the effect of claim 1, the impurity concentration of the impurity layer is formed at 5 × 10 ¹⁴ cm ⁻³ or less. The impurity concentration can be lower than the impurity concentration of the drain region other than the impurity layer, and a semiconductor device that does not deteriorate the breakdown voltage characteristics can be configured.
[Brief description of the drawings]
FIG. 1 is a diagram showing an impurity concentration in an embodiment of a semiconductor device according to the present invention. FIG. 2 is a cross-sectional view in another example relating to the semiconductor device. FIG. 4 is a cross-sectional view in another embodiment. FIG. 4 is a view showing an impurity concentration after ion implantation of the semiconductor device. FIG. 5 is a cross-sectional view of a conventional semiconductor device. It is a figure which shows the impurity concentration after implantation. [Explanation of symbols]
11 channel region 12 p-type base region 13 n-type source region 14 n-type drain region 21 drain electrode 22 gate electrode 23 source electrode

Claims

A source region of the first conductivity type and a base region of the second conductivity type are formed along the main surface side in the drain region of the first conductivity type, and the drain region and the base region of the base region A gate electrode is provided at a position facing a channel region which is a region on the main surface side sandwiched between the source region, and the surface of the channel region is shifted from the first conductivity type to the second conductivity type by the gate electrode. A depletion type MOS semiconductor device, wherein a predetermined impurity in which an impurity concentration of an impurity layer which is a region of 2 μm or less from the main surface is lower than an impurity concentration of a drain region other than the impurity layer in the drain region A depletion type MOS semiconductor device characterized by having a concentration lower than the concentration.

2. The depletion type MOS semiconductor device according to claim 1, wherein an impurity concentration of the impurity layer is 5 × 10 ¹⁴ cm ⁻³ or less.