KR20080047164A - 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치 Download PDF

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Abstract

반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치가 제공된다. 반도체 장치의 제조 방법은 반도체 기판 상에 제1 ZrO2 막을 형성하고, 제1 ZrO2막을 플라즈마 처리하여 계면막을 형성하고, 계면막 상에 제2 ZrO2 막을 형성하는 것을 포함한다.
유전막, 누설 전류, 플라즈마 처리

Description

반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치{Method for fabricating semiconductor device and semiconductor device fabricated thereby}
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 도면이다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도이다.
도 6은 본 발명의 제 3 실시예에 따른 반도체 장치의 단면도이다.
도 7은 본 발명의 제 4 실시예에 따른 반도체 장치의 단면도이다.
도 8a 및 도 8b는, 종래의 단일 유전막과 본 발명의 일 실시예에 따른 계면막이 개재된 유전막의 항복 전압에 따른 등가 산화막 두께를 나타낸 그래프이다.
도 9는 종래의 단일 유전막과 본 발명의 일 실시예에 따른 계면막이 개재된 유전막의 인가 전압에 따른 누설 전류 밀도를 나타낸 그래프이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 110: 하부 전극
120: 유전막 121: 제 1 ZrO2 막
122: 계면막 123: 제 2 ZrO2 막
120a: 계면막이 개재된 ZrO2막 130: 상부 전극
본 발명은 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치에 관한 것으로서, 더욱 상세하게는 반도체 장치의 누설 전류 특성을 향상시킬 수 있는 반도체 장치의 제조 방법 및 이에 따라 제조된 반도체 장치에 관한 것이다.
최근, 반도체 장치는 고성능화 및 고집적화가 요구되고 있다. 이에 따라, 반도체 장치를 구성하는 요소들 중 하나인 커패시터는 제한된 면적 내에서 일정값보다 큰 커패시턴스를 갖도록 형성되어야 한다. 또한, 반도체 장치의 성능 및 신뢰성을 개선하기 위하여 커패시터의 크기가 작아지더라도 커패시턴스는 충분하게 확보되어야 하고 항복 전압(breakdown voltage)도 높아야 한다. 이에 따라, 하부 전극, 유전막 및 상부 전극으로 구성된 커패시터가 일정값 이상의 커패시턴스를 갖도록 하기 위하여 유전막의 두께를 줄이는 방안이 연구되고 있다.
한편, 종래의 MIM 커패시터의 유전막으로서 단일 ZrO2(지르코늄 산화막) 유전막을 사용하는 경우는 등가 산화막 두께 특성(equivalent of oxide thickness; 이하 ‘ Toxeq’)은 좋으나 누설 전류 특성이 취약하였다. 따라서, 이러한 점을 극복하기 위하여 ZrO2/Al2O3(알루미늄 산화막)/ZrO2(ZAZ막)등의 복합 고유전막(combined high dielectric layer)이 널리 사용되어 왔다. 하지만, 이러한 유전막은 단일 ZrO2 유전막에 비해 두께가 두꺼워지므로 Toxeq 특성이 좋지 않다. Toxeq는 실리콘 산화물이 아닌 다른 유전 물질로 이루어지는 유전막을 실리콘 산화물로 이루어지는 유전막의 두께로 환산한 값이다.
따라서, 일정한 커패시턴스 및 누설 특성을 유지하기 위해서는 커패시터의 박막화 뿐만 아니라 그의 특성에 맞는 물질을 개발하여 제조하는 필요성이 대두된다. 또한, 안정적인 커패시터로 동작하기 위해서는 누설 전류(leakage current)를 억제한 상태에서 높은 항복 전압을 가지는 커패시터의 특성에 맞는 물질을 개발하는 필요성이 대두된다.
본 발명이 이루고자 하는 기술적 과제는 상세하게는 반도체 장치의 누설 전류 특성을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 이러한 반도체 장치 제조 방법에 따라 제조된 반도체 장치를 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 반도체 기판 상에 제1 ZrO2 막을 형성하고, 제1 ZrO2막을 플라즈마 처리하여 계면막을 형성하고, 계면막 상에 제2 ZrO2 막을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법은 반도체 기판 상에 하부 전극을 형성하고, 하부 전극 상부에 계면 막이 개재된 ZrO2막을 포함하는 유전막을 형성하고, 유전막 상부에 상부 전극을 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 반도체 기판, 반도체 기판 상에 순차적으로 형성된 제1 ZrO2 막과 제2 ZrO2 막, 상기 제1 및 제2 ZrO2 막 사이에 개재된 계면막을 포함한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치는 반도체 기판 상에 형성된 하부 전극, 하부 전극 상부에 형성된 계면막이 개재된 ZrO2 막을 포함하는 유전막, 유전막 상부에 형성된 상부 전극을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층“위(on)”, “접속된(connected to)” 또는 “커플링된(coupled to)”이라고 지칭되는 것은 다른 소자 바로 위에, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 “직접 위(directly on)” “직접 접속된(directly connected to)” 또는 “직접 커플링된(directly coupled to)”으로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. “및/또는”는 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소, 영역, 배선, 층 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소, 영역, 배선, 층 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소, 영역, 배선, 층 또는 섹션들을 다른 소자, 구성요소, 영역, 배선, 층 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소, 제1 영역, 제1 배선, 제1 층 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소, 제2 영역, 제2 배선, 제2 층 또는 제2 섹션일 수도 있음은 물론이다.
공간적으로 상대적인 용어인 “아래(below)”, “아래(beneath)”, “하부(lower)”, “위(above)”, “상부(upper)” 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시 되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 “아래(below)”또는 “아래(beneath)”로 기술된 소자는 다른 소자의 “위(above)”에 놓여 질 수 있다. 따라서, 예시적인 용어인 “아래”는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 “포함한다(comprises)” 및/또는 “포함하는(comprising)”은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제 한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.
다음의 도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하면 다음과 같다. 도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 순서대로 나타낸 도면이다.
우선, 도 1에 도시된 바와 같이 반도체 기판(100) 내에 활성 영역과 필드 영역을 구분하기 위한 소자 분리 공정을 수행하여 소자 분리막(102)을 형성한다. 소자 분리 공정으로는 LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정이 이용될 수 있다.
이어서, 반도체 기판(100) 상에 하부 전극용 도전막(110)을 형성한다.
여기서, 하부 전극용 도전막(110)으로 내열성 금속 화합물인 TiN막을 형성할 수 있다. 하부 전극용 도전막(110)인 TiN막은 원자층 증착(Atomic Layer Deposition; ALD), 물리 기상 증착(Physical Vapor Deposition; PVD), 화학 기상 증착(Chemical Vapor Deposition; CVD)등의 공정을 이용하여 형성할 수 있다. 특히, 설명의 편의상 여기서는 평판형의 MIM 커패시터로 도시하였으나, 이에 제한되 지 않으며 실린더형등 입체적인 구조를 가지는 경우에는 단차 도포성(step coverage)이 좋은 CVD나 ALD 방법으로 형성하는 것이 바람직하다. 한편, 하부 전극용 도전막(110)으로 TiN막을 예시하였으나 이에 제한되지 않으며, TaN막, WN막, RuN막, Pt 막, Ir 막, RuO2 막, IrO2 막, SrRuO3 막 및 TiAlN막 등이 적용될 수 있음은 물론이다.
다음으로 하부 전극용 도전막(110) 상에 본 발명의 일 실시예에 따른 제 1 ZrO2막(121) 및 계면막(122)을 형성한다.
우선, 제 1 ZrO2막(121)을 형성한다. 제 1 ZrO2막(121)은 ALD로 형성할 수 있다. 전술한 바와 같이, ALD로 형성한 제 1 ZrO2막(121)은 단차 도포성이 우수하고 또한 저온 공정이 가능하다. 제 1 ZrO2막(121)은 약 10 내지 90Å의 두께 범위 내에서 형성할 수 있다. 하지만, 이후에 형성될 제 2 ZrO2막(123)의 두께 범위 이하로 형성할 수 있다. 종래의 ZrO2 유전막 형성시 유입되는 O3 가스는 하부 전극용 도전막(110) 상면까지 유입될 수 있어 하부 전극용 도전막(110) 상면에 산화막을 형성시켜 ZrO2 유전막과의 계면 특성을 열화시킬 수 있었다. 하지만, 본 발명의 일 실시예에 따른 제 1 ZrO2막(121)의 형성 공정시 O3 가스가 유입되나(flow), 제 1 ZrO2막(121)의 두께가 얇으므로 유입되는 O3 가스 유량 또한 종래의 단일 ZrO2 유전막에 비해 상대적으로 적어질 수 있다.
이어서, 계면막(interfacial layer; 122)을 형성한다.
계면막(122)은 제 1 ZrO2막(121) 상에 N2, H2, NH3, O2, 및 Ar의 그룹에서 선택된 어느 하나로 플라즈마 처리를 하여 형성할 수 있다. 이때, 플라즈마 처리는 약 25 내지 300 ℃의 온도 범위 내에서 약 50sccm 내지 1slm의 유량으로 처리할 수 있다. 계면막(122)의 두께는 수Å 일 수 있으며, 바람직하기로는 약 2 내지 3Å일 수 있다. 제 1 ZrO2막(121)과 계면막(122)의 두께비는 약 5:1 이상으로서 계면막(122)은 제 1 ZrO2막(121)에 비해 아주 얇은 막일 수 있다.
이어서, 도 3을 참조하면 계면막(122)상에 제 2 ZrO2막(123)을 형성하여 계면막(122)이 개재된 유전막(120a)을 완성한다.
제 2 ZrO2막(123)은 제 1 ZrO2막(121)과 동일한 방법으로 ALD로 형성할 수 있으며, 제 2 ZrO2막(123)은 약 10 내지 90Å의 두께 범위 내에서 형성할 수 있다. 하지만, 제 2 ZrO2막(123)의 두께는 제 1 ZrO2막(121)의 두께 이상으로 형성할 수 있다. 계면막(122)상에 제 2 ZrO2막(123) 형성시, O3가 유입되지만(flow) 종래의 ZrO2 유전막의 두께 보다 얇게 형성됨으로써 유입되는 O3 가스의 유량 또한 종래의 단일 ZrO2 유전막보다는 상대적으로 적어질 수 있다. 또한, 제 2 ZrO2막(123) 하부에 형성된 계면막(122)은 O3 가스가 제 1 ZrO2막(121) 및 하부 전극용 도전막(110) 상면으로 유입되는 것을 방지할 수 있다.
즉, 다시 설명하면 본 발명의 일 실시예에 따른 플라즈마 처리하여 형성하는 계면막(122)은 제 2 ZrO2막(123)의 형성시 유입되는 O3 가스가 제 1 ZrO2막(121)으로 유입되는 것을 방지하는 배리어(barrier) 특성을 가질 수 있다.
또한, 제 1 ZrO2막(121), 계면막(122), 제 2 ZrO2막(123)이 순차적으로 적층되어 형성되는 계면막이 개재된 단일 ZrO2막(120a)으로 유전막(120)을 형성함으로써 종래의 단일 ZrO2 유전막과 실질적으로 동일한 두께로 형성할 수 있다. 즉, 제 1 ZrO2막(121)과 제 2 ZrO2막(123)이 모두 적층된 두께는 종래의 ZrO2 단일 유전막의 실질적인 두께를 재현할 수 있어 종래의 Toxeq 특성이 우수한 유전막 역할을 할 수 있다. 이와 동시에, 그 형성 방법으로 두번에 걸친 ALD로 제 1 및 제 2 ZrO2막(121, 123)을 형성함으로써 O3 가스의 유입되는 유량을 낮게 조절할 수 있다. 또한, 본 발명의 실시예인 플라즈마 처리한 계면막이 개재된 유전막(120a)은 배리어 특성이 있어 제 1 ZrO2막(121)내로 O3 가스의 유입을 방지할 수 있다. 그리하여 누설 전류 특성이 개선된 유전막(120)을 형성할 수 있다.
이로써, 본 발명의 일 실시예에서는 계면막이 개재된 ZrO2막으로 유전막을 형성하여도 누설 전류 특성을 개선시킬 수 있다.
여기서, 제 1 ZrO2막(121)을 형성한 후, 소스 가스를 완전히 배기시킬 수만 있다면 계면막(122)을 형성하는 플라즈마 처리는 인-시츄(in-situ)로 가능할 수 있다. 또한, 플라즈마 처리 후 플라즈마 가스를 완전히 배기시킬 수 있다면 제 2 ZrO2막(123)을 형성하는 공정도 인-시츄로 가능할 수 있다. 그리고, 소스 가스와 플라즈마 가스를 완전히 배기시키는 것이 가능하다면, 제 1 ZrO2막(121), 계면막(122), 제 2 ZrO2막(123)을 모두 인-시츄로 처리하는 것이 가능하다.
도 4를 참조하면, 계면막이 개재된 ZrO2막(120a) 상에 상부 전극용 도전막(130)을 형성한다.
여기서, 상부 전극용 도전막(130)으로 하부 전극용 도전막(110)과 마찬가지로 내열성 금속 화합물인 TiN막을 형성할 수 있다. 상부 전극용 도전막(130)인 TiN막은 ALD, 물리 기상 증착(PVD), 화학 기상 증착(CVD)등의 공정을 이용하여 형성할 수 있다. 그리고, 상부 전극용 도전막(130)으로 TiN막을 예시하였으나 이에 제한되지 않음은 물론이며, TaN막, WN막, RuN막, Pt 막, Ir 막, RuO2 막, IrO2 막, SrRuO3 막 및 TiAlN막 등이 적용될 수 있음은 물론이다.
이후 도시하지는 않았으나 패터닝 공정을 통하여 MIM 커패시터를 완성할 수 있다.
한편, 본 발명의 일 실시예에서는 계면막이 개재된 단일 유전막으로 ZrO2막을 예시하였으나 이에 제한되지 않는다. 공정에 따라 Al2O3막이나 TiO2막도 본 발명의 일 실시예에서처럼 플라즈마 처리한 계면막이 개재된 단일 유전막으로 적용할 수 있음은 물론이다.
또한, 본 발명의 일 실시예에서 MIM 커패시터를 예시하였으나, PIP, MIP등 다른 구조의 커패시터에도 적용할 수 있다. 또한, 누설 전류 특성이 좋은 유전막이 사용되는 어떠한 반도체 장치에도 적용 가능하다.
도 5 내지 도 7은 본 발명의 제 2 내지 제 4 실시예에 대한 단면도이다. 도 4와 동일한 구성 요소는 동일한 도면 부호를 사용하며, 이에 대한 중복되는 설명은 생략하며 도 4와 다른 점을 구체적으로 설명하기로 한다.
도 5를 참조하여 본 발명의 제 2 실시예를 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따른 계면막이 개재된 유전막(120a) 상에 다른 유전막이 적층되어 형성되는 복합 유전막(combined high dielectric layer)에 대한 실시예이다.
본 발명의 제 2 실시예에 따른 유전막(120)은 계면막이 개재된 ZrO2막(120a) 상에 제 2 유전막(124, 120b)이 적층되어 형성된다.
제 2 유전막(124, 120b)은 Al2O3막, TiO2막등이 될 수 있으나 이에 제한되지 않는다. 예를 들어, 계면막이 개재된 ZrO2막(120a)상에 Al2O3막이 적층된 ZrO2(120a)/Al2O3(124, 120b) 유전막(120) 또는 ZrO2막(120a)상에 TiO2막이 적층된 ZrO2(120a)/TiO2(124, 120b) 유전막(120)이 형성될 수 있다. 계면막이 개재된 ZrO2막(120a)으로 인하여, 누설 전류 특성이 개선된 반도체 장치를 구현할 수 있다.
도 6은 본 발명의 제 3 실시예에 따른 유전막(120)의 구조를 나타낸다.
유전막(120)은 계면막이 개재된 유전막(120a), 제 2 유전막(120b), 계면막이 개재된 유전막(120a)이 순차적으로 적층된 구조이다. 본 발명이 도 5와 다른 점은 계면막이 개재된 유전막(120a)상에 제 2 유전막(124, 120b)이 형성되고, 제 2 유전막(124, 120b)상에 또 다시 계면막이 개재된 유전막(120a)이 형성된 점이다. 이는 종래의 ZAZ 유전막 구조(ZrO2/Al2O3/ZrO2)에 본 발명의 일 실시예에 따른 계면막이 개재된 유전막(120a)을 적용한 예이다.
도 7은 본 발명의 제 4 실시예에 따른 유전막(120)의 구조를 나타낸다. 도 5 및 도 6과 다른 점을 설명하면, 유전막(120)은 계면막이 개재된 유전막(120a)상에 제 2 유전막(124, 120b), 제 3유전막(125, 120c)이 순차적으로 적층된 것이다.
여기서, 제 2 유전막(124, 120b) 및 제 3 유전막(125, 120c)으로 Al2O3막, TiO2막등일 수 있으나 이에 제한되지는 않는다. 그리고, 본 발명의 제 4 실시예의 유전막(120)은 ZrO2/Al2O3/TiO2막 또는 ZrO2/TiO2/Al2O3막일 수 있다. 따라서, 계면막이 개재된 단일 ZrO2막(120a)뿐 아니라, 복합 유전막에도 본 발명의 일 실시예 의 계면막이 개재된 단일 ZrO2막(120a)을 적용함으로써 누설 전류 특성을 개선할 수 있다. 또한, 단일 ZrO2막에 비해 Toxeq 특성이 좋지 않은 복합 유전막의 Toxeq 특성을 개선할 수 있다. 이는 다음의 실험예들을 통하여 구체적으로 설명하기로 한다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
도 8a 및 도 8b는, 종래의 단일 유전막과 본 발명의 일 실시예에 따른 계면막이 개재된 유전막의 항복 전압에 따른 등가 산화막 두께를 나타낸 그래프이다.
<실험예 1>
도 8a를 우선 설명하면, 종래의 단일 유전막과 본 발명의 일 실시예에 따른 계면막이 개재된 유전막의 항복 전압에 따른 등가 산화막 두께를 나타낸 그래프이다.
우선 a1는 반도체 기판 상에 하부 전극과 상부 전극 사이의 유전막으로서, ZrO2로만 단일 유전막을 형성하며, 물리적 두께가 80Å 인 경우이다.
그리고 b1는 반도체 기판 상에 하부 전극과 상부 전극 사이의 유전막으로서, 계면막이 개재된 유전막을 나타내며 그때의 제 1 ZrO2막은 10Å, 제 2 ZrO2막은 70Å 을 재현하도록 형성하고, 계면막은 H2로 플라즈마 처리하여 형성한 경우를 나타낸다. 마지막으로 c1는 하부 전극과 상부 전극 사이의 유전막으로서, b1과 마찬가지로 계면막이 개재된 유전막이나 N2로 플라즈마 처리하여 형성한 경우를 나타낸 다. 즉, b1과 c1은 플라즈마의 처리 가스 종류가 다른 것을 나타낸다. 다시 말하면, a1는 종래의 단일 유전막 형성 방법대로 유전막을 형성한 경우를 나타내며, b1 및 c1는 본 발명에서와 같이 각각의 서로 다른 가스로 플라즈마 처리한 계면막이 개재된 유전막을 형성하는 경우를 나타낸다.
이때 실제 물리적인 a1의 유전막 두께는 95.78 Å이었으며, b1 및 c1의 유전막 두께도 94.73Å이므로 거의 동일한 두께를 구현하여 실험한 것이다.
도 8a의 x축은 등가 산화막 두께인 Toxeq를 나타낸 것이고, y축은 양(positive)의 전압 인가시의 항복 전압을 나타낸 것이다. 즉, y축은 양의 전압을 인가하면서 단위 셀당 1fA의 누설 전류가 흐르는 항복 전압을 나타낸 것이다. 여기서는 y축의 중앙값(median)인 1V를 기준으로 Toxeq의 개선도를 보기로 한다. 도 8a에서 알 수 있듯이, 동일한 누설 전류가 흐르는 항복 전압 1V에서의 Toxeq를 살펴보면 a1는 약 6Å이나, b1 및 c1의 직선 그래프의 기울기가 거의 일치하므로 두 b1, c1의 Toxeq는 약 5.6Å이다. 이로써, 본 발명의 일 실시예인 계면막이 개재된 ZrO2막으로 유전막을 형성시, 동일한 누설 전류가 흐르는 항복 전압에 대한 Toxeq가 약 0.4Å정도 얇게 형성될 수 있음을 알 수 있다. 다시 말해서, Toxeq가 종래의 경우에 비해 개선된 것을 알 수 있다. 역으로 설명하면, 계면막이 개재된 ZrO2막으로 종래의 단일 유전막과 동일한 Toxeq로 형성시, 커패시터가 견딜 수 있는 항복 전압이 종래에 비해 높은 전압을 기대할 수 있게 된다. 또한, 계면막을 형성시, 플라즈마 처리 가스의 종류는 결과의 차이를 가져오지 않음을 알 수 있다. 즉, 플라즈마 처리하여 계면막을 형성하는 것은 중요하나, 플라즈마 가스의 종류는 그다지 큰 차이를 나타내지 않음을 알 수 있다.
<실험예 2>
도 8b는, 종래의 단일 유전막과 본 발명의 일 실시예에 따른 계면막이 개재된 유전막에 대해 음의 전압 인가시의 항복 전압에 따른 등가 산화막 두께를 나타낸 그래프이다.
도 8b를 살펴보면, 우선 a2는 도 8a의 a1와 동일한 조건으로 형성된 유전막이며, b2는 도 8a의 b1, c2는 도 8a의 c1과 동일한 조건으로 형성된 계면막이 개재된 유전막을 나타낸다.
도 8b의 x축은 등가 산화막 두께인 Toxeq를 나타낸 것이고, y축은 음의 전압 인가시의 항복 전압을 나타낸 것이다. 즉, y축은 음(negative)의 전압을 인가하면서 단위 셀당 1fA의 누설 전류가 흐르는 항복 전압을 나타낸 것이다. 도 8b에서는, y축의 0.8V를 기준으로 Toxeq의 개선도를 보기로 한다. 도 8b에서 알 수 있듯이, 동일한 누설 전류가 흐르는 항복 전압 0.8V에서의 Toxeq를 살펴보면 a2는 약 6Å이나, b2 및 c2의 직선 그래프의 기울기가 일치하므로 두 b2, c2의 Toxeq는 약 5.45Å이다. 이로써, 본 발명의 일 실시예인 계면막이 개재된 ZrO2막으로 유전막을 형성시, 음의 전압을 인가하면서 동일한 누설 전류가 흐르는 항복 전압을 살펴볼 때, 등가 산화막 두께가 약 0.55Å정도 얇게 형성될 수 있음을 알 수 있다. 다시 말해서, 등가 산화막 두께가 개선된 것을 알 수 있다. 즉, 양의 전압 인가시, 그리고 음의 전압 인가시의 항복 전압에 대한 Toxeq를 살펴볼 때 양쪽의 경우 모두 개선됨을 알 수 있다. 즉, 본 발명의 일 실시예에 따른 계면막이 개재된 유전막을 채용시 동작이 안정된 MIM 커패시터를 구현할 수 있다.
<실험예 3>
도 9는 종래의 단일 유전막과 본 발명의 일 실시예에 따른 계면막이 개재된 유전막의 인가 전압에 따른 누설 전류 밀도를 나타낸 그래프이다.
우선 a3는 반도체 기판 상에 하부 전극과 상부 전극 사이의 유전막으로서, ZrO2로만 단일 유전막을 형성하며, 그때의 커패시턴스가 단위 셀당 37.28fF인 경우이다.
그리고 b3는 반도체 기판 상에 하부 전극과 상부 전극 사이의 유전막으로서, 계면막이 개재된 ZrO2막을 포함하는 유전막을 나타내며 그때의 커패시턴스는 단위 셀당 37.49fF인 경우이다. 여기서, b3의 경우 제 1 ZrO2막 형성 후, N2로 플라즈마 처리하여 계면막을 형성하고, 계면막 상에 제 2 ZrO2막을 형성하였다.
이로써, 종래와 동일한 커패시턴스를 갖도록 계면막이 개재된 유전막을 재현하였으므로 동일한 Toxeq를 구현하였다고 볼 수 있다.
이때, 도 9의 x축은 인가 전압(applied voltage)을 나타내며, y축은 단위 셀당 흐르는 누설 전류의 밀도(leakage current density)를 나타낸다. 여기서, 인가 전압 1V를 기준으로 봤을 때, a3에 비해 b3의 전류 밀도의 계수(order)가 낮음을 알 수 있다. (∇ A/cell 참조)
누설 전류 밀도는 커패시터의 전기적 특성 및 전력 소모와 관련된 것으로서, 그 값이 낮은 것이 반도체 소자의 전기적 특성상 바람직하다. 따라서, 본 발명의 일 실시예에 따른 계면막이 개재된 ZrO2막으로 유전막을 형성하면 동일한 두께로 한번에(once) 형성하는 종래의 단일 ZrO2막 대비 두번(twice)에 나누어 형성함으로써, 한꺼번에 많은 양의 O3가 유입되는 것을 방지할 수 있다. 또한, 제 1 및 제 2 ZrO2막 사이에 배리어 특성이 있는 계면막을 개재함으로써 제 1 ZrO2막으로의 O3 유입을 방지할 수 있으므로 하부 전극용 도전막(110)과의 계면 특성을 개선할 수 있다.
이로써, 계면막이 개재된 단일 ZrO2막으로 유전막을 형성하여도 누설 전류 특성이 개선되어 동작이 안정된 커패시터를 포함하는 반도체 장치를 구현할 수 있다. 또한, 누설 전류 특성이 개선됨으로써 Toxeq를 감소시킬 수 있으므로 Toxeq 특성에서 다소 불리했던 복합 유전막에 본 발명의 일 실시예인 계면막이 개재된 유전막(120a)을 적용하면 Toxeq의 특성도 소정 개선시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 장치 제조 방법 및 이에 따라 제조된 반도체 장치에 따르면 다음과 같은 효과가 있다.
첫째, 단일 유전막을 형성시, 두번에 나누어 형성함으로써 한번에 많은 양의 O2가 유전막내로 유입하는 것을 방지할 수 있다.
둘째, 유전막 내에 플라즈마 처리하여 계면막을 개재시킴으로써 공정시 하부 전극으로의 O2 유입을 방지할 수 있다.
셋째, O2 유입을 방지함으로써 하부 전극과 유전막과의 계면 특성을 개선할 수 있다.
넷째, 계면 특성이 개선됨으로써 항복 전압이 향상되고 누설 전류 특성이 개선될 수 있다.

Claims (29)

  1. 반도체 기판 상에 제1 ZrO2 막을 형성하고,
    상기 제1 ZrO2막을 플라즈마 처리하여 계면막을 형성하고,
    상기 계면막 상에 제2 ZrO2 막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 제 1 ZrO2막의 두께를 상기 제 2 ZrO2 막의 두께 이하로 형성하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 계면막은 N2, H2, NH3, O2, 및 Ar의 그룹에서 선택된 어느 하나로 플라즈마 처리하는 반도체 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 플라즈마 처리는 약 25 내지 300℃의 온도 범위내에서 약 50sccm 내지 1slm의 유량으로 처리하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 계면막은 상기 제 2 ZrO2막 형성시 유입되는 O2가 상기 제 1 ZrO2막으로 유입되는 것을 방지하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 제 1 ZrO2막과 상기 계면막의 두께비는 5:1 이상으로 형성하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 제 1 및 제 2 ZrO2 막을 ALD로 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 반도체 기판 상에 하부 전극을 형성하고,
    상기 하부 전극 상부에 계면막이 개재된 ZrO2막을 포함하는 유전막을 형성하고,
    상기 유전막 상부에 상부 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 ZrO2 막을 형성하는 것은 제 1 ZrO2막을 형성하고, 상기 제 1 ZrO2 막 상에 플라즈마 처리를 하여 계면막을 형성하고, 상기 계면막 상에 제 2 ZrO2 막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 제 1 ZrO2막의 두께를 상기 제 2 ZrO2 막의 두께 이하로 형성하는 반도체 장치의 제조 방법.
  11. 제 9항에 있어서,
    상기 계면막은 N2, H2, NH3, O2, 및 Ar의 그룹에서 선택된 어느 하나로 플라즈마 처리하는 반도체 장치의 제조 방법.
  12. 제 11항에 있어서,
    상기 플라즈마 처리는 약 25 내지 300℃의 온도 범위 내에서 약 50sccm 내지 1slm의 유량으로 처리하는 반도체 장치의 제조 방법.
  13. 제 8항에 있어서,
    상기 계면막은 상기 제 2 ZrO2막 형성시 유입되는 O2가 상기 제 1 ZrO2막으로 유입되는 것을 방지하는 반도체 장치의 제조 방법.
  14. 제 8항에 있어서,
    상기 제 1 ZrO2막과 상기 계면막의 두께비는 5:1 이상으로 형성하는 반도체 장치의 제조 방법.
  15. 제 8항에 있어서,
    상기 유전막은 상기 계면막이 개재된 ZrO2막 상에 Al2O3막, TiO2막, ZrO2막의 그룹에서 선택된 적어도 하나의 막을 더 포함하는 반도체 장치의 제조 방법.
  16. 제 15항에 있어서,
    상기 유전막은 ZrO2/Al2O3막, ZrO2/Al2O3/ZrO2막, ZrO2/Al2O3/TiO2막, ZrO2/TiO2막, ZrO2/TiO2/Al2O3막의 그룹에서 선택된 어느 하나를 포함하는 반도체 장치의 제조 방법.
  17. 제 8항에 있어서,
    상기 제 1 및 제 2 ZrO2 막을 ALD로 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  18. 제 8항에 있어서,
    상기 상부 및 하부 전극은 TiN, TaN, WN, Pt, RuN, Ir, RuO2, IrO2, SrRuO3, 및 TiAlN의 그룹에서 선택된 어느 하나로 형성하는 반도체 장치의 제조 방법.
  19. 반도체 기판;
    상기 반도체 기판 상에 순차적으로 형성된 제1 ZrO2 막과 제2 ZrO2 막; 및
    상기 제1 및 제2 ZrO2 막 사이에 개재된 계면막을 포함하는 반도체 장치.
  20. 제 19항에 있어서,
    상기 제 1 ZrO2막의 두께가 상기 제 2 ZrO2 막의 두께 이하로 형성된 반도체 장치.
  21. 제 19항에 있어서,
    상기 계면막은 N2, H2, NH3, O2, 및 Ar의 그룹에서 선택된 어느 하나를 포함하는 반도체 장치.
  22. 제 19항에 있어서,
    상기 제 1 ZrO2막과 상기 계면막의 두께비는 5:1 이상인 반도체 장치.
  23. 반도체 기판 상에 형성된 하부 전극;
    상기 하부 전극 상부에 형성된 계면막이 개재된 ZrO2 막을 포함하는 유전막; 및
    상기 유전막 상부에 형성된 상부 전극을 포함하는 반도체 장치.
  24. 제 23항에 있어서,
    상기 ZrO2 막은 순차적으로 적층된 제 1 ZrO2막, 제 2 ZrO2막과, 상기 제1 및 제2 ZrO2막 사이에 개재된 계면막을 포함하는 반도체 장치.
  25. 제 24항에 있어서,
    상기 제 1 ZrO2막의 두께가 상기 제 2 ZrO2막의 두께 이하인 반도체 장치.
  26. 제 24항에 있어서,
    상기 계면막은 N2, H2, NH3, O2 및 Ar의 그룹에서 선택된 어느 하나를 포함하는 반도체 장치.
  27. 제 23항에 있어서,
    상기 유전막은 상기 계면막이 개재된 ZrO2 유전막 상에 Al2O3막, TiO2막, ZrO2막의 그룹에서 선택된 적어도 하나의 막을 더 포함하는 반도체 장치.
  28. 제 27항에 있어서,
    상기 유전막은 ZrO2/Al2O3막, ZrO2/Al2O3/ZrO2막, ZrO2/Al2O3/TiO2막, ZrO2/TiO2막, ZrO2/TiO2/Al2O3막의 그룹에서 선택된 어느 하나를 포함하는 반도체 장치.
  29. 제 23항에 있어서,
    상기 상부 및 하부 전극은 TiN, TaN, WN, Pt, RuN, Ir, RuO2, IrO2, SrRuO3, 및 TiAlN의 그룹에서 선택된 어느 하나를 포함하는 반도체 장치.
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