KR20080040484A - 상호연관 이중 샘플링을 수행하기 위한 상호연관 이중샘플링 회로 및 그것을 포함하는 싸이클릭 아날로그 디지털변환 장치 - Google Patents

상호연관 이중 샘플링을 수행하기 위한 상호연관 이중샘플링 회로 및 그것을 포함하는 싸이클릭 아날로그 디지털변환 장치 Download PDF

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Abstract

여기에 개시된 싸이클릭 아날로그 디지털 변환 장치는 리셋 전압을 샘플링하고, 상기 샘플링된 리셋 전압을 두 배 증폭시키고, 상기 두 배 증폭된 리셋 전압에서 제 1 기준 전압을 감산하는 제 1 상호연관 이중 샘플링 회로, 신호 전압을 샘플링하고, 상기 샘플링된 신호 전압을 두 배 증폭시키고, 상기 두 배 증폭된 신호 전압에서 제 2 기준 전압을 감산하는 제 2 상호연관 이중 샘플링 회로, 상기 제 1 및 제 2 상호 연관 이중 샘플링 회로의 감산 결과들의 차이를 출력하는 차동 증폭 회로, 상기 차동 증폭 회로의 출력과 소정의 비교전압을 비교하고, 디지털 값으로서 비교 결과를 출력하는 비교 회로; 그리고 상기 디지털 값에 응답해서 상기 제 1 기준 전압 및 상기 제 2 기준전압의 입력 타이밍을 제어하는 디지털-아날로그 변환기를 포함한다.

Description

상호연관 이중 샘플링을 수행하기 위한 상호연관 이중 샘플링 회로 및 그것을 포함하는 싸이클릭 아날로그 디지털 변환 장치{CORRELATED DOUBLE SAMPLING CIRCUIT FOR PERFORMING CORRELATED DOUBLE SAMPLING AND CYCLIC ANALOG DIGITAL CONVERTOR DEVICE HAVING THEREOF}
도 1은 본 발명의 실시 예에 따른 씨모스 이미지 센서의 블록도;
도 2는 도 1에 도시된 싸이클릭 아날로그 디지털 변환기의 블록도;
도 3은 도 2에 도시된 상호연관 이중 샘플링 회로의 상세 회로도;
도 4는 도 3에 도시된 상호연관 이중 샘플링 회로의 동작 타이밍도;
도 5는 도 3에 도시된 상호연관 이중 샘플링 회로의 리셋 전압 샘플링 동작을 설명하기 위한 스위치상태를 보여주는 도면;
도 6은 도 3에 도시된 상호연관 이중 샘플링 회로의 신호 전압 샘플링 동작을 설명하기 위한 스위치상태를 보여주는 도면;
도 7은 도 3에 도시된 상호연관 이중 샘플링 회로의 샘플링된 리셋 전압 및 신호 전압의 증폭 동작을 설명하기 위한 스위치상태를 보여주는 도면;
도 8은 도 3에 도시된 상호연관 이중 샘플링 회로의 최초 출력신호에 대한 샘플링동작을 설명하기 위한 스위치상태를 보여주는 도면; 그리고
도 9은 도 3에 도시된 상호연관 이중 샘플링 회로의 최초 출력신호에 대한 증폭 동작을 설명하기 위한 스위치상태를 보여주는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 씨모스 이미지 센서 10: 액티브 픽셀 센서 어레이
20: 로우 드라이버
30: 싸이클릭 아날로그 디지털 변환 장치
101: 픽셀 31: 상호연관 이중 샘플링 회로
33: 비교회로 35: 디지털 아날로그 변환기
311: 제 1 상호연관 이중 샘플링 회로
313: 제 2 상호연관 이중 샘플링 회로
315: 차동 증폭 회로
본 발명은 아날로그 디지털 변환 회로에 관한 것으로, 좀 더 구체적으로는 CMOS 이미지 센서를 위한 상호연관 이중 샘플링을 수행하고, 샘플링된 신호를 2배 증폭하는 상호연관 이중 샘플링 회로(이하 CDS 회로라 칭함) 및 그것을 포함하는 싸이클릭 아날로그 디지털 변환 장치(Cyclic Analog Digital Converter)(이하 ADC 회로라 칭함)에 관한 것이다.
일반적인 CMOS 이미지 센서는 액티브 픽셀 센서 어레이(이하, APS 어레이라 칭함)를 포함하고, APS 어레이는 로우(row)와 칼럼(column)으로 구성된 다수의 픽 셀들을 포함한다. ADC 회로는 APS 어레이의 각 로우마다 모든 칼럼들에 대한 아날로그 디지털 변환을 수행하므로, 실질적으로 APS 어레이의 각 칼럼들에 대응하는 ADC회로들을 포함한다. 따라서, 일반적인 CMOS 이미지 센서용 ADC 회로는 칼럼 구조를 갖는다. 이러한 ADC 회로는 CDS 회로를 포함하고, CDS 회로를 통해 입력받은 신호에 대한 상호연관 이중 샘플링(correlated double smapling)을 수행하게 된다. ADC 회로는 입력신호로서 리셋 전압과 신호 전압을 입력받는다. 리셋 전압과 신호전압은 액티브 픽셀 센서에서 생성된 신호로서 리셋 전압은 소정의 전압 값이고 신호전압은 센서에 의해 감지된 빛에 대응하는 전압 값이다. ADC 회로의 CDS 회로는 입력 신호에 대한 상호연관 이중 샘플링을 수행하게 된다. 또한, CDS 회로는 입력신호를 2배 증폭하는 증폭회로로서 동작한다. 구체적으로, CDS 회로는 입력받은 리셋 전압과 신호전압을 샘플링하고, 샘플링된 리셋 전압과 신호전압을 2배 증폭하게 된다. 2배 증폭된 리셋 전압과 신호전압은 각각 소정의 기준전압이 감산 된다. CDS 회로는 감산 된 리셋 전압과 신호전압의 차이를 출력하게 된다.
ADC 회로의 CDS회로는 리셋 전압 및 신호전압을 샘플링하고, 샘플링된 리셋 전압 및 신호 전압을 2배 증폭하기 위해 다수의 커패시터를 포함하고, 2배 증폭된 리셋 전압 및 신호전압의 차이를 출력하기 위해 차동 증폭기를 포함한다. 차동 증폭기의 반전 입력단자와 비반전 입력단자에 각각 3개의 커패시터가 구성되어 있다.
ADC 회로는 리셋 전압 및 신호전압을 각각 순차적으로 입력받고, 차동 증폭기의 반전 입력단자에 연결된 3개의 커패시터를 통해 리셋 전압 및 신호전압을 샘플링한다. 샘플링된 리셋 전압 및 신호전압은 2배 증폭된 후 각각 소정의 기준전압 이 감산되고, 차동 증폭기는 감산된 리셋 전압과 신호전압의 차이를 출력하게 된다. 차동 증폭기의 비반전 입력단자는 3개의 커패시터를 통해 참조 전압을 입력받는다.
따라서, ADC 회로의 CDS 회로는 상호연관 이중 샘플링을 수행하고, 입력신호를 두 배 증폭하기 위해 6 개의 커패시터들을 포함하고 있다. 이러한 커패시터들은 CDS 회로의 레이아웃 면적의 대부분을 차지하므로 전체 칩 면적을 증가시킨다. 또한 ADC 회로의 CDS 회로는 차동 증폭기의 반전 입력단자에 연결된 3개의 커패시터들을 통해 상호연관 이중 샘플링을 수행하고, 비 반전 입력단자에 연결된 커패시터들은 사용하지 않고 참조전압만 인가받도록 함으로써 효율적이지 못한 점이 있었다.
따라서 본 발명의 목적은 상호연관 이중 샘플링 과정에서 신호를 2배 증폭하기 위해 사용되는 커패시터의 수를 줄이기 위한 상호연관 이중 샘플링 회로 및 이러한 상호연관 이중 샘플링 회로를 포함하는 싸이클릭 아날로그 디지털 변환 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 단일 신호로부터 차동 신호로의 변환 방식이 좀 더 효율적인 상호연관 이중 샘플링 회로 및 이러한 상호연관 이중 샘플링 회로를 포함하는 싸이클릭 아날로그 디지털 변환 장치를 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 싸이클릭 아날로그 디지털 변환 장치는: 리셋 전압을 샘플링하고, 상기 샘플링된 리셋 전압을 두 배 증폭시키고, 상기 두 배 증폭된 리셋 전압에서 제 1 기준 전압을 감산하는 제 1 상호연관 이중 샘플링 회로; 신호 전압을 샘플링하고, 상기 샘플링된 신호 전압을 두 배 증폭시키고, 상기 두 배 증폭된 신호 전압에서 제 2 기준 전압을 감산하는 제 2 상호연관 이중 샘플링 회로; 상기 제 1 및 제 2 상호 연관 이중 샘플링 회로의 감산 결과들의 차이를 출력하는 차동 증폭 회로; 상기 차동 증폭 회로의 출력과 소정의 비교전압을 비교하고, 디지털 값으로서 비교 결과를 출력하는 비교 회로; 그리고 상기 디지털 값에 응답해서 상기 제 1 기준 전압 및 상기 제 2 기준전압의 입력 타이밍을 제어하는 디지털-아날로그 변환기를 포함한다.
이 실시예에 있어서, 상기 제 1 기준 전압 및 상기 제 2 기준 전압은 동일 크기이고, 서로 다른 위상을 갖는다.
이 실시예에 있어서, 상기 제 1 상호 연관 이중 샘플링 회로의 출력과 상기 제 2 상호 연관 이중 샘플링 회로의 출력은 각각 대응하는 상기 제 1 상호 연관 이중 샘플링 회로 및 상기 제 2 상호 연관 이중 샘플링 회로에 피드백되어 입력된다.
이 실시예에 있어서, 상기 제 1 상호연관 이중 샘플링 회로 및 상기 제 2 상호연관 이중 샘플링 회로는 상기 피드백된 신호를 샘플링하고, 샘플링된 결과를 2배 증폭한다.
이 실시예에 있어서, 상기 제 1 상호연관 이중 샘플링 회로 및 상기 제 2 상호연관 이중 샘플링 회로는 상기 샘플링 동작 및 증폭 동작을 반복한다.
이 실시예에 있어서, 상기 제 1 상호 연관 이중 샘플링 회로는, 증폭 동작시 상기 2배 증폭된 신호에서 상기 디지털 아날로그 변환기의 제어에 의해 상기 제 1 기준 전압, 상기 제 2 기준전압 및 접지전압 중 어느 하나의 전압을 감산하고, 상기 제 2 상호 연관 이중 샘플링 회로는, 증폭 동작시, 상기 2배 증폭된 신호를 상기 디지털 아날로그 변환기의 제어에 의해 상기 제 1 기준 전압, 상기 제 2 기준 전압, 및 상기 접지 전압 중 어느 하나의 전압을 감산한다
이 실시예에 있어서, 상기 차동 증폭 회로는 상기 제 1 및 제 2 상호연관 이중 샘플링 회로 각각의 감산된 결과들의 차이를 출력한다.
이 실시예에 있어서, 상기 디지털 아날로그 변환기의 제어에 의해 상기 제 1 상호연관 이중 샘플링 회로는 상기 제 1 기준 전압을 입력받을 경우, 상기 제 2 상호연관 이중 샘플링 회로는 상기 제 2 기준 전압을 입력받는다.
이 실시예에 있어서, 상기 디지털 아날로그 변환기의 제어에 의해 상기 제 1 상호연관 이중 샘플링 회로는 상기 제 2 기준 전압을 입력받을 경우, 상기 제 2 상호연관 이중 샘플링 회로는 상기 제 1 기준 전압을 입력받는다.
이 실시예에 있어서, 상기 디지털 아날로그 변환기의 제어에 의해 상기 제 1 상호연관 이중 샘플링 회로는 상기 접지 전압을 입력받을 경우, 상기 제 2 상호연관 이중 샘플링 회로는 상기 접지 전압을 입력받는다.
이 실시예에 있어서, 상기 샘플링 동작과 증폭동작은 상기 리셋 전압 및 신호 전압의 샘플링 동작과 증폭동작을 포함하며, 상기 비교회로의 출력을 저장하는 외부의 저장장치의 비트 수가 N+1일 경우, N회 반복된다.
이 실시예에 있어서, 상기 제 1 상호연관 이중 샘플링 회로는 제 1 커패시터 및 제 2 커패시터를 포함하고, 상기 제 1 및 제 2 커패시터를 통해 상기 리셋 전압을 샘플링한다.
이 실시예에 있어서, 상기 제 1 상호연관 이중 샘플링 회로는 상기 리셋 전압 및 신호전압이 차단된 후 상기 제 1 및 제 2 커패시터를 통해 샘플링된 리셋 전압을 두 배 증폭하고, 상기 2배 증폭된 리셋 전압에서 제 1 기준전압을 감산한다.
이 실시예에 있어서, 상기 제 2 상호연관 이중 샘플링 회로는 제 3 커패시터 및 제 4 커패시터를 포함하고, 상기 제 3 및 제 4 커패시터를 통해 신호전압을 샘플링한다.
이 실시예에 있어서, 상기 제 2 상호연관 이중 샘플링 회로는 상기 리셋 전압 및 신호전압이 차단된 후 상기 제 3 및 제 4 커패시터를 통해 샘플링된 신호 전압을 두 배 증폭하고, 상기 2배 증폭된 신호 전압에서 제 2 기준전압을 감산한다.
이 실시예에 있어서, 상기 제 1 상호연관 이중 샘플링 회로는 상기 제 1 상호연관 이중 샘플링 회로의 출력을 피드백하여 입력받는다.
이 실시예에 있어서, 상기 제 1 상호연관 이중 샘플링 회로는 상기 피드백하여 입력받은 출력을 상기 제 1 커패시터를 통해 샘플링한다.
이 실시예에 있어서, 상기 제 1 상호 연관 이중 샘플링 회로는, 상기 샘플링된 신호를 상기 제 1 및 제 2 커패시터를 통해 2배 증폭하고, 상기 2배 증폭된 신호에서 상기 디지털 아날로그 변환기의 제어에 의해 상기 제 1 기준 전압, 상기 제 2 기준 전압, 및 상기 접지전압 중 어느 하나의 전압을 감산한다.
이 실시예에 있어서, 상기 제 2 상호연관 이중 샘플링 회로는 상기 제 2 상 호연관 이중 샘플링 회로의 출력을 피드백하여 입력받는다.
이 실시예에 있어서, 상기 제 2 상호연관 이중 샘플링 회로는 상기 피드백하여 입력받은 출력을 상기 제 3 커패시터를 통해 샘플링한다.
이 실시예에 있어서, 상기 제 2 상호 연관 이중 샘플링 회로는, 상기 샘플링된 신호를 상기 제 3 및 제 4 커패시터를 통해 2배 증폭하고, 상기 2배 증폭된 신호에서 상기 디지털 아날로그 변환기의 제어에 의해 상기 제 1 기준 전압, 상기 제 2 기준 전압, 및 상기 접지전압 중 어느 하나의 전압을 감산한다.
본 발명의 다른 특징에 따른 상호연관 이중 샘플링 회로는: 리셋 전압을 샘플링하고, 상기 샘플링된 리셋 전압을 두 배 증폭시키고, 상기 두 배 증폭된 리셋 전압에서 제 1 기준 전압을 감산하는 제 1 상호연관 이중 샘플링 회로; 신호 전압을 샘플링하고, 상기 샘플링된 신호 전압을 두 배 증폭시키고, 상기 두 배 증폭된 신호 전압에서 제 2 기준 전압을 감산하는 제 2 상호연관 이중 샘플링 회로; 그리고 상기 제 1 및 제 2 상호 연관 이중 샘플링 회로의 감산 결과들의 차이를 출력하는 차동 증폭 회로를 포함한다.
이 실시예에 있어서, 상기 제 1 기준 전압 및 상기 제 2 기준 전압은 동일 크기이고, 서로 다른 위상을 갖는다.
이 실시예에 있어서, 상기 제 1 상호연관 이중 샘플링 회로는 제 1 커패시터 및 제 2 커패시터를 포함하고, 상기 제 1 및 제 2 커패시터를 통해 상기 리셋 전압을 샘플링한다.
이 실시예에 있어서, 상기 제 1 상호연관 이중 샘플링 회로는 상기 리셋 전 압 및 신호전압이 차단된 후 상기 제 1 및 제 2 커패시터를 통해 샘플링된 리셋 전압을 두 배 증폭하고, 상기 2배 증폭된 리셋 전압에서 제 1 기준전압을 감산한다.
이 실시예에 있어서, 상기 제 2 상호연관 이중 샘플링 회로는 제 3 커패시터 및 제 4 커패시터를 포함하고, 상기 제 3 및 제 4 커패시터를 통해 신호전압을 샘플링한다.
이 실시예에 있어서, 상기 제 2 상호연관 이중 샘플링 회로는 상기 리셋 전압 및 신호전압이 차단된 후 상기 제 3 및 제 4 커패시터를 통해 샘플링된 신호 전압을 두 배 증폭하고, 상기 2배 증폭된 신호 전압에서 제 2 기준전압을 감산한다.
이하에서 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
본 발명에 따른 아날로그 디지털 변환 장치는 리셋 전압을 샘플링하고, 상기 샘플링된 리셋 전압을 두 배 증폭시키고, 상기 두 배 증폭된 리셋 전압에서 제 1 기준 전압을 감산하는 제 1 상호연관 이중 샘플링 회로, 신호 전압을 샘플링하고, 상기 샘플링된 신호 전압을 두 배 증폭시키고, 상기 두 배 증폭된 신호 전압에서 제 2 기준 전압을 감산하는 제 2 상호연관 이중 샘플링 회로, 상기 제 1 및 제 2 상호 연관 이중 샘플링 회로의 감산 결과들의 차이를 출력하는 차동 증폭 회로, 상기 차동 증폭 회로의 출력과 소정의 비교전압을 비교하는 비교 회로, 그리고 상기 비교 결과에 응답해서 상기 제 1 기준 전압 및 상기 제 2 기준전압의 입력 타이밍을 제어하는 디지털-아날로그 변환기를 포함한다. 이러한 구성에 의해 아날로그 디지털 변환 장치는 입력받은 리셋 전압 및 신호 전압에 대한 상호연관 이중 샘플링 을 수행하기 위한 커패시터의 수를 줄이고, 단일 신호로부터 차동 신호로의 변환 방식을 좀 더 효율적으로 수행한다.
도 1은 본 발명의 실시 예에 따른 씨모스 이미지 센서의 블록도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 씨모스 이미지 센서는 액티브 픽셀 센서 어레이(10)(Active Pixel Sensor Array)(이하, APS 어레이라 칭함), 로우 드라이버(20), 싸이클릭 아날로그-디지털 변환 장치(30)(Cyclic Analog Digital Converter)(이하 ADC 회로라 칭함)를 포함한다.
APS 어레이(10)는 로우(row)와 칼럼(column)으로 구성된 다수의 픽셀들을 포함한다. ADC 회로(30)는 APS 어레이(10)의 각 로우(row)마다 모든 칼럼들에 대한 아날로그 디지털 변환을 수행하므로, 실질적으로 APS 어레이(10)의 각 칼럼들에 대응하는 ADC회로들(30)을 포함한다.
로우 드라이버(20)는 로우 디코터(미 도시됨)에 의해 선택된 APS 어레이(10)의 로우(row)를 구동시킨다. APS 어레이(10)는 광소자를 이용하여 빛을 감지하고, 감지된 빛에 대응되는 전기적 신호인 영상 신호를 발생시키다. APS 어레이(10)에서 생성된 영상신호는 아날로그 신호이다. ADC 회로(30)는 APS 어레이(10)에서 생성된 아날로그 신호를 입력받고, 입력받은 아날로그 신호를 디지털 신호로 변환한다. ADC 회로(30)는 입력받은 아날로그 신호를 디지털 신호로 변환할 때 상호연관 이중 샘플링(correlated double sampling)(이하 CDS라 칭함)방식을 이용한다.
APS 어레이(10)는 기본적으로, 광소자에 의해 감지된 아날로그 신호를 출력하기 전에 리셋 전압을 발생시키고, 발생된 리셋 전압을 ADC 회로(30)로 출력한다. APS 어레이(10)는 리셋 전압을 생성한 후, 광소자에 의해 감지된 아날로그 신호(이하 신호 전압이라 칭함)를 발생하고, 발생된 신호 전압을 ADC 회로(30)로 출력한다. CDS 방식을 이용하는 ADC 회로(30)는 제 1 내지 제 4 커패시터를 포함(도3에 도시됨) 하고, 입력받은 리셋 전압을 제 1 및 제 2 커패시터를 통해 샘플링하고 입력받은 신호 전압을 제 3 빛 제 4 커패시터를 통해 샘플링한다. ADC 회로(30)는 샘플링된 리셋 전압 및 신호 전압의 차이를 2 배 증폭시키고, 2배 증폭된 리셋 전압 및 신호 전압의 차이에서 소정의 기준전압을 감산한다. ADC 회로(30)는 기준전압이 감산된 증폭된 신호를 디지털 신호로 변환하여 출력하게 된다.
도 2는 도 1에 도시된 아날로그 디지털 변환기의 블록도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 ADC 회로(30)는 입력신호(VIN)를 상호연관 이중 샘플링하고, 두 배 증폭하는 상호연관 이중 샘플링 회로(31)(이하 CDS 회로라 칭함), CDS 회로(31)의 출력을 디지털 값으로 변환하는 비교회로(33), 비교회로(33)의 출력에 응답해서 CDS회로(31)에 입력되는 기준전압을 결정하는 디지털-아날로그 변환기(35)(이하 DAC라 칭함)를 포함한다. DAC(35)는 제어회로로서 CDS 회로(31)에 입력되는 기준 전압의 선택 여부를 제어한다. CDS 회로는 입력신호(VIN)에 대한 상호연관 이중 샘플링 과정을 수행하고, 또한, 입력신호(VIN)를 두 배 증폭하는 증폭회로로서 동작한다.
ADC 회로(30)는 대응하는 APS어레이(10)의 한 픽셀(101)(이하 CIS라 칭함)로부터 입력신호(VIN)를 입력받는다.
입력신호(VIN)는 리셋 전압(Vrst) 및 신호 전압(Vsig)을 포함한다. 리셋 전압(Vrst) 및 신호전압(Vsig)은 순차적으로 ADC 회로(30)에 입력된다. ADC 회로(30)는 입력받은 리셋 전압(Vrst) 및 신호전압(Vsig)을 CDS 회로(31)로 제공한다. CDS 회로(31)는 CDS 방식을 이용하여 입력받은 리셋 전압(Vrst) 및 신호전압(Vsig)에 대해 상호연관 이중 샘플링과정을 수행하게 된다. CDS 회로(31)의 상호연관 이중 샘플링 과정은 리셋 전압(Vrst) 및 신호전압(Vsig)을 샘플링하고, 샘플링된 리셋 전압(Vrst) 및 신호전압(Vsig)의 차이를 출력하는 과정이다. 또한, CDS 회로(31)는 입력받은 신호(리셋 전압(Vrst) 및 신호전압(Vsig))를 두 배 증폭하는 증폭회로로서 동작하게 된다.
CDS 회로(31)의 상호연관 이중 샘플링 과정 및 증폭동작을 구체적으로 설명하면, CDS 회로(31)는 제 1 내지 제 4 커패시터를 포함(도 3에 도시됨) 하고, 입력받은 리셋 전압(Vrst)을 제 1 및 제 2 커패시터를 통해 샘플링하고, 입력받은 신호 전압(Vsig)을 제 3 빛 제 4 커패시터를 통해 샘플링한다. CDS 회로(31)는 샘플링된 리셋 전압(Vrst) 및 신호 전압(Vsig)의 차이를 2 배 증폭시킨다. CDS 회로(31)는 증폭된 신호에서 소정의 기준전압(VREF)을 감산하고, 기준 전압(VREF)을 감산한 출력신호(Vout)를 비교회로(33)로 제공한다. 기준 전압(VREF)은 제 1 내지 제 3 기준전압(도 3에 도시됨)을 포함한다. 제 1 기준 전압은 양(positive)의 값(Vref)이고 제 2 기준전압은 음(negative)의 값(-Vref)이다. 제 3 기준 전압은 접지 전압(GND)이다. 리셋 전압(Vrst) 및 신호전압(Vsig)의 차이를 증폭한 신호에서 감산 되는 기준 전압은 실질적으로 제 1 기준 전압(Vref) 및 제 2 기준전압(-Vref)의 차이이다. 비교회로(33)는 출력신호(Vout)를 소정의 비교전압과 비교하여 디지털 값(D)으로 변환한다. 비교기(33)에서 출력되는 디지털 값(D)은 실질적으로 두 개(D0,D1)의 값이다.
비교회로(33)는 입력신호를 비교하는 전압 영역을 기준전압(-Vref)부터 소정의 비교전압(-Vref/4), 소정의 비교전압(-Vref/4)부터 소정의 비교전압(Vref/4), 그리고 소정의 비교전압(Vref/4)부터 기준 전압(Vref)의 3 영역으로 분할하고, 각각 대응하는 -1,0,1의 디지털 코드를 할당한다.
CDS 회로(31)의 출력신호(Vout)는 입력신호(VIN)를 상호연관 이중 샘플링하고, 샘플링된 신호를 두 배 증폭한 신호이다. 따라서, 비교회로(33)는 입력신호(VIN)를 소정의 비교전압과 비교하는 것과 같다.
입력신호(VIN), 디지털 값(D), 및 디지털 값(D0,D1)의 관계는 수학식 1과 같다.
Figure 112006080813066-PAT00001
Figure 112006080813066-PAT00002
Figure 112006080813066-PAT00003
변환된 디지털 값은 외부의 저장장치(미 도시됨) 및 DAC(35)로 제공된다. DAC(35)는 입력받은 디지털 값에 응답해서 CDS 회로(31)에 제공되는 아날로그 값인 기준전압(VREF)을 결정하게 된다.(이하, 도 9에서 상세히 설명함)
CDS 회로(31)는, 리셋 전압(Vrst) 및 신호전압(Vsig)을 상호연관 이중 샘플링하고, 샘플링된 신호를 두 배 증폭한 CDS 회로(31)의 출력(Vout)을 피드백하여 입력받는다. CDS 회로(31)는 CDS 회로(31)의 출력(Vout)에 대한 샘플링 동작과 증폭 동작을 반복해서 수행한다. 이때 CDS 회로(31)는 증폭 회로로서 동작하고, 증폭 동작시 DAC(35)에 의해 결정된 기준전압(VREF)을 감산한다.(이하, 도 8 및 도 9에서 상세히 설명함)
비교기에서 출력된 디지털 신호를 저장하는 외부의 저장장치(미 도시됨)의 비트수가 N+1일 경우, CDS 회로(31)는 상호연관 이중 샘플링 및 증폭동작을 포함해서, 샘플링동작과 증폭 동작을 N회 반복한다.
도 3은 도 2에 도시된 상호연관 이중 샘플링 회로의 상세 회로도이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 CDS 회로(31)는 제 1 상호 연관 이중 샘플링 회로(311)(이하, 제 1 CDS 회로라 칭함), 제 2 상호 연관 이중 샘플링 회로(313)(이하, 제 2 CDS 회로라 칭함), 그리고 차동 증폭 회로(315)를 포함한다.
제 1 CDS 회로(311)는 제 1 커패시터(C1P), 제 2 커패시터(C2P), 그리고 스위치들(ΦSHR, Φ1D,Φ2,Φ3,ΦSH,Φ4)을 포함한다. 제 2 CDS 회로(313)는 제 3 커패시터(C1M), 제 4 커패시터(C2M), 그리고 스위치들(ΦSHS, Φ1D,Φ2,Φ3,ΦSH,Φ4)를 포함한 다. 제 1 내지 제 4 커패시터(C1P,C2P,C1M,C2M)는 같은 용량이다. 제 1 CDS 회로(311) 및 제 2 CDS 회로(313)는 각각 입력신호(VIN) 및 기준 전압(VREF)를 입력받는다. 입력신호(VIN)는 리셋 전압(Vrst) 및 신호전압(Vsig)을 포함한다. 기준 전압(VREF)은 제 1 기준전압(VRP=Vref), 제 2 기준 전압(VRN=-Vref), 그리고 접지 전압인 제 3 기준 전압(GND)을 포함한다. CDS 회로(31)는 입력신호(VIN) 및 기준 전압(VREF)에 응답해서, 샘플링 동작과 증폭동작을 수행하게 된다.(이하 상세히 설명함)
스위치(Φ4)는 외부의 독립적인 제어로직(미 도시됨)에 의해 제어되고, CDS 회로(31)에서 샘플링된 리셋 전압(Vrst) 및 신호전압(Vsig)이 증폭될 경우, 제 1 기준 전압(VRP) 및 제 2 기준전압(VRN)이 CDS 회로(31)에 제공되도록 온 상태가 된다.
DAC(35)는 스위치들(ΦH,ΦL,ΦM)을 포함한다. CDS 회로(31)에 입력되는 제 1 기준전압(VRP), 제 2 기준 전압(VRN), 그리고 제 3 기준 전압(GND)은 DAC(35)의 스위치들(ΦH,ΦL,ΦM)의 온/오프에 의해 결정된다. 스위치(Φ4)는 외부의 독립적인 제어로직(미 도시됨)에 의해 제어되고, CDS 회로(31)에서 샘플링된 리셋 전압(Vrst) 및 신호전압(Vsig)이 증폭될 경우, 제 1 기준 전압(VRP) 및 제 2 기준전압(VRN)이 CDS 회로(31)에 제공되도록 온 상태가 된다.
스위치들(ΦSHR,ΦSHS,Φ1D,Φ2,Φ3,ΦSH,Φ4,ΦH,ΦL,ΦM)은 각각 두 개이다.
도 4는 도 3에 도시된 상호연관 이중 샘플링 회로의 동작 타이밍도이다.
도 4에 도시된 스위치들(ΦH,ΦL,ΦM)의 타이밍도는 DAC(35)에 의해 제어되는 스위치의 온/오프상태를 나타낸다. 로우(L) 레벨 구간에서 스위치들(ΦH,ΦL,ΦM)은 오프 상태이다. 하이(H) 레벨 구간에서는 스위치들(ΦH,ΦL,ΦM)중 DAC(35)에 의해 선택된 스위치만 온 상태가 된다.
CDS 회로(31)는 상호연관 이중 샘플링 구간(correlated double sampling)에서 CDS 방식을 이용하여 입력받은 리셋 전압(Vrst) 및 신호전압(Vsig)에 대해 상호연관 이중 샘플링과정을 수행하고, 샘플링된 리셋 전압(Vrst) 및 신호전압(Vsig)의 차이를 두 배 증폭하는 증폭회로로서 동작한다. 또한, CDS 회로(31)는 A/D 변환 구간(A/D converting)에서 증폭회로로서 동작하고, 샘플링 동작과 증폭동작을 반복해서 수행한다. CDS 회로(31)는 A/D 변환 구간(A/D converting)에서 2배 증폭회로라 칭할수 있다.
도 5는 도 3에 도시된 상호연관 이중 샘플링 회로의 리셋 전압 샘플링 동작을 설명하기 위한 스위치상태를 보여주는 도면이다.
도 4 및 도 5를 참조하여 CDS 회로(31)의 리셋 전압 샘플링 동작을 설명하면 다음과 같다.
도 4에 도시된 타이밍 도를 참조하면, 리셋 전압 샘플링 단계(Reset volt sampling)에서 스위치들(ΦSHR,ΦSH,Φ2)은 온 상태가 된다. 따라서, 도 5에 도시된 바와 같이 제 1 커패시터(C1P)의 한쪽 단은 스위치(ΦSHR)를 통해 입력신호(VIN)에 연결되고, 다른쪽 단은 스위치(Φ2)를 통해 차동 증폭회로(315)의 반전 입력단자 및 제 2 커패시터(C2P)의 다른쪽 단에 연결된다. 제 2 커패시터(C2P)의 한쪽 단은 스위치(ΦSHR)를 통해 입력신호(VIN)에 연결된다. 제 2 커패시터(C2P)의 다른쪽 단은 차동 증폭회로(315)의 반전입력단자에 연결되고, 스위치(ΦSH)를 통해 차동 증폭 회로(315)의 비반전 출력 단자에 연결된다.
리셋 전압 샘플링 단계(Reset volt sampling)에서 CDS 회로(31)가 입력받는 입력신호(Vin)는 리셋 전압(Vrst) 이다. CDS 회로(31)는 입력받은 리셋 전압(Vrst)을 제 1 CDS 회로(311)에 제공한다. 리셋 전압(Vrst)은 온 상태인 스위치(ΦSHR)를 통해 제 1 커패시터(C1P) 및 제 2 커패시터(C2P)에 샘플링된다. 즉 리셋 전압(Vrst)은 제 1 커패시터(C1P) 및 제 2 커패시터(C2P)에 충전된다.
제 1 커패시터(C1P)에 충전된 전하(Q1) 및 제 2 커패시터(C2P)에 충전된 전하(Q2)는 Q1=C1P·Vrst, Q2=C2P·Vrst가 된다.
도 6는 도 3에 도시된 상호연관 이중 샘플링 회로의 신호 전압 샘플링 동작을 설명하기 위한 스위치상태를 보여주는 도면이다.
도 4 및 도 6를 참조하여 CDS 회로(31)의 신호 전압 샘플링 동작을 설명하면 다음과 같다.
도 4에 도시된 타이밍 도를 참조하면, 신호 전압 샘플링 단계(Signal volt sampling)에서 스위치들(ΦSHS,ΦSH,Φ2)은 온 상태가 된다. 따라서, 도 6에 도시된 바와 같이 제 3 커패시터(C1M)의 한쪽 단은 스위치(ΦSHS)를 통해 입력신호(VIN)에 연결되고, 다른쪽 단은 스위치(Φ2)를 통해 차동 증폭회로(315)의 비반전 입력단자 및 제 4 커패시터(C2M)의 다른쪽 단에 연결된다. 제 4 커패시터(C2M)의 한쪽 단은 스위치(ΦSHS)를 통해 입력신호(VIN)에 연결된다. 제 4 커패시터(C2M)의 다른쪽 단은 차동 증폭회로(315)의 비 반전입력단자에 연결되고, 스위치(ΦSH)를 통해 차동 증폭 회로(315)의 반전 출력 단자에 연결된다.
신호 전압 샘플링 단계(Signal volt sampling)에서 CDS 회로(31)가 입력받는 입력신호(Vin)는 신호 전압(Vsig) 이다. CDS 회로(31)는 입력받은 신호 전압(Vsig)을 제 2 CDS 회로(311)에 제공한다. 신호 전압(Vsig)은 온 상태인 스위치(ΦSHS)를 통해 제 3 커패시터(C1M) 및 제 4 커패시터(C2M)에 샘플링된다. 즉 신호 전압(Vsig)은 제 3 커패시터(C1M) 및 제 4 커패시터(C2M)에 충전된다.
제 3 커패시터(C1M)에 충전된 전하(Q3) 및 제 4 커패시터(C2M)에 충전된 전하(Q4)는 Q3=C1M·Vsig, Q4=C2M·Vsig가 된다.
도 7은 도 3에 도시된 상호연관 이중 샘플링 회로의 샘플링된 리셋 전압 및 신호 전압의 증폭 동작을 설명하기 위한 스위치상태를 보여주는 도면이다.
도 4 및 도 7을 참조하여 CDS 회로(31)의 샘플링된 리셋 전압 및 신호 전압의 증폭동작을 설명하면 다음과 같다.
도 4에 도시된 타이밍도를 참조하면, 샘플링된 리셋 전압 및 신호 전압의 증폭 단계(Amplifying & CDS)에서 스위치들(ΦSHR,ΦSHS)은 오프 상태이므로 입력신호(VIN)는 차단되고, 스위치들(Φ2,Φ3,Φ4)은 온 상태가 된다. 따라서, 도 6에 도시된 바와 같이 제 1 커패시터(C1P)의 한쪽 단은 스위치(Φ4)를 통해 제 1 기준전압(VRP)에 연결된다. 제 1 커패시터(C1P)의 다른 쪽 단은 스위치(Φ2)를 통해 차동 증폭회로(315)의 반전 입력단자 및 제 2 커패시터(C2P)의 다른 쪽 단에 연결된다. 제 2 커패시터(C2P)의 한쪽 단은 스위치(Φ3)를 통해 차동 증폭 회로(315)의 비반전 출력단자에 연결되고, 다른 쪽 단은 차동 증폭회로(315)의 반전 입력단자에 연결된다. 따라서, 차동 증폭회로(315)는 제 2 커패시터(C2P)를 통해 피드백 루프를 형성한다.
제 3 커패시터(C1M)의 한쪽 단은 스위치(Φ4)를 통해 제 2 기준전압(VRN)에 연결된다. 제 3 커패시터(C1M) 다른 쪽 단은 스위치(Φ2)를 통해 차동 증폭회로(315)의 비반전 입력단자 및 제 4 커패시터(C2M)의 다른 쪽 단에 연결된다. 제 4 커패시터(C2M)의 한쪽 단은 스위치(Φ3)를 통해 차동 증폭 회로(315)의 반전 출력단자에 연결되고, 다른 쪽 단은 차동 증폭회로(315)의 비반전 입력단자에 연결된다. 따라서, 차동 증폭회로(315)는 제 4 커패시터(C2M)를 통해 피드백 루프를 형성한다.
이러한 연결구성에 의해 제 1 CDS 회로(311)는 제 1 기준전압(VRP)을 입력받고, 제 2 CDS 회로(313)는 제 2 기준전압(VRN)을 입력받는다. 따라서, 제 1 커패시터(C1P) 및 제 3 커패시터(C1M)에 충전된 전하량은 각각 대응하는 제 1 기준전압(VRP) 및 제 2 기준전압(VRN)에 의해 변하게 된다. 구체적으로, 제 1 커패시터(C1P)에 충전된 전하량의 변화(△Q1)는 △Q1=C1P(Vrst-VRP)가 되고, 변화된 전하량(△Q1)은 제 2 커패시터(C2P)로 전송된다. 결과적으로, 샘플링된 리셋 전압(Vrst)의 최종출력은 Vout(01)=(Q2+△Q1)/C2P=(C1P(Vrst-VRP)+C2P·Vrst)/C2P가 된다. 제 1 커패시터(C1P) 및 제 2 커패시터(C2P)는 같은 용량이므로 샘플링된 리셋 전압(Vrst)의 최종출력(Vout(01))은 수학식2와 같다.
Figure 112006080813066-PAT00004
따라서, 제 1 CDS 회로(311)는 리셋 전압(Vrst)을 샘플링하고 샘플링된 리셋 전압(Vrst)을 두 배 증폭하게 된다. 또한 제 1 CDS 회로(311)는 두 배 증폭된 리셋 전압(Vrst)에서 제 1 기준전압(VRP)을 감산하고, 감산된 리셋 전압(Vrst)을 출력한다.
제 3 커패시터(C1M)에 충전된 전하량의 변화(△Q3)는 △Q3=C1M(Vsig-VRN)가 되고, 변화된 전하량(△Q3) 제 4 커패시터(C2M)로 전송된다.
결과적으로, 샘플링된 신호 전압(Vsig)의 최종출력은 Vout(02)=(Q4+△Q3)/C2M=(C1M(Vsig-VRN)+C2M·Vsig)/C2M가 된다. 제 1 커패시터(C1P) 및 제 2 커패시터(C2P)는 같은 용량이므로 샘플링된 신호 전압(Vsig)의 최종출력(Vout(02))은 수학식3과 같다.
Figure 112006080813066-PAT00005
따라서, 제 2 CDS 회로(313)는 신호 전압(Vsig)을 샘플링하고 샘플링된 신호 전압(Vsig)을 두 배 증폭하게 된다. 또한 제 2 CDS 회로(313)는 두 배 증폭된 신호 전압(Vsig)에서 제 2 기준전압(VRN)을 감산하고, 감산된 신호 전압(Vsig)을 출력한다.
차동 증폭회로(31)는 제 1 CDS 회로(311) 및 제 2 CDS 회로(313)의 출력의 차이를 출력하게 된다. 따라서, CDS 회로(31)에서 출력되는 신호는 Vout(0)=2Vrst-VRP-(2Vsig-VRN)이 되므로 수학식2와 같다.
Figure 112006080813066-PAT00006
출력신호(Vout(0))는 CDS 회로(31)의 최초의 출력신호를 의미한다. 최초의 출력신호(Vout(0))는 입력받은 리셋 전압(Vrst) 및 신호 전압(Vsig)을 상호연관 이중 샘플링한 최초의 신호이다.
결과적으로 CDS 회로(31)는, 수학식4를 참조하면, 입력받은 리셋 전압(Vrst) 및 신호전압(Vsig)의 차이를 두 배 증폭한다. CDS 회로(31)는 두 배 증폭된 신호에서 제 1 및 제 2 기준 전압(VRP,VRN)의 차이를 감산하고, 감산된 최초 출력신호(Vout(0))를 출력하게 된다.
CDS 회로(31)는 제 1 CDS 회로(311)의 제 1 및 제 2 커패시터(C1P,C2P)를 통해 리셋 전압(Vrst)을 샘플링하고, 샘플링된 리셋 전압(Vrst)을 증폭한다. 또한 CDS 회로(31)는 제 2 CDS 회로(313)의 제 3 및 제 4 커패시터(C1M.C2M)를 통해 신호 전압(Vsig)을 샘플링하고, 샘플링된 신호 전압(Vsig)을 증폭한다. 따라서, 본 발명에 따른 CDS 회로(31)는 입력 신호(VIN)을 샘플링하고 증폭하기 위해 4개의 커패시터들(C1P,C2P,C1M.C2M)을 사용하므로 전체 칩 면적을 감소시킬 수 있다, 또한 CDS 회로(31)는 제 1 CDS 회로(311) 및 제 2 CDS 회로(313)를 통해 각각 대응하는 리셋 전압(Vrst) 및 신호 전압(Vsig)을 샘플링하고, 증폭하므로 효율적인 CDS 과정을 수행하게 된다.
CDS 회로(31)에서 출력된 신호(Vout)는 크기가 같고 위상이 반대인 출력신호들(VOP, VOM)을 포함한다.
입력신호(Vin)는 CDS 회로(31)를 통해 상호연관 이중 샘플링 과정이 수행되고, 비교기(33)를 통해 디지털 신호로 변환된다. 변환된 디지털 신호는 외부의 저장 장치(미 도시됨) 및 DAC(35)로 제공된다. DAC(35)는 입력받은 디지털 값에 응답해서 CDS 회로(31)에 제공될 제 1 기준전압(VRP), 제 2 기준전압(VRN), 또는 제 3 기준전압(GND)의 선택 여부를 결정한다.
도 8은 도 3에 도시된 상호연관 이중 샘플링 회로의 최초 출력신호에 대한 샘플링동작을 설명하기 위한 스위치상태를 보여주는 도면이다.
도 4 및 도 8을 참조하여 상호연관 이중 샘플링 회로의 최초 출력신호(Vout(0))에 대한 샘플링동작을 설명하면 다음과 같다.
제 2 커패시터(C2P) 및 제 4 커패시터(C2M)에는 샘플링된 리셋 전압(Vrst) 및 신호 전압(Vsig)의 증폭 단계(Amplifying & CDS)에서 생성된 최초 출력신호(Vout(0))가 유지되고 있다. 제 1 CDS 회로(311)의 최초 출력신호는 Vout(01)=2Vrst-VRP이고, 제 2 CDS 회로(313)의 최초 출력신호는 Vout(02)=2Vsig-VRN이다. 따라서, 도 4에 도시된 샘플링 단계(SamplingA)에서 제 2 커패시터(C2P)의 전하(Q2)는 Q2=C2P(Vout(01))이고, 제 4 커패시터의 전하(Q4)는 Q4=C2M(Vout(02))이다.
도 4에 도시된 타이밍 도를 참조하면, 샘플링 단계(SamplingA)에서 스위치들(Φ3,Φ1,Φ1D)은 온 상태가 된다. 따라서, 제 1 CDS 회로(311)의 제 1 커패시터(C1P)의 한쪽 단은 스위치(Φ1D)를 통해 제 2 커패시터(C2P)의 한쪽 단에 연결되고, 스위치들(Φ1D,Φ3)을 통해 차동 증폭회로(315)의 비반전 출력단자에 연결된다. 제 1 커패시터(C1P)의 다른쪽 단은 스위치(Φ1)를 통해 접지전압(GND)에 연결된다. 제 2 커패시터(C2P)의 다른쪽 단은 차동 증폭 회로(315)의 반전 입력 단자에 연결되고, 한쪽 단은 스위치(Φ3)을 통해 차동 증폭 회로(315)의 비반전 출력단자에 연결된다. 따라서, 차동 증폭회로(315)는 제 2 커패시터(C2P)를 통해 피드백 루프를 형성한다.
제 2 CDS 회로(311)의 제 3 커패시터(C1M)의 한쪽 단은 스위치(Φ1D)를 통해 제 4 커패시터(C2M)의 한쪽 단에 연결되고, 스위치들(Φ1D,Φ3)을 통해 차동 증폭회로(315)의 반전 출력단자에 연결된다. 제 3 커패시터(C1M)의 다른쪽 단은 스위치(Φ1)를 통해 접지전압(GND)에 연결된다. 제 4 커패시터(C2M)의 다른 쪽 단은 차동 증폭 회로(315)의 비반전 입력 단자에 연결되고, 한쪽 단은 스위치(Φ3)을 통해 차동 증폭 회로(315)의 반전 출력단자에 연결된다. 따라서, 차동 증폭회로(315)는 제 4 커패시터(C2M)를 통해 피드백 루프를 형성한다.
이러한 연결구성에 의해 최초 출력 신호 Vout(0)은 제 1 커패시터(C1P) 및 제 3 커패시터(C1M)에 충전된다. 제 1 CDS 회로(311)의 최초 출력신호인 Vout(01)=2Vrst-VRP은 제 1 커패시터(C1P)에 충전되고, 제 2 CDS 회로(313)의 최초 출력신호인 Vout(02)=2Vsig-VRN은 제 3 커패시터(C1M)에 충전된다. 따라서, 제 1 커 패시터(C1P)에 충전된 전하(Q1)는 Q1=C1P(Vout(01))이고, 제 3 커패시터(C1M)에 충전된 전하(Q3)는 Q3=C1M(Vout(02))이된다.
도 9은 도 3에 도시된 상호연관 이중 샘플링 회로의 최초 출력신호에 대한 증폭 동작을 설명하기 위한 스위치상태를 보여주는 도면이다.
도 4에 도시된 타이밍 도를 참조하면, 증폭 단계(AmplifyingA)에서 스위치들(Φ3,Φ2)은 온 상태가 된다. 또한 DAC 회로(35)의 제어에 의해 선택된 기준전압을 공급받기 위한 스위치들도 온 상태가 된다.
DAC(35)는 내부의 제어로직(미 도시됨)에 의해 비교회로(33)로부터 입력받은 디지털 값(D1,D0)에 응답해서 스위치들(ΦH,ΦL,ΦM)을 온/오프 시킨다. 예를 들어, 비교회로(33)의 출력신호가 D1=1,D0=0일 경우, DAC(35)는 비교회로(33)의 출력신호(D1,D0)에 응답해서 스위치(ΦH)를 온 시킨다. 따라서, DAC(35)의 제어에 의해 제 1 CDS 회로(311)로는 제 1 기준 전압(VRP)을 입력받고, 제 2 CDS 회로는 제 2 기준 전압(VRN)을 입력받는다. 비교회로(33)의 출력신호가 D1=0,D0=1일 경우, DAC(35)는 비교회로(33)의 출력신호(D1,D0)에 응답해서 스위치(ΦL)를 온 시킨다. 따라서, DAC(35)의 제어에 의해 제 1 CDS 회로(311)로는 제 2 기준 전압(VRN)을 입력받고, 제 2 CDS 회로(313)는 제 1 기준 전압(VRP)을 입력받는다. 비교회로(33)의 출력신호가 D1=0,D0=0일 경우, DAC(35) 는 비교회로(33)의 출력신호(D1,D0)에 응답해서 스 위치(ΦM)를 온 시킨다. 따라서 DAC(35)의 제어에 의해 제 1 CDS 회로(311) 및 제 2 CDS 회로(313)는 접지 전압(GND)을 입력받는다.
스위치들(Φ3,Φ2)은 온 상태이므로 제 1 CDS 회로(311)의 제 1 커패시터(C1P)의 한쪽 단은 DAC(35)의 제어에 의해 선택된 기준 전압에 연결되고, 다른쪽 단은 스위치(Φ2)를 통해 차동 증폭회로(315)의 반전 입력단자 및 제 2 커패시터(C2P)의 다른쪽 단에 연결된다. 제 2 커패시터(C2P)의 다른쪽 단은 차동 증폭회로(315)의 반전 입력단자에 연결되고, 한쪽 단은 스위치(Φ3)를 통해 차동 증폭 회로(315)의 비반전 출력단자에 연결된다. 따라서 차동 증폭회로(315)는 제 2 커패시터(C2P)를 통해 피드백 루프를 형성한다.
또한 온 상태인 스위치들(Φ3,Φ2)에 의해 제 2 CDS 회로(313)의 제 3 커패시터(C1M)의 한쪽 단은 DAC(35)의 제어에 의해 선택된 기준 전압에 연결되고, 다른쪽 단은 스위치(Φ2)를 통해 차동 증폭회로(315)의 비반전 입력단자 및 제 4 커패시터(C2M)의 다른쪽 단에 연결된다. 제 4 커패시터의 다른쪽 단은 차동 증폭회로(315)의 비반전 입력단자에 연결되고, 한쪽 단은 스위치(Φ3)를 통해 차동 증폭 회로(315)의 반전 출력단자에 연결된다. 따라서 차동 증폭회로(315)는 제 4 커패시터(C2M)를 통해 피드백 루프를 형성한다.
이러한 연결구성에 의해 제 1 커패시터(C1P) 및 제 3 커패시터(C1M)에 충전된 전하량은 각각 대응하는, DAC(35)의 제어에 의해 선택된 기준 전압에 의해 변하게 된다. 예를 들어, 비교기(33)의 출력신호가 D1=1,D0=0일 경우, DAC(35)는 비교기(33)의 출력신호(D1,D0)에 응답해서 스위치(ΦH)를 온 시킨다. 따라서, DAC(35)의 제어에 의해 제 1 CDS 회로(311)로는 제 1 기준 전압(VRP)을 입력받고, 제 2 CDS 회로는 제 2 기준 전압(VRN)을 입력받는다.
입력받은 제 1 기준 전압(VRP) 및 제 2 기준 전압(VRN)에 의해 제 1 커패시터(C1P)에 충전된 전하의 변화량(△Q1)는 △Q1=C1P(Vout(01)-VRP)가 되고, 제 3 커패시터(C1M)에 충전된 전하의 변화량(△Q2)는 △Q2=C1M(Vout(02)-VRN)가 된다. 변화된 전하량(△Q1)은 제 2 커패시터(C2P)로 전송되고, 변화된 전하량(△Q2)은 제 4 커패시터(C2M)로 전송된다. 따라서, 제 1 CDS 회로(311)의 최종 출력은 Vout(11)=(Q2+△Q1)/C2P=(C1P(Vout(01)-VRP)+C2P·Vout(01))/C2P가 된다. 제 1 커패시터(C1P) 및 제 2 커패시터(C2P)는 같은 용량이므로 제 1 CDS 회로(311)의 최종 출력(Vout(11))은 수학식 5와 같다
Figure 112006080813066-PAT00007
제 2 CDS 회로(313)의 최종 출력은 Vout(12)=(Q4+△Q3)/C2M=(C1M(Vout(02)-VRN)+C2M·Vout(02))/C2M가 된다. 제 3 커패시터(C1M) 및 제 4 커패시터(C2M)는 같은 용량이므로 제 2 CDS 회로(313)의 최종 출력(Vout(12))은 수학식 6과 같다.
Figure 112006080813066-PAT00008
따라서, 제 1 CDS 회로(311)는 샘플링된 리셋 전압(Vrst) 및 신호 전압(Vsig)의 증폭 단계(Amplifying & CDS)에서 출력된 신호(Vout(01))를 피드백하여 입력받고, 입력받은 출력신호(Vout(01))를 샘플링한다. 제 1 CDS 회로(311)는 샘플링된 신호(Vout01)를 두 배 증폭한다. 제 1 CDS 회로(311)는 두 배 증폭된 신호(Vout01)에서 DAC(35)에 의해 선택된 제 1 기준전압(VRP)을 감산하고, 감산 된 신호(Vout(11))을 출력한다.
또한, 제 2 CDS 회로(313)는 샘플링된 리셋 전압(Vrst) 및 신호 전압(Vsig)의 증폭 단계(Amplifying & CDS)에서 출력된 신호(Vout(02))를 피드백하여 입력받고, 입력받은 출력신호(Vout(02))를 샘플링한다. 제 2 CDS 회로(313)는 샘플링된 신호(Vout02)를 두 배 증폭한다. 제 1 CDS 회로(311)는 두 배 증폭된 신호(Vout02)에서 DAC(35)에 의해 선택된 제 2 기준전압(VRN)을 감산하고, 감산 된 신호(Vout(12))을 출력한다.
차동 증폭회로(31)는 제 1 CDS 회로(311) 및 제 2 CDS 회로(313)의 출력의 차이를 출력하게 된다. 따라서, CDS 회로(31)에서 출력되는 신호는 Vout(1)=2Vout(01)-VRP-(2Vout(02)-VRN)이 되므로 수학식 7과 같다.
Figure 112006080813066-PAT00009
출력신호(Vout(1))는 CDS 회로(31)의 두 번째 출력신호를 의미한다. 두 번째 출력 신호(Vout(1))는 CDS 회로(31)에 피드백하여 입력받은 최초 출력신호(Vout(0))를 샘플링하고, 샘플링된 최초 출력신호(Vout(0))를 증폭하고, 증폭된 최초 출력 신호(Vout(0))에서 DAC(35)에 의해 선택된 기준전압을 감산한 신호이다.
도 4에 도시된 샘플링 단계(SamplingB) 및 증폭 단계(AmplifyingB)는 상기 설명된 샘플링 단계(SamplingA) 및 증폭 단계(AmplifyingA)를 다시 반복하는 단계로서 상세한 설명은 생략한다. ADC 회로(30)는 리셋 전압(Vrst) 및 신호 전압(Vsig)을 입력받은 후 CDS 회로(31)를 통해 샘플링 동작 및 증폭 동작을 반복해서 수행하게 된다. 비교회로(33)에서 출력된 디지털 신호를 저장하는 외부의 저장장치의 비트수는 N+1일 경우 이러한 CDS 회로(31)의 샘플링 동작 및 증폭 동작은 N회 반복된다.
결과적으로 ADC 회로(30)는 제 1 CDS 회로(311)의 제 1 및 제 2 커패시터(C1P,C2P)를 통해 리셋 전압(Vrst)을 샘플링하고, 샘플링된 리셋 전압(Vrst)을 두 배 증폭하게 된다. 또한 ADC 회로(30)는 제 2 CDS 회로(313)의 제 3 및 제 4 커패 시터(C1M,C2M)를 통해 신호 전압(Vsig)을 샘플링하고, 샘플링된 신호 전압(Vsig)을 두 배 증폭하게 된다. 제 1 CDS 회로(311)는 두 배 증폭된 리셋 전압(Vrst)에서 제 1 기준 전압(VRP)을 감산하고, 감산 된 리셋 전압(Vrst)을 출력한다. 제 2 CDS 회로(313)는 두 배 증폭된 신호 전압(Vsig)에서 제 2 기준 전압(VRN)을 감산하고, 감산된 신호 전압(Vsig)을 출력한다. 차동 증폭 회로(315)는 제 1 CDS 회로(311) 및 제 2 CDS 회로(313)의 출력의 차이를 출력하게 된다.
따라서, 본 발명에 따른 ADC 회로(30)는 입력신호(VIN)을 샘플링하고 증폭하기 위해 4개의 커패시터를 사용하므로 전체 칩 면적을 감소시킬 수 있다, 또한 ADC 회로(30)는 CDS 회로(31)의 제 1 CDS 회로(311) 및 제 2 CDS 회로를 통해 각각 대응하는 리셋 전압(Vrst) 및 신호 전압(Vsig)을 샘플링하고, 증폭하므로 효율적인 상호연관 이중 샘플링 과정을 수행하게 된다.
예시적인 바람직한 실시 예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시 예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상과 같은 본 발명에 의하면, 싸이클릭 아날로그 디지털 변환 장치는 입력신호에 대한 상호연관 이중 샘플링을 수행하기 위한 커패시터의 수를 줄이고, 단일 신호로부터 차동 신호로의 변환 방식이 효율적이다.

Claims (27)

  1. 리셋 전압을 샘플링하고, 상기 샘플링된 리셋 전압을 두 배 증폭시키고, 상기 두 배 증폭된 리셋 전압에서 제 1 기준 전압을 감산하는 제 1 상호연관 이중 샘플링 회로;
    신호 전압을 샘플링하고, 상기 샘플링된 신호 전압을 두 배 증폭시키고, 상기 두 배 증폭된 신호 전압에서 제 2 기준 전압을 감산하는 제 2 상호연관 이중 샘플링 회로;
    상기 제 1 및 제 2 상호 연관 이중 샘플링 회로의 감산 결과들의 차이를 출력하는 차동 증폭 회로;
    상기 차동 증폭 회로의 출력과 소정의 비교전압을 비교하고, 디지털 값으로서 비교 결과를 출력하는 비교 회로; 그리고
    상기 디지털 값에 응답해서 상기 제 1 기준 전압 및 상기 제 2 기준전압의 입력 타이밍을 제어하는 디지털-아날로그 변환기를 포함하는 싸이클릭 아날로그 디지털 변환 장치.
  2. 제 1 항에 있어서,
    상기 제 1 기준 전압 및 상기 제 2 기준 전압은 동일 크기이고, 서로 다른 위상을 갖는 싸이클릭 아날로그 디지털 변환 장치.
  3. 제 1 항에 있어서,
    상기 제 1 상호 연관 이중 샘플링 회로의 출력과 상기 제 2 상호 연관 이중 샘플링 회로의 출력은 각각 대응하는 상기 제 1 상호 연관 이중 샘플링 회로 및 상기 제 2 상호 연관 이중 샘플링 회로에 피드백되어 입력되는 싸이클릭 아날로그 디지털 변환 장치.
  4. 제 3 항에 있어서,
    상기 제 1 상호연관 이중 샘플링 회로 및 상기 제 2 상호연관 이중 샘플링 회로는 상기 피드백된 신호를 샘플링하고, 샘플링된 결과를 2배 증폭하는 싸이클릭 아날로그 디지털 변환 장치.
  5. 제 4 항에 있어서,
    상기 제 1 상호연관 이중 샘플링 회로 및 상기 제 2 상호연관 이중 샘플링 회로는 상기 샘플링 동작 및 증폭 동작을 반복하는 싸이클릭 아날로그 디지털 변환 장치.
  6. 제 5 항에 있어서,
    상기 제 1 상호 연관 이중 샘플링 회로는, 증폭 동작시 상기 2배 증폭된 신호에서 상기 디지털 아날로그 변환기의 제어에 의해 상기 제 1 기준 전압, 상기 제 2 기준전압 및 접지전압 중 어느 하나의 전압을 감산하고, 상기 제 2 상호 연관 이 중 샘플링 회로는, 증폭 동작시, 상기 2배 증폭된 신호를 상기 디지털 아날로그 변환기의 제어에 의해 상기 제 1 기준 전압, 상기 제 2 기준 전압, 및 상기 접지 전압 중 어느 하나의 전압을 감산하는 싸이클릭 아날로그 디지털 변환 장치.
  7. 제 6 항에 있어서,
    상기 차동 증폭 회로는 상기 제 1 및 제 2 상호연관 이중 샘플링 회로 각각의 감산된 결과들의 차이를 출력하는 싸이클릭 아날로그 디지털 변환 장치.
  8. 제 6 항에 있어서,
    상기 디지털 아날로그 변환기의 제어에 의해 상기 제 1 상호연관 이중 샘플링 회로는 상기 제 1 기준 전압을 입력받을 경우, 상기 제 2 상호연관 이중 샘플링 회로는 상기 제 2 기준 전압을 입력받는 싸이클릭 아날로그 디지털 변환 장치.
  9. 제 6 항에 있어서,
    상기 디지털 아날로그 변환기의 제어에 의해 상기 제 1 상호연관 이중 샘플링 회로는 상기 제 2 기준 전압을 입력받을 경우, 상기 제 2 상호연관 이중 샘플링 회로는 상기 제 1 기준 전압을 입력받는 싸이클릭 아날로그 디지털 변환 장치.
  10. 제 6 항에 있어서,
    상기 디지털 아날로그 변환기의 제어에 의해 상기 제 1 상호연관 이중 샘플 링 회로는 상기 접지 전압을 입력받을 경우, 상기 제 2 상호연관 이중 샘플링 회로는 상기 접지 전압을 입력받는 싸이클릭 아날로그 디지털 변환 장치.
  11. 제 5 항에 있어서,
    상기 샘플링 동작과 증폭동작은 상기 리셋 전압 및 신호 전압의 샘플링 동작과 증폭동작을 포함하며, 상기 비교회로의 출력을 저장하는 외부의 저장장치의 비트 수가 N+1일 경우, N회 반복되는 싸이클릭 아날로그 디지털 변환 장치.
  12. 제 1 항에 있어서,
    상기 제 1 상호연관 이중 샘플링 회로는 제 1 커패시터 및 제 2 커패시터를 포함하고, 상기 제 1 및 제 2 커패시터를 통해 상기 리셋 전압을 샘플링하는 싸이클릭 아날로그 디지털 변환 장치.
  13. 제 12 항에 있어서,
    상기 제 1 상호연관 이중 샘플링 회로는 상기 리셋 전압 및 신호전압이 차단된 후 상기 제 1 및 제 2 커패시터를 통해 샘플링된 리셋 전압을 두 배 증폭하고, 상기 2배 증폭된 리셋 전압에서 제 1 기준전압을 감산하는 싸이클릭 아날로그 디지털 변환 장치.
  14. 제 1 항에 있어서,
    상기 제 2 상호연관 이중 샘플링 회로는 제 3 커패시터 및 제 4 커패시터를 포함하고, 상기 제 3 및 제 4 커패시터를 통해 신호전압을 샘플링하는 싸이클릭 아날로그 디지털 변환 장치.
  15. 제 14 항에 있어서,
    상기 제 2 상호연관 이중 샘플링 회로는 상기 리셋 전압 및 신호전압이 차단된 후 상기 제 3 및 제 4 커패시터를 통해 샘플링된 신호 전압을 두 배 증폭하고, 상기 2배 증폭된 신호 전압에서 제 2 기준전압을 감산하는 싸이클릭 아날로그 디지털 변환 장치.
  16. 제 13 항에 있어서,
    상기 제 1 상호연관 이중 샘플링 회로는 상기 제 1 상호연관 이중 샘플링 회로의 출력을 피드백하여 입력받는 싸이클릭 아날로그 디지털 변환 장치.
  17. 제 16 항에 있어서,
    상기 제 1 상호연관 이중 샘플링 회로는 상기 피드백하여 입력받은 출력을 상기 제 1 커패시터를 통해 샘플링하는 싸이클릭 아날로그 디지털 변환 장치.
  18. 제 17 항에 있어서,
    상기 제 1 상호 연관 이중 샘플링 회로는, 상기 샘플링된 신호를 상기 제 1 및 제 2 커패시터를 통해 2배 증폭하고, 상기 2배 증폭된 신호에서 상기 디지털 아날로그 변환기의 제어에 의해 상기 제 1 기준 전압, 상기 제 2 기준 전압, 및 상기 접지전압 중 어느 하나의 전압을 감산하는 싸이클릭 아날로그 디지털 변환 장치.
  19. 제 15 항에 있어서,
    상기 제 2 상호연관 이중 샘플링 회로는 상기 제 2 상호연관 이중 샘플링 회로의 출력을 피드백하여 입력받는 싸이클릭 아날로그 디지털 변환 장치.
  20. 제 19 항에 있어서,
    상기 제 2 상호연관 이중 샘플링 회로는 상기 피드백하여 입력받은 출력을 상기 제 3 커패시터를 통해 샘플링하는 싸이클릭 아날로그 디지털 변환 장치.
  21. 제 20 항에 있어서,
    상기 제 2 상호 연관 이중 샘플링 회로는, 상기 샘플링된 신호를 상기 제 3 및 제 4 커패시터를 통해 2배 증폭하고, 상기 2배 증폭된 신호에서 상기 디지털 아날로그 변환기의 제어에 의해 상기 제 1 기준 전압, 상기 제 2 기준 전압, 및 상기 접지전압 중 어느 하나의 전압을 감산하는 싸이클릭 아날로그 디지털 변환 장치.
  22. 리셋 전압을 샘플링하고, 상기 샘플링된 리셋 전압을 두 배 증폭시키고, 상기 두 배 증폭된 리셋 전압에서 제 1 기준 전압을 감산하는 제 1 상호연관 이중 샘 플링 회로;
    신호 전압을 샘플링하고, 상기 샘플링된 신호 전압을 두 배 증폭시키고, 상기 두 배 증폭된 신호 전압에서 제 2 기준 전압을 감산하는 제 2 상호연관 이중 샘플링 회로; 그리고
    상기 제 1 및 제 2 상호 연관 이중 샘플링 회로의 감산 결과들의 차이를 출력하는 차동 증폭 회로를 포함하는 상호연관 이중 샘플링 회로.
  23. 제 22 항에 있어서,
    상기 제 1 기준 전압 및 상기 제 2 기준 전압은 동일 크기이고, 서로 다른 위상을 갖는 상호연관 이중 샘플링 회로.
  24. 제 22 항에 있어서,
    상기 제 1 상호연관 이중 샘플링 회로는 제 1 커패시터 및 제 2 커패시터를 포함하고, 상기 제 1 및 제 2 커패시터를 통해 상기 리셋 전압을 샘플링하는 상호연관 이중 샘플링 회로.
  25. 제 24 항에 있어서,
    상기 제 1 상호연관 이중 샘플링 회로는 상기 리셋 전압 및 신호전압이 차단된 후 상기 제 1 및 제 2 커패시터를 통해 샘플링된 리셋 전압을 두 배 증폭하고, 상기 2배 증폭된 리셋 전압에서 제 1 기준전압을 감산하는 상호연관 이중 샘플링 회로.
  26. 제 22 항에 있어서,
    상기 제 2 상호연관 이중 샘플링 회로는 제 3 커패시터 및 제 4 커패시터를 포함하고, 상기 제 3 및 제 4 커패시터를 통해 신호전압을 샘플링하는 상호연관 이중 샘플링 회로.
  27. 제 26 항에 있어서,
    상기 제 2 상호연관 이중 샘플링 회로는 상기 리셋 전압 및 신호전압이 차단된 후 상기 제 3 및 제 4 커패시터를 통해 샘플링된 신호 전압을 두 배 증폭하고, 상기 2배 증폭된 신호 전압에서 제 2 기준전압을 감산하는 상호연관 이중 샘플링 회로.
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