KR20080039140A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

A semiconductor device and a manufacturing method thereof are provided to prevent plasma damage from being generated on a transistor in a peripheral circuit region by forming a protection diode through halo ion injection and threshold voltage control ion injection. An ion injection and halo ion injection for controlling a threshold voltage are performed on a first active region. A second active region is separated from the first active region by a device isolation layer(102). A second gate insulating layer(110) is formed on the first active region. A first gate insulating layer(104) and the second insulating layer are formed on the second active region. A gate(116) is formed on the second gate insulating layer of the second active region. A bit line connects the first active region with the gate on the second active region. Wherein, a junction region(108a) is formed in the first active region, and the bit line comprises a first contact hole(120) and a second contact hole.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}Semiconductor device and method for manufacturing same {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}

도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.1 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.2A to 2H are cross-sectional views illustrating processes for manufacturing a semiconductor device in accordance with an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100,200 : 반도체 기판 102,202 : 소자분리막100,200: semiconductor substrate 102,202: device isolation film

104,204 : 제1게이트절연막 206 : 마스크패턴104,204: first gate insulating film 206: mask pattern

108a,208,208a : 접합 영역 110,210 : 제2게이트절연막108a, 208,208a: junction region 110,210: second gate insulating film

112,212 : 게이트도전막 114,214 : 하드마스크막112,212 gate conductive film 114,214 hard mask film

116,216 : 게이트 118,218 : 층간절연막116,216 Gate 118,218 Interlayer insulating film

120,220 : 제1콘택홀 122,222 : 제2콘택홀120,220: 1st contact hole 122,222: 2nd contact hole

124,224 : 비트라인 126,226 : 보호 다이오드124,224: bit line 126,226: protection diode

본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 주변회로 영역의 과도 식각으로 인해 상기 주변회로 영역의 트랜지스터에 플라즈마 데미지가 발생하는 것을 방지할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the semiconductor device capable of preventing the plasma damage to the transistor of the peripheral circuit region due to the excessive etching of the peripheral circuit region. It is about.

반도체 소자의 고집적화 추세에 따라 셀 영역의 패턴 밀도가 높아지게 되었으며, 이에, 상기 셀 영역과 주변회로 영역과의 패턴 밀도 차가 더욱 증가하게 되었다. 그래서, 게이트를 형성하기 위한 게이트용 도전막의 식각 공정시 상기 주변회로 영역의 게이트가 과도 식각(Over Etch)되는 현상이 유발된다.According to the trend of higher integration of semiconductor devices, the pattern density of the cell region is increased, thereby increasing the pattern density difference between the cell region and the peripheral circuit region. Thus, a phenomenon in which the gate of the peripheral circuit region is over etched during the etching process of the gate conductive film for forming the gate is caused.

왜냐하면, 상기 식각 공정은 셀 영역을 타겟(Target)으로 해서 수행되기 때문에, 상기 셀 영역의 플로팅 게이트의 브리지(Bridge)가 발생되지 않을 만큼 식각 공정을 수행하게 되면, 상기 셀 영역에 비해 패턴 밀도가 낮은 주변회로 영역에서는 과도 식각되는 현상이 유발되는 것이다.Because the etching process is performed by using the cell region as a target, when the etching process is performed such that the bridge of the floating gate of the cell region is not generated, the pattern density is higher than that of the cell region. In the low peripheral circuit region, overetching is caused.

이때, 상기 식각 공정은 통상 플라즈마를 이용한 건식 식각 방식으로 수행되므로, 상기 과도 식각된 주변회로 영역의 게이트 가장자리(Edge) 부분에서는 상기 플라즈마에 의한 데미지(Damage)가 발생하게 된다.In this case, since the etching process is usually performed by a dry etching method using plasma, damage caused by the plasma is generated at the gate edge of the over-etched peripheral circuit region.

다시 말해, 상기 주변회로 영역은 상기 셀 영역에 비해 패턴 밀도가 낮기 때문에, 식각 공정시 상기 셀 영역 보다 식각 바이어스(Bias)가 더 많이 전달되어 과도 식각이 유발되며, 이 때문에, 상기 게이트 가장자리 부분이 플라즈마에 직접적으로 노출되어 데미지가 발생하는 것이다.In other words, since the peripheral circuit region has a lower pattern density than the cell region, the etching bias is transmitted more than the cell region during the etching process, thereby causing excessive etching. Damage is caused by direct exposure to the plasma.

이 과정에서, 주변회로 영역의 트랜지스터는 게이트 가장자리 부분의 플라즈마 데미지 때문에, 문턱전압이 변하고 게이트절연막의 퇴화가 일어나는 등 상기 트 랜지스터의 특성이 크게 변하게 되어 반도체 소자의 신뢰성이 저하된다. In this process, the transistors in the peripheral circuit region change the characteristics of the transistors such as the threshold voltage and the deterioration of the gate insulating film due to the plasma damage of the gate edge portion, thereby reducing the reliability of the semiconductor device.

이러한 현상은 셀 영역의 크기가 작아져 패턴 밀도가 높아지면서 더욱 심화되며, 그 결과, 상기 주변회로 영역의 과도 식각은 고밀도 소자를 형성함에 있어서 큰 취약점으로 작용하게 되었다. This phenomenon is further exacerbated as the size of the cell region becomes smaller and the pattern density becomes higher. As a result, the excessive etching of the peripheral circuit region becomes a large vulnerability in forming a high density device.

따라서, 본 발명은 셀 영역과 주변회로 영역에서의 트랜지스터를 동시에 형성하는 반도체 소자의 제조방법에 있어서, 상기 주변회로 영역의 과도 식각으로 인해 주변회로 영역의 트랜지스터에 플라즈마 데미지가 발생하는 것을 방지할 수 있는 반도체 소자 및 그의 제조방법을 개시한다.Therefore, in the method of manufacturing a semiconductor device for simultaneously forming transistors in a cell region and a peripheral circuit region, plasma damage can be prevented from occurring in the transistors in the peripheral circuit region due to excessive etching of the peripheral circuit region. Disclosed are a semiconductor device and a method of manufacturing the same.

일실시예에 있어서, 반도체 소자는, 반도체 기판 상의 셀 영역 및 주변회로 영역에의 트랜지스터의 동시 형성시, 상기 셀 영역과 주변회로 영역간 패턴 밀도 차이로 인해 상기 주변회로 영역의 트랜지스터에 플라즈마 데미지에 의한 게이트절연막의 퇴화(Degradation)가 일어나는 것을 방지하기 위해서 상기 주변회로 영역에 보호 다이오드가 설치된 반도체 소자에 있어서, 상기 보호 다이오드는, 문턱전압 조절 이온주입 및 할로 이온주입이 수행된 제1활성영역 및 상기 제1활성영역과 소자분리막에 의해 이격된 제2활성영역; 상기 제1활성영역에 형성된 제2게이트절연막 및 상기 제2활성영역에 형성된 제1 및 제2게이트절연막; 상기 제2활성영역의 제2게이트절연막 상에 형성된 게이트; 및 상기 문턱전압 조절 이온주입 및 할로 이온주입이 수행된 제1활성영역과 상기 제2활성영역 상의 게이트를 연결하는 비트라인;을 포함한다.In one embodiment, the semiconductor device is subjected to plasma damage to the transistors of the peripheral circuit region due to the difference in the pattern density between the cell region and the peripheral circuit region upon simultaneous formation of the transistors in the cell region and the peripheral circuit region on the semiconductor substrate. In the semiconductor device provided with a protection diode in the peripheral circuit region in order to prevent the degradation of the gate insulating film, the protection diode comprises: a first active region where threshold voltage control ion implantation and halo ion implantation are performed; A second active region spaced apart from the first active region by the device isolation layer; A second gate insulating film formed in the first active region and first and second gate insulating films formed in the second active region; A gate formed on the second gate insulating film of the second active region; And a bit line connecting a gate on the second active region to the first active region where the threshold voltage regulation ion implantation and halo ion implantation are performed.

여기서, 상기 비트라인은 제1활성영역과 연결되는 부분에 다수의 브렌치가 구비된다.Here, the bit line is provided with a plurality of branches at a portion connected to the first active region.

다른 실시예에 있어서, 반도체 소자의 제조방법은, 셀 영역 및 주변회로 영역으로 구획된 반도체 기판의 상기 주변회로 영역에 제1활성영역과 제2활성영역을 구획하는 소자분리막을 형성하는 단계; 상기 소자분리막을 포함한 제1 및 제2 활성영역 상에 제1게이트절연막을 형성하는 단계; 상기 제1활성영역 상의 제1게이트절연막을 선택적으로 제거하는 단계; 상기 제1게이트절연막이 제거된 제1활성영역 내에 문턱전압 조절 이온주입을 수행하는 단계; 상기 문턱전압 조절 이온주입이 수행된 제1활성영역 및 제1게이트절연막 상에 제2게이트절연막을 형성하는 단계; 상기 제2활성영역 상의 제2게이트절연막 상에 선택적으로 게이트를 형성하는 단계; 상기 문턱전압 조절 이온주입이 수행된 제1활성영역 내에 선택적으로 할로 이온주입을 수행하는 단계; 및 상기 문턱전압 조절 이온주입 및 할로 이온주입이 수행된 제1활성영역과 상기 제2활성영역 상의 게이트를 연결시키는 비트라인을 형성해서 기판의 주변회로 영역에 보호 다이오드를 형성하는 단계;를 포함한다.In another embodiment, a method of manufacturing a semiconductor device may include forming an isolation layer in a first active region and a second active region in a peripheral circuit region of a semiconductor substrate divided into a cell region and a peripheral circuit region; Forming a first gate insulating layer on the first and second active regions including the device isolation layer; Selectively removing the first gate insulating film on the first active region; Performing threshold voltage control ion implantation into a first active region from which the first gate insulating film is removed; Forming a second gate insulating film on the first active region and the first gate insulating film on which the threshold voltage regulation ion implantation is performed; Selectively forming a gate on a second gate insulating film on the second active region; Selectively performing halo ion implantation into the first active region where the threshold voltage regulation ion implantation is performed; And forming a bit line connecting the first active region to which the threshold voltage control ion implantation and halo ion implantation are performed and the gate on the second active region to form a protection diode in the peripheral circuit region of the substrate. .

상기 비트라인은 제1활성영역과 연결되는 부분에 다수의 브렌치를 구비하도록 형성한다.The bit line is formed to have a plurality of branches at a portion connected to the first active region.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은, 셀 영역과 주변회로 영역에서의 트랜지스터를 동시에 형성하는 반도체 소자의 제조방법에 있어서, 상기 주변회로 영역의 과도 식각으로 인한 게이트절연막의 퇴화(Degradation)를 방지하기 위하여 문턱전압 이온주입 및 할로 이온주입을 통해 보호 다이오드를 형성한다.SUMMARY OF THE INVENTION The present invention provides a method of fabricating a semiconductor device in which transistors are simultaneously formed in a cell region and a peripheral circuit region, wherein threshold voltage ion implantation and implantation are performed to prevent degradation of the gate insulating film due to excessive etching of the peripheral circuit region. Halo ion implantation forms a protective diode.

이렇게 하면, 상기 보호 다이오드의 접합 영역 농도가 증가하여 방전 전압(Breakdown Voltage)가 약해지므로, 게이트를 형성하기 위한 플라즈마 식각 공정시 상기 플라즈마의 커런트(Current)를 기판으로 충분히 빼낼 수 있으며, 따라서, 상기 식각 공정시 과도 식각으로 인해 주변회로 영역의 트랜지스터에서 유발되는 플라즈마 데미지를 방지할 수 있다.In this case, since the concentration of the junction region of the protection diode is increased and the breakdown voltage is weakened, the current of the plasma can be sufficiently taken out to the substrate during the plasma etching process for forming the gate. Transient etching during the etching process can prevent the plasma damage caused by the transistor in the peripheral circuit area.

도 1은 본 발명의 실시예에 따른 보호 다이오드를 포함한 반도체 소자의 단면도이다.1 is a cross-sectional view of a semiconductor device including a protection diode according to an embodiment of the present invention.

도시된 바와 같이, 반도체 소자에 있어서, 상기 보호 다이오드(126)는, 문턱전압 조절 이온주입 및 할로 이온주입이 수행된 제1활성영역 및 상기 제1활성영역과 소자분리막(102)에 의해 이격된 제2활성영역, 상기 제1활성영역에 형성된 제2게이트절연막(110) 및 상기 제2활성영역에 형성된 제1 및 제2게이트절연막(104,110), 상기 제2활성영역의 제2게이트절연막(110) 상에 형성된 게이트(116), 및 상기 문턱전압 조절 이온주입 및 할로 이온주입이 수행된 제1활성영역과 상기 제2활성영역 상의 게이트(116)를 연결하는 비트라인(124)을 포함한다. As illustrated, in the semiconductor device, the protection diode 126 may be spaced apart from the first active region where the threshold voltage control ion implantation and the halo ion implantation have been performed and the first active region and the device isolation layer 102. A second active region, a second gate insulating layer 110 formed in the first active region, first and second gate insulating layers 104 and 110 formed in the second active region, and a second gate insulating layer 110 of the second active region. And a bit line 124 connecting the gate 116 on the second active region and the first active region where the threshold voltage regulation ion implantation and halo ion implantation are performed.

이때, 상기 제1활성영역에는 문턱전압 조절 이온주입 및 할로 이온주입을 통해 고농도로 도핑된 접합 영역(108a)가 형성되며, 상기 비트라인(124)은 상기 제1 활성영역의 접합 영역(108a)와 콘택되는 브렌치 형의 제1콘택홀(120)과 상기 제2활성영역의 게이트(116)과 콘택되는 제2콘택홀(122)을 구비한다.In this case, the doped junction region 108a is formed in the first active region at a high concentration through the threshold voltage control ion implantation and the halo ion implantation, and the bit line 124 is the junction region 108a of the first active region. And a branch type first contact hole 120 in contact with the second contact hole 122 and a second contact hole 122 in contact with the gate 116 of the second active region.

도 1의 미설명된 도면 부호 100은 반도체 기판을, 112는 게이트도전막을, 114는 하드마스크막을, 그리고 118은 층간절연막을 각각 의미한다.In FIG. 1, reference numeral 100 denotes a semiconductor substrate, 112 denotes a gate conductive layer, 114 denotes a hard mask layer, and 118 denotes an interlayer dielectric layer.

여기서, 본 발명은 상기 문턱전압 조절 이온주입 및 할로 이온주입을 통해 보호 다이오드를 형성함으로써, 주변회로 영역의 트랜지스터에 플라즈마 데미지에 의해 게이트절연막의 퇴화가 일어나는 것을 방지할 수 있으며, 이를 통해, 상기 주변회로 영역의 트랜지스터 특성이 변하는 것을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있다.Here, the present invention is to form a protection diode through the threshold voltage control ion implantation and halo ion implantation, it is possible to prevent the degeneration of the gate insulating film due to plasma damage to the transistor in the peripheral circuit region, thereby, It is possible to prevent the transistor characteristics of the circuit region from changing, thereby improving the reliability of the semiconductor device.

이하에서는, 도 2a 내지 2h를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 2A through 2H.

도 2a를 참조하면, 셀 영역 및 주변회로 영역으로 구획된 반도체 기판(200)의 상기 주변회로 영역에 상기 기판(200)의 활성 영역을 정의하는 소자분리막(202)을 형성한다. 이때, 상기 소자분리막에 의해 제1 및 제2활성영역이 정의된다.Referring to FIG. 2A, an isolation layer 202 defining an active region of the substrate 200 is formed in the peripheral circuit region of the semiconductor substrate 200 divided into a cell region and a peripheral circuit region. In this case, the first and second active regions are defined by the device isolation layer.

도 2b를 참조하면, 상기 소자분리막(202)이 형성된 기판(200) 결과물에 대해 웰(Well) 형성을 위한 이온주입을 수행한다. 그 다음, 상기 소자분리막(202)을 포함한 제1 및 제2 활성영역 상에 제1게이트절연막(204)을 형성한다.Referring to FIG. 2B, ion implantation for forming a well is performed on the resultant of the substrate 200 on which the device isolation layer 202 is formed. Next, a first gate insulating layer 204 is formed on the first and second active regions including the device isolation layer 202.

도 2c를 참조하면, 상기 제1게이트절연막(204) 상에 상기 반도체 기판(200)의 제1활성영역을 노출시키는 마스크패턴(206)을 형성한다. 이어서, 상기 마스크패턴(206)에 의해 노출된 제1활성영역의 제1게이트절연막(204) 부분을 선택적으로 제 거한다.Referring to FIG. 2C, a mask pattern 206 exposing a first active region of the semiconductor substrate 200 is formed on the first gate insulating layer 204. Subsequently, a portion of the first gate insulating film 204 of the first active region exposed by the mask pattern 206 is selectively removed.

도 2d를 참조하면, 상기 제1게이트절연막(204)이 제거된 제1활성영역 내에 문턱전압 조절 이온주입을 수행하여, 상기 반도체 기판(200)의 제1활성영역에 도핑된 접합 영역(208)을 형성한다.Referring to FIG. 2D, the junction region 208 doped in the first active region of the semiconductor substrate 200 by performing threshold voltage control ion implantation into the first active region from which the first gate insulating layer 204 is removed. To form.

도 2e를 참조하면, 상기 마스크패턴을 제거한 다음, 상기 문턱전압 조절 이온주입이 수행된 제1활성영역 및 제1게이트절연막(204) 상에 제2게이트절연막(210)을 형성한다.Referring to FIG. 2E, after removing the mask pattern, a second gate insulating layer 210 is formed on the first active region and the first gate insulating layer 204 where the threshold voltage regulation ion implantation is performed.

도 2f를 참조하면, 상기 제2게이트절연막(210) 상에 게이트도전막(212)과 하드마스크막(214)를 차례로 증착한 후, 상기 하드마스크막(214)과 게이트도전막(212)을 패터닝하여 상기 제2활성영역 상의 제2게이트절연막(210) 상에 선택적으로 게이트(216)를 형성한다.Referring to FIG. 2F, the gate conductive film 212 and the hard mask film 214 are sequentially deposited on the second gate insulating film 210, and then the hard mask film 214 and the gate conductive film 212 are deposited. The gate 216 is selectively formed on the second gate insulating layer 210 on the second active region by patterning.

도 2g를 참조하면, 상기 문턱전압 조절 이온주입이 수행된 제1활성영역 내에 선택적으로 할로 이온주입을 수행하여 상기 문턱전압 조절 이온주입시보다 농도가 증가된 접합 영역(208a)를 형성한다. 이때, 상기 할로 이온주입은 추가적인 마스크 공정 없이 수행된다.Referring to FIG. 2G, halo ion implantation is selectively performed in the first active region where the threshold voltage regulation ion implantation is performed to form a junction region 208a having a higher concentration than when the threshold voltage regulation ion implantation is performed. In this case, the halo ion implantation is performed without an additional mask process.

도 2h를 참조하면, 상기 할로 이온주입이 수행된 기판(200) 결과물 상에 상기 제2활성영역에 형성된 게이트(216)을 덮도록 층간절연막(218)을 증착한다. Referring to FIG. 2H, an interlayer insulating layer 218 is deposited on the resultant of the substrate 200 on which the halo ion implantation has been performed to cover the gate 216 formed in the second active region.

그 다음, 상기 층간절연막(218)을 식각하여 층간절연막(218) 내에 상기 제1활성영역에 형성된 접합 영역(208)과 콘택하는 브렌치형의 제1콘택홀(220)들과, 상기 제2활성영역에 형성된 게이트(216)과 콘택하는 제2콘택홀(222)을 형성한다.Next, the first contact holes 220 having branches are formed by etching the interlayer insulating layer 218 to contact the junction region 208 formed in the first active region in the interlayer insulating layer 218, and the second active layer. A second contact hole 222 is formed in contact with the gate 216 formed in the region.

이어서, 상기 층간절연막(218) 상에 상기 제1 및 제2콘택홀(220,222)와 콘택되도록 비트라인(224)을 형성해서 상기 반도체 기판(200)의 주변회로 영역에 보호 다이오드(226)를 형성한다. Subsequently, a bit line 224 is formed on the interlayer insulating layer 218 to contact the first and second contact holes 220 and 222 to form a protection diode 226 in the peripheral circuit region of the semiconductor substrate 200. do.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

여기서, 본 발명은 문턱전압 조절 이온주입 및 할로 이온주입을 통해 접합 영역 농도가 증가시켜 방전 전압(Breakdown Voltage)을 약하게 함으로써, 게이트를 형성하기 위한 플라즈마 식각 공정시 상기 플라즈마의 커런트(Current)를 기판으로 충분히 빼낼 수 있다.Here, the present invention increases the junction region concentration through the threshold voltage control ion implantation and the halo ion implantation to weaken the breakdown voltage, thereby cutting the current of the plasma during the plasma etching process for forming the gate. We can pull out enough.

따라서, 본 발명은 상기 식각 공정시 과도 식각으로 인해 주변회로 영역의 트랜지스터에서 유발되는 플라즈마 데미지를 방지할 수 있으며, 이를 통해, 반도체 소자의 신뢰성을 향상시킬 수 있다.Therefore, the present invention can prevent the plasma damage caused by the transistor in the peripheral circuit region due to the excessive etching during the etching process, thereby improving the reliability of the semiconductor device.

이상에서와 같이, 본 발명은 문턱전압 조절 이온주입 및 할로 이온주입을 통해 보호 다이오드를 형성함으로써, 주변회로 영역의 트랜지스터에 플라즈마 데미지가 발생하는 것을 방지할 수 있다.As described above, the present invention can prevent the plasma damage to the transistor in the peripheral circuit region by forming a protection diode through the threshold voltage control ion implantation and halo ion implantation.

또한, 본 발명은 상기 주변회로 영역의 트랜지스터에 플라즈마 데미지가 발생하는 것을 방지함으로써, 반도체 소자의 신뢰성을 향상시킬 수 있다.In addition, the present invention can improve the reliability of the semiconductor device by preventing the plasma damage to the transistor in the peripheral circuit region.

Claims (4)

반도체 기판 상의 셀 영역 및 주변회로 영역에의 트랜지스터의 동시 형성시, 상기 셀 영역과 주변회로 영역간 패턴 밀도 차이로 인해 상기 주변회로 영역의 트랜지스터에 플라즈마 데미지에 의한 게이트절연막의 퇴화(Degradation)가 일어나는 것을 방지하기 위해서 상기 주변회로 영역에 보호 다이오드가 설치된 반도체 소자에 있어서, When the transistors are simultaneously formed in the cell region and the peripheral circuit region on the semiconductor substrate, degradation of the gate insulating film due to plasma damage occurs in the transistor of the peripheral circuit region due to the difference in the pattern density between the cell region and the peripheral circuit region. In the semiconductor device provided with a protection diode in the peripheral circuit region to prevent, 상기 보호 다이오드는, The protection diode, 문턱전압 조절 이온주입 및 할로 이온주입이 수행된 제1활성영역 및 상기 제1활성영역과 소자분리막에 의해 이격된 제2활성영역; A first active region in which threshold voltage control ion implantation and halo ion implantation are performed and a second active region spaced apart from the first active region and the device isolation layer; 상기 제1활성영역에 형성된 제2게이트절연막 및 상기 제2활성영역에 형성된 제1 및 제2게이트절연막;A second gate insulating film formed in the first active region and first and second gate insulating films formed in the second active region; 상기 제2활성영역의 제2게이트절연막 상에 형성된 게이트; 및 A gate formed on the second gate insulating film of the second active region; And 상기 문턱전압 조절 이온주입 및 할로 이온주입이 수행된 제1활성영역과 상기 제2활성영역 상의 게이트를 연결하는 비트라인;A bit line connecting a gate on the second active region to the first active region where the threshold voltage regulation ion implantation and halo ion implantation are performed; 을 포함하는 것을 특징으로 하는 반도체 소자. A semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 비트라인은 제1활성영역과 연결되는 부분에 다수의 브렌치가 구비된 것을 특징으로 하는 반도체 소자. The bit line is a semiconductor device, characterized in that a plurality of branches are provided in a portion connected to the first active region. 셀 영역 및 주변회로 영역으로 구획된 반도체 기판의 상기 주변회로 영역에 제1활성영역과 제2활성영역을 구획하는 소자분리막을 형성하는 단계; Forming a device isolation film partitioning a first active region and a second active region in the peripheral circuit region of the semiconductor substrate divided into a cell region and a peripheral circuit region; 상기 소자분리막을 포함한 제1 및 제2 활성영역 상에 제1게이트절연막을 형성하는 단계; Forming a first gate insulating layer on the first and second active regions including the device isolation layer; 상기 제1활성영역 상의 제1게이트절연막을 선택적으로 제거하는 단계; Selectively removing the first gate insulating film on the first active region; 상기 제1게이트절연막이 제거된 제1활성영역 내에 문턱전압 조절 이온주입을 수행하는 단계; Performing threshold voltage control ion implantation into a first active region from which the first gate insulating film is removed; 상기 문턱전압 조절 이온주입이 수행된 제1활성영역 및 제1게이트절연막 상에 제2게이트절연막을 형성하는 단계; Forming a second gate insulating film on the first active region and the first gate insulating film on which the threshold voltage regulation ion implantation is performed; 상기 제2활성영역 상의 제2게이트절연막 상에 선택적으로 게이트를 형성하는 단계; Selectively forming a gate on a second gate insulating film on the second active region; 상기 문턱전압 조절 이온주입이 수행된 제1활성영역 내에 선택적으로 할로 이온주입을 수행하는 단계; 및 Selectively performing halo ion implantation into the first active region where the threshold voltage regulation ion implantation is performed; And 상기 문턱전압 조절 이온주입 및 할로 이온주입이 수행된 제1활성영역과 상기 제2활성영역 상의 게이트를 연결시키는 비트라인을 형성해서 기판의 주변회로 영역에 보호 다이오드를 형성하는 단계;Forming a protection diode in a peripheral circuit region of the substrate by forming a bit line connecting the first active region to which the threshold voltage control ion implantation and halo ion implantation are performed and the gate on the second active region; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. Method of manufacturing a semiconductor device comprising a. 제 3 항에 있어서, The method of claim 3, wherein 상기 비트라인은 제1활성영역과 연결되는 부분에 다수의 브렌치를 구비하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The bit line may be formed to have a plurality of branches in a portion connected to the first active region.
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