KR20050122752A - Method for forming transistor of semiconductor device - Google Patents
Method for forming transistor of semiconductor device Download PDFInfo
- Publication number
- KR20050122752A KR20050122752A KR1020040048386A KR20040048386A KR20050122752A KR 20050122752 A KR20050122752 A KR 20050122752A KR 1020040048386 A KR1020040048386 A KR 1020040048386A KR 20040048386 A KR20040048386 A KR 20040048386A KR 20050122752 A KR20050122752 A KR 20050122752A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- substrate
- oxide film
- thermal oxide
- film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 오염 물질에 의한 소자의 문턱 전압 저하를 방지하여 소자의 숏 채널 험프 현상을 최소화하는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다. The present invention relates to a method of fabricating a transistor of a semiconductor device to minimize the short channel hump phenomenon of the device by preventing the threshold voltage drop of the device by the contaminants.
이는 반도체 기판 위에 복수의 게이트 패턴을 형성하는 단계와, 게이트 패턴이 형성된 기판에 제1 열산화 공정을 진행하여 제1 열산화막을 형성하는 단계와, 제1 열산화막이 형성된 기판의 게이트 패턴 측벽에 질화물로 이루어진 제1 게이트 스페이서를 형성하는 단계와, 제1 게이트 스페이서가 형성된 기판에 제2 열산화 공정을 진행하여 제2 열산화막을 형성하는 단계와, 제2 열산화막이 형성된 기판 전면에 질화막을 증착하는 단계와, 질화막과 제1 및 제2 열산화막을 선택 식각하여 제2 게이트 스페이서를 형성하는 단계를 포함한다.The method may include forming a plurality of gate patterns on the semiconductor substrate, performing a first thermal oxidation process on the substrate on which the gate pattern is formed, and forming a first thermal oxide film, and forming a first thermal oxide film on the sidewall of the gate pattern of the substrate on which the first thermal oxide film is Forming a first gate spacer made of nitride, performing a second thermal oxidation process on the substrate on which the first gate spacer is formed, and forming a second thermal oxide film; and forming a nitride film on the entire surface of the substrate on which the second thermal oxide film is formed. Depositing and selectively etching the nitride film and the first and second thermal oxide films to form a second gate spacer.
Description
본 발명은 트랜지스터 제조 방법에 관한 것으로, 보다 상세하게는 오염 물질에 의한 소자의 문턱 전압 저하를 방지하여 소자의 숏 채널 험프 현상을 최소화하는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor manufacturing method, and more particularly, to a method of fabricating a transistor of a semiconductor device which minimizes short channel hump phenomenon of a device by preventing the threshold voltage of the device from being lowered by contaminants.
트랜지스터 제조 공정 시, 게이트 패턴을 보호하기 위해 질화막을 이용하여 게이트 스페이서를 형성하게 되면, 질화막으로 이루어진 게이트 스페이서는 게이트 패턴에 스트레스를 인가하고, 이는 소자의 특성이 저하시키는 문제가 있다.In the transistor manufacturing process, when the gate spacer is formed using the nitride film to protect the gate pattern, the gate spacer formed of the nitride film applies stress to the gate pattern, which causes a problem of deterioration of device characteristics.
따라서, 이와 같은 문제를 해결하기 위한 방안으로 종래에는 게이트 패터닝 후, 스페이서용 질화막을 증착하기 전에 버퍼 산화막을 먼저 형성하여 질화막으로 인한 스트레스를 방지하고자 하였으나, 이 버퍼 산화막은 후속 공정에서 불순물의 유입 통로로 작용하여 소자의 불량을 유발한다.Therefore, in order to solve such a problem, conventionally, a buffer oxide film was first formed after gate patterning and before deposition of a nitride film for spacers to prevent stress due to the nitride film. It acts as a cause of device defect.
이하, 첨부한 도면을 참고로 하여, 상기와 같은 종래 기술의 문제점을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the problems of the prior art as described above.
도 1a 내지 도 1c는 종래의 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.1A to 1C are cross-sectional views sequentially illustrating a method of manufacturing a transistor of a conventional semiconductor device.
먼저, 도 1a에 도시한 바와 같이, 소자 분리막(15)에 의해 활성 영역이 정의된 반도체 기판(10) 위에 게이트 산화막(21), 게이트 폴리막(23), 텅스텐 실리사이드막(25) 및 하드 마스크(28)가 순차 적층되어 있는 구조를 가지는 게이트 패턴(20)을 형성한다. First, as shown in FIG. 1A, a gate oxide film 21, a gate poly film 23, a tungsten silicide film 25, and a hard mask are formed on a semiconductor substrate 10 on which an active region is defined by the device isolation film 15. A gate pattern 20 having a structure in which 28 is stacked sequentially is formed.
그리고, 도 1b에 도시된 바와 같이, 상기 게이트 패턴(20)이 형성되어 있는 기판(10)에 선택적 열산화막(30)을 형성한다. 이어, 상기 선택적 열산화막(30)이 형성되어 있는 기판(10) 전면에 후속 질화막을 이용하여 스페이서 형성 시, 질화막에 의한 스트레스를 완화하기 위한 버퍼 산화막(40)을 형성한다.As illustrated in FIG. 1B, an optional thermal oxide layer 30 is formed on the substrate 10 on which the gate pattern 20 is formed. Subsequently, when a spacer is formed on the entire surface of the substrate 10 on which the selective thermal oxide film 30 is formed by using a subsequent nitride film, a buffer oxide film 40 is formed to alleviate stress caused by the nitride film.
이어, 도 1c에 도시한 바와 같이, 상기 버퍼 산화막(40) 위에 질화막(50)을 증착한 다음, 상기 버퍼 산화막(40) 및 질화막(50)을 선택적 식각하여 게이트 패턴(20)의 측벽에 버퍼 산화막(40) 및 질화막(50)이 순차 적층되어 있는 이중 구조의 게이트 스페이서(60)를 형성한다.Subsequently, as illustrated in FIG. 1C, the nitride film 50 is deposited on the buffer oxide film 40, and then the buffer oxide film 40 and the nitride film 50 are selectively etched to buffer the sidewalls of the gate pattern 20. A double layer gate spacer 60 in which the oxide film 40 and the nitride film 50 are sequentially stacked is formed.
그런데, 종래 기술에 따른 트랜지스터 제조 방법은 질화막으로 이루어진 게이트 스페이서에 의한 스트레스를 감소하기 위하여 버퍼 산화막을 형성하였으나, 이는 후속 콘택홀 식각 공정 시, 식각 불량으로 게이트 스페이서의 일부분이 식각되어 버퍼 산화막의 상당 부분이 노출되는 문제가 있다. However, the transistor manufacturing method according to the related art forms a buffer oxide film in order to reduce the stress caused by the gate spacer made of a nitride film. There is a problem that the part is exposed.
이와 같이, 상기 버퍼 산화막이 외부로 노출되면, 노출된 버퍼 산화막을 따라 수소 또는 전하 등의 불순물이 침투하고, 침투한 불순물로 인한 오염은 MOS 트랜지스터의 문턱 전압을 감소시킨다. As such, when the buffer oxide film is exposed to the outside, impurities such as hydrogen or electric charge penetrate along the exposed buffer oxide film, and contamination by the penetrated impurities reduces the threshold voltage of the MOS transistor.
또한, 문턱 전압이 감소하게 되면, 소자의 쇼채널 험프 현상이 발생하여 소자의 신뢰성이 낮아진다. In addition, when the threshold voltage is reduced, the show channel hump phenomenon of the device occurs, thereby reducing the reliability of the device.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 오염물의 침투 경로를 제거하여 소자의 문턱 전압의 감소를 방지하는 반도체 소자의 트랜지스터 제조 방법을 제공하기 위한 것이다. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a transistor of a semiconductor device, in order to solve the above problems, to eliminate the penetration path of contaminants and to reduce the threshold voltage of the device.
상기한 목적을 달성하기 위해 본 발명은 반도체 기판 위에 복수의 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴이 형성된 기판에 제1 열산화 공정을 진행하여 제1 열산화막을 형성하는 단계와, 상기 제1 열산화막이 형성된 기판의 게이트 패턴 측벽에 질화물로 이루어진 제1 게이트 스페이서를 형성하는 단계와, 상기 제1 게이트 스페이서가 형성된 기판에 제2 열산화 공정을 진행하여 제2 열산화막을 형성하는 단계와, 상기 제2 열산화막이 형성된 기판 전면에 질화막을 증착하는 단계와, 상기 질화막과 상기 제1 및 제2 열산화막을 선택 식각하여 제2 게이트 스페이서를 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법을 마련한다.In order to achieve the above object, the present invention provides a method of forming a plurality of gate patterns on a semiconductor substrate, and performing a first thermal oxidation process on the substrate on which the gate patterns are formed to form a first thermal oxide film. Forming a first thermal spacer of nitride on the sidewall of the gate pattern of the substrate on which the thermal oxide film is formed, and performing a second thermal oxidation process on the substrate on which the first gate spacer is formed; And depositing a nitride film on the entire surface of the substrate on which the second thermal oxide film is formed, and selectively etching the nitride film and the first and second thermal oxide films to form a second gate spacer. To prepare.
여기서, 상기 게이트 패턴이 형성된 기판에 제1 열산화 공정을 진행하여 제1 열산화막을 형성하는 단계 이후에, 상기 게이트 패턴을 마스크로 상기 기판에 소오스/드레인 형성용 이온을 주입하여 소오스/드레인 영역을 형성하는 단계를 더 포함하는 것이 바람직하다.Here, after the first thermal oxidation process is performed on the substrate on which the gate pattern is formed to form the first thermal oxide layer, source / drain forming ions are implanted into the substrate using the gate pattern as a mask. It is preferable to further include forming a.
또한, 상기 게이트 패턴은 게이트 산화막, 게이트 폴리막, 텅스텐 실리사이드막 및 하드 마스크를 순차 적층되어 있는 구조를 가지게 형성하는 것이 바람직하다.In addition, the gate pattern is preferably formed to have a structure in which a gate oxide film, a gate poly film, a tungsten silicide film, and a hard mask are sequentially stacked.
또한, 상기 제1 열산화막은 10~100Å의 두께를 가지게 형성하고, 상기 제1 게이트 스페이서의 폭은 20~200Å의 두께를 가지게 형성하고, 상기 제2 열산화막은 30~300Å의 두께를 가지게 형성하며, 상기 질화막은 30~500Å의 두께를 가지게 형성하는 것이 바람직하다. In addition, the first thermal oxide film is formed to have a thickness of 10 ~ 100Å, the width of the first gate spacer is formed to have a thickness of 20 ~ 200Å, the second thermal oxide film is formed to have a thickness of 30 ~ 300Å The nitride film is preferably formed to have a thickness of 30 ~ 500Å.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.
이제 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A transistor manufacturing method of a semiconductor device according to an embodiment of the present invention will now be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2A through 2E are cross-sectional views sequentially illustrating a method of manufacturing a transistor of a semiconductor device according to an embodiment of the present invention.
먼저, 도 2a에 도시한 바와 같이, 통상의 소자 분리 공정으로 반도체 기판(100)에 소자 분리막(110)을 500~5000Å 두께로 형성하여 활성 영역 및 비활성 영역을 분리한 후 산화 공정을 진행하여 게이트 산화막(121)을 30~300Å 두께로 형성한다.First, as shown in FIG. 2A, the device isolation layer 110 is formed on the semiconductor substrate 100 to have a thickness of 500 to 5000 Å in a conventional device isolation process to separate active and inactive regions, and then an oxidation process is performed. The oxide film 121 is formed to a thickness of 30 ~ 300Å.
그리고 나서, 상기 게이트 산화막(121) 위에 게이트 폴리막(123)을 300~2000Å, 텅스텐 실리사이드막(125)을 200~2000Å, 하드 마스크(128)를 300~3000Å 두께로 차례로 형성한다. Then, the gate poly film 123 is formed on the gate oxide film 121 in a thickness of 300 to 2000 mW, the tungsten silicide film 125 is 200 to 2000 mW, and the hard mask 128 is formed to have a thickness of 300 to 3000 mW.
이어, 상기 하드 마스크(128) 위에 게이트 형성 영역을 정의하는 감광막 패턴(도시하지 않음)을 형성한 다음, 하드 마스크(128), 텅스텐 실리사이드막(125), 게이트 폴리막(123) 및 게이트 산화막(121)을 순차 식각하여 게이트 패턴(120)을 형성한다.Subsequently, a photoresist pattern (not shown) defining a gate formation region is formed on the hard mask 128, and then the hard mask 128, the tungsten silicide layer 125, the gate poly layer 123, and the gate oxide layer ( 121 is sequentially etched to form the gate pattern 120.
한편, 상기 게이트 패턴(120)은 감광막 패턴(도시하지 않음)을 마스크로 하드 마스크(128)를 우선 식각한 다음, 상기 식각된 하드 마스크(128)를 마스크로 텅스텐 실리사이드막(125), 게이트 폴리막(123) 및 게이트 산화막(121)을 순차 식각하여 게이트 패턴(120)을 형성할 수도 있다.Meanwhile, the gate pattern 120 may first etch the hard mask 128 using a photoresist pattern (not shown) as a mask, and then use the etched hard mask 128 as a mask to form the tungsten silicide layer 125 and the gate poly. The gate pattern 120 may be formed by sequentially etching the film 123 and the gate oxide film 121.
또한, 상기 게이트 산화막(121)은 게이트 패턴(120)을 형성하기 위한 식각 공정 시, 10~200Å 정도 남겨 후속 공정 시, 버퍼막으로 사용하는 것이 가능하다. In addition, the gate oxide layer 121 may be used as a buffer layer during the subsequent process, leaving about 10 to 200 μs during the etching process for forming the gate pattern 120.
이어서, 도 2b에 도시한 바와 같이, 상기 게이트 패턴(120)이 형성된 기판(100)에 열산화 공정을 진행하여 게이트 폴리막(123) 및 기판(100) 위에 제1 열산화막(130)을 형성한다. 이때, 상기 제1 열산화막(130)은 열산화 공정으로 인하여 버즈빅이 생성되는 것을 방지하기 위해 10~100Å 정도로 얇게 형성하는 것이 바람직하다.Subsequently, as shown in FIG. 2B, a thermal oxidation process is performed on the substrate 100 on which the gate pattern 120 is formed to form a first thermal oxide layer 130 on the gate poly layer 123 and the substrate 100. do. At this time, the first thermal oxide film 130 is preferably formed as thin as about 10 ~ 100Å in order to prevent the generation of buzz big due to the thermal oxidation process.
그 다음, 상기 게이트 패턴(120)을 마스크로 기판(100)에 소오스/드레인 형성용 이온을 주입하여 소오스/드레인 영역(140)을 형성한다.Next, source / drain formation ions are implanted into the substrate 100 using the gate pattern 120 as a mask to form a source / drain region 140.
그리고, 도 2c에 도시한 바와 같이, 상기 제1 열산화막(130)이 형성된 기판(100)의 전면에 실링 질화막(도시하지 않음)을 증착한 다음, 이를 선택적 식각하여 게이트 패턴(120)의 측벽에 제1 게이트 스페이서(150)를 형성한다. 상기 실링 질화막으로 이루어진 제1 게이트 스페이서(150)는 기판(100)에 스트레스가 가해지지 않도록 20~200Å 정도의 얇은 폭으로 형성한다.As illustrated in FIG. 2C, a sealing nitride film (not shown) is deposited on the entire surface of the substrate 100 on which the first thermal oxide film 130 is formed, and then selectively etched to form sidewalls of the gate pattern 120. The first gate spacer 150 is formed in the trench. The first gate spacer 150 made of the sealing nitride layer is formed to have a thin width of about 20 to about 200 kPa so that stress is not applied to the substrate 100.
그 후, 도 2d에 도시한 바와 같이, 상기 제1 게이트 스페이서(150)가 형성된 기판(100)에 열산화 공정을 진행하여 제2 열산화막(160)을 형성한다. 이때, 상기 제2 열산화막(160)은 30~300Å의 두께를 가지게 형성한다. 이는 후속 질화막을 이루어진 제2 게이트 스페이서 형성 시, 기판(100)에 스트레스가 가해지는 것을 방지하기 위함이다.Thereafter, as illustrated in FIG. 2D, a thermal oxidation process is performed on the substrate 100 on which the first gate spacer 150 is formed to form a second thermal oxide film 160. At this time, the second thermal oxide film 160 is formed to have a thickness of 30 ~ 300Å. This is to prevent stress from being applied to the substrate 100 when the second gate spacer including the subsequent nitride film is formed.
이어서, 도 2e에 도시한 바와 같이, 상기 제2 열산화막(160)이 형성된 기판(100) 전면에 30~300Å 두께의 질화막(도시하지 않음)을 형성한 다음, 질화막과 제1 및 제2 열산화막(130, 160)을 순차 식각하여 질화막으로 이루어진 제2 게이트 스페이서(170)를 형성한다.Subsequently, as shown in FIG. 2E, a nitride film (not shown) having a thickness of 30 to 300 Å is formed on the entire surface of the substrate 100 on which the second thermal oxide film 160 is formed, and then the nitride film and the first and second rows are formed. The oxide films 130 and 160 are sequentially etched to form a second gate spacer 170 made of a nitride film.
앞서 설명한 바와 같이, 본 발명은 게이트 스페이서를 질화막으로만 형성함으로써, 종래의 오염물의 침투 경로가 되는 버퍼 산화막을 제거하여 소자의 문턱 전압 저하를 방지할 수 있다.As described above, the present invention can prevent the lowering of the threshold voltage of the device by removing the buffer oxide film which is a penetration path of a conventional contaminant by forming the gate spacer only as a nitride film.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.
상기한 바와 같이 본 발명은 게이트 스페이서를 질화막으로 형성함으로써, 오염물이 침투 경로를 차단함으로써, 오염 물질에 의한 소자의 문턱 전압 저하를 방지하고, 소자의 숏 채널 험프 현상을 최소화할 수 있다. As described above, according to the present invention, by forming the gate spacer as a nitride film, contaminants block the penetration path, thereby preventing the lowering of the threshold voltage of the device due to the contaminants and minimizing the short channel hump phenomenon of the device.
도 1a 내지 도 1c는 종래의 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.1A to 1C are cross-sectional views sequentially illustrating a method of manufacturing a transistor of a conventional semiconductor device.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다. 2A through 2E are cross-sectional views sequentially illustrating a method of manufacturing a transistor of a semiconductor device according to an embodiment of the present invention.
- 도면의 주요부분에 대한 부호의 설명 - -Explanation of symbols for the main parts of the drawings-
100 : 반도체 기판 110 : 소자 분리막100 semiconductor substrate 110 device isolation film
120 : 게이트 패턴 130 : 제1 열산화막120: gate pattern 130: first thermal oxide film
140 : 소오스/드레인 영역 150 : 제1 게이트 스페이서140: source / drain region 150: first gate spacer
160 : 제2 열산화막 170 : 제2 게이트 스페이서 160: second thermal oxide film 170: second gate spacer
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040048386A KR100598173B1 (en) | 2004-06-25 | 2004-06-25 | Method for forming transistor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040048386A KR100598173B1 (en) | 2004-06-25 | 2004-06-25 | Method for forming transistor of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050122752A true KR20050122752A (en) | 2005-12-29 |
| KR100598173B1 KR100598173B1 (en) | 2006-07-10 |
Family
ID=37294518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040048386A KR100598173B1 (en) | 2004-06-25 | 2004-06-25 | Method for forming transistor of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100598173B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100731115B1 (en) * | 2005-11-04 | 2007-06-22 | 동부일렉트로닉스 주식회사 | Flash memory device and method for fabricating the same |
-
2004
- 2004-06-25 KR KR1020040048386A patent/KR100598173B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100731115B1 (en) * | 2005-11-04 | 2007-06-22 | 동부일렉트로닉스 주식회사 | Flash memory device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100598173B1 (en) | 2006-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20050071156A (en) | Method for fabricating gate spacer of semiconductor device | |
| US8247878B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR100598173B1 (en) | Method for forming transistor of semiconductor device | |
| KR100668851B1 (en) | Method for fabricating mosfet | |
| KR20040007949A (en) | Method of manufacture semiconductor device | |
| KR20070001590A (en) | Method for forming recessed gate of semiconductor device | |
| KR100680966B1 (en) | Method for forming gate of semiconductor device | |
| KR20050065148A (en) | Method for forming gate spacer | |
| KR100504193B1 (en) | Method for forming gate spacer of semiconductor device | |
| KR100762224B1 (en) | Method for manufacturing transistor of semiconductor device | |
| KR100547247B1 (en) | Method for fabricating semiconductor memory device | |
| KR100807497B1 (en) | Spacer forming method for semiconductor manufacturing | |
| KR100650772B1 (en) | Method of manufacturing semiconductor device | |
| KR100422519B1 (en) | Method for manufacturing of semiconductor device | |
| KR100720257B1 (en) | Method for forming transistors of semiconductor devices | |
| KR100800922B1 (en) | Method of manufacturing transistor in semiconductor device | |
| KR100280523B1 (en) | Contact hole formation method of semiconductor device | |
| KR20070068647A (en) | Method for manufacturing a semiconductor device | |
| KR20050093160A (en) | Method for manufacturing merged semiconductor device | |
| KR20040048455A (en) | Method for manufacturing semiconductor device | |
| KR20080002596A (en) | Method of fabricating the word line spacer in semiconductor device | |
| KR20070069913A (en) | Method for fabricating semiconductor device | |
| KR20070002882A (en) | Method of manufacturing semiconductor device | |
| KR20010011002A (en) | Forming method for transistor of semiconductor device | |
| KR20050035364A (en) | Gate electrode of semiconductor device and method for forming the gate electrode |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110526 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |