KR20080038991A - 메모리 소자의 테스트 장치 및 방법 - Google Patents

메모리 소자의 테스트 장치 및 방법 Download PDF

Info

Publication number
KR20080038991A
KR20080038991A KR1020060106592A KR20060106592A KR20080038991A KR 20080038991 A KR20080038991 A KR 20080038991A KR 1020060106592 A KR1020060106592 A KR 1020060106592A KR 20060106592 A KR20060106592 A KR 20060106592A KR 20080038991 A KR20080038991 A KR 20080038991A
Authority
KR
South Korea
Prior art keywords
test
test pattern
address
data
pattern data
Prior art date
Application number
KR1020060106592A
Other languages
English (en)
Inventor
정민중
정병관
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060106592A priority Critical patent/KR20080038991A/ko
Publication of KR20080038991A publication Critical patent/KR20080038991A/ko

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14Implementation of control logic, e.g. test mode decoders
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/20Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36Data generation devices, e.g. data inverters

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 메모리 소자의 테스트 장치 및 방법에 관한 것으로, 적어도 한 쌍의 비트라인들에 연결되는 복수의 메모리 셀들과, 상기 메모리 셀들로부터 입출력되는 데이터를 임시 저장하는 페이지버퍼를 포함하는 메모리 소자의 테스트 장치에 있어서, 테스트를 위한 테스트 패턴 데이터를 생성하는 패턴 생성부; 상기 패턴 생성부가 생성하는 테스트 패턴 데이터를 저장하고, 카운트 신호에 따라 순차적으로 상기 테스트 패턴 데이터를 상기 페이지 버퍼에 래치시키는 데이터 블록; 테스트 시작에 따라 상기 테스트 패턴 데이터를 프로그램할 페이지 어드레스를 카운트하고, 카운트된 페이지 어드레스가 마지막 어드레스인지를 판단하여 비교신호를 출력하는 카운터부; 및 상기 어드레스 비교부의 비교신호에 따라 상기 데이터 블록의 동작을 제어하는 제어부;를 포함한다.
테스트 패턴, 카운트

Description

메모리 소자의 테스트 장치 및 방법{Apparatus and method of testing for memory device}
도 1은 종래의 메모리 소자의 테스트 동작 순서도이다.
도 2는 본 발명의 실시 예에 따른 메모리 소자의 테스트 장치의 구조를 나타낸 블록도이다.
도 3은 본 발명의 실시 예에 따른 메모리 소자의 테스트 방법의 동작 순서도이다.
*도면의 주요 부분의 간단한 설명*
210 : 메모리부 211 : 메모리 셀 어레이
212 : 페이지 버퍼 220 : 주변회로부
221 : 제어부 222 : 패턴 생성부
223 : 카운터부 224 : 카운터
225 : 어드레스 비교부 226 : 데이터 블록
본 발명은 메모리 소자의 테스트에 관한 것으로, 특히 테스트 패턴 데이터를 보다 빠르게 입력할 수 있도록 하는 반도체 소자의 테스트 장치 및 방법에 관한 것이다.
기존의 메모리 소자의 테스트 방법은 메모리 소자의 셀 어레이로부터 데이터를 읽어 데이터 출력 버퍼(Data out buffer)로 데이터를 출력한 후, 데이터 출력 패드를 통해 메모리 소자의 외부의 메모리 테스트 장비로 데이터를 제공하여 메모리 테스트 장비에서 테스트를 수행하는 방식을 이용하였다.
상기 메모리 테스트 장비는 수집 GHz의 고속으로 동작하는 메모리 소자를 테스트할 경우에는 비용이 많이 들고 테스트 시간도 오래 걸렸다.
이를 개선하기 위하여, 메모리 소자의 내부에 테스트를 위한 데이터 패턴을 생성하는 기능을 추가로 구성하였다.
도 1은 종래의 메모리 소자의 테스트 동작 순서도이다.
도 1을 참조하면, 테스트 패턴 생성기를 포함하는 메모리 소자가 테스트 시작을 위한 명령어(Commend)를 입력받으면, 테스트 패턴 생성기가 테스트 패턴을 생성한다(S100).
생성된 테스트 패턴 데이터는 페이지 단위로 데이터 입출력 라인(IO)으로 전송된다(S102). 그리고 상기 데이터 입출력 라인(IO)은 라이트 인에이블(Write Enable; WE) 신호가 하이로 입력되면(S104), 수신된 테스트 패턴 데이터를 페이지 버퍼(미도시)에 래치한다(S106).
페이지 버퍼는 래치된 테스트 패턴 데이터를 어드레스 신호에 의해 연결되는 메모리 셀에 프로그램한다(S108).
상기 프로그램을 수행한 메모리 셀의 페이지 주소가 메모리 셀 어레이(미도시) 블록의 마지막 페이지인지를 확인하여(S110), 마지막 페이지까지의 프로그램이 완료되면, 다시 메모리 셀에 저장된 테스트 패턴 데이터를 로딩 하여 입력했던 테스트 패턴과 비교함으로써 검증을 마친다(S112).
상기 단계 S110의 확인 결과, 마지막 페이지의 프로그램이 끝나지 않은 경우, 다음 페이지에 테스트 패턴 데이터를 저장한다(S102 내지 S110).
이상에서 설명한 바와 같이, 종래의 테스트 패턴을 메모리 셀에 저장하고, 검증하는 과정은 데이터 입출력 라인을 통해 테스트 패턴을 입력하고, WE 신호를 토글(toggle)하여 데이터 입출력 라인의 테스트 패턴을 페이지 버퍼에 래치한다. 이와 같이 데이터를 데이터 입출력 라인에 넣어주고, WE 신호에 의해 내부의 페이지 버퍼에 저장하는 동작을 여러 번 반복함으로써 테스트 패턴 데이터를 메모리 셀에 저장하는 방식은 타임 로스(time loss)가 많았다.
따라서 본 발명은 메모리 소자의 테스트를 위한 테스트 패턴을 어드레스 순으로 자동으로 페이지 버퍼에 래치하도록 하여 타임 로스를 줄일 수 있는 테스트 장치 방법을 제공한다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 메모리 소자의 테스트 장치는,
적어도 한 쌍의 비트라인들에 연결되는 복수의 메모리 셀들과, 상기 메모리 셀들로부터 입출력되는 데이터를 임시 저장하는 페이지버퍼를 포함하는 메모리 소자의 테스트 장치에 있어서, 테스트를 위한 테스트 패턴 데이터를 생성하는 패턴 생성부; 상기 패턴 생성부가 생성하는 테스트 패턴 데이터를 저장하고, 카운트 신호에 따라 순차적으로 상기 테스트 패턴 데이터를 상기 페이지 버퍼에 래치시키는 데이터 블록; 테스트 시작에 따라 상기 테스트 패턴 데이터를 프로그램할 페이지 어드레스를 카운트하고, 카운트된 페이지 어드레스가 마지막 어드레스인지를 판단하여 비교신호를 출력하는 카운터부; 및 상기 어드레스 비교부의 비교신호에 따라 상기 데이터 블록의 동작을 제어하는 제어부;를 포함한다.
상기 카운터부는, 테스트 시작에 따라 상기 테스트 패턴 데이터를 프로그램할 페이지 어드레스를 카운트하는 카운터와, 상기 카운터가 카운트하는 페이지 어드레스가 마지막 어드레스인지를 판단하여 비교신호를 출력하는 어드레스 비교부를 포함한다.
상기 어드레스 비교부는 상기 카운터가 카운트하는 페이지 어드레스가 마지막 어드레스인 경우, 비교신호를 상기 제어부로 제공하는 것을 특징으로 한다.
상기 제어부는, 상기 메모리 셀 어레이에 테스트 패턴 데이터를 모두 저장한 후, 이를 로딩 하여 검증하는 것을 특징으로 한다.
본 발명의 특징에 따른 메모리 소자의 테스트 방법은,
적어도 한 쌍의 비트라인들에 연결되는 복수의 메모리 셀들과, 상기 메모리 셀들로부터 입출력되는 데이터를 임시 저장하는 페이지버퍼를 포함하는 메모리 소 자의 테스트 방법에 있어서, 테스트 패턴을 생성하는 단계; 상기 메모리 셀의 시작 페이지 어드레스부터 카운트를 시작하여 카운트 신호를 생성하는 단계; 및 상기 카운트 신호에 따라 상기 생성된 테스트 패턴 데이터를 상기 페이지 버퍼에 래치하여 프로그램하도록 하는 단계를 포함한다.
상기 카운트에 의한 어드레스와 설정된 마지막 페이지 어드레스를 비교하는 단계; 및 상기 비교결과, 카운트에 의한 어드레스와 마지막 페이지 어드레스가 같은 경우, 테스트 패턴 데이터를 페이지 버퍼에 래치하는 것을 중단하도록 하는 단계를 더 포함한다.
상기 테스트 패턴 데이터를 모든 메모리 셀 어레이에 저장한 이후, 상기 메모리 셀 어레이 저장된 데이터를 로딩 하는 단계; 및 상기 로딩된 데이터와, 테스트 패턴 데이터를 비교하여 검증을 수행하는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시 예에 따른 메모리 소자의 테스트 장치의 구조를 나타낸 블록도이다. 상기 도2는 본 발명의 실시 예를 설명하기 위해 필요한 부분만을 간략화하여 도시한 도면이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 메모리 소자는 메모리부(210) 와, 주변회로부(220)를 포함한다.
특히, 메모리부(210)는 메모리 셀 어레이(211)와, 페이지 버퍼(212)를 포함하고, 주변회로부(220)는 제어부(221)와, 패턴 생성부(222)와, 카운터부(223) 및 데이터 블록(226)을 포함한다.
메모리 셀 어레이(211)는 데이터를 저장하기 위한 다수의 메모리 셀을 포함한다. 페이지 버퍼(212)는 메모리 셀 어레이(211)에 데이터를 프로그램 또는 독출하기 위해 입출력되는 데이터를 래치한다.
제어부(221)는 메모리 소자의 동작을 위한 제어동작을 수행하며, 외부에서 입력되는 명령어(Command)에 의해 패턴 생성부(222)가 테스트 패턴을 생성하도록 제어하고, 카운터부(223)가 입력하는 비교신호에 따라 데이터 블록(226)을 제어한다.
패턴 생성부(222)는 제어부(221)의 제어에 따라 테스트를 위한 패턴 데이터를 생성하여 출력한다. 데이터 블록(226)은 패턴 생성부(222)가 생성한 테스트 패턴 데이터를 저장하고, 제어부(221)의 제어와 카운터부(223)의 카운트 신호에 따라 저장된 테스트 패턴 데이터를 페이지 버퍼(212)에 전송한다.
카운터부(223)는 카운터(224)와, 어드레스 비교부(225)를 포함한다. 카운터(224)는 메모리 셀 어레이(211)의 페이지 어드레스를 순차적으로 카운트하여 카운트 신호를 데이터 블록(226)으로 제공한다. 어드레스 비교부(225)는 카운터(224)가 카운트 하는 페이지 어드레스와, 메모리 셀 어레이의 마지막 페이지 어드레스를 비교하여 비교신호를 제어부(221)로 제공한다.
이상과 같은 구성을 포함하는 본 발명의 특징에 따른 메모리 소자가 테스트를 수행하는 과정은 다음과 같다.
제어부(221)는 테스트 시작에 관한 외부 명령어를 입력받아, 어떤 테스트 패턴을 생성할 것인지를 판단하여 패턴 생성부(222)가 테스트 패턴을 생성하도록 한다. 패턴 생성부(222)는 생성한 테스트 패턴을 데이터 블록(226)에 전송하여 저장한다.
카운터부(223)의 카운터(224)는 시작 페이지 어드레스부터 순차적으로 페이지 어드레스를 카운트하여 데이터 블록(226)에 제공한다. 데이터 블록(226)은 테스트 패턴 데이터를 페이지 버퍼(212)에 전송한다. 이때 전송하는 테스트 패턴 페이지는 메모리 셀 어레이(211)의 하나의 페이지에 프로그램될 데이터이다.
페이지 버퍼(212)는 전송받은 테스트 패턴 데이터를 래치한 후, 메모리 셀 어레이(211)에 프로그램한다.
어드레스 비교부(225)는 카운터(224)가 카운트하는 어드레스 값이 미리 저장되어 있는 마지막 페이지 어드레스와 같은지 여부를 비교하여 비교신호를 출력한다.
제어부(221)는 어드레스 비교부(225)가 출력하는 비교신호를 확인하여, 마지막 페이지 어드레스까지 테스트 패턴 데이터가 프로그램이 되었는지를 확인한다. 제어부(221)는 마지막 페이지 어드레스까지 테스트 패턴 데이터가 프로그램되면, 데이터블록(226)이 페이지 버퍼(226)로 테스트 패턴 데이터를 전송하지 않도록 한다. 그리고 메모리 셀 어레이(211)에 저장된 데이터를 다시 로딩 하여 데이터 검증 을 한다.
좀 더 자세히 테스트 방법을 설명하면 다음과 같다.
도 3은 본 발명의 실시 예에 따른 메모리 소자의 테스트 방법의 동작 순서도이다. 이하에서 도 2의 본 발명의 실시 예에 따른 테스트 장치의 도면 부호를 함께 표시하여 설명하기로 한다.
본 발명의 실시 예에 따른 메모리 소자가 테스트를 위한 명령어를 입력받으면, 제어부(221)는 먼저 테스트 패턴을 생성하도록 제어신호를 출력하여, 패턴 생성부(222)가 테스트 패턴을 생성하도록 한다(S300). 패턴 생성부(222)가 생성한 데이터 패턴은 데이터 블록(226)에 저장된다.
또한 제어부(221)는 테스트 시작을 위해 카운터부(223)의 카운터(224)에 제어신호를 낸다. 카운터(224)는 제어신호에 따라 시작 페이지 어드레스부터 어드레스 카운트를 시작한다(S302).
한편, 카운터(224)는 카운트하는 어드레스 카운트 신호를 데이터 블록(226)으로 제공한다. 데이터 블록(226)은 저장된 테스트 패턴 데이터를 카운터(224)로부터 수신되는 페이지 어드레스의 카운트 신호에 따라 페이지 버퍼(212)로 래치시킨다(S304).
데이터 블록(226)이 페이지 버퍼(212)에 래치시키는 테스트 패턴 데이터는 한 페이지단위로 카운터(224) 신호에 의해 순차적으로 래치된다.
페이지 버퍼(212)는 래치된 데이터를 메모리 셀 어레이(211)에 프로그램한다(S306).
한편, 어드레스 비교부(225)는 카운터(224)가 마지막 페이지 어드레스까지 카운트를 하였는지를 판단한다(S308). 카운터(224) 마지막 페이지 어드레스까지 카운트를 한 경우, 어드레스 비교부(225)는 비교신호를 제어부(221)에 출력한다.
제어부(221)는 어드레스 비교부(225)의 비교신호에 따라 데이터 블록(226)이 테스트 패턴 데이터를 페이지 버퍼(212)에 래치하는 것을 중단하도록 제어한다. 그리고 메모리 셀 어레이(211)에 지금까지 프로그램했던 테스트 패턴 데이터를 다시 로딩 하여, 데이터 블록(226)에 있는 처음 생성된 테스트 패턴 데이터와 비교함으로써 검증을 수행한다(S312).
상기 단계 S308의 판단결과, 카운터(224)가 마지막 페이지 어드레스까지 카운트를 하지 못한 경우는 별도의 비교 신호를 출력하지 않는다. 그리고 카운터(224)는 계속하여 어드레스 카운트를 수행하여(S310), 카운트 신호를 데이터 블록(226)에 제공한다. 데이터 블록(226)은 계속하여 카운터(224)의 카운터 신호에 맞춰 테스트 패턴 데이터를 페이지 버퍼(212)에 래치시킨다.
상기 단계 S304 내지 단계S310은 마지막 페이지까지 테스트 패턴 데이터가 프로그램될 때까지 반복하여 동작한다. 이때 테스트 패턴 데이터를 페이지 버퍼(212)에 래치 시키는 데는 별도의 신호가 필요 없고, 카운터(224)의 카운트 신호에 따라 자동으로 래치시킨다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 메모리 소자의 테스트 장치 및 방법은 별도의 동작 신호 없이 테스트 패턴 데이터를 카운터에 의해 자동으로 페이지 버퍼에 전송하도록 하여 테스트 패턴 데이터의 프로그램 시간을 단축한다.

Claims (7)

  1. 적어도 한 쌍의 비트라인들에 연결되는 복수의 메모리 셀들과, 상기 메모리 셀들로부터 입출력되는 데이터를 임시 저장하는 페이지버퍼를 포함하는 메모리 소자의 테스트 장치에 있어서,
    테스트를 위한 테스트 패턴 데이터를 생성하는 패턴 생성부;
    상기 패턴 생성부가 생성하는 테스트 패턴 데이터를 저장하고, 카운트 신호에 따라 순차적으로 상기 테스트 패턴 데이터를 상기 페이지 버퍼에 래치시키는 데이터 블록;
    테스트 시작에 따라 상기 테스트 패턴 데이터를 프로그램할 페이지 어드레스를 카운트하고, 카운트된 페이지 어드레스가 마지막 어드레스인지를 판단하여 비교신호를 출력하는 카운터부; 및
    상기 어드레스 비교부의 비교신호에 따라 상기 데이터 블록의 동작을 제어하는 제어부;
    를 포함하는 메모리 소자의 테스트 장치.
  2. 제 1항에 있어서,
    상기 카운터부는,
    테스트 시작에 따라 상기 테스트 패턴 데이터를 프로그램할 페이지 어드레스를 카운트하는 카운터
    상기 카운터가 카운트하는 페이지 어드레스가 마지막 어드레스인지를 판단하여 비교신호를 출력하는 어드레스 비교부
    를 포함하는 메모리 소자의 테스트 장치.
  3. 제 2항에 있어서,
    상기 어드레스 비교부는 상기 카운터가 카운트하는 페이지 어드레스가 마지막 어드레스인 경우, 비교신호를 상기 제어부로 제공하는 것을 특징으로 하는 메모리 소자의 테스트 장치.
  4. 제 1항에 있어서,
    상기 제어부는,
    상기 메모리 셀 어레이에 테스트 패턴 데이터를 모두 저장한 후, 이를 로딩 하여 검증하는 것을 특징으로 하는 메모리 소자의 테스트 장치.
  5. 적어도 한 쌍의 비트라인들에 연결되는 복수의 메모리 셀들과, 상기 메모리 셀들로부터 입출력되는 데이터를 임시 저장하는 페이지버퍼를 포함하는 메모리 소자의 테스트 방법에 있어서,
    테스트 패턴을 생성하는 단계;
    상기 메모리 셀의 시작 페이지 어드레스부터 카운트를 시작하여 카운트 신호를 생성하는 단계; 및
    상기 카운트 신호에 따라 상기 생성된 테스트 패턴 데이터를 상기 페이지 버퍼에 래치하여 프로그램하도록 하는 단계
    를 포함하는 메모리 소자의 테스트 방법.
  6. 제 5항에 있어서,
    상기 카운트에 의한 어드레스와 설정된 마지막 페이지 어드레스를 비교하는 단계; 및
    상기 비교결과, 카운트에 의한 어드레스와 마지막 페이지 어드레스가 같은 경우, 테스트 패턴 데이터를 페이지 버퍼에 래치하는 것을 중단하도록 하는 단계를 더 포함하는 메모리 소자의 테스트 방법.
  7. 제 5항에 있어서,
    상기 테스트 패턴 데이터를 모든 메모리 셀 어레이에 저장한 이후,
    상기 메모리 셀 어레이 저장된 데이터를 로딩 하는 단계; 및
    상기 로딩된 데이터와, 테스트 패턴 데이터를 비교하여 검증을 수행하는 단계
    를 더 포함하는 메모리 소자의 테스트 방법.
KR1020060106592A 2006-10-31 2006-10-31 메모리 소자의 테스트 장치 및 방법 KR20080038991A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060106592A KR20080038991A (ko) 2006-10-31 2006-10-31 메모리 소자의 테스트 장치 및 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060106592A KR20080038991A (ko) 2006-10-31 2006-10-31 메모리 소자의 테스트 장치 및 방법

Publications (1)

Publication Number Publication Date
KR20080038991A true KR20080038991A (ko) 2008-05-07

Family

ID=39647360

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060106592A KR20080038991A (ko) 2006-10-31 2006-10-31 메모리 소자의 테스트 장치 및 방법

Country Status (1)

Country Link
KR (1) KR20080038991A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101155113B1 (ko) * 2009-06-08 2012-06-12 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 동작 방법
US8531529B2 (en) 2010-10-29 2013-09-10 SK Hynix Inc. Dead pixel compensation testing apparatus
KR20150095900A (ko) * 2012-12-19 2015-08-21 마벨 월드 트레이드 리미티드 스토리지 드라이브의 비휘발성 반도체 메모리에 그리고 상기 비휘발성 반도체 메모리로부터 데이터를 전달하기 위해 디스크립터들을 생성하는 장치 및 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101155113B1 (ko) * 2009-06-08 2012-06-12 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 동작 방법
US8531529B2 (en) 2010-10-29 2013-09-10 SK Hynix Inc. Dead pixel compensation testing apparatus
KR20150095900A (ko) * 2012-12-19 2015-08-21 마벨 월드 트레이드 리미티드 스토리지 드라이브의 비휘발성 반도체 메모리에 그리고 상기 비휘발성 반도체 메모리로부터 데이터를 전달하기 위해 디스크립터들을 생성하는 장치 및 방법

Similar Documents

Publication Publication Date Title
CN106556793B (zh) 芯片测试系统及测试方法
KR20060022992A (ko) 테스트용 버퍼를 구비한 불휘발성 메모리 장치 및 그것의테스트 방법
KR100778459B1 (ko) 복수의 전자장치를 프로그램, 소거 및 검증하는 장치
JP4334463B2 (ja) 半導体集積回路のテスト装置および方法
KR20080038991A (ko) 메모리 소자의 테스트 장치 및 방법
US7143229B2 (en) Single-chip microcomputer with dynamic burn-in test function and dynamic burn-in testing method therefor
CN112015119B (zh) 调试控制电路和调试控制方法
JP7330825B2 (ja) 半導体装置
US6708295B2 (en) Circuit and method, for storing data prior to and after determining failure
JP4366001B2 (ja) 半導体メモリ試験方法・半導体メモリ試験装置
CN115691632B (zh) 测试控制系统和方法
US20040177344A1 (en) Debugging method for the keyboard controller code
CN115496021A (zh) 系统芯片的自动化测试方法、装置、芯片、设备及系统
KR970017667A (ko) 플래쉬 메모리셀의 리페어 회로 및 리페어 방법
US10134484B2 (en) Semiconductor devices, semiconductor systems including the same, methods of testing the same
WO2007108252A1 (ja) Icソケット及び半導体集積回路試験装置
KR920001079B1 (ko) 직렬데이타 통로가 내장된 메모리소자의 테스트방법
CN113160875A (zh) 芯片测试系统和测试方法
US20170148528A1 (en) Semiconductor device and semiconductor system including the same
KR100609573B1 (ko) 플래시 메모리 장치 및 그의 테스트 방법
KR101212762B1 (ko) 반도체 장치 및 그의 테스트 방법
KR20110078730A (ko) 반도체 메모리 장치 및 이의 캠 데이터 테스트 방법
KR20010065276A (ko) 플래쉬 메모리 소자의 프로그램 방법 및 그 장치
US20060041801A1 (en) Acceleration of the programming of a memory module with the aid of a boundary scan (bscan) register
US7644325B2 (en) Semiconductor integrated circuit device and method of testing the same

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination