KR20080038590A - 박막트랜지스터 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 정전기로 인한 드레인 전극과 게이트 전극 간의 쇼트를 방지할 수 있는 박막트랜지스터 기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막트랜지스터 기판은 제 1 및 제 2 계조영역으로 분할된 화소영역 중 상기 제 1 계조영역에 형성된 제 1 화소전극과; 상기 제 2 계조영역에 제 1 화소 전극과 분리되어 형성된 제 2 화소전극과; 게이트 라인으로 인가되는 저계조 게이트 구동 전압에 응답하여 제 2 데이터 라인으로 공급되는 저계조 데이터 신호전압을 상기 제 1 계조 영역에 공급하는 제 1 박막 트랜지스터와; 상기 게이트 라인으로 인가되는 고계조 게이트 구동 전압에 응답하여 제 1 데이터 라인으로 공급되는 고계조 데이터 신호전압을 상기 제 2 계조 영역에 공급하는 제 2 박막 트랜지스터와; 상기 제 1 화소 전극과 제 1 스토리지 전극을 구비하며 상기 저계조 데이터 신호전압을 유지하는 제 1 스토리지캐패시터와; 상기 제 2 화소전극과 제 2 스토리지 전극과 구비하며 상기 고계조 데이터 신호전압을 유지하는 제 2 스토리지 캐패시터와; 상기 제 1 및 제 2 스토리지 캐패시터와 연결되며 외부로부터 유입된 정전기를 제 1 및 제 2 스토리지 캐패시터와 함께 제 3 및 제 4 스토리지 캐패시터를 포함한다.
Description
도 1은 본 발명에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 2는 도 1에 도시된 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 선에 따른 한 서브 화소의 단면도이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 박막트랜지스 기판의 제조방법을 나타내는 평면도 및 단면도이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 박막트랜지스 기판의 제조방법을 나타내는 평면도 및 단면도이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 박막트랜지스 기판의 제조방법을 나타내는 평면도 및 단면도이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막트랜지스 기판의 제조방법을 나타내는 평면도 및 단면도이다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막트랜지스 기판의 제조방법을 나타내는 평면도 및 단면도이다.
<도면의 주요부분에 대한 부호의 간단한 설명>
20 : 절연기판 30 : 게이트 전극
32 : 소스전극 34 : 드레인 전극
36 : 제 1 스토리지 전극 38 : 제 2 스토리지 전극
40,42,44 : 스토리지 라인 50 : 게이트 절연막
60 : 유기보호막 72 : 제 1 화소 전극
74 : 제 2 화소 전극 82, 84 : 슬릿
80,82,84,86 : 컨택홀
본 발명은 박막트랜지스터 기판에 관한 것으로, 특히, 정전기로 인한 드레인 전극과 게이트 전극 간의 쇼트를 방지할 수 있는 박막트랜지스터 기판 및 그 제조방법에 관한 것이다.
액정표시장치는 광투과율을 조절함으로써 화상을 표시하는 장치이다. 이 액정표시장치는 화상을 표시하는 액정표시패널과, 액정표시패널을 구동하는 구동회로부와, 액정표시패널에 광을 제공하는 백라이트 유닛을 구비한다. 액정표시패널은 액정을 사이에 두고 마주보는 박막트랜지스터 기판 및 컬러필터 기판을 구비한다.
액정표시장치의 대표적인 광시야각 기술로는 멀티-도메인 브이에이(Multi- domain Vertical Alignment : VA)모드가 이용된다. 멀티-도메인 브이에이 모드는 각 서브화소를 액정 분자의 배열 방향이 서로 다른 멀티- 도메인으로 분할하여 투과율 변화가 상호보상되게 함으로써 얻게 된다. 특히 공통 전극 및 화소 전극의 슬릿에 의한 프린지 전계(Fringe Field)로 멀티-도메인을 형성하는 피브이에이(Patterned Vertical Aligment : PVA) 모드가 주로 이용된다.
피브이에이 모드을 이용한 액정표시장치에 있어서, 제조 공정 시 컨택홀이 형성된 보호막에는 외부로부터 정전기가 유입하게 된다. 컨택홀에 의해 노출된 드레인 전극은 정전기가 유입되며, 유입된 정전기는 드레인 전극과 인접한 게이트 전극으로 유입에서 쇼트를 발생하게 된다. 이에 따라, 피브이에이 모드에서 1/2의 면적을 가지는 고계조 영역으로 캐패시터 전압이 전달되게 되면, 블랙의 화면이 되어 블랙 모어 픽셀(More Dark Pixel)이 되고, 화이트 모어 픽셀(Moer Bright Pixel)에 비해 도트 디펙트(Dot Defect)를 인지하는데 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 정전기로 인한 드레인 전극과 게이트 전극 간의 쇼트를 방지할 수 있는 박막트랜지스터 기판 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판 은 제 1 및 제 2 계조영역으로 분할된 화소영역 중 상기 제 1 계조영역에 형성된 제 1 화소전극과; 상기 제 2 계조영역에 제 1 화소 전극과 분리되어 형성된 제 2 화소전극과; 게이트 라인으로 인가되는 저계조 게이트 구동 전압에 응답하여 제 2 데이터 라인으로 공급되는 저계조 데이터 신호전압을 상기 제 1 계조 영역에 공급하는 제 1 박막 트랜지스터와; 상기 게이트 라인으로 인가되는 고계조 게이트 구동 전압에 응답하여 제 1 데이터 라인으로 공급되는 고계조 데이터 신호전압을 상기 제 2 계조 영역에 공급하는 제 2 박막 트랜지스터와; 상기 제 1 화소 전극과 제 1 스토리지 전극을 구비하며 상기 저계조 데이터 신호전압을 유지하는 제 1 스토리지캐패시터와; 상기 제 2 화소전극과 제 2 스토리지 전극과 구비하며 상기 고계조 데이터 신호전압을 유지하는 제 2 스토리지 캐패시터와; 상기 제 1 및 제 2 스토리지 캐패시터와 연결되며 외부로부터 유입된 정전기를 제 1 및 제 2 스토리지 캐패시터와 함께 제 3 및 제 4 스토리지 캐패시터를 포함한다.
여기서, 상기 게이트 라인과 나란하게 형성되며, 상기 제 1 스토리지 전극 및 상기 제 2 스토리지 전극과 마주보도록 형성하여 상기 제 1 스토리지 캐패스터 및 상기 제 2 스토리지 캐패스터를 형성하는 제 1 스토리지 라인과; 상기 제 1 스토리지 라인과 나란하게 연결되며, 각각의 드레인 전극과 마주보도록 형성하여 상기 제 3 및 제 4 스토리지 캐패시터를 형성하는 제 2 스토리지 라인과; 상기 제 1 스토리지 라인과 상기 제 2 스토리지 라인을 연결하는 제 1 및 제 2 연결라인을 포함한다.
상기 드레인 전극을 노출시키는 제 1 및 제 2 컨택홀과; 상기 제 2 컨택홀에 의해 제 1 화소전극과 연결되도록 상기 제 1 스토리지 전극을 노출시키는 제 3 컨택홀과; 상기 제 1 컨택홀에 의해 제 2 화소전극과 연결되도록 상기 제 2 스토리지 전극을 노출시키는 제 4 컨택홀을 구비하는 것을 특징으로 한다.
상기 제 4 스토리지 커패시터는 상기 제 4 컨택홀을 통해 상기 제 1 박막트랜지스터의 드레인 전극으로 정전기가 유입되어 상기 제 1 박막트랜지스터의 드레인 전극과 게이트 전극 간의 쇼트 발생을 방지하는 것을 특징으로 한다.
상기 제 1 연결라인은 상기 제 1 계조 영역과 제 1 데이터 라인 사이에 형성되며, 상기 제 2 연결라인은 상기 제 2 계조 영역과 제 2 데이터 라인 사이에 형성된 것을 특징으로 한다.
상기 제 1 연결라인은 제 1 데이터 라인의 일부와 중첩되어 형성되며, 상기 제 2 연결라인은 상기 제 2 데이터 라인의 일부와 중첩되어 형성된다.
상기 제 1 및 제 2 스토리지 라인, 상기 제 1 및 제 2 연결라인은 게이트 금속과 동일재질로 형성된다.
상기 제 2 스토리지 라인은 게이트 절연막을 사이에 두고 드레인 전극과 중첩되어 형성되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판의 제조방법은 절연기판 상에 게이트 전극, 제 1 및 제 2 스토리지라인, 제 1 및 제 2 연결라인을 포함하는 게이트 금속패턴을 형성하는 단계와; 상기 게이트 금속패턴을 덮도록 게이트 절연막을 형성한 후 제 1 및 제 2 반도체층을 포함하는 반도체 패턴을 형성하는 단계와; 상기 반도체 패턴 상에 소스 및 드레인 전극 및 제 1 및 제 2 스토리지 전극을 포함하는 소스 및 드레인 금속패턴을 형성하는 단계와; 상기 소스 및 드레인 금속패턴 상에 상기 제 1 및 제 2 스토리지 전극과 드레인 시키는 제 1 내지 제 4 컨택홀을 가지는 유기보호막을 형성하는 단계와; 상기 유기 보호막 상에 제 1 및 제 2 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제 외에 본 발명의 기술적 과제 및 바람직한 실시 예에 대한 설명을 통해 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 도 1 내지 도7b를 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 액정 표시 장치의 박막 트랜지스터 기판에서 한 서브 화소의 구조를 도시한 평면도이고, 도 2는 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 선에 따른 한 서브 화소의 단면도이다.
도 1 및 도 2에 도시된 한 서브 화소는 제 1 계조 영역과 제 2 계조 영역에 독립적으로 형성된 제 1 및 제 2 화소 전극(72,74)과, 제 1 및 제 2 화소 전극(72,74) 각각에 독립적으로 접속된 제 1 및 제 2 박막 트랜지스터(T1,T2)와, 제 1 및 제 2 박막 트랜지스터(T1,T2) 각각에 독립적으로 접속된 제 1 및 제 2 데이터 라인(44a,44b)과, 제 1 및 제 2 데이터 라인(44a,44b)과 교차되게 형성되며 제 1 및 제 2 박막 트랜지스터(T1,T2)와 접속된 게이트 라인(46)과, 제 1 스토리지 라인(42)과 제 1 스토리지 라인(42)과 나란하게 연결되며, 제 1 스토리지 라인(42)으로부터 유입된 전정기가 각각의 박막 트랜지스터(T1,T2)로 유입되는 것을 방지하는 제 2 스토리지 라인(40a, 40b)과, 제 1 스토리지 라인(42)과 제 2 스토리지 라인(40a, 40b) 양측단을 각각 연결하는 제 1 및 제 2 연결라인(37a,37b)을 포함한다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판에서 한 서브 화소는 시인성 향상을 위하여 서로 다른 데이터 신호가 인가되는 제 1 계조 영역 및 제 2 계조 영역으로 분할된다. 제 1 계조 영역 및 제 2 계조 영역으로 나누되, 좌측에 형성된 하나의 서브 화소의 제 1 계조영역이 저계조 영역일 경우 제 2 계조영역은 고계조 영역이다. 또한, 우측에 형성된 서브화소의 제 1 계조영역이 고계조 영역일 경우, 제 2 계조영역은 저계조 영역이다. 이러한 각각의 서브화소가 반복적으로 고계조와 저계조로 구분되어 형성되면 각각의 서브화소로 공급되는 데이터 전압의 평형을 이루어 화면을 안정적으로 구동할 수 있다. 이를 위하여 각 서브 화소에 제 1 및 제 2 화소 전극(72,74)이 독립적으로 형성되어 저계조 영역과 고계조 영역을 정의하고, 제 1 및 제 2 화소 전극(72,74) 각각은 제 1 및 제 2 박막 트랜지스터(T1,T2) 각각에 의해 구동됨으로써 서로 다른 데이터 신호를 공급받게 된다.
게이트 라인(46)과 각각의 데이터 라인(44a,44b)은 게이트 절연막(50)을 사이에 두고 교차하도록 절연기판(20) 상에 형성된다. 게이트 라인(46)과 데이터 라인(44a,44b)의 교차 구조로 각 화소영역을 정의한다. 여기서, 각각의 데이터 라인(44a,44b)은 제 1 및 제 2 박막 트랜지스터(T1,T2) 각각에 서로 다른 데이터 신호를 공급하기 위해 각 서브화소 당 다수 개로 형성된다.
제 1 및 제 2 박막 트랜지스터(T1,T2) 각각은 게이트 라인과 접속된 게이트 전극(30a,30b), 각각의 데이터 라인(44a,44b)과 접속된 소스전극(32a,32b), 제 1 및 제 2 화소전극(72,74) 각각과 접속된 드레인 전극(34a, 34b), 소스전극(32a,32b) 및 드레인 전극(34a, 34b)과 접속된 반도체층(56a,56b)을 구비한다. 반도체층(56a,56b)은 소스전극(32a,32b) 및 드레인 전극(34a, 34b) 사이에 채널을 형성하는 활성층(52a,52b)과, 활성층(52a,52b)과 소스전극(32a,32b) 및 드레인 전극(34a, 34b) 각각의 오믹 컨택을 위한 오믹 컨택층(54a,54b)으로 구성된다.
제 1 및 제 2 화소전극(72,74) 각각은 박막 트랜지스터(T1,T2)들을 덮는 유기 보호막(60) 위에 형성되고 그 유기 보호막(60)을 관통하는 제 1 및 제 2 컨택홀 (80,86)각각을 통해 제 1 및 제 2 박막 트랜지스터(T1,T2)의 드레인 전극(34a, 34b)과 각각 접속된다. 유기 보호막(60)의 상부 및/또는 하부에 무기 절연막이 추가로 형성되기도 한다.
제 1 화소 전극(72)은 각 화소영역 중 저계조 영역에, 제 2 화소 전극(74)은 고계조 영역에 형성된다. 각 서브 화소의 고계조 영역과 저계조 영역은 시인성 향상을 위한 최적 비율인 1:2로 분할되는 것이 바람직하므로 각 화소영역을 3분할하여 2분할 영역인 저계조 영역에 제 1 화소 전극(72)이, 1분할 영역인 고계조 영역에 제 2 화소 전극(74)이 형성된다.
고계조 영역의 제 2 화소 전극(74)은 각 화소영역에서 단축 방향 즉 제 1 스토리지 라인(42)을 기준으로 하여 대칭적으로 경사진 상하 날개부를 갖는 구조로, 즉 반시계 방향으로 90도 회전된 "V"자형 구조로 형성된다. 저계조 영역의 제 1 화소 전극(72)은 각 화소영역에서 제 2 화소 전극(74)에 의해 분할된 상부 및 하부와, 제 2 화소전극(74)의 날개부 사이의 중앙부에 위치하도록 형성되고 제 1 스토 리지 라인(42)을 기준으로 대칭된 구조를 갖는다. 제 1 화소전극(72)과 제 2 화소전극(74) 사이에는 일정한 폭을 갖는 슬릿(46)들을 갖는다.
이러한 제 1 및 제 2 화소 전극(72,74)은 화소 영역 중앙부에 형성된 제 1 스토리지 라인(42)에 형성된 제 3 및 제 4 컨택홀(82,84)과, 화소 영역 중앙부과 게이트 라인(46)에 형성된 제 2 스토리지 라인(40a, 40b)에 형성된 제 1 및 제 2 컨택홀(80,86)을 통해 드레인 전극(32a,32b)과 연결됨으로써 제 1 및 제 2 박막트랜지스터(T1,T2)와 접속된다. 여기서, 제 1 및 제 2 박막 트랜지스터(T1,T2)의 드레인 전극(34a, 34b) 각각은 제 2 스토리지 라인(40a, 40b)과 게이트 절연막(50)을 사이에 두고 중첩되어 제 1 및 제 2 스토리지 커패시터(Cst1,Cst2)를 각각 형성한다.
제 1 및 제 2 스토리지 캐패시터(Cst1,Cst2)는 제 1 및 제 2 스토리지 전극(36,38)과, 제 1 및 제 2 화소전극(44a,44b) 사이에 형성된 액정으로 이루어진 액정 셀이 박막 트랜지스터(T1,T2)가 턴오프(Turn-off)되어도 1/2 프레임동안 데이터 신호전압이 유지하도록 한다. 이 제 1 및 제 2 스토리지 캐패시터(Cst1,Cst2)는 제 3 및 제 4 컨택홀(82,84)에 의해 제 1 및 제 2 화소전극(72,74)과 접속된 각각의 스토리지 전극(36,38)과 제 1 스토리지 라인(42)이 게이트 절연막(50)을 사이에 두고 중첩됨으로써 형성된다. 여기서 제 1 스토리지 라인(42)은 게이트 라인(46)과 나란하게 형성한다. 제 1 스토리지 라인(42)은 서브 화소의 중앙부를 단축 방향으로 경유하면서 데이터 라인(44a,44b)과 게이트 절연막(50)을 사이에 두고 교차하며 스토리지 전압을 공급한다. 이러한 제 1 스토리지 라인(42)은 게이트 라인 (46)과 동일한 금속층으로 형성된다.
제 3 및 제 4 스토리지 캐패시터(Cst3,Cst4)는 공통 전극(미도시)과, 화소전극(72,74) 사이에 형성된 액정으로 이루어진 액정 셀이 박막 트랜지스터(T1,T2)가 턴오프(Turn-off)되어도 1/2 프레임동안 데이터 신호전압이 유지하도록 한다. 이 제 3 및 제 4 스토리지 캐패시터(Cst3,Cst4)는 제 1 및 제 2 컨택홀(80,86)에 의해 제 1 및 제 2 화소전극(72,74) 각각 접속된 각각의 드레인 전극(34a, 34b)과 제 2 스토리지 라인(40a, 40b)이 게이트 절연막(50)을 사이에 두고 중첩됨으로써 형성된다. 여기서 제 2 스토리지 라인(40a, 40b)은 제 1 스토리지 라인(42) 및 게이트 라인(46)과 나란하게 형성한다. 제 2 스토리지 라인(40a, 40b)은 제 1 스토리지 라인(42) 및 게이트 라인(46) 사이에 형성된 서브 화소 단축 방향으로 경유하면서 데이터 라인(44a,44b)과 게이트 절연막(50)을 사이에 두고 교차하며 스토리지 전압을 공급한다. 이러한 제 2 스토리지 라인(40a, 40b)은 게이트 라인(46)과 동일한 금속층으로 형성된다. 여기서, 상기 제 4 스토리지 커패시터(Cst4)는 제 4 컨택홀(86)을 통해 제 1 박막트랜지스터(T1)의 드레인 전극(32a)으로 정전기가 유입되어 제 1 박막트랜지스터(T1)의 드레인 전극(32a)과 게이트 전극(30a) 간의 쇼트 발생을 방지할 수 있다.
여기서, 제 1 및 제 2 스토리지 라인(40a, 40b)은 제 1 및 제 2 연결라인(37a,37b)을 통해 연결된다. 제 1 연결라인(37a)은 제 1 및 제 2 스토리지 라인(40a, 40b)의 일측을 연결함으로써 제 1 컨택홀(80)에 의해 노출된 제 1 박막트랜지스터(T1)의 드레인 전극(34a, 34b)과 제 3 컨택홀(84)에 의해 노출된 제 1 커패 시터 전극(82) 각각이 제 2 화소전극(74)과 전기적으로 연결되도록 한다. 또한, 제 2 연결라인(37b)은 제 1 및 제 2 스토리지 라인(40a, 40b)의 타측을 연결함으로써 제 2 컨택홀(82)에 의해 노출된 제 2 박막트랜지스터(T2)의 드레인 전극(34a, 34b)과 제 4 컨택홀(86)에 의해 노출된 제 2 커패시터 전극(84) 각각이 제 1 화소전극(72)과 전기적으로 연결되도록 한다.
이때, 제 1 및 제 2 연결라인(37a,37b)은 개구율의 감소을 막기 위해 서브화소와 중첩되지 않도록 형성한다. 즉, 제 1 및 제 2 연결라인(37a,37b)은 각 서브화소의 일측 및 타측 각각과, 각 서브화소의 일측 및 타측 각가과 인접하게 형성된 제 1 및 제 2 데이터 라인(44a,44b) 사이에 형성될 수도 있고, 각 서브화소의 일측 및 타측과 겹치지 않고 제 1 및 제 2 데이터 라인(44a,44b)과 중첩되어 형성될 수 있다. 제 1 및 제 2 연결라인(37a,37b)은 전기가 통할 수 있을 정도의 크기만 두고 최대한 얇게 형성하는 것이 바람직하다. 여기서, 제 1 및 제 2 연결라인(37a,37b)은 게이트 라인(46)과 동일한 금속층으로 형성된다.
이와 같이, 본 발명에 따른 제 3 및 제 4 스토리지 캐패시터(Cst3,Cst4)는 제 1 및 제 2 연결라인(37a,37b)을 서로 연결된 제 1 및 제 2 스토리지 라인(40a, 40b)을 통해 유기 보호막(60) 형성시 형성되는 컨택홀(80,82,84,86)들에 의해 제 1 스토리지 캐패스터(Cst1) 및 제 2 스토리지 캐패시터(Cst2)에서 유입된 정전기를 제 3 및 제 4 스토리지 캐패스터(Cst3,Cst4)와 나누어 확산됨으로써 드레인 전극(34a, 34b)으로 정전기가 유입되는 것을 방지한다. 이에따라, 드레인 전극(34a, 34b)과 게이트 전극(30a,30b)은 쇼트 불량이 줄어든다.
그리고, 본 발명에 따른 액정 표시 장치의 박막 트랜지스터 기판 제조 방법을 도 3a 내지 도 7b를 구체적으로 살펴보면 다음과 같다.
도 3a 및 도 3b를 참조하면, 제 1 마스크 공정으로 절연기판(20) 상에 제 1 및 제 2 게이트 전극(30a,30b), 제 1 및 제 2 스토리지 라인(40a, 40b) 및 제 1 및 제 2 연결라인(37a,37b)을 포함하는 게이트 금속 패턴이 형성된다.
구체적으로, 절연기판(20) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층으로는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr) 등과, 이들의 합금이 단일층 또는 복층 구조로 적층되어 이용된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 제 1 및 제 2 게이트 전극(30a,30b), 제 1 및 제 2 스토리지 라인(40a, 40b) 및 제 1 및 제 2 연결라인(37a,37b)을 포함하는 게이트 금속패턴이 형성된다.
도 4a 및 도 4b를 참조하면, 게이트 금속패턴이 형성된 절연기판(20) 상에 게이트 절연막(50)이 형성되고, 그 위에 제 2 마스크 공정으로 활성층(52a,52b) 및 오믹 컨택층(54a,54b)을 포함하는 반도체층(56a,56b)이 게이트 라인(46) 및 게이트 전극(30a,30b)의 일부와 중첩되게 형성된다.
구체적으로, 게이트 금속패턴이 형성된 절연기판(20) 상에 PECVD 등의 증착 방법으로 게이트 절연막(50), 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 형성된다. 이어서, 제 2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 n+ 비정질 실리콘층 및 비정질 실리콘층이 패터닝됨으로써 활성층(52a,52b) 및 오믹 컨택층(54a,54b)을 포함하는 반도체층(56a,56b)이 형성된다. 게이트 절연막 (50)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이 이용된다.
도 5a 및 도 5b를 참조하면, 제 3 마스크 공정으로 반도체층이 형성된 게이트 절연막(50) 위에 소스전극(32a,32b), 드레인 전극(34a, 34b), 제 1 및 제 2 스토리지 전극(36,38)을 포함하는 소스/드레인 금속 패턴이 형성된다.
구체적으로 반도체층이 형성된 게이트 절연막(50) 위에 소스/드레인 금속층이 스퍼터링 방법으로 형성된다. 이어서 제 3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 소스전극(32a,32b), 드레인 전극(34a, 34b), 제 1 및 제 2 스토리지 전극(36,38)을 포함하는 소스/드레인 금속 패턴이 형성된다. 그리고 소스전극(32a,32b) 및 드레인 전극(34a, 34b) 사이로 노출된 오믹 컨택층(54a,54b)를 제거하여 소스전극(32a,32b) 및 드레인 전극(34a, 34b)과 접속된 오믹 컨택층(54a,54b)을 분리시킨다. 이 결과, 게이트 라인(46) 및 데이터 라인(44a,44b)과 접속된 제 1 및 제 2 박막 트랜지스터(T1,T2)가 형성된다. 여기서, 반도체층과 소스/드레인 금속 패턴은 회절 노광 마스크 또는 하프톤(Half-tone) 마스크를 이용하여 하나의 마스크 공정으로 형성되기도 한다.
도 6a 및 도 6b를 참조하면, 소스/드레인 금속패턴이 형성된 게이트 절연막(50) 위에 제 1 내지 4 컨택홀(80,82,84,86)을 가지는 유기 보호막(60)이 형성된다.
구체적으로 유기 보호막(60)은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기절연물질이 스핀 코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 코팅됨으로써 형성된다. 이어서 제 4 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정으로 유기 보호막(60)을 관통하여 제 1 및 제 2 박막 트랜지스터(T1,T2)의 드레인 전극(34a, 34b) 각각을 노출시키는 제 1 및 제 2 컨택홀(80,84)과, 제 2 스토리지 라인(40a, 40b) 상에 형성된 제 1 및 제 2 스토리지 전극(36,38) 각각을 노출시키는 제 3 및 제 4 컨택홀(82,86)이 형성된다. 여기서, 유기 보호막(60)의 상부 및/또는 하부에 무기 절연막이 추가로 형성되기도 하고 이때 제 1 내지 제 4 컨택홀(80,82,84,86)은 무기 절연막을 관통하도록 형성된다.
도 7a 및 도 7b를 참조하면, 제 5 마스크 공정으로 유기 보호막(60) 위에 제 1 및 제 2 화소 전극(72,74)을 포함하는 투명도전패턴이 형성된다. 제 1 및 제 2 화소 전극(72,74)은 유기 보호막(60) 위에 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO 등과 같은 투명도전물질을 스퍼터링 등과 같은 증착 방법으로 도포한 다음 제 5 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 제 1 및 제 2 화소 전극(72,74)은 제 1 내지 제 4 컨택홀(80,82,84,86) 각각을 통해 제 1 및 제 2 박막 트랜지스터(T1,T2)의 드레인 전극(34a, 34b)과 각각 접속된다.
상술한 바와 같이 본 발명에 따른 박막트랜지스터 기판 및 박막트랜지스터 기판의 제조방법은 화소영역의 중앙부에 형성된 제 1 스토리지 라인과, 제 1 스토 리지 라인과 나란하게 형성되는 제 2 스토리지 라인과, 제 1 및 제 2 스토리지 라인 사이에 형성되어 제 1 및 제 2 스토리지 라인을 연결하는 제 1 및 제 2 연결라인을 형성함으로써 제 1 스토리지 라인으로부터 유입된 정전기를 제 2 스토리지 라인으로 유입시킴으로써 드레인 전극과 게이트 전극 간의 쇼트 불량을 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
Claims (9)
- 제 1 및 제 2 계조영역으로 분할된 화소영역 중 상기 제 1 계조영역에 형성된 제 1 화소전극과;상기 제 2 계조영역에 제 1 화소 전극과 분리되어 형성된 제 2 화소전극과;게이트 라인으로 인가되는 저계조 게이트 구동 전압에 응답하여 제 2 데이터 라인으로 공급되는 저계조 데이터 신호전압을 상기 제 1 계조 영역에 공급하는 제 1 박막 트랜지스터와;상기 게이트 라인으로 인가되는 고계조 게이트 구동 전압에 응답하여 제 1 데이터 라인으로 공급되는 고계조 데이터 신호전압을 상기 제 2 계조 영역에 공급하는 제 2 박막 트랜지스터와;상기 제 1 화소 전극과 제 1 스토리지 전극을 구비하며 상기 저계조 데이터 신호전압을 유지하는 제 1 스토리지캐패시터와;상기 제 2 화소전극과 제 2 스토리지 전극과 구비하며 상기 고계조 데이터 신호전압을 유지하는 제 2 스토리지 캐패시터와;상기 제 1 및 제 2 스토리지 캐패시터와 연결되며 외부로부터 유입된 정전기를 제 1 및 제 2 스토리지 캐패시터와 함께 제 3 및 제 4 스토리지 캐패시터를 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제 1 항에 있어서,상기 게이트 라인과 나란하게 형성되며, 상기 제 1 스토리지 전극 및 상기 제 2 스토리지 전극과 마주보도록 형성하여 상기 제 1 스토리지 캐패스터 및 상기 제 2 스토리지 캐패스터를 형성하는 제 1 스토리지 라인과;상기 제 1 스토리지 라인과 나란하게 연결되며, 각각의 드레인 전극과 마주보도록 형성하여 상기 제 3 및 제 4 스토리지 캐패시터를 형성하는 제 2 스토리지 라인과;상기 제 1 스토리지 라인과 상기 제 2 스토리지 라인을 연결하는 제 1 및 제 2 연결라인을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제 2 항에 있어서,상기 드레인 전극을 노출시키는 제 1 및 제 2 컨택홀과;상기 제 2 컨택홀에 의해 제 1 화소전극과 연결되도록 상기 제 1 스토리지 전극을 노출시키는 제 3 컨택홀과;상기 제 1 컨택홀에 의해 제 2 화소전극과 연결되도록 상기 제 2 스토리지 전극을 노출시키는 제 4 컨택홀을 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제 3 항에 있어서,상기 제 4 스토리지 커패시터는 상기 제 4 컨택홀을 통해 상기 제 1 박막트랜지스터의 드레인 전극으로 정전기가 유입되어 상기 제 1 박막트랜지스터의 드레 인 전극과 게이트 전극 간의 쇼트 발생을 방지하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제 2 항에 있어서,상기 제 1 연결라인은 상기 제 1 계조 영역과 상기 제 1 데이터 라인 사이에 형성되며,상기 제 2 연결라인은 상기 제 2 계조 영역과 상기 제 2 데이터 라인 사이에 형성된 것을 특징으로 하는 박막트랜지스터 기판.
- 제 5 항에 있어서,상기 제 1 연결라인은 상기 제 1 데이터 라인의 일부와 중첩되어 형성되며,상기 제 2 연결라인은 상기 제 2 데이터 라인의 일부와 중첩되어 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
- 제 6 항에 있어서,상기 제 1 및 제 2 스토리지 라인, 상기 제 1 및 제 2 연결라인은 게이트 금속과 동일재질로 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
- 제 7 항에 있어서,상기 제 2 스토리지 라인은 게이트 절연막을 사이에 두고 상기 드레인 전극 과 중첩되어 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
- 절연기판 상에 게이트 전극, 제 1 및 제 2 스토리지라인, 제 1 및 제 2 연결라인을 포함하는 게이트 금속패턴을 형성하는 단계와;상기 게이트 금속패턴을 덮도록 게이트 절연막을 형성한 후 제 1 및 제 2 반도체층을 포함하는 반도체 패턴을 형성하는 단계와;상기 반도체 패턴 상에 소스 및 드레인 전극 및 제 1 및 제 2 스토리지 전극을 포함하는 소스 및 드레인 금속패턴을 형성하는 단계와;상기 소스 및 드레인 금속패턴 상에 상기 제 1 및 제 2 스토리지 전극과 드레인 시키는 제 1 내지 제 4 컨택홀을 가지는 유기보호막을 형성하는 단계와;상기 유기 보호막 상에 제 1 및 제 2 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
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