KR20080037242A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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KR20080037242A
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Abstract

본 발명은 활성층 전류특성의 비선형적 변화에 기인한 액정표시장치의 표시품질 저하를 방지할 수 있는 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
이 박막 트랜지스터 기판은 기판 상에 형성된 게이트 라인 및 상기 게이트 라인으로부터 연장되어 형성된 게이트 전극을 포함하는 게이트 패턴과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과; 상기 게이트 절연막 상에 형성되어 광을 차단하는 차단패턴과; 상기 차단패턴 상에 직접 형성되고 상기 차단 패턴과 동일한 패턴으로 형성되며 활성층 및 오믹 접촉층을 포함하는 반도체 패턴과; 상기 데이터 라인과 접속되며 상기 반도체 패턴 상에 형성된 소스 전극과; 상기 반도체 패턴 상에 형성되고, 상기 소스 전극과 상기 활성층이 노출된 채널부를 사이에 두고 마주하도록 형성된 드레인 전극과; 상기 드레인 전극과 접속되어 상기 화소 영역에 형성된 화소 전극을 포함한다.

Description

박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate and Manufacturing method of the same}
도 1은 통상적인 액정표시장치에 포함되는 박막 트랜지스터 어레이 기판의 일부분을 나타내는 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절취한 단면 및, 이에 대응하는 칼라 필터 어레이 기판과 백라이트를 나타내는 도면.
도 3은 도 2에 도시된 액정표시장치의 블록도.
도 4는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절취한 단면 및, 이에 대응하는 칼라 필터 어레이 기판과 백라이트를 나타내는 도면.
도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법중 제1 마스크 공정을 나타내는 평면도 및 단면도.
도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법중 제2 마스크 공정을 나타내는 평면도 및 단면도.
도 8a 및 도 8b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 제3 마스크 공정을 나타내는 평면도 및 단면도.
도 9a 및 도 9b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법중 제4 마스크 공정을 나타내는 평면도 및 단면도.
도 10 및 도 11은 본 발명에 따른 박막 트랜지스터 어레이 기판의 다른 구조를 보여주는 도면.
<도면의 주요 부분에 대한 부호의 설명>
2, 102 : 게이트 라인 4, 104 : 데이터 라인
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극
10, 110 : 소스 전극 12, 112 : 드레인 전극
14, 114 : 활성층 16, 116 : 컨택홀
18, 118 : 화소전극 20, 120 : 스토리지 캐패시터
100 : 차단 패턴 70, 170 : 백라이트 유닛
90, 190 : 빛 14, 114 : 활성층
본 발명은 액정표시장치에 관한 것으로, 특히 활성층 전류특성의 비선형적 변화에 기인한 액정표시장치의 표시품질 저하를 방지할 수 있는 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로와, 액정패널에 광을 조사하기 위한 백 라이트 유닛을 구비한다.
액정패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 칼라필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
도 1은 종래의 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절취하여 나타내는 단면 및, 이에 대응하는 칼라 필터 어레이 기판과 백라이트 유닛을 나타내는 도면이다.
도 1 및 도 2를 참조하면, 박막 트랜지스터 어레이 기판(30)은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(18)과 이전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)를 구비한다.
박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성함과 아울러 게이트 절연막(44)을 사이에 두고 게이트 전극(8)에 전면 중첩되는 반도체 패턴(47)을 구비한다.
반도체 패턴(47)은 소스 전극(10) 및 드레인 전극(12)과 중첩되게 형성되어 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 형성하는 활성층(14)과, 활성층(14) 위에서 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(48)으로 구성된다.
이러한 박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(18)에 충전되게 하는 스위치 역할을 한다.
화소 전극(18)은 보호막(50)을 관통하는 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 칼라 필터 어레이 기판(60)에 구비된 공통 전극(68)과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 어레이 기판(30)과 칼라 필터 어레이 기판(60) 사이에 위치하는 액정(80)이 유전 이방성에 의해 회전하게 되며 백라이트 유닛(70)으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(20)는 게이트 절연막(44) 및 보호막(50)을 사이에 두고 서로 중첩되는 전단 게이트라인(2)과 화소 전극(18)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때 까지 안정적으로 유지되게 한다.
게이트 라인(2)은 게이트 드라이버로부터 스캔 전압이 공급되고, 데이터 라인(4)은 데이터 드라이버로부터 공급되는 데이터 전압을 박막 트랜지스터(6)를 경유하여 화소 전극(18)에 전달한다.
이러한 종래의 액정표시장치의 활성층(14)은 게이트 전극(8)에 의해 차단되지 못한 백라이트 유닛(70)으로부터의 입사광에 의해 활성화되어 비정상적인 전류를 발생시킨다. 그 결과 표시화면에 물결 무늬의 노이즈를 발생시켜 액정표시장치의 표시품질이 저해하는 문제가 발생한다.
노이즈 발생에 대해 구체적으로 설명하면, 활성층(14)은 아몰포스 실리콘으로 이루어져 있다. 이러한 아몰포스 실리콘은 인가되는 전압, 입사되는 광의 파장, 온도, 주파수에 따라 그 유전율이 비선형적으로 변하는 특성이 있다. 이에 따라 종래 박막 트랜지스터 어레이 기판(30)의 활성층(14)은 백라이트 유닛(70)을 통해 입사된 광 중 게이트 전극(8)을 통해 차단되지 못해서 활성층(14)에 직접 조사되는 광(90)의 파장에 의해 비선형적으로 활성화되어 전류특성이 비선형적이 되므로 액정표시장치의 표시패널에 물결 무늬의 노이즈를 발생시킨다.
도 3은 도 2에 도시된 액정표시장치의 블록도로서, 표시패널의 노이즈를 제거하기 위한 종래의 방법을 설명하기 위한 도면이다.
도 3을 참조하면, 종래 액정표시장치는 게이트 라인(2)을 구동하기 위한 게이트 드라이버(32)와, 데이터 라인(4)을 구동하기 위한 데이터 드라이버(34)와, 게이트 드라이버(32)와 데이터 드라이버(34)를 제어하기 위한 타이밍 컨트롤러(74)를 구비한다.
게이트 라인(2)과 데이터 라인(4)의 교차로 정의되는 영역마다 화소들이 형성되고, 화소들 각각은 데이터 신호에 따라 광투과량을 조절하는 액정셀(Clc)과, 액정셀(Clc)을 구동하기 위한 박막 트랜지스터(6)를 구비한다. 또한 각각의 화소들은 박막 트랜지스터(6)와 접속된 스토리지 캐패시터(20)을 더 구비한다. 박막 트랜지스터(6)는 게이트 라인(2)의 스캔 신호에 응답하여 데이터 라인(4)의 데이터 신호가 액정셀(Clc)에 충전되어 유지되게 한다. 액정셀(Clc)은 데이터 신호에 따라 액정의 배열 상태를 가변시켜 광 투과율을 조절함으로써 계조를 구현하게 된다.
게이트 드라이버(32)는 타이밍 컨트롤러(74)로부터의 제어 신호에 응답하여 게이트 라인(2)에 순차적으로 스캔 신호를 공급한다.
데이터 드라이버(34)는 타이밍 컨트롤러(74)로부터의 디지털 데이터를 아날로그 데이터 신호로 변환하여 데이터 라인(4)에 공급한다.
타이밍 컨트롤러(74)는 게이트 드라이버(32) 및 데이터 드라이버(34)를 제어하는 제어 신호를 공급함과 아울러, 데이터 드라이버(34)에 디지털 데이터를 공급한다.
인버터(72)는 타이밍 컨트롤러(74)에 의해 제어되며, 백라이트(70)를 제어하기 위한 제어신호를 백라이트(70)에 공급한다. 종래에는 이러한 인버터(72)의 회로 설계를 통해 백라이트(70)에 구비된 램프들을 정역 구동 또는 위상 쉬프트 방법을 이용하여 노이즈를 제거한다. 그러나 이 방법은 인버터(72) 회로 추가로 인하여 회로 설계가 복잡해진다. 따라서, 액정표시장치의 제조 비용을 증가시키는 또 다른 문제를 발생시킨다. 또한 대형 액정표시장치에 적용될수록 노이즈를 줄이는 정도에 한계가 있다.
따라서, 본 발명의 목적은 활성층 전류특성의 비선형적 변화에 기인한 액정표시장치의 표시품질 저하를 방지할 수 있는 박막트랜지스터 기판 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은 기판 상에 형성된 게이트 라인 및 상기 게이트 라인으로부터 연장되어 형성된 게이트 전극을 포함하는 게이트 패턴과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과; 상기 게이트 절연막 상에 형성되어 광을 차단하는 차단패턴과; 상기 차단패턴 상에 직접 형성되고 상기 차단 패턴과 동일한 패턴으로 형성되며 활성층 및 오믹 접촉층을 포함하는 반도체 패턴과; 상기 데이터 라인과 접속되며 상기 반도체 패턴 상에 형성된 소스 전극과; 상기 반도체 패턴 상에 형성되고, 상기 소스 전극과 상기 활성층이 노출된 채널부를 사이에 두고 마주하도록 형성된 드레인 전극과; 상기 드레인 전극과 접속되어 상기 화소 영역에 형성된 화소 전극을 포함한다.
상기 차단 패턴 및 반도체 패턴은 상기 데이터 라인 하부에 중첩되도록 형성 된다.
본 발명에 따른 박막 트랜지스터 기판의 제조방법은 기판 상에 게이트 라인 및 상기 게이트 라인으로부터 연장된 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴이 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 상기 게이트 전극과 중첩되도록 차단 패턴과, 상기 차단 패턴 상에 직접 적층되는 활성층 및 오믹 접촉층을 포함하는 반도체 패턴을 형성하는 단계와; 상기 게이트 라인과 교차하는 데이터 라인, 상기 반도체 패턴과 중첩되며 상기 데이터 라인으로부터 연장된 소스 전극 및 상기 활성층이 노출된 반도체 채널을 사이에 두고 상기 소스 전극과 마주하고 상기 반도체 패턴과 중첩되도록 형성된 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와; 상기 드레인 전극과 접속된 화소 전극을 형성하는 단계를 포함한다.
그리고 본 발명에 따른 또 다른 박막 트랜지스터 기판의 제조방법은 기판 상에 게이트 라인 및 상기 게이트 라인으로부터 연장된 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴이 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 상기 게이트 라인과 교차하는 데이터 라인, 상기 데이터 라인으로부터 연장된 소스 전극 및 상기 소스 전극과 마주하는 드레인 전극을 포함하는 소스/드레인 패턴과, 상기 소스/드레인 패턴 하부에 중첩되며 활성층 및 오믹 접촉층을 포함하는 반도체 패턴과, 상기 반도체 패턴 하부에 직접 중첩되는 차단패턴을 형성하는 단계와; 상기 드레인 전극과 접속된 화소 전극을 형성하는 단계를 포함한다.
상기 차단 패턴은 블랙 계열의 수지로 형성된다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 11을 참조하여 상세하게 설명하기로 한다. 이하에서는 차단 패턴(100)과 중첩되는 부분을 어둡게 표시하였다.
도 4는 본 발명에 따른 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절취하여 나타내는 단면 및, 이에 대응하는 칼라 필터 어레이 기판과 백라이트 유닛을 나타내는 도면이다.
도 4 및 도 5를 참조하면, 본 발명에 따른 박막 트랜지스터 어레이 기판(130)은 하부기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(118)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판(130)은 화소전극(118)과 이전단 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(120)와 박막 트랜지스터(106)의 활성층(114)과 동일한 패턴으로 활성층(114) 하부에 직접 형성된 차단패턴(100)을 구비한다.
박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(116)에 접속된 드레인 전 극(112)과, 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성함과 아울러 게이트 절연막(144)을 사이에 두고 게이트 전극(108)에 전면 중첩되는 반도체 패턴(147)을 구비한다.
반도체 패턴(147)은 소스 전극(110) 및 드레인 전극(112)과 중첩되게 형성되어 소스 전극(110)과 드레인 전극(112) 사이의 채널부를 형성하는 활성층(114)과, 활성층(114) 위에서 소스 전극(110) 및 드레인 전극(112)과 오믹접촉을 위한 오믹접촉층(148)으로 구성된다.
이러한 박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 게이트 신호에 응답하여 데이터 라인(104)에 공급되는 화소전압 신호가 화소 전극(118)에 충전되어 유지되게 한다.
차단 패턴(100)은 반도체 패턴(147)과 게이트 절연막(144) 사이에 형성되고, 반도체 패턴(147)의 활성층(114)과 동일한 패턴으로 형성되어 게이트 전극(108)을 통해 차단되지 못하고 활성층(114)을 향해 입사되는 광(190)을 차단한다. 이에 따라 활성층(114)이 백라이트 유닛(170)을 통해 입사되는 광(190)에 의해 비선형적으로 변하는 현상을 개선할 수 있다.
화소 전극(118)은 보호막(150)을 관통하는 컨택홀(116)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접속된다. 화소 전극(118)은 충전된 화소전압에 의해 칼라 필터 어레이 기판(160)에 구비된 공통 전극(168)과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 어레이 기판(130)과 칼라 필터 어레이 기판(160) 사이에 위치하는 액정(180)이 유전 이방성에 의해 회전하게 되며 백라이 트 유닛(170)으로부터 화소 전극(118)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(120)는 게이트 절연막(144) 및 보호막(150)을 사이에 두고 서로 중첩되는 전단 게이트라인(102)과 화소 전극(118)으로 구성된다. 이러한 스토리지 캐패시터(120)는 화소 전극(118)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(102)은 게이트 드라이버로부터 스캔 전압이 공급되고, 데이터 라인(104)은 데이터 드라이버로부터 데이터 전압을 공급받아 박막 트랜지스터(106)를 경유하여 화소 전극(118)에 전달한다.
이러한, 본 발명에 따른 박막 트랜지스터 어레이 기판(130)은 차단 패턴(100)을 구비하여 활성층(114)의 유전율이 비선형적으로 변하는 현상을 방지함으로써 액정표시장치의 표시패널에 물결 무늬의 노이즈가 발생하는 현상을 개선할 수 있다.
이러한 구성을 가지는 박막 트랜지스터 기판의 제조방법을 도 6a 내지 도 9b를 참조하여 상세히 하면 다음과 같다.
도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 6a 및 도 6b를 참조하면, 제1 마스크 공정으로 하부기판(142) 상에 게이트 라인(102) 및 게이트전극(108)을 포함하는 게이트 패턴들이 형성된다.
제1 마스크 공정을 상세히 하면, 먼저 하부기판(142) 상에 스퍼터링 방법 등 의 증착방법을 통해 게이트 금속층이 형성된 후 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝된다. 이에 따라, 게이트 라인(102) 및 게이트전극(108)을 포함하는 게이트 패턴들이 형성된다. 여기서, 게이트 금속층으로는 알루미늄 네오듐(AlNd) 등의 알루미늄계 금속, 크롬(Cr), 몰리브덴(Mo) 등이 이용된다.
도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 7a 및 도 7b를 참조하면, 게이트 패턴이 형성된 하부기판(142) 상에 게이트 절연막(144)이 형성되고 제2 마스크 공정으로 게이트 절연막(144) 상에 차단 패턴(100), 차단 패턴(100)과 중첩된 반도체 패턴(147) 및, 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)을 포함하는 소스/드레인 패턴이 형성된다. 반도체 패턴(147)은 활성층(114)과 오믹접촉층(148)이 중첩된 구조로 형성되며, 소스 전극(110) 및 드레인 전극(112) 사이에 활성층(114)의 노출된 채널을 구비한다.
게이트 절연막(144) 형성 공정 및 제2 마스크 공정을 상세히 하면, 게이트 패턴이 형성된 하부 기판(142) 상에 PECVD 등의 증착 방법으로 게이트 절연막(144), 광차단층, 비정질 실리콘층, 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층이 순차적으로 형성된다. 그리고 비정질 실리콘층 상부에 소스/드레인 금속층이 증착된다. 여기서 게이트 절연막(144)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용되고, 광차단층으로는 수지 계열의 블랙 매트릭스 물질이 이용되고, 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
이 후, 하프톤 마스크 또는 회절 노광 마스크를 이용한 제2 마스크 공정으로 차단패턴(100) 및 채널부를 구비하는 반도체 패턴(147) 및 소스/드레인 패턴이 형성된다.
하프톤 마스크를 이용한 경우를 예로 들어 제2 마스크 공정을 상세히 하면, 하프톤 마스크를 이용한 포토리소그래피 공정으로 두께가 다른 포토레지스트 패턴이 형성된다. 이 포토레지스트 패턴은 상대적으로 얇은 두께의 제1 포토레지스트 패턴, 상대적으로 두꺼운 두께의 제2 포토레지스트 패턴을 구비한다. 제1 포토레지스트 패턴은 하프톤 마스크의 하프톤 투과부와 대응된 영역에 형성되고, 제2 포토레지트스 패턴은 하프톤 마스크의 하프톤 투과부와 대응된 영역에 형성되고, 이외의 부분은 개구부가 된다.
제1 및 제2 포토레지스트 패턴을 마스크로 제1 식각 공정을 진행하면 불순물이 도핑된 비정질 실리콘층으로부터 광차단층까지 제거되어 차단 패턴(100), 반도체 패턴(147) 및 소스/드레인 패턴이 형성된다. 제1 식각 공정에서는 반도체 패턴(147)은 활성층(114)이 노출된 채널부가 형성되지 않은 상태이며, 소스 전극(110) 및 드레인 전극(112)이 분리되지 않은 상태이다.
이 후, 애싱 공정을 진행하여 제1 포토레지스트 패턴은 제거되고, 제2 포토레지스트 패턴의 두께는 얇아진다. 애싱 공정을 통해 제1 포토레지스트 패턴이 제거됨에 따라 게이트 전극(108)과 중첩된 부분 소스/드레인 패턴 즉, 소스 전극(110) 및 드레인 전극(112)의 연결부가 노출된다. 이어서 제2 식각 공정을 통 해 노출된 소스 전극(110) 및 드레인 전극(112)의 연결부로부터 그 하부의 오믹 접촉층(148)까지 제거함으로써 반도체 패턴(147)의 채널부가 형성되고, 소스 전극(110) 및 드레인 전극(112)이 채널부를 사이에 두고 분리된다. 이 후 잔존하는 포토레지스트 패턴을 스트립 공정으로 제거하면 도 7a 및 도 7b에 도시된 바와 같은 상태가 된다.
도 8a 및 도 8b는 본 발명에 따른 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 8a 및 도 8b를 참조하면, 채널부를 포함하는 반도체 패턴(147) 및 소스/드레인 패턴이 형성된 게이트 절연막(144) 상에 컨택홀(116)을 포함하는 보호막(150)이 형성된다.
제3 마스크 공정을 상세히 하면, 먼저 채널부를 포함하는 반도체 패턴(147) 및 소스/드레인 패턴이 형성된 게이트 절연막(144) 상에 PECVD 등의 증착방법으로 보호막(150)을 전면 형성한다. 전면 형성된 보호막(150)은 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 보호막(150)을 관통하여 드레인 전극(112)을 노출시키는 컨택홀(116)이 형성된다.
보호막(150)의 재료로는 게이트 절연막(144)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 9a 및 도 9b는 본 발명에 따른 박막 트랜지스터 기판의 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 9a 및 도 9b를 참조하면 제4 마스크 공정으로 보호막(150) 상에 화소 전극(118)이 형성된다.
제4 마스크 공정을 상세히 하면, 먼저 보호막(150) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(118)이 형성된다. 화소 전극(118)은 컨택홀(116)을 통해 드레인 전극(112)과 전기적으로 접속되며 전단 게이트라인(102)과 스토리지 캐패시터(120)를 형성한다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법의 특징은 상술한 제4 마스크 공정에 한정되는 것이 아니라 마스크 공정 수와 무관하게 차단 패턴(100)을 그 상부에 중첩되는 활성층(114)과 동일한 공정을 통해 패터닝하는 것에 있다.
도 10 및 도 11은 본 발명에 따른 박막 트랜지스터 어레이 기판의 다른 구조를 보여주는 도면이다.
도 10 및 도 11에 도시된 박막 트랜지스터 어레이 기판은 반도체 패턴(247)과 소스/드레인 패턴을 각각 다른 마스크 공정을 통해 패터닝하여 형성한 것이다. 이 경우 반도체 패턴(147) 및 차단 패턴(100)이 하나의 마스크 공정을 통해 형성되고, 이후 별도의 마스크 공정을 통해 데이터 라인(104), 소스 전극(110) 및 드레인 전극(117)을 포함하는 소스/드레인 패턴이 형성된다. 그리고 소스/드레인 패턴 형 성시 소스 전극(110) 및 드레인 전극(117) 사이에 노출된 오믹 접촉층(148)을 제거함으로써 반도체 채널이 형성된다. 이에 따라 반도체 패턴(147) 및 차단 패턴(100)은 데이터 라인(104)과 중첩되지 않는다. 이외의 공정에 대한 설명은 도 6a 내지 도 9b와 동일하므로 생략한다.
이와 같이 본 발명은 반도체 패턴(147)을 형성하는 마스크 공정과 동일한 마스크 공정으로 차단 패턴(100)을 형성함으로써 활성층(114)이 차단 패턴(100)과 동일한 패턴으로 형성될 수 있으므로 활성층(114)을 백라이트 광으로부터 보호할 수 있다. 이와 더불어 본 발명은 차단 패턴(100 또는 200)을 반도체 패턴(247)과 동일한 마스크로 형성하기 때문에 별도의 마스크 공정을 추가하지 않고 활성층(114)을 백라이트 광으로부터 보호할 수 있다. 그리고 상술한 제조 공정상의 특징으로 인하여 본 발명에 따른 차단 패턴(100)은 활성층(114) 하부에 활성층(114)과 동일한 패턴으로 형성되므로 그 배열이 어긋날 문제가 없으므로 활성층(114)에 유입되는 광을 효율적으로 차단할 수 있다.
또한 본 발명에서는 활성층(114) 하부에 중첩된 차단 패턴(100)에 의해 캐패시터 용량이 변경될 수 있으나, 이는 회로상 시정수 튜닝을 통해 올바르게 유지될 수 있다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조방법은 활성층 하부에 활성층과 동일한 패턴의 차단패턴을 형성한다. 이에 따라, 백라이 트로부터 활성층으로 입사되는 광이 차단패턴에 의해 흡수되므로 활성층으로의 광입사가 방지되어 활성층으로 입사되는 광에 의해 활성층의 전류특성이 비선형적으로 변하는 것을 방지할 수 있다. 그 결과, 활성층의 비선형적인 전류특성 변화에 기인하여 물결 무늬의 노이즈가 생기는 등의 액정표시장치의 표시품질 저하를 방지할 수 있다.
또한 본 발명은 별도의 마스크 공정 추가없이 반도체 패턴과 동일한 마스크로 차단패턴을 형성하므로 제조 공정이 단순하다. 이러한 제조 공정상의 특징으로 인하여 본 발명에 따른 차단 패턴은 활성층 하부에 활성층과 동일한 패턴으로 형성되므로 그 배열이 어긋날 문제가 없으므로 활성층에 유입되는 광을 효율적으로 차단할 수 있다. 그리고 본 발명은 활성층과 동일한 패턴으로 패터닝 되는 차단 패턴을 구비하므로 액정표시장치의 대형화와 무관하게 활성층에 유입되는 광을 차단할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (7)

  1. 기판 상에 형성된 게이트 라인 및 상기 게이트 라인으로부터 연장되어 형성된 게이트 전극을 포함하는 게이트 패턴과;
    상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과;
    상기 게이트 절연막 상에 형성되어 광을 차단하는 차단패턴과;
    상기 차단패턴 상에 직접 형성되고 상기 차단 패턴과 동일한 패턴으로 형성되며 활성층 및 오믹 접촉층을 포함하는 반도체 패턴과;
    상기 데이터 라인과 접속되며 상기 반도체 패턴 상에 형성된 소스 전극과;
    상기 반도체 패턴 상에 형성되고, 상기 소스 전극과 상기 활성층이 노출된 채널부를 사이에 두고 마주하도록 형성된 드레인 전극과;
    상기 드레인 전극과 접속되어 상기 화소 영역에 형성된 화소 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 차단 패턴은 블랙 계열의 수지로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 차단 패턴 및 반도체 패턴은 상기 데이터 라인 하부에 중첩되도록 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 기판 상에 게이트 라인 및 상기 게이트 라인으로부터 연장된 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계와;
    상기 게이트 패턴이 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 상기 게이트 전극과 중첩되도록 차단 패턴과, 상기 차단 패턴 상에 직접 적층되는 활성층 및 오믹 접촉층을 포함하는 반도체 패턴을 형성하는 단계와;
    상기 게이트 라인과 교차하는 데이터 라인, 상기 반도체 패턴과 중첩되며 상기 데이터 라인으로부터 연장된 소스 전극 및 상기 활성층이 노출된 반도체 채널을 사이에 두고 상기 소스 전극과 마주하고 상기 반도체 패턴과 중첩되도록 형성된 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와;
    상기 드레인 전극과 접속된 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  5. 제 4 항에 있어서,
    상기 차단 패턴은 블랙 계열의 수지로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  6. 기판 상에 게이트 라인 및 상기 게이트 라인으로부터 연장된 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계와;
    상기 게이트 패턴이 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 상기 게이트 라인과 교차하는 데이터 라인, 상기 데이터 라인으로부터 연장된 소스 전극 및 상기 소스 전극과 마주하는 드레인 전극을 포함하는 소스/드레인 패턴과, 상기 소스/드레인 패턴 하부에 중첩되며 활성층 및 오믹 접촉층을 포함하는 반도체 패턴과, 상기 반도체 패턴 하부에 직접 중첩되는 차단패턴을 형성하는 단계와;
    상기 드레인 전극과 접속된 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  7. 제 6 항에 있어서,
    상기 차단 패턴은 블랙 계열의 수지로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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