KR20080027254A - Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication - Google Patents

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안토니 제이. 로치티펠드
글라이언 브래쓰웨이트
지유안 쳉
매튜 티. 커리
제임스 피오렌자
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Abstract

Fabrication of monolithic lattice-mismatched semiconductor heterostructures with limited area regions having upper portions substantially exhausted of threading dislocations, as well as fabrication of semiconductor devices based on such lattice-mismatched heterostructures. ® KIPO & WIPO 2008

Description

감소한 변위 결함 밀도를 가지는 래티스 미스매칭된 반도체 구조 및 디바이스 제조를 위한 관련 방법{LATTICE-MISMATCHED SEMICONDUCTOR STRUCTURES WITH REDUCED DISLOCATION DEFECT DENSITIES AND RELATED METHODS FOR DEVICE FABRICATION} Related methods for lattice mismatch with the semiconductor structures and devices manufactured with a reduced defect density displacement {LATTICE-MISMATCHED SEMICONDUCTOR STRUCTURES WITH REDUCED DISLOCATION DEFECT DENSITIES AND RELATED METHODS FOR DEVICE FABRICATION}

관련 출원의 상호 참조 Cross-references of related applications

본 출원은 2005년 5월 17일에 출원한 미국특허 가출원번호 제60/681,940호의 우선권을 주장하며, 그 전체 내용은 본 명세서에 참조로서 포함한다. This application claims priority to US Provisional Patent Application No. 60 / 681,940, filed on May 17, the priority of heading 2005, and to the entire contents of which are incorporated herein by reference.

본 발명은 일반적으로는 래티스 미스매칭된 반도체 헤테로 구조에 관한 것으로서, 특히 상이한 반도체 재료의 통합과 관련된 선택적 채널 재료 재성장에 관한 것이다. The present invention generally relates to a semiconductor heterostructure of the lattice mismatching and, in particular, to selectively re-grown channel material related to the integration of different semiconductor materials.

최근, 마이크로전자 디바이스의 증가하는 동작 속도 및 컴퓨팅 파워로 인해, 이들 디바이스들이 제조되는 반도체 구조의 복잡도 및 기능 증가에 대한 필요성이 대두하였다. Recently, due to increase in operation speed and computing power to microelectronic devices, and these devices were soybeans is a need for an increase in complexity and function of the semiconductor structure to be produced. 상이한 반도체 재료, 예를 들면 갈륨 비화물, 갈륨 질화물, 인듐 알루미늄 비화물 및/또는 실리콘 또는 실리콘 게르마늄 기판과 같은 III-V 재료들의 헤테로 통합은 CMOS 플랫폼의 기능 및 성능을 향상시키는 매력적인 수단이다. Different semiconductor materials, such as heterocyclic integration of gallium arsenide, gallium nitride, indium aluminum arsenide and / or III-V material, such as silicon or silicon germanium substrate is an attractive means of improving the function and performance of the CMOS platform. 특히, 헤테로 에피택셜 성장은 래티스-매칭된 기판이 상용으로 가용하지 않은 현대의 다수의 반도체 디바이스를 제조하거나, 실리콘 마이크로전자기기와의 모놀리딕 통합을 잠재적으로 달성하는 데 이용될 수 있다. In particular, hetero-epitaxial growth is the lattice may be used for manufacturing a plurality of semiconductor devices in the modern matched substrates are not available commercially, or potential achieved with the monolithic integration with silicon microelectronic devices. 그러나 상이한 반도체 재료의 조합을 이용하여 제조된 디바이스의 성능 및 최종적으로 유용성은 결과적인 구조의 품질에 따라 좌우된다. However, a different performance, and finally of a device manufactured using a combination of a semiconductor material availability is dependent on the quality of the resulting structure. 특히, 변위 결함은 다른 모놀리딕 결정 구조를 파티션하고 전기적 및 광학적 특성의 원하지 않는 급격한 변경을 유입시킴으로써 결과적으로 낮은 재료 품질과 제한된 성능으로 나타나기 때문에, 다양한 범위의 반도체 디바이스 및 프로세스에서 낮은 레벨의 변위 결함이 중요하다. In particular, the displacement defects because it appears to result in lower material quality and performance limited by partitioning the Riddick crystal structure other monolithic and flowing an electrical and undesired sudden changes which the optical properties, low levels displaced defects in a wide variety of semiconductor devices and processes this is important. 뿐만 아니라, 스레딩(threading) 변위 세그먼트는 디바이스 재료의 물리적 속성을 저하시킬 수 있고, 시기상조의 디바이스 오류를 유도할 수 있다. Furthermore, threading (threading) displaced segments may degrade the physical properties of the device material, it can lead to premature failure of the device.

상술된 바와 같이, 변위 결함은 다른 종류의 재료의 기판상에 하나의 종류의 결정 재료를 에피택시적으로 성장시키려는 노력 - 종종 "헤테로 구조"로 지칭됨 - 에서 2가지 재료의 다른 결정 래티스 크기로 인해 통상 발생한다. As described above, the displacement faults efforts to grow one kind of crystalline material epitaxially ever on a substrate of a different type of material - to the other crystal of the two materials in the lattice size - often referred to as a "heterostructure" typically it occurs due. 시작 기판과 후속 층(들) 간의 이러한 래티스 미스매치는 반도체 구조에 변위 결함을 발생시키는 재료 퇴적 동안에 스트레스를 발생시킨다. The lattice mismatch between the starting substrate and the subsequent layer (s) generates a stress during the deposition material that generates a displacement defect in the semiconductor structure.

미스피트(misfit) 변위가 미스매칭된 인터페이스에서 형성되어 미스피트 스트레인을 경감시킨다. The misfit (misfit) displacement is formed in the interface mismatching relieve the misfit strain. 다수의 미스피트 변위는 표면에서 종료하는 "스레딩 세그먼트"라고 지칭되는 수직 컴포넌트를 가지고 있다. A plurality of misfit displacement has a vertical component, referred to as "threading segments" which ends at the surface. 이들 스레딩 세그먼트는 헤테로 구조에 후속적으로 추가되는 모든 반도체층을 통해 계속된다. These threading segments continue through all the semiconductor layer to be subsequently added to the heterostructure. 뿐만 아니라, 변위 결함은 기판 자체가 변위를 포함하는 기저 기판과 동일한 재료의 에피택셜 성장에서 발생할 수 있다. In addition, the displacement defects can occur in the epitaxial growth of the underlying substrate and the same material for the substrate itself comprises a displacement. 일부 변위들은 에피택시적으로 성장된 재료의 스레딩 변위으 로서 반복된다. Some displacement are repeated as threading displaced coming from the material grown epitaxially ever. 다른 종류의 변위 결함은 스택 오류, 트윈 경계 및 반-위상 경계를 포함한다. Displacement of the other defect type is a stack fault, twin boundary and semi- includes a phase boundary. 다이오드, 레이저 및 트랜지스터와 같은 반도체 디바이스의 액티브 영역에서의 그러한 변위는 성능을 크게 저하시킬 수 있다. Such a displacement in the active region of a semiconductor device, such as diodes, lasers and transistors can significantly degrade the performance.

변위의 형성 및 연관된 성능 이슈를 최소화하기 위해, 본 기술분야에 공지된 다수의 반도체 헤테로 구조 디바이스는 매우 밀접하게 - 예를 들면 0.1% 이내 - 래티스-매칭된 결정 구조를 가지는 반도체층으로 제한되었다. It was limited to the semiconductor layer having the matched crystal structure - in order to minimize the performance issue formation and associated displacement of the art a plurality of semiconductor heterostructure known to structure the device is very closely - for example, 0.1% - lattice. 그러한 디바이스에서, 완만하게 래티스 미스매칭된 기판상에 얇은 층이 에피택시적으로 성장된다. In such a device, a thin layer on the substrate moderately lattice mismatching is grown epitaxially ever. 에피택셜 층의 두께가 결함 형성에 대한 임계 두께 이하로 유지되는 한, 기판은 에피택셜 층의 성장을 위한 템플레이트로서 작용하고, 이는 기판 템플레이트에 신축성 있게 일치한다. The thickness of the epitaxial layer is kept below the critical thickness for defect formation, the substrate acts as a template for the growth of the epitaxial layer, which corresponds to allow stretch on the template substrate. 래티스 매칭 및 근사(near) 매칭은 다수의 구조에서 변위를 제거하지만, 큰 에너지 대역 오프셋을 가지는 래티스-매칭된 시스템은 상대적으로 거의 없으므로, 새로운 디자인에 대한 설계 옵션을 제한시킨다. Lattice matching and approximate (near) match removes the displaced in a number of structures, the lattice having a large energy band offsets - the matching system is relatively little to no, limits the design options for the new design.

따라서, 주지된 접근법이 허용하는 것보다 더 큰 에피택셜 층 두께 및 더 큰 래티스 미스피트와 관련된 헤테로 구조 디바이스에 상당한 관심이 있다. Thus, there is considerable interest in heterostructure devices associated with a greater thickness than the epitaxial layer, which is a well-known approach will allow and greater lattice misfit. 예를 들면, 실리콘 기판상에 성장된 갈륨 비화물은 실리콘 VLSI 회로의 전자 처리 기술과 갈륨 비화물에서 가용한 광학 컴포넌트 기술을 결합시키는 다양하고 새로운 광전자 디바이스를 허용할 것이라는 것이 오래전부터 인식되어 오고 있다. For example, a gallium arsenide grown on a silicon substrate may be been recognized for a long time will allow a variety of new optoelectronic devices for coupling the optical component technology available in the electronic processing and gallium arsenide on silicon VLSI circuits . 예를 들면, Choi등에 의한 "Monolithic Integration of Si MOSFET's and GaAs MESFET's", IEEE Electron Device Letters, Vol. For example, Choi by "Monolithic Integration of Si MOSFET's and GaAs MESFET's", IEEE Electron Device Letters, Vol like. EDL-7, No.4, April 1986을 참조하라. See the EDL-7, No.4, April 1986. 그러한 조합의 고도의 장점이 있는 결과는 복합 실리콘 VLSI 회로와 조합된 고속 갈륨 비화 물 회로, 및 실리콘 VLSI 회로 간의 와이어 인터커넥트를 대체하는 갈륨 비화물 광전자 인터페이스 유닛을 포함한다. Results in the high advantage of such a combination comprises a gallium arsenide optoelectronic interface units to replace wire interconnects between silicon VLSI circuits combined with a combined high-speed gallium arsenide water circuit, and a silicon VLSI circuits. 갈륨 비화물 및 실리콘 디바이스를 통합하는 진척이 이루어졌다. The progress of integrating gallium arsenide and silicon devices have been made. 예를 들면, Choi 등에 의한 "Monolithic Integration of GaAs/AlGaAs Double-Heterostructure LED's and Si MOSFET's" IEEE Electron Device Letters, Vol. For example, Choi by "Monolithic Integration of GaAs / AlGaAs Double-Heterostructure LED's and Si MOSFET's" IEEE Electron Device Letters, Vol like. EDL-7, No. EDL-7, No. 9, September 1986; 9, September 1986; Shichijo 등에 의한 "Co-Integration of GaAs MESFET and Si CMOS Circuits", IEEE Electron Device Letters, Vol. "Co-Integration of GaAs MESFET and Si CMOS Circuits" due Shichijo, IEEE Electron Device Letters, Vol. 9, No.9, September 1988을 참조하라. 9, see the No.9, September 1988. 그러나 그러한 조합된 구조의 널리 인식된 잠재적 장점 및 이들을 개발하려는 실질적인 노력에도 불구하고, 이들의 실제적인 유용성은 실리콘 기판상에 성장된 갈륨 비화물 층의 높은 결함 밀도에 의해 제한되었다. However, despite these substantial efforts to widely recognized potential advantages and development of these combined structures and their practical usefulness it has been limited by the high density of defects in the gallium arsenide layer grown on a silicon substrate. 예를 들면, Choi 등에 의한 "Monolithic Integration of GaAs/AlGaAs LED and Si Driver Circuit", IEEE Electron Device Letters, Vol.9, No.10, October 1988(p. 513)을 참조하라. For example, please refer to "Monolithic Integration of GaAs / AlGaAs LED and Si Driver Circuit", IEEE Electron Device Letters, Vol.9, No.10, October 1988 (p. 513) due to Choi. 그러므로 갈륨 비화물 및 실리콘 디바이스를 통합하기 위한 기본적인 기법들이 알려져 있지만, 낮은 밀도의 변위 결함을 가지는 갈륨 비화물 층을 생성하기 위한 필요성이 존재한다. Thus gallium Although the basic technique is known to incorporate arsenide and silicon devices, there exists a need for producing gallium arsenide layers having a low density of defect displacement.

고도로-미스매칭된 퇴적층의 변위 밀도를 제어하기 위해서는, 3가지 주지된 기법, 즉 상이한 재료의 웨이퍼 본딩, 기판 패터닝, 및 조성 그레이딩이 있다. Highly - To control the density of the displacement of mismatches deposit, there are three known a technique, i.e., the wafer bonding of different materials, the substrate is patterned, and the composition grading. 2개의 다른 반도체의 본딩은 만족할만한 재료 품질을 제공한다. Two different bonding of the semiconductor material provides a satisfactory quality. 그러나 큰 크기의 Ge 또는 III-V 웨이퍼의 제한된 가용성 및 고 비용으로 인해 접근법은 실제적이지 않다. However, because of the limited availability and high cost of large size Ge or III-V wafer approach is not practical.

기판 패터닝과 관련된 기법은 스레딩 변위가 기하학적 형태에 의해 제한된다 는 사실, 즉 변위가 결정에서 종료할 수 없다는 사실을 활용한다. Techniques related to the patterned substrate is utilized the fact that to the fact that the threading displacement is limited by the geometry, i.e., the displacement is completed in the determination. 기판을 더 작은 성장 에어리어로 패터닝함으로써 프리 에지가 다른 프리 에지에 더 근접하게 되는 경우, 스레딩 변위 밀도를 줄일 수 있다. If by patterning the substrate into smaller growth areas that free edge which is closer to another free edge, it is possible to reduce the density of threading displacement. 종래에는, 기판 패터닝 및 에피택셜 수평 과도 성장("ELO") 기법의 조합은 갈륨 질화물 디바이스의 결함 밀도를 많이 감소시켜, 연장된 수명을 가지는 레이저 다이오드의 제조를 유발하는 것으로 증명되었다. Conventionally, the substrate is patterned and horizontal epitaxial overgrowth ( "ELO") a combination of methods has proven to reduce a lot of defect density gallium nitride device, causing the production of a laser diode having an extended service life. 이러한 프로세스는 ELO 영역에서의 결함을 실질적으로 제거하지만, 고도로 결함성이 있는 시드 윈도는 유지되므로, 모든 결함을 제거하는 데 리소그라피 및 에피택셜 공정의 반복을 필요로 한다. This process substantially eliminates defects in ELO regions but highly defective seed windows is so held that, requires lithography and epitaxial process repeats of having to remove all the defects. 유사한 접근법에서, 펜데오-에피택시(pendeo-epitaxy)는 기판에 근접한 에피택셜 영역의 모든 결함을 실질적으로 제거하지만 하나의 리소그라피 및 2개의 에피택셜 성장 공정을 필요로 한다. In a similar approach, the pen Deo-epitaxy (pendeo-epitaxy) is substantially eliminate all defects in the adjacent epitaxial region to the substrate but requires one lithography and two epitaxial growth processes. 또한, 양쪽 기법 모두는 갈륨 질화물의 증가한 수평 성장 레이트를 필요로 하는데, 이는 모든 헤테로 에피택셜 시스템에서는 증명되지 못했다. In addition, both techniques is to require the horizontal growth rate increase of the gallium nitride, which have not been demonstrated in all heteroepitaxial systems. 그러므로 증가한 수평 성장 레이트에 종속되지 않는 최소한의 리소그라피/에피택시 공정을 활용하는 일반적인 결함-감소 프로세스는 프로세스 복잡도를 감소시키고 다양한 재료 시스템으로의 응용가능성을 용이하게 하는 데 유익할 것이다. Therefore, up to utilize the least common defect lithography / epitaxy process that do not depend on the horizontal growth rate-reduction process will reduce the process complexity and advantageous to facilitate the applicability to a variety of material systems.

"에피택셜 네킹(necking)"이라 불리는 다른 주지된 기법은 Langdo 등에 의한 "High Quality Ge on Si by Epitaxial Necking", Applied Physics Letters, Vol. "Epitaxial necking (necking)" Other well-known technique known as the "High Quality Ge on Si by Epitaxial Necking" due Langdo, Applied Letters Physics, Vol. 76, No.25, April 2000에서 Ge-on-Si 헤테로 구조를 제조하는 것과 관련하여 증명되었다. At 76, No.25, April 2000 was demonstrated in connection with fabricating a Ge-on-Si heterostructure. 이러한 접근법은 선택적 에피택셜 성장 및 결함 결정의 조합을 활용하여, 증가한 수평 성장 레이트에 종속되지 않고, 결함을 패터닝 마스크의 개구부의 측벽 으로 강제함으로써 프로세스 간단성을 제공한다. This approach utilizes a combination of selective epitaxial growth and a defect determination, an increase provides process simplicity by forcing the sidewall of the opening does not depend on the horizontal growth rate, a patterned mask defects. 특히, 도 1a 및 1b에 도시된 바와 같이, (111)<110> 다이아몬드 큐빅 슬립 시스템에서, 미스피트 변위는 (100) 성장 면에서 <110> 방향을 따라 놓이는 데 대해, 스레딩 세그먼트는 <110> 방향으로 (111) 면 상에서 솟아오른다. In particular, as illustrated in Figures 1a and 1b, (111) in the <110> diamond cubic slip system, misfit displacement is about to lie along the <110> direction in the (100) growth plane, threading segments <110> in the direction (111) climb well on the surface. (111) 면 상에서 <110> 방향의 스레딩 세그먼트는 기저 Si (100) 기판 표면에 45°각도로 전파된다. 111 threaded segment of the <110> direction on the surface is spread at a 45 ° angle to the underlying Si (100) substrate surface. 그러므로 패터닝 마스크의 홀의 어스펙트 비가 1보다 큰 경우, 스레딩 세그먼트는 마스크 측벽에 의해 차단될 것이고, 결과적으로 Si 바로 위에 낮은-결함 상부 Ge "결절(nodules)"이 형성되게 된다. Therefore, if the hole aspect ratio of the patterning mask is greater than 1, threading segments will be blocked by the mask sidewall, resulting in very low Si over-defective top Ge "nodules (nodules)" is to be formed. 그러나 에피택셜 네킹의 하나의 중요한 제한은 그것이 적용되는 에어리어의 크기이다. However, one important limitation of epitaxial necking is the size of the area to which it is applied. 일반적으로, 이하에 더 상세하게 설명된 바와 같이, 양쪽 치수에서의 수평 치수(도 1a에서 I로 표시됨)는 변위가 측벽에서 종료하도록 비교적 작아야 한다. In general, as more particularly described below, the horizontal dimension (shown in Figure 1a to I) in both dimensions is comparatively small displacement to the end in the side wall.

그러므로 본 기술분야의 다양한 래티스 미스매칭된 재료 시스템에서 변위 결함을 억제하는 반도체 헤테로 구조를 제조하는 다목적의 효율적인 방법이 필요하다. Therefore, an efficient method for the purpose of manufacturing a semiconductor heterostructure of suppressing the displacement defective in a variety of lattice mismatched materials systems of the art is necessary. 또한, 본 기술분야에서 개선된 기능 및 성능을 위해 감소한 레벨의 변위 결함을 가지는 통합된 래티스 미스매칭된 재료의 조합을 활용하는 반도체 디바이스가 필요하다. In addition, a semiconductor device utilizing a combination of integrated lattice mismatch material having a level of defect displaced down to the functional and performance improvements in the art are needed.

따라서, 본 발명의 목적은 주지된 기법의 한계를 극복하는, 많이 감소한 인터페이스 결함을 가지는 반도체 헤테로 구조 및 그 제조를 위한 방법을 제공하는 것이다. Accordingly, it is an object of the present invention is to provide with, interface defects decreased a lot to overcome the limitations of the known method the semiconductor heterostructure and a method for its production. 기판에 대한 탄력 정합을 위해 미스피트 에피택셜 층을 그 임계 두께보다 더 적게 제한하여 변위 결함을 최소화시키는 종래기술 접근법과 비교하여, 본 발명은 그 다양한 실시예에서, 컴포넌트 반도체층의 더 큰 두께 및 제한된 수평 에어리어를 이용함으로써, 상부가 스레딩 변위 및 스택킹 결함, 트윈 경계 또는 반-위상 경계와 같은 다른 변위 결함이 거의 없는 제한된 에어리어 영역을 생성한다. To to to elastic matching to the substrate less limiting misfit epitaxial layer than the critical thickness compared to the prior art approach to minimize the displacement defects, the invention in its various embodiments, and greater thickness of the component semiconductor layers by using a limited horizontal area, the upper threading displacement and stacking faults, twin boundaries, or anti-phase boundary to generate a displacement other defects are substantially limited area, such as areas not. 결과적으로, 본 발명은 본 기술분야에서 오랫동안 추구해 왔으나 지금까지는 변위 결함으로 인해 불가능했던 모놀리딕 래티스 미스매칭된 헤테로 구조에 기초하여 반도체 디바이스의 제조를 고안한다. Consequently, the present invention wateuna long sought in the art on the basis of the monolithic lattice miss the matched heterostructure was not possible due to the displacement defect until now devises the production of semiconductor devices.

특정 애플리케이션에서, 본 발명은 Si 기판상에서 선택된 에어리어 상에 Ge 또는 III-V 재료를 통합하는 것을 고안하는 반도체 기판을 생성하는 방법을 특징으로 할 뿐만 아니라, 실리콘 웨이퍼 상에 배치된 갈륨 비화물 층을 포함하는, 예를 들면 광전자 디바이스와 같은 Si 기판과 통합된 Ge 또는 III-V 디바이스의 반도체 구조를 특징으로 한다. In a particular application, the invention is not only characterized by a method for generating a semiconductor substrate designed to incorporate the Ge or III-V material on a selected area on a Si substrate, a gallium arsenide layer disposed on a silicon wafer , including for example, it characterized by a semiconductor structure of the Ge or III-V devices integrated with the Si substrate, such as optoelectronic devices.

일반적으로, 한 양상에서, 본 발명은 반도체 헤테로 구조를 형성하는 방법에 관한 것이다. In general, in one aspect, the present invention relates to a method of forming a semiconductor heterostructure. 본 방법은 제1 반도체 재료를 포함하거나 실질적으로 구성된 기판을 제공하는 단계, 및 기판상에 변위 차단 마스크를 제공하는 단계를 포함한다. The method includes the step of providing the step of including a first semiconductor material, or providing the substrate substantially consists of, and the displacement block in the substrate mask. 마스크는 기판의 표면으로 연장되고 적어도 하나의 측벽에 의해 정의되는 개구부를 구비한다. The mask is provided with an opening defined by at least one side wall extending to the surface of the substrate. 측벽의 적어도 일부는 제1 반도체 재료의 선택된 결정 방향에 대한 배향각에서 기판의 표면과 만난다. At least a portion of the sidewall meets the surface of the substrate in the orientation angle of the selected crystal orientation of the first semiconductor material. 본 방법은 제2 반도체 재료를 포함하는 재성장층을 개구부에 퇴적하는 단계를 더 포함하고, 배향각은 기판의 표면으로부터의 거리가 증가함에 따라 재성장층의 스레딩 변위의 밀도가 감소하도록 유발한다. The method leads to reducing the density of threading displacement of the re-growth layer as the including the step of depositing a regrowth layer comprising a second semiconductor material into the opening and further, the orientation angle is increased as the distance from the substrate surface. 변위 차단 마스크는 예를 들면 실리콘 다이옥사이드 또는 실리콘 질화물과 같은 유전체 재료를 포함한다. Displacement and blocks a mask, for example, a dielectric material such as silicon dioxide or silicon nitride.

본 발명의 이러한 양상의 실시예들은 이하의 특징들 중 하나 이상을 포함한다. Embodiment of this aspect of the invention include one or more of the following features. 재성장층 상 및 변위 차단 마스크의 적어도 일부분 상에 제2 반도체 재료를 포함하는 과도 성장층이 퇴적될 수 있다. Transients on the re-growth layer and the at least a portion of the displacement block mask including a second semiconductor material has a growth layer can be deposited. 과도 성장층의 적어도 일부분이 결정화될 수 있다. Transient there is at least a portion of the grown layer can be crystallized. 재성장층은 예를 들면 평탄화되고, 평탄화 공정에 이어서, 재성장층의 평탄화된 표면은 변위 차단 마스크의 상부 표면과 거의 동일 평면에 있다. Re-growth layer is for example, a planarized surface of the planarized and, subsequent to the flattening process, the re-growth layer g is in substantially co-planar with the top surface of the displacement block mask. 평탄화 공정은 화학적-기계적 폴리싱을 포함한다. Planarization process is Chemical-Mechanical Polishing comprises a.

뿐만 아니라, 본 발명의 다양한 실시예들에서, 제1 반도체 재료는 실리콘 또는 실리콘 게르마늄 합금이다. In addition, in various embodiments of the present invention, the first semiconductor material is silicon or silicon germanium alloy. 제2 반도체 재료는 II족, III족, IV족, V족 및 VI족 원소, 및 그 조합 중 어느 하나, 예를 들면 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물 및 갈륨 질화물 중 어느 하나를 포함하거나, 실질적으로 구성될 수 있다. The second semiconductor material is the group II, III-group, IV group, V group and VI group elements, and any of the combination thereof, for example, germanium, silicon germanium, gallium arsenide, aluminum antimonide, indium aluminum antimonide, indium of antimonide, indium arsenide, indium phosphide and gallium nitride contains any one, or may be comprised substantially of. 일부 실시예들에서, 제2 반도체 재료는 조성적으로 그레이딩될 수 있다. In some embodiments, the second semiconductor material may be graded as a crude grade.

본 발명의 다수의 실시예들에서, 제1 반도체 재료의 선택된 결정 방향은 재성장층의 스레딩 변위의 적어도 하나의 전파 방향과 정렬된다. In a number of embodiments of the invention, the first selected crystal orientation of the semiconductor material is aligned with the at least one propagation direction of threading the displacement of the re-growth layer. 이들 실시예들의 특정 버전에서, 배향각은 약 30°내지 약 60°의 범위이고, 예를 들면 약 45°이다. In certain versions of these embodiments, the orientation angle is about 30 ° to a range of about 60 °, for example about 45 °.

기판의 표면은 (100), (110) 및 (111) 결정 배향을 가지고 있다. The surface of the substrate has a (100), (110) and (111) crystal orientation. 일부 실시예들에서, 선택된 결정 방향은 제1 반도체 재료의 <110> 결정 방향과 실질적으로 정렬된다. In some embodiments, the selected crystal orientation is substantially aligned with the <110> crystal orientation of the first semiconductor material. 다른 실시예에서, 측벽의 일부분은 제1 반도체 재료의 <100> 결정 방향과 실질적으로 정렬된 기판의 표면과 만난다. In another embodiment, a portion of the sidewall meets with the <100> crystal direction of the surface and substantially aligned with the substrate of the first semiconductor material.

본 발명의 이러한 및 다른 양상의 특정 실시예들에서, 제1 반도체 재료는 비-극성이고, 제2 반도체 재료는 극성이며, 배향각은 기판의 표면으로부터의 거리가 증가함에 따라 재성장층의 반-위상 경계의 밀도가 감소하게 한다. In certain embodiments of this and other aspects of the invention, the first semiconductor material is non-a polar, the second semiconductor material is polar, the orientation angle is half of the re-growth layer with increasing distance from the substrate surface, to reduce the density of the phase boundary. 일부 실시예들에서, 스레딩 변위는 기판의 표면으로부터의 소정 거리 H 또는 그 이하에서 변위 차단 마스크의 개구부의 측벽에서 종료한다. In some embodiments, threading displacement comes to an end in a side wall of the opening of the displacement block mask at a distance H or less from the substrate surface. 이들 실시예들의 일부 버전에서, 변위 차단 마스크의 개구부는 가변 폭을 가지고 있다. In some versions of these embodiments, the opening of the displaceable blocking mask has a variable width. 다른 버전에서, 변위 차단 마스크의 개구부의 측벽은 기판의 표면에 근접하여 배치된 제1 부분, 및 제1 부분 상에 배치된 제2 부분을 포함한다. In other versions, the sidewall of the opening of the displacement block mask comprises a second portion disposed on a first portion disposed proximate to the surface of the substrate, and the first portion. 제1 부분의 높이는 기판의 표면으로부터의 소정 거리 H와 적어도 동일할 수 있다. It is possible to at least equal to the predetermined distance H from the surface of the substrate height of the first portion. 측벽의 제1 부분은 제2 부분에 실질적으로 평행하다. The first portion of side wall is substantially parallel to the second portion. 또한, 일부 버전에서, 측벽의 제2 부분은 외부로 플레어링된다. Furthermore, in some versions, the second portion of the sidewall ring is flared outward. 또한, 본 발명의 이러한 및 다른 양상의 특정 실시예들에서, 배향각은 기판의 표면으로부터의 거리가 증가함에 따라 재성장층의 스택킹 결함 및/또는 트윈 경계의 밀도가 감소하게 한다. Also, in this and certain embodiments of another aspect of the invention, the orientation angle causes the stacking density of defects and / or twin boundary of the re-growth layer decreases with increasing distance from the substrate surface.

추가적으로, 본 발명의 이러한 및 다른 양상의 특정 실시예들에서, 변위 차단 마스크의 개구부의 측벽은 기판의 표면으로부터의 소정 거리 H와 적어도 동일한 높이를 가지고 있다. Additionally, these and in certain embodiments of another aspect, the side wall of the opening of the displacement block mask of the present invention has at least the same level as the predetermined distance H from the surface of the substrate. 이들 실시예들에서, 개구부는 실질적으로 직사각형이고 개구부의 길이 L보다 작은 소정 폭 W를 가지고 있다. In these embodiments, the opening is substantially rectangular and has a predetermined width W smaller than the length L of the opening into. 예를 들면, 개구부의 폭 W는 약 500nm 이하이고, 개구부의 길이 L은 W 및 H 각각을 초과한다. For example, the opening width W is about 500nm or less, the length L of the aperture is greater than the W and H, respectively. 이들 실시예의 일부 버전에서, 기판은 실질적으로 실리콘으로 구성되고 (100) 결정 배향을 가지고 있으며, 배향은 재성장층의 결함의 전파 방향에 약 45°이고, 소정 거리 H는 적어도 W/√2이다. In some versions of these embodiments, the substrate is substantially made of silicon and has a (100) crystal orientation, the orientation is about 45 ° to the direction of propagation of the defects in the regrown layer, the predetermined distance H is at least W / √2. 다른 버전에서, 기판은 실질적으로 실리콘으로 구성되고 (110) 결정 배향을 가지고 있으며, 배향각은 약 45°이고, 소정 거리 H는 적어도 W√6/3이다. In another version, the substrate may have a substantially consists of a silicon (110) crystal orientation, the orientation angle is about 45 °, and the predetermined distance H is at least W√6 / 3. 또 다른 버전에서, 기판은 실질적으로 실리콘으로 구성되고 (111) 결정 배향을 가지고 있으며, 배향각은 약 45°이고, 소정 거리 H는 적어도 2W이다. In another version, the substrate may be substantially comprised of silicon having a (111) crystal orientation, the orientation angle is about 45 °, the predetermined distance H is at least 2W.

본 발명의 양상의 다른 실시예들에서, 본 방법은 그 위에 변위 차단 마스크를 제공하기 전에 기판의 적어도 일부분 상에 래티스 미스매칭된 층을 퇴적하는 단계를 더 포함한다. In other embodiments of the aspect of the invention, the method includes the step of depositing a lattice mismatch the layers on at least a portion of the substrate before providing the displacement block mask was put thereon more. 래티스 미스매칭된 층은 양호하게는 제3 반도체 재료를 포함하고 적어도 부분적으로 완화된다. The lattice mismatching layer preferably includes a third semiconductor material, and is relaxed, at least in part. 래티스 미스매칭된 층은 변위 차단 마스크를 제공하기 전에 평탄화된다. The lattice mismatching layer is planarized before providing the displacement block mask. 제2 반도체 재료 및 제3 반도체 재료는 동일한 반도체 재료이거나 이를 포함할 수 있다. Second semiconductor material and the third semiconductor material may comprise the same semiconductor material, or it.

일반적으로, 다른 양상에서, 본 발명은 제1 반도체 재료를 포함하는 기판을 제공하는 것으로 시작하는 반도체 헤테로 구조를 형성하는 방법을 특징으로 한다. In general, in another aspect, the invention features a method of forming a semiconductor heterostructure, which begins by providing a substrate including a first semiconductor material. 본 방법은 기판상에 변위 차단 마스크를 제공하는 단계를 더 포함한다. The method further includes the step of providing a displacement blocking mask over the substrate. 마스크는 기판의 표면으로 연장되고 적어도 하나의 측벽에 의해 정의되는 개구부를 구비한다. The mask is provided with an opening defined by at least one side wall extending to the surface of the substrate. 측벽의 적어도 일부분은 제1 반도체 재료의 선택된 결정 방향에 대한 배향각에서 기판의 표면과 만난다. At least a portion of the sidewall meets the surface of the substrate in the orientation angle of the selected crystal orientation of the first semiconductor material. 본 방법은 제2 반도체 재료를 포함하는 재성장층을 개구부에 퇴적하는 단계, 및 재성장층을 열적 사이클링을 하게 하는 단계를 더 포함함으로써, 스레딩 변위가 기판 표면으로부터의 소정 거리 또는 그 이하에서 변위 차단 마스크의 개구부의 측벽에서 종료하도록 한다. The method of claim 2, by further comprising the step of depositing a regrowth layer comprising a semiconductor material in the openings, and a step of causing the thermal cycling re-growth layer, threading a displacement block displaceable at a predetermined distance or less from the substrate surface of the mask and to the end in the side wall of the opening.

본 발명의 이러한 및 다른 양상의 다양한 실시예들에서, 재성장층의 스레딩 변위(및/또는 스택킹 결함, 트윈 경계 또는 반-위상 경계와 같은 다른 변위 결함)은 기판 표면으로부터의 거리가 증가함에 따라 그 밀도가 감소한다. In various embodiments of this and other aspects of the invention, threading displacement of the re-growth layer (and / or stacking faults, twin boundaries, or anti-other displacement defects such as phase boundaries) with increasing distance from the substrate surface decrease its density. 제1 반도체 재료는 실리콘 또는 실리콘 게르마늄 합금을 포함하거나, 주로 구성된다. The first semiconductor material comprises silicon or germanium or a silicon alloy, it is mainly composed. 제2 반도체 재료는 예를 들면 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 및 갈륨 질화물로 구성된 그룹에서 선택된, II족, III족, IV족, V족 및 VI족 원소, 및 그 조합을 포함하거나, 실질적으로 이들로 구성된다. Second semiconductor material, for example, germanium, silicon germanium, gallium arsenide, and gallium selected from the group consisting of nitride, II-group, III-group, IV group, V group and VI group elements, and combinations thereof, or substantially to consist of these. 일부 실시예들에서, 제2 반도체 재료는 조성적으로 그레이딩될 수 있다. In some embodiments, the second semiconductor material may be graded as a crude grade.

일반적으로, 또 다른 양상에서, 본 발명은 기판 및 기판상에 배치된 변위 차단 마스크를 포함하는 반도체 구조에 초점을 맞추고 있다. In general, in another aspect, the present invention focuses on the semiconductor structure including the displacement blocking mask disposed on the substrate and the substrate. 기판은 예를 들면 실리콘 또는 실리콘 게르마늄 합금과 같은 제1 반도체 재료를 포함하거나 실질적으로 구성된다. The substrate is, for example comprising a first semiconductor material such as silicon or silicon-germanium alloy, or comprised substantially of. 변위 차단 마스크는 예를 들면 실리콘 다이옥사이드 또는 실리콘 질화물과 같은 유전체 재료를 포함한다. Displacement and blocks a mask, for example, a dielectric material such as silicon dioxide or silicon nitride. 마스크는 기판의 표면으로 연장되고, 적어도 하나의 측벽에 의해 정의되는 개구부를 구비하며, 측벽의 적어도 일부가 제1 반도체 재료의 선택된 결정 방향에 대한 배향각에서 기판의 표면과 만난다. Mask is extended to the surface of the substrate, and at least having an opening defined by the one side wall, at least a portion of the sidewall meets the surface of the substrate in an orientation angle of the selected crystal orientation of the first semiconductor material. 재성장층은 개구부에 형성된 제2 반도체 재료를 포함하고, 배향각은 기판의 표면으로부터의 거리가 증가함에 따라 재성장층의 스레딩 변위 및/또는 스택킹 결함, 트윈 경계 또는 반-위상 경계와 같은 다른 변위 결함의 밀도가 감소하게 한다. Re-growth layer has the second includes a semiconductor material, and the orientation angle is re-grown layer threading displacement and / or stacking faults, twin boundaries, or anti-in with increasing distance from the surface of the substrate formed in the opening-different displacement, such as the phase boundary to reduce the density of defects.

본 발명의 이러한 양상의 다양한 실시예들에서, 스레딩 변위는 기판의 표면으로부터의 소정 거리 H 또는 그 이하에서 변위 차단 마스크의 개구부의 측벽에서 종료한다. In various embodiments of this aspect of the invention, the threading displacement comes to an end in a side wall of the opening of the displacement block mask at a distance H or less from the substrate surface. 본 발명의 이러한 양상의 일부 실시예들에서, 제1 반도체 재료의 선택된 결정 방향은 재성장층의 스레딩 변위의 적어도 하나의 전파 방향과 정렬된다. In some embodiments of this aspect of the invention, the first selected crystal orientation of the semiconductor material is aligned with the at least one propagation direction of threading the displacement of the re-growth layer. 이들 실시예들의 특정 버전에서, 배향각은 약 30°내지 약 60°의 범위이고, 예를 들면 약 45°이다. In certain versions of these embodiments, the orientation angle is about 30 ° to a range of about 60 °, for example about 45 °.

기판의 표면은 (100), (110) 또는 (111) 결정 배향을 가지고 있다. The surface of the substrate has a (100), (110) or (111) crystal orientation. 일부 실시예들에서, 선택된 결정 방향은 제1 반도체 재료의 <110> 결정 방향과 실질적으로 정렬된다. In some embodiments, the selected crystal orientation is substantially aligned with the <110> crystal orientation of the first semiconductor material. 다른 실시예에서, 측벽의 일부분은 제1 반도체 재료의 <100> 결정 방향과 실질적인 정렬 상태로 기판의 표면과 만난다. In another embodiment, a portion of the sidewall meets the surface of the substrate with a <100> crystal direction and the substantial alignment of the first semiconductor material.

또한, 본 발명의 이러한 양상의 특정 실시예들은 재성장층 상 및 변위 차단 마스크의 적어도 일부분 상에 배치된 과도 성장층뿐만 아니라, 변위 차단 마스크 아래의 기판의 적어도 일부분 상에 배치된 래티스 미스매칭된 층을 포함한다. In addition, certain embodiments of this aspect of the invention re-growth layer phase and as well as the excessive growth layer disposed on at least a portion of the displaced blocking mask, the lattice mismatch a layer disposed on at least a portion of the substrate below the displacement block mask It includes. 과도 성장층 및/또는 래티스 미스매칭된 층은 제2 반도체 재료를 포함하고 적어도 부분적으로 완화된다. Overgrowth layer and / or a layer lattice matching miss is a second semiconductor material, and is relaxed, at least in part.

또한, 또 다른 양상에서, 본 발명은 소스 영역, 드레인 영역 및 그 사이의 채널 영역을 포함하는 기판상에 형성된 반도체 디바이스를 특징으로 한다. In yet another aspect, the invention features a semiconductor device formed on a substrate including a source region, a drain region and a channel region therebetween. 기판은 제1 반도체 재료, 예를 들면 실리콘을 포함하거나 실질적으로 구성된다. The substrate of claim 1 is a semiconductor material, for example, comprises silicon or substantially composed of. 또한, 변위 차단 마스크는 기판상에 배치된다. Further, the displacement block mask is placed on the substrate. 마스크는 기판의 표면으로 연장되고, 적어도 하나의 측벽에 의해 정의되는 개구부를 가지고 있다. The mask has an opening defined by at least one side wall extending to the surface of the substrate. 디바이스는 개구부에 형성된 재성장 영역을 더 포함한다. The device further includes a regrowth region formed in the opening. 측벽의 적어도 일부분은 제1 반도체 재료의 선택된 결정 방향에 대한 배향각에서, 예를 들면 재성장 영역의 스레딩 변위의 전파 방향에 약 45°로 기판 표면과 만난다. At least a portion of the side wall has a first orientation in each of the selected crystal orientation of the semiconductor material, for example, meets the substrate surface to about 45 ° to the propagation direction of threading the displacement of the re-growth area. 재성장 영역은 재성장 영역의 스레딩 변위, 및/또는 스택킹 결함, 트윈 경계 또는 반-위상 경계와 같은 다른 변위 결함이 실질적으로 종료하는, 기판의 표면에 근접하여 배치된 제1 부분, 및 제1 부분 상에 배치되고 채널 영역이 그 내부에 형성된 제2 부분을 구비하고 있다. Re-growth region is threaded displacement, and / or stacking faults, twin boundaries, or half of the re-growth area, - the first part is different displacement defects such as phase boundaries which substantially ends, disposed close to the surface of the substrate, and the first portion It disposed on, and has a channel region and a second portion formed therein. 재성장 영역의 제1 부분은 제2 반도체 재료를 포함하고, 제2 부분을 제3 반도체 재료를 포함한다. A first portion of the regrowth region comprises a second semiconductor material, and including a second portion the third semiconductor material. 제2 및 제3 반도체 재료는 동일한 재료이거나 이를 포함한다. The second and the third semiconductor material is the same material or including the same.

한 실시예에서, 반도체 기판은 실리콘 웨이퍼, 그 위에 배치된 절연층, 및 절연층 상에 배치된 스트레인된 반도체층을 포함한다. In one embodiment, the semiconductor substrate comprises a strained semiconductor layer disposed on the insulating layer, and the insulating layer of the silicon wafer, placed on top of it. 스트레인된 반도체층은 실리콘 또는 게르마늄을 포함한다. The stressed semiconductor layer comprises silicon or germanium. 여기에 이용되는 바와 같이, 용어 "스트레인"은 인장 스트레인 및 압축 스트레인뿐만 아니라, 단축 및 쌍축 스트레인을 포함한다. As used herein, the term "strain" comprises not only the tensile strain and compressive strain, and reduced biaxial strain. 다른 실시예에서, 반도체 기판은 실리콘 웨이퍼, 그 위에 퇴적된 조성적으로 일정하게 완화된 Si 1 - x Ge x 층(여기에서, 0<x<1), 및 완화된 Si 1 - x Ge x 층 상에 배치된 스트레인된 실리콘층을 포함한다. In another embodiment, the semiconductor substrate is a silicon wafer, and a constant relaxation in a crude grade deposited on the Si 1 - x Ge x layer (where, 0 <x <1), and a relaxed Si 1 - x Ge x layer comprises a strained silicon layer disposed on. 조성적으로 그레이딩된 Si 1 - x Ge x 층은 조성적으로 일정한 Si 1 - x Ge x 완화된 층과 상기 실리콘 웨이퍼 사이에 배치된다. A graded Si 1 as a crude grade-x Ge x Si 1 layer is fixed to the crude grades - is arranged between the x Ge x layer and said relaxed silicon wafer. 또한, 절연층은 조성적으로 일정하게 완화된 Si 1 - x Ge x 층과 상기 실리콘 웨이퍼 사이에 배치된다. In addition, the insulating layer is uniformly relaxed crude grade Si 1 - is disposed between the x Ge x layer and the silicon wafer. 또 다른 실시예에서, 적어도 부분적으로 완화된 래티스 미스매칭된 층은 기판의 적어도 일부분과 변위 차단 마스크의 사이에 배치된다. In yet another embodiment, the lattice mismatch is at least partially relaxed layer is disposed between at least a portion of the block displacement of the mask substrate.

제2 반도체 재료 및/또는 제3 반도체 재료는 II족, III족, IV족, V족 및 VI족 원소, 및 그 조합, 예를 들면, 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 갈륨 질화물, 인듐 알루미늄 비화물, 인듐 갈륨 비화물, 인듐 갈륨 인화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물 및/또는 인듐 인화물을 포함하거나, 실질적으로 구성될 수 있다. Second semiconductor material and / or the third semiconductor material is a II-group, III-group, IV group, V group and VI group elements, and combinations thereof, for example, germanium, silicon germanium, gallium arsenide, gallium nitride, indium aluminum including arsenide, indium gallium arsenide, indium gallium phosphide, aluminum antimonide, indium aluminum antimonide, indium antimonide and / or indium phosphide, or may be comprised substantially of. 일부 실시예들에서, 재성장 영역의 제1 부분은 실리콘 게르마늄을 포함하고 재성장 영역의 제2 부분은 스트레인된 게르마늄 또는 스트레인된 실리콘 게르마늄의 층을 포함한다. In some embodiments, the first portion of the regrowth region comprises a silicon-germanium and a second portion of the regrowth region comprises a layer of strained germanium or strained silicon germanium. 다른 실시예에서, 재성장 영역의 제1 부분은 인듐 인화물을 포함하고, 재성장 영역의 제2 부분은 인듐 알루미늄 비화물의 층 위에 배치된 인듐 갈륨 비화물 층을 포함한다. In another embodiment, the first portion of the regrowth region has a second portion including indium phosphide, and re-growth region includes an indium gallium arsenide layer disposed on a layer of indium aluminum arsenide. 다른 실시예들에서, 재성장 영역의 제1 부분은 인듐 알루미늄 안티몬화물을 포함하고, 재성장 영역의 제2 부분은 인듐 안티몬화물 층을 포함한다. In other embodiments, the first portion of the regrowth region comprises indium aluminum antimonide, and a second portion of the regrowth region comprises indium antimonide layer.

본 발명의 다양한 실시예에서, 제1 반도체 재료의 선택된 결정 방향은 재성장 영역의 스레딩 변위의 적어도 하나의 전파 방향과 정렬된다. In various embodiments of the invention, the first selected crystal orientation of the semiconductor material is aligned with the at least one propagation direction of threading the displacement of the re-growth area. 스레딩 변위는 기판의 표면으로부터의 소정 거리에서 또는 그 이하에서 변위 차단 마스크의 개구부의 측벽에서 실질적으로 종료한다. Threading displacement is substantially terminated at the side walls of the opening of the displacement block in the mask at a predetermined distance or less from the substrate surface. 변위 차단 마스크는 유전체 재료, 예를 들면 실리콘 다이옥사이드 또는 실리콘 질화물을 포함한다. The displacement block mask is a dielectric material, for example, comprises silicon dioxide or silicon nitride. 특정 실시예에서, 변위 차단 마스크는 실리콘 산화물층 상에 배치된 실리콘 질화물 층을 포함한다. In a particular embodiment, the displacement block mask comprises a silicon nitride layer disposed on a silicon oxide layer.

특정 실시예에서, 디바이스의 소스 영역 및 드레인 영역은 변위 차단 마스크 상에 에피택시적으로 퇴적되고, 예를 들면 이들은 재성장 영역에 근접한 변위 차단 마스크 상에 애피택시적으로 퇴적된 후 그것이 형성되는 구조를 나타낸다. In a specific embodiment, in which a source region and a drain region of the device is deposited by epitaxy enemy on the displacement block mask, for example, it is then deposited by epitaxy on the adjacent displacement block mask to re-growth area, write the structures in which it is formed It represents. 이들 실시예들의 일부 버전에서, 구조는 재성장 영역과의 인터페이스에서 쇼트키 접합을 형성하는 제1 재료를 포함한다. In some versions of these embodiments, the structure includes a first material forming a Schottky junction at the interface with the re-growth area. 구조는 스트레인되고, 언스트레인되거나 비결정질인 제2 재료를 더 포함한다. Structure is strained, un strain, or further includes a second material that is amorphous. 게이트 절연체는 재성장 영역 상에 배치될 수 있고, 일부 실시예들에서, 약 5Å 내지 약 15Å의 범위의 두께를 가지는 실리콘층이 게이트 절연체와 재성장 영역 사이에 배치된다. A gate insulator may be disposed on the re-growth area, in some embodiments, the silicon layer has a thickness ranging from about 5Å to about 15Å is arranged between the gate insulator and the re-growth area.

일반적으로, 또 다른 양상에서, 본 발명은 기판 및 기판상에 배치된 변위 차단 마스크를 포함하는 집적 회로를 특징으로 한다. In general, in another aspect, the invention features an integrated circuit which includes a displacement blocking mask disposed on the substrate and the substrate. 마스크는 기판의 표면으로 연장되고 적어도 하나의 측벽에 의해 정의되는 개구부를 가지고 있다. The mask has an opening defined by at least one side wall extending to the surface of the substrate. 기판은 예를 들면 실리콘과 같은 제1 반도체 재료를 포함하거나 실질적으로 구성된다. The substrate is, for example comprising a first semiconductor material such as silicon or substantially composed of. 측벽의 적어도 일부분은 제1 반도체 재료의 선택된 결정 방향에 대한 배향각에서 기판의 표면과 만난다. At least a portion of the sidewall meets the surface of the substrate in the orientation angle of the selected crystal orientation of the first semiconductor material. 집적 회로는 개구부에 형성된 재성장 영역을 또한 포함한다. The integrated circuit also includes a regrowth region formed in the opening. 재성장 영역은 기판의 표면에 근접하여 배치된 제1 부분을 가지고 있고, 재성장 영역의 스레딩 변위 및/또는 스택킹 결함, 트윈 경계 또는 반-위상 경계와 같은 다른 변위 결함은 제1 부분에서 실질적으로 종료한다. Re-growth region may have a first portion disposed proximate to the surface of the substrate, the threading displacement of the re-growth area, and / or stacking faults, twin boundaries, or anti-other displacement defects, such as the phase boundary is substantially terminated at the first portion do. 재성장층은 제1 부분 상에 배치된 제2 부분을 구비하고 있다. Re-growth layer and having a second portion disposed on the first portion. 제1 및 제2 부분은 다르거나 동일한 반도체 재료(들) 중 어느 하나를 포함하거나 실질적으로 구성된다. It is the first and the second portion includes one of different or the same semiconductor material (s) or comprised substantially of. 또한, p-트랜지스터는 반도체 기판의 제1 에어리어 상에 형성되고 n-트랜지스터는 반도체 기판의 제2 에어리어 상에 형성되며, 각 트랜지스터는 재성장 영역의 제2 부분을 통한 채널을 가지고 있다. In addition, p- transistors are formed on a first area of ​​the n- semiconductor substrate transistor is formed on the second area of ​​the semiconductor substrate, each transistor has a channel with a second portion of the regrowth region. 트랜지스터는 CMOS 회로에서 상호접속된다. Transistors are interconnected in a CMOS circuit.

또 다른 양상에서, 본 발명은 비-평탄형 FET를 형성하는 방법과 관련된다. In another aspect, the present invention is a non relates to a method of forming a planar type FET. 본 방법은 예를 들면 실리콘과 같은 제1 반도체 재료를 포함하거나 실질적으로 구성되는 기판을 제공하는 것으로 시작한다. The method may for example include a first semiconductor material such as silicon, or start by providing a substrate substantially consisting of. 본 방법은 기판상에 변위 차단 마스크를 제공하고 기판의 표면으로 연장되고 적어도 하나의 측벽에 의해 정의된 마스크에 개구부를 형성하는 단계를 더 포함한다. The method provides a displacement block mask on a substrate and extending in a surface of a substrate and further comprises the step of forming an opening in the mask defined by at least one side wall. 마스크는 제2 유전체 층 상에 배치된 제1 유전체 층을 가지고 있다. The mask has a first dielectric layer disposed on the second dielectric layer. 측벽의 적어도 일부분은 제1 반도체 재료의 선택된 결정 방향에 대한 배향각에서 기판의 표면과 만난다. At least a portion of the sidewall meets the surface of the substrate in the orientation angle of the selected crystal orientation of the first semiconductor material. 본 방법은 제2 반도체 재료를 포함하는 재성장 영역을 개구부에 선택적으로 형성하는 단계를 더 포함한다. The method further comprising the step of selectively forming the re-growth area, a second semiconductor material in the openings. 배향각 및/또는 이미지 힘은 재성장 영역의 스레딩 변위 및/또는 스택킹 결함, 트윈 경계 또는 반-위상 경계와 같은 다른 변위 결함이 기판 표면으로부터의 거리가 증가함에 따라 그 밀도가 감소하게 한다. Angle and / or the image force orientation threading displacement and / or stacking faults, twin boundaries, or half of the re-growth region is to the density decreases as the displacement other defects such as phase boundaries increase as the distance from the substrate surface. 본 방법은 재성장 영역의 적어도 일부분을 노출하도록 제1 유전체 층의 적어도 일부를 선택적으로 제거하는 단계를 더 포함함으로써, 반도체 핀(fin) 구조를 형성한다. By the method further comprising the step of selectively removing at least a portion of the first dielectric layer to expose at least a portion of the re-growth area, thereby forming a semiconductor fin (fin) structure. 게이트 유전체 영역은 핀 구조의 적어도 일부분 상에 제공된다. The gate dielectric region is provided on at least a portion of the fin structure. 게이트 콘택트는 게이트 유전체 영역 상에 배치된다. The gate contact is disposed on the gate dielectric region. 소스 영역 및 드레인 영역은 핀 구조 내에 형성될 수 있다. A source region and a drain region may be formed in the fin structure. 재성장 영역은 제1 유전체 층의 적어도 일부분을 선택적으로 제거하기 전에 예를 들면 화학적-기계적 폴리싱에 의해 평탄화될 수 있다. Re-growth area, for example, chemical prior to selectively remove at least a portion of the first dielectric layer may be planarized by mechanical polishing.

또한, 추가 양상에서, 본 발명은 광 전자 디바이스를 형성하는 방법을 고안한다. Also, in a further aspect, the present invention is to devise a method of forming an optical electronic device. 본 방법은 예를 들면 실리콘과 같은 제1 반도체 재료를 포함하거나 실질적으로 구성되는 기판을 제공하는 것으로 시작된다. The method begins with, for example comprising a first semiconductor material such as silicon, or substrate provides a substantially consisting of. 본 방법은 기판상에 변위 차단 마스크를 제공하는 단계 및 기판 표면으로 연장되는 마스크에 개구부를 형성하는 단계를 더 포함한다. The method further includes forming an opening in the mask extending in the step, and the substrate surface to provide a displacement blocking mask over the substrate. 개구부는 적어도 하나의 측벽에 의해 정의된다. Opening is defined by at least one side wall. 측벽의 적어도 일부분은 제1 반도체 재료의 선택된 결정 방향에 대한 배향각에서 기판의 표면과 만난다. At least a portion of the sidewall meets the surface of the substrate in the orientation angle of the selected crystal orientation of the first semiconductor material. 본 방법은 제1 부분의 두께가 소정 거리를 근사하거나 초과할 때까지 제2 반도체 재료를 제자리에서 도핑하는 동안에 제2 반도체 재료를 포함하거나 실질적으로 구성되는 재성장 영역의 제1 부분을 개구부에 선택적으로 퇴적하는 단계를 더 포함한다. The method optionally a first portion of the re-growth area, the thickness of the first portion of a second semiconductor material, while the second semiconductor material until the approximate or exceed the predetermined distance doped in situ or substantially consists of the opening further comprising the step of depositing. 배향각은 제1 부분의 스레딩 변위 및/또는 스택킹 결함, 트윈 경계 또는 반-위상 경계와 같은 다른 변위 결함이 기판 표면으로부터 소정 거리 또는 그 이하에서 종료하게 한다. Orientation is displaced threading and / or stacking faults, twin boundaries, or half of the first portion - allow the other displacement defects such as phase boundaries terminate at a predetermined distance or less from the substrate surface. 본 방법은 제3 반도체 재료를 포함하거나 실질적으로 구성된 재성장 영역의 제2 부분을 입사광의 소정 흡수 레벨을 달성하도록 선택된 두께로 개구부에 선택적으로 퇴적하는 단계, 및 제2 부분에 도핑된 영역을 형성하는 단계로 계속된다. The method of claim 3 further comprising: including a semiconductor material, or substantially selectively deposited in a second portion of the configured re-growth area in the opening to the thickness selected to achieve the incident light with a predetermined absorption level, and second to form a doped region in the second portion It continues to step 다양한 실시예들에서, 본 방법은 변위 차단 마스크를 제공하기 전에 기판에 p형 또는 n형 영역을 형성하는 단계를 더 포함한다. In various embodiments, the method further comprising forming a p-type or n-type regions in the substrate before providing the displacement block mask.

도면들에서, 유사한 참조부호는 일반적으로 다른 도면들에 걸쳐 동일한 부분을 지칭한다. In the drawings, like reference characters generally throughout the different drawings to designate the same parts. 또한, 도면은 반드시 강조를 스케일링할 필요는 없으며, 대신에 일반적으로 본 발명의 원리를 예시하는 데 중점을 둔다. Also, the drawings are not necessarily to scale a stressed, it focuses to illustrate the general principles of the invention in place. 이하의 상세한 설명에서, 본 발명의 다양한 실시예들은 이하의 도면을 참조하여 설명된다. In the following description, various embodiments of the invention are described with reference to the drawings.

도 1a는 본 기술분야에 공지된 "에피택셜 네킹" 기법에 따라 그 위에 게르마늄 층이 형성된 실리콘 기판의 개략적인 단측면도를 도시하고 있다. Figure 1a shows a schematic side view of a single silicon substrate over the germanium layer is formed in accordance with the "epitaxial necking" techniques known in the art.

도 1b는 도 1a의 반도체 헤테로 구조를 예시하는 XTEM 이미지이다. Figure 1b is a XTEM image illustrating the semiconductor heterostructure of Fig. 1a.

도 2a-2c는 실리콘을 위한 3가지 타입의 결정 배향을 도시하는 개략도이다. Figure 2a-2c are schematic views showing three types of crystal orientation for silicon.

도 3a-3b, 4a-4e 및 5a-5b는 본 발명의 다양한 실시예에 따른 다른 래티스 미스매칭된 반도체 헤테로 구조 및 그 내부의 변위를 차단하기 위한 구조의 개략도를 도시하고 있다. Figure 3a-3b, 4a-4e and 5a-5b shows a schematic view of the structure for cutting off the other lattice mismatched semiconductor heterostructures and the internal displacement of the in accordance with various embodiments of the present invention.

도 6a-6c 및 7a-7c는 본 발명의 다양한 실시예에 따라 증가한 액티브 에어리어를 가지는 래티스 미스매칭된 반도체 헤테로 구조의 개략적인 측단면도를 도시하고 있다. Figure 6a-6c and 7a-7c shows a schematic side cross-sectional view of the semiconductor heterostructure lattice miss matching structure having an active area increased in accordance with various embodiments of the invention.

도 8-10은 본 발명의 다양한 실시예에 따른, 반도체 디바이스에 대한 변위 차단 기법의 다양한 애플리케이션을 도시하고 있다. Figure 8-10 shows a variety of applications in displacement blocking mechanism for the semiconductor device in accordance with various embodiments of the present invention.

도 11-12는 본 발명의 특정 실시예에 따라 Si 기판으로의 Ge 또는 III-V 광검출기 통합을 도시하고 있다. Figure 11-12 shows a Ge or III-V photodetectors integrated in the Si substrate in accordance with certain embodiments of the present invention.

도 13a-13c는 본 발명의 다른 실시예에 따라 변위 차단 기법을 채용하는 반도체 헤테로 구조를 도시하고 있다. Figure 13a-13c illustrates a semiconductor hetero structure which employs a displacement blocking mechanism in accordance with another embodiment of the invention.

다양한 실시예에 따르면, 본 발명은 상부 표면이 실질적으로 스레딩 변위 및 다른 변위 결함이 없는 제한된 에어리어 영역을 가지는 모놀리딕 래티스 미스매칭된 반도체 헤테로 구조의 제조, 및 그러한 래티스 미스매칭된 헤테로 구조에 기초한 반도체 디바이스의 구조의 제조를 고안한다. According to various embodiments, the present invention provides a top surface substantially threading displacement and production of monolithic lattice miss the matched semiconductor heterostructure having different displacement limited area regions free from defects, and such lattice miss semiconductor based on the heterostructure Matching devise for the production of the device structure.

실리콘(Si)은 현재 전자 산업에서 가장 유비쿼터스한 반도체인 것으로 인식되고 있다. Silicon (Si) has been recognized as being one of the most ubiquitous semiconductor in the current electronics industry. 실리콘 웨이퍼를 형성하는 데 이용되는 대부분의 실리콘은 단결정 실 리콘으로 형성된다. Most of the silicon used to form a silicon wafer is formed of single crystal silicon. 실리콘 웨이퍼는 CMOS 디바이스가 형성되는 기판으로서 기능한다. A silicon wafer serves as the substrate on which the CMOS devices formed. 실리콘 웨이퍼는 반도체 기판 또는 반도체 웨이퍼로서도 지칭된다. Silicon wafer is referred to as a semiconductor substrate or a semiconductor wafer. 그러나 실리콘 기판과 관련하여 설명되지만, 다른 반도체 재료를 포함하거나 실질적으로 구성된 기판의 이용은 본 발명의 사상 및 범주에서 벗어나지 않고서도 생각될 수 있다. However, although described with respect to the silicon substrate, the use of other semiconductor material or comprises a substrate substantially consisting of a can be thought of without departing from the spirit and scope of the invention.

결정 실리콘에서, 고체를 구성하는 원자는 주기적인 형태로 배열된다. In crystalline silicon, the atoms that make up the solid are arranged in a periodic form. 주기적인 배열이 전체 고체에 걸쳐 존재하는 경우, 물질은 단결정으로 형성된 것으로 정의된다. If the periodic arrangement exists throughout the entire solid material is defined as being formed of a single crystal. 고체가 무수한 단결정 영역으로 구성된 경우, 고체는 복결정 재료로 지칭된다. If solids are composed of numerous single-crystal region, solids are referred to as clothing crystal material. 본 기술분야의 숙련자들에게 공지된 바와 같이, 결정에서 원자의 주기적인 배열은 래티스로 불린다. As is known to those skilled in the art, the periodic arrangement of atoms in a crystal is called the lattice. 결정 래티스는 전체 래티스를 나타내고 전체 결정에 걸쳐 규칙적으로 반복되는 단위 셀로 불리는 볼륨을 포함한다. Determines the lattice comprises a called represents a full lattice cell unit is regularly repeated throughout the crystal volume. 예를 들면, 실리콘은 다이아몬드 큐빅 래티스 구조를 가지고 있고, 이는 2개의 상호 관통하는 면심 큐빅 래티스로서 나타날 수 있다. For example, silicon and has a diamond cubic lattice structure, which can appear as a face-centered cubic lattice two mutually penetrating. 그러므로 큐빅 래티스를 분석하여 가시화하는 단순성은 실리콘 결정의 특성 확정까지 확장될 수 있다. So simplicity that visibility by analyzing the cubic lattice can be extended to the final properties of the silicon crystal. 본 설명에서, 실리콘 결정의 다양한 면들에 대한 참조, 특히 (100), (110) 및 (111) 면에 대한 참조가 이루어진다. In this description, reference is made to the various aspects of the silicon crystal, in particular 100, 110 and 111, reference to the surface. 이들 면들은 원소 결정축에 대한 실리콘 원자의 면의 배향을 정의한다. These surfaces define the orientation of the surface of the silicon atoms to the crystal axis element. 번호 {xyz}는 밀러 인덱스로서 지칭되고, 실리콘의 결정면이 원소 결정축과 교차하는 포인트의 역(reciprocals)으로부터 결정된다. Number {xyz} is referred to as Miller indices, is determined from the station (reciprocals) of a point of the silicon crystal plane intersects with the crystal axis element. 그러므로 도 2a-2c는 실리콘의 결정면의 3가지 배향을 도시하고 있다. Thus, Figs. 2a-2c illustrate three different orientations of crystal planes of the silicon. 도 2a에서, 실리콘의 결정면은 1에서 x축과 교차하고 y 또는 z-축과는 결코 교차하지 않는다. In Figure 2a, the crystal plane of silicon intersects the x-axis in the first and never intersect the y-or z- axes. 그러므로 이러한 타입의 결 정계 실리콘의 배향은 (100)이다. Therefore, the result of aligning political silicon of this type is 100. 유사하게, 도 2b는 (110) 결정계 실리콘을 도시하고 있고 도 2c는 (111) 실리콘을 도시하고 있다. Similarly, Figure 2b 110, shows a crystalline silicon and may also 2c illustrates a silicon (111). (111) 및 (100) 배향은 상용 중인 2가지 주요 웨이퍼 배향이다. (111) and (100) orientation is an orientation two main wafer that is commercially available. 유의할 점은, 큐빅 결정의 임의의 주어진 면에 대해, 5개의 다른 등가 면들이 있다는 점이다. It is noted that, for any given plane of cubic crystal, is that there are five other equivalent surface. 그러므로 결정의 기본 유닛을 포함하는 큐브의 6개의 측면이 모두 (100) 면으로 간주한다. Therefore, the six sides of the cube containing the basic unit of the crystal is considered a (100) plane. 표시법 {xyz}는 모두 6개의 등가 (xyz) 면들을 지칭한다. Notation {xyz} are all refer to surface 6 equivalent (xyz). 설명 전체에 걸쳐, 결정 방향, 특히 <100>, <110>, 및 <111> 방향에 대해 참조될 것이다. Throughout the description, the crystal orientation, in particular, <100>, <110> and <111> will refer to the direction. 이들은 각 면에 수직 방향으로 정의된다. These are defined in a direction perpendicular to each side. 그러므로 <100> 방향은 (100) 면에 수직인 방향이다. Thus, the <100> direction is a direction perpendicular to the (100) plane. 표시법 <xyz>는 모두 6개의 등가 방향을 지칭한다. Notation <xyz> are all referring to the equivalent of six directions.

상술된 바와 같이, 본 기술분야의 다양한 래티스 미스매칭된 재료 시스템에서 기판 인터페이스 결함을 제한하는 반도체 헤테로 구조를 제조하는 다용도의 효율적인 방법이 필요하다. As it noted above, an effective method of multi-purpose of manufacturing a semiconductor heterostructure, which limits the variety of the lattice defects in the substrate interface misses the matched material systems in the art is required. 고도로-미스매칭된 퇴적층의 스레딩 변위의 제어를 어드레싱하는, "에피택셜 네킹"으로 지칭된 상기 언급된 하나의 종래기술은 비교적 작은 수평 치수를 가지는 디바이스에만 적용가능하다. Highly-to address the control of the displacement of a threading mismatching sediments, one of the prior art mentioned above referred to as "epitaxial necking" is applicable only to devices having a relatively small horizontal dimension. 특히, 종래기술에서, 금속 산화물 반도체("MOS") 트랜지스터는 통상 전류가 <110> 방향에 대해 평행하게 흐르도록 게이트가 오리엔팅된 (100) 실리콘 웨이퍼 상에 제조된다. In particular, in the prior art, the metal oxide semiconductor ( "MOS") transistor is the gate is fabricated on a floating orientation (100) silicon wafer to the normal flow of the current is parallel to the <110> direction. 그러므로 <110> 방향과 정렬하는 디바이스 채널 배향을 가지는 (100) Si 웨이퍼 상에 구축된 FET 디바이스에 대해, 래티스 미스매칭된 반도체층의 변위가 양쪽 방향의 마스크의 측벽에서 종료하도록 하기 위해, 채널 폭 및 채널 길이 모두는 에피택셜 네킹 마스크의 높이와 비교할 때 작을 것이다. Therefore, to the displacement of the semiconductor layer for the FET device construction, the lattice mismatch on a (100) Si wafer having a device channel oriented to align with the <110> direction so as to exit from the side walls of the both directions mask, the channel width and both the channel length is small compared to the height of the epitaxial necking mask. 그러나 현재의 CMOS 회로에서, MOSFET 디바이스 폭은 종종 실질적으로 채널 폭을 초과하고, CMOS 스케일링의 결과로서 종종 매우 작다. However, in the present CMOS circuit, MOSFET devices are often width substantially greater than the channel width, and often so small as a result of CMOS scaling. 따라서, 종래의 네킹 접근법 하에서, 다수의 변위는 채널 폭의 방향으로 마스크의 측벽에서 종료되지 않을 것이다. Therefore, under the conventional necking approach, a number of the displacement will not be terminated at the side walls of the mask in the direction of channel width.

변위 결함을 최소화시키는 종래기술에 따른 접근법과 비교할 때, 본 발명은 그 다양한 실시예에서, 컴포넌트 반도체층의 더 큰 두께 및 제한된 수평 에어리어를 활용하여 상부가 실질적으로 변위 결함이 없는 제한된-에어리어 영역을 생성함으로써 주지된 기법의 제한을 어드레싱한다. Compared to the approach of the prior art to minimize the displacement defects, the invention in its various embodiments, the larger the thickness and by using the limited horizontal area limited upper portion is not substantially displaced defects in the component semiconductor layer, the area area to address the limitations of known technique by creating. 도 3a-3b를 참조하면, 예를 들면 실리콘과 같은 제1 반도체 재료를 포함하거나, 실질적으로 구성되는 기판(310)이 제공된다. Referring to Figure 3a-3b, for example, it comprises a first semiconductor material such as silicon, or is provided with a substantially substrate 310 consisting of a. 변위 차단 마스크(320)는 기판상에 배치된다. Displaceable blocking mask 320 is disposed on a substrate. 마스크는 기판의 표면으로 연장되고 적어도 하나의 측벽(330)에 의해 정의된 개구부(325)를 가지고 있다. Mask may extend in the surface of the substrate has an opening (325) defined by at least one side wall (330). 다양한 실시예들에서, 개구부(325)는 일반적으로 직사각형이다. In various embodiments, the opening 325 is generally rectangular. 변위 차단 마스크는 예를 들면 실리콘 다이옥사이드 또는 실리콘 질화물과 같은 유전체 재료를 포함한다. Displacement and blocks a mask, for example, a dielectric material such as silicon dioxide or silicon nitride. 측벽의 적어도 일부는 제1 반도체 재료의 선택된 결정 방향에 배향각 α에서 기판의 표면과 만난다. At least a portion of the sidewall meets the surface of the substrate in each of the α orientation selected crystal orientation of the first semiconductor material. 뿐만 아니라, 측벽의 적어도 일부는 일반적으로 수직이고, 즉 기판의 표면에 대해 약 80°내지 120°로 배치되고, 특정 실시예에서 기판의 표면에 거의 수직이다. In addition, at least a portion of the side wall is generally disposed in a vertical, that is, about 80 ° to 120 ° relative to the surface of the substrate, is substantially perpendicular to the surface of the substrate in a particular embodiment.

제2 반도체 재료를 포함하는 재성장층(340)은 개구부에 퇴적된다. A second re-growth layer 340 including a semiconductor material is deposited in the openings. 한 실시예에서, 제1 반도체 재료의 선택된 결정 방향은 재성장층에서 스레딩 변위의 전파 방향으로 정렬된다. In one embodiment, the first selected crystal orientation of the semiconductor material is aligned in the propagation direction of threading displaced in re-growth layer. 특정 실시예들에서, 배향각은 약 30°내지 60°의 범위이고, 예를 들면 그러한 결정 방향에 대해 약 45°이다. In certain embodiments, the orientation angle is in the range of about 30 ° to 60 °, for example about 45 ° to such crystal orientation. 기판의 표면은 (100), (110) 또 는 (111) 결정 배향을 가질 수 있다. The surface of the substrate 100, 110 or 111 may have a crystal orientation. 일부 실시예들에서, 선택된 결정 방향은 제1 반도체 재료의 <110> 결정 방향과 실질적으로 정렬된다. In some embodiments, the selected crystal orientation is substantially aligned with the <110> crystal orientation of the first semiconductor material.

다양한 실시예들에서, 제1 반도체 재료는 실리콘 또는 실리콘 게르마늄 합금을 포함하거나, 이들로 주로 구성된다. In various embodiments, the first semiconductor material is, or comprises, mainly composed of these silicon or silicon-germanium alloy. 제2 반도체 재료는 예를 들면 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물, 및 갈륨 질화물로 구성된 그룹에서 선택된, II족, III족, IV족, V족, 및/또는 VI족 원소 및/또는 그 조합을 포함하거나, 실질적으로 이들로 구성된다. Second semiconductor material, for example, germanium, silicon germanium, gallium arsenide, aluminum antimonide, indium aluminum antimonide, indium antimonide, indium arsenide, indium phosphide, and gallium selected from the group consisting of nitride, II-group, III group, Group IV, Group V and / or VI group elements, and / or combinations thereof, or is substantially composed of these.

재성장층은 대기-압력 CVD(APCVD), 낮은-(또는 감소한) 압력 CVD(LPCVD), 울트라-하이-진공 CVD(UHVCVD)를 포함하고 이들로 제한되지 않는 임의의 적합한 에피택셜 퇴적 시스템의 선택적 에피택셜 성장, 분자 빔 에피택시(MBE), 또는 원자층 증착(ALD)에 의해 개구부에 형성될 수 있다. Re-growth layer is air-pressure CVD (APCVD), low (or decreased) pressure CVD (LPCVD), ultra-high - a vacuum CVD (UHVCVD) and selective epitaxial of any suitable epitaxial deposition system that is not limited to, by epitaxial growth, and molecular beam epitaxy (MBE), or atomic layer deposition (ALD) it may be formed in the openings. CVD 프로세스에서, 선택적 에피택셜 성장은 통상 소스 기체를 챔버에 유입하는 공정을 통상 포함한다. In the CVD process, selective epitaxial growth comprises usually a step of introducing a conventional gas source to the chamber. 소스 기체는 적어도 하나의 전조 기체 및 예를 들면 수소와 같은 캐리어 기체를 포함한다. Source gas is, for example, at least one precursor gas and a carrier gas such as hydrogen. 반응기 챔버는 예를 들면 RF-가열에 의해 가열된다. A reactor chamber, for example, is heated by the heating RF-. 챔버의 성장 온도는 재성장층의 조성에 따라 약 300℃ 내지 약 900℃ 범위이다. The growth temperature of the chamber is from about 300 to about 900 ℃ ℃ range depending on the composition of the re-growth layer. 성장 시스템은 또한 저-에너지 플라스마를 활용하여 층 성장 동역학을 향상시킨다. Growth system is also a low-layer to improve the growth kinetics by using a plasma energy.

에피택셜 성장 시스템은 단일-웨이퍼 또는 복수-웨이퍼 일괄 반응기일 수 있다. Epitaxial growth system is a single-wafer may be a batch reactor or a plurality of wafers. 애플리케이션을 제조할 때 볼륨 에피택시에 보통 이용되는 적합한 CVD 시스템은 예를 들면 Applied Materials of Santa Clara, CA로부터 가용한 EPI CENTURA 단 일-웨이퍼 멀티-챔버 시스템, 또는 The Netherlands의 Bilthoven에 기반을 둔 ASM International로부터 가용한 EPSILON 단일-웨이퍼 에피택셜 반응기를 포함한다. Suitable CVD systems, for example, Applied Materials of Santa Clara, an EPI CENTURA single-available from a CA that is normally used for volume epitaxy when manufacturing the application - ASM put the chamber system, or based in Bilthoven of The Netherlands - wafer multi- and a wafer epitaxial reactors - one EPSILON single available from International.

일부 실시예들에서, 재성장층은 조성적으로 그레이딩되고, 예를 들면 >5% Ge/㎛ 내지 100% Ge/㎛의 범위, 양호하게는 5% Ge/㎛ 내지 50% Ge/㎛, 약 10% 내지 약 100%의 최종 Ge 콘텐츠까지를 가지는 Si 및 Ge를 포함한다. In some embodiments, the re-growth layer may be graded as a crude grades, for example,> 5% Ge / ㎛ to 100% Ge / ㎛ range of, preferably 5% Ge / ㎛ to about 50% Ge / ㎛, 10 It includes Si and Ge with the Ge content to a final% to about 100%. 그레이딩된 층의 전체 그레이딩 레이트는 일반적으로 층의 전체 두께에 대한 Ge 콘텐츠의 전체 변경 비율로서 정의되지만, 그레이딩된 층의 일부에서의 "로컬 그레이딩 레이트"는 전체 그레이딩 레이트와 다를 수 있다. Overall grading rate of the graded layer but is generally defined as the total change in the Ge content of the thickness ratio of the layer, at a portion of the graded layer "local grading rate" may be different from the overall grading rate. 예를 들면, 0% Ge 내지 10% Ge로 그레이딩된 1㎛ 영역(10% Ge/㎛의 로컬 그레이딩 레이트) 및 10% Ge 내지 30% Ge로 그레이딩된 1㎛ 영역(20% Ge/㎛의 로컬 그레이딩 레이트)을 포함하는 그레이딩된 층은 15% Ge/㎛의 전체 그레이딩 레이트를 가질 것이다. For example, the 0% Ge to the 1㎛ area (local grading rate of 10% Ge / ㎛) grading to 10% Ge and 10% Ge to the 1㎛ region (20% Ge / ㎛ grading to 30% Ge local graded layer comprising a grading rate) will have an overall grading rate of 15% Ge / ㎛. 그러므로 재성장층은 반드시 선형 프로파일을 가질 필요는 없지만, 다른 로컬 그레이딩 레이트를 가지는 더 작은 영역을 포함한다. Therefore, re-growth layer must not necessarily have a linear profile, comprising a smaller region having a different local grading rate. 다양한 실시예들에서, 그레이딩된 성장층은 예를 들면 600-1200℃에서 성장된다. In various embodiments, a graded layer growth, for example, is grown in the 600-1200 ℃. 예를 들면, 900℃를 초과하는 더 높은 성장 온도는 스레딩 변위의 응집을 최소화시키면서 더 빠른 성장 레이트를 가능하게 하므로 바람직하다. For a higher growth temperature for example, exceeding 900 ℃ it is preferred because it allows for a faster growth rate, while minimizing the agglomeration of the threading displacement. 여기에 그 전체가 참고로 첨부된 미국특허 제5,221,413호를 참조하라. See here U.S. Patent No. 5,221,413 in its entirety is attached by reference.

특정 실시예에서, 제1 반도체 재료는 실리콘이고 제2 반도체 재료는 게르마늄이다. In certain embodiments, the first semiconductor material is silicon and the second semiconductor material is germanium. 본 실시예에서, 재성장층의 스레딩 변위(350)은 <110> 방향을 따라 전파되고, 제1 반도체 재료의 표면에 45°의 각도로 놓인다. In this embodiment, the displacement threading 350 of the re-growth layer is spread along the <110> direction, the first placed at an angle of 45 ° to the surface of the semiconductor material. 일반적으로 직사각형 개구부를 가지는 변위 마스크는, 개구부의 측벽이 <100> 방향에 45°각도로 배치되고 <110> 결정 방향에 실질적으로 정렬되도록 기판상에 배치된다. In general, displacement mask having a rectangular opening, the sidewall of the opening is disposed at a 45 ° angle to the <100> direction is disposed on the substrate to be substantially aligned in the <110> crystal orientation. 개구부의 그러한 배향의 결과로서, 변위는 기판의 표면으로부터 소정 거리 H에, 또는 그 이하에서 변위 차단 마스크의 개구부의 측벽에 도달하여 종료함으로써, 재성장층의 스레딩 변위는 기판 표면으로부터의 거리가 증가함에 따라 그 밀도가 감소한다. As a result of such orientation of the opening, the displacement by end reaches the side wall of the opening portion of the predetermined distance H from the surface of the substrate, or the displacement block in the lower mask, threading displacement of the re-growth layer is increased as the distance from the substrate surface according to a decrease in its density. 따라서, 재성장층의 상부는 스레딩 변위가 거의 없는, 증가한 채널 폭을 가지는 반도체 디바이스의 형성을 가능하게 한다. Thus, the upper portion of the re-growth layer enables forming a semiconductor device having an, increase in the channel width with little or no displacement threading.

본 발명의 이러한 그리고 다른 실시예들의 특정 버전에서, 변위 차단 마스크의 개구부의 측벽은 기판의 표면으로부터 소정 거리 H와 적어도 동일한 높이를 가지고 있다. In this and certain versions of the embodiment of the present invention, the side wall of the opening of the displaceable blocking mask has a height at least equal to the predetermined distance H from the surface of the substrate. 이들 실시예들에서, 개구부는 거의 직사각형이고, 개구부의 길이 L보다 더 작은 소정 폭 W를 가지고 있다. In these embodiments, the opening is substantially rectangular and has a predetermined width W smaller than the length L of the opening. 예를 들면, 개구부의 폭 W는 약 500nm 이하일 수 있고, 개구부의 길이 L은 W 및 H 각각을 초월할 수 있다. For example, the opening width W may be about 500nm or less, the length L of the opening may transcend W and H, respectively. 이들 실시예들의 일부 버전에서, 기판은 실질적으로 실리콘으로 구성되고, (100) 결정 배향을 가지고 있으며, 배향각은 재성장층의 변위의 전파에 약 45°이고, 소정 거리 H는 적어도 W√2이다. In some versions of these embodiments, the substrate substantially consists of silicon, and has a (100) crystal orientation, the orientation angle is about 45 ° to the propagation of the displacement of the regrown layer, the predetermined distance H is at least W√2 . 다른 버전에서, 기판은 실질적으로 실리콘으로 구성되고, (110) 결정 배향을 가지고 있으며, 배향각은 약 45°이고, 소정 거리 H는 W√6/3이다. In another version, the substrate is a substantially consists of a silicon (110) has a crystal orientation, the orientation angle is about 45 °, a distance H is a W√6 / 3. 또 다른 버전에서, 기판은 실질적으로 실리콘으로 구성되고, (111) 결정 배향을 가지고 있으며, 배향각은 약 45°이고, 소정 거리 H는 적어도 2W이다. In another version, the substrate is a substantially consists of a silicon (111) has a crystal orientation, the orientation angle is about 45 °, the predetermined distance H is at least 2W.

본 발명의 다양한 실시예에서, 변위의 차단은 상술된 마스크의 기하학적 형태 및 배향뿐만 아니라, 이하에 더 상세하게 설명되는 바와 같이, 변위가 거의 수직인 표면에 끌어 당겨지는 '이미지 힘(image force)' 때문에 촉진된다. In various embodiments of the invention, the blocking of the displacement is being pulled, as well as the geometry of the above-mentioned mask, and the orientation, as will be further described in detail below, the drag on a substantially perpendicular surface displacement 'image force (image force) 'is facilitated because. 다수의 실시예들에서, 이미지 힘만으로도 재성장층의 상부가 스레딩 변위 및 다른 변위 결함이 거의 없도록 유발하는 데 충분하다. In many embodiments, the image force alone is sufficient for the upper portion of the regrowth layer is displaced threading and other defects are displacements caused nearly so.

본 기술분야의 숙련자가 잘 알고 있는 바와 같이, 표면 근처의 변위는 결정의 벌크에서는 일반적으로 발생하지 않는 힘을 경험하고, 재료가 거기에 효율적으로 더욱 부합하며 변위 에너지가 더 낮기 때문에 자유 표면을 향해 끌어당겨 진다. As is familiar those skilled in the art, the displacement of the vicinity of the surface towards a free surface due to experiencing a force that does not commonly occur in the bulk of the crystal, the material is it efficient more consistent with and displacement energy is lower, the It is pulled. Hull & Bacon, Introduction to Dislocation, 4 th edition, Steel Times(2001)를 참조하라. See the Hull & Bacon, Introduction to Dislocation, 4 th edition, Steel Times (2001). 이미지 힘은 성장되고 있는 반도체의 재료 속성뿐만 아니라, 주어진 변위과 자유 표면 간의 거리에 의해 결정된다. Image force is not only the material properties of the semiconductor being grown is determined by the distance between the given byeonwigwa free surface. 그러므로 변위가 측벽에서 트랩핑을 유리하게 하지 않는 배향을 가지고 있는 경우에도, 결정의 탄성 에너지를 감소시키기 위해 변위를 자유 표면으로 끌어당기는 경계 힘으로 인해, 상술된 접근법은 특정 치수에서 여전히 유효하다. Therefore, even if the displacement is to have an orientation that does not favor trapping in the side walls, due to the boundary strength to pull the displaced free surface in order to reduce the elastic energy of the crystal, the above-described approach is still valid in a particular dimension. 수학적으로, 스트레인에 대한 수식의 경계 조건은 표면에 수직인 스트레인 성분이 그 표면에서 제로가 되는 것을 요구하기 때문에, 이들 힘이 발생한다. Mathematically, the boundary condition of the equation for the strain is generated because the requirement that the strain component perpendicular to the surface to be zero at the surface, these forces. 그러므로 수직 측벽을 향하여, 에지 변위 상의 변위 길이의 단위당 힘은 이하의 공식에 의해 표현될 수 있다. Therefore, towards the vertical side walls, the force per unit length on the edge of the displacement the displacement can be expressed by the following formula.

Figure 112007090154695-PCT00001

F I F I = 이미지 힘 = Image force

G = 전단 탄성계수 G = shear modulus

d = 자유 표면으로부터의 거리 d = the distance from the free surface

b = 버거스(Burgers) 벡터 b = Burgers (Burgers) vector

υ= 포이슨 비율. υ = Poisson's ratio.

도 4a-4b를 참조하면, 여기에 이용되는 바와 같이, 용어 "60°변위"은 버거스 벡터와 변위 라인 간의 각도가 60°인 변위를 지칭한다. Referring to Figure 4a-4b, as used herein, the term "60 ° displacement" refers to the angle displacement of 60 ° between the Burgers vector and the displacement line. 이들 변위는 스트레인이 비교적 낮은(예를 들면, <2%) 다이아몬드-큐빅 또는 섬아연광 래티스 미스매칭된 시스템에서 통상 형성된다. These displacements are strain is relatively low (e.g., <2%), diamond-are typically formed in or cubic sphalerite lattice mismatching the system. 스레드에 대한 힘(근처의 다른 변위으로부터 또는 근처의 자유 표면으로부터 기인할 수 있음)이 없는 경우, 이들은 <110> 방향으로 45°각도로 기판 표면으로부터 발생한다. If there is no force on the thread (which can result from the free surface near the other or from a displacement of around), which arises from the substrate surface at a 45 ° angle to the <110> direction. 그러나 위로부터(표면에 수직으로) 봤을 때, 이들은 <100> 방향으로 놓여있는 것으로 보인다. However, as it is seen (in the vertical to the surface) from the top, and these appear to be placed in the <100> direction.

실험적으로, 실리콘 상 게르마늄의 경우(4% 미스매치)에 대해 SiO 2 의 대략 300nm 이내의 변위가 트랩핑된다. Experimentally, it is the displacement of the trapping within approximately 300nm of SiO 2 for the (4% mismatch) in the case of a silicon germanium. 이것은 이미지 힘의 영향 때문인 것으로 이해된다. It is understood that due to the influence of image forces. 이들 변위과 측벽 간의 각도는 대략 45-55°의 범위인 것으로 나타난다. The angle between these byeonwigwa side wall is shown to be the range of about 45-55 °.

Ge에 대한 관련 재료 상수는 이하와 같다. The relevant material constants of the Ge is as follows.

G = 4.1e11 dyne/cm 2 G = 4.1e11 dyne / cm 2

υ= 0.26 υ = 0.26

b = 3.99Å. b = 3.99Å.

상기 공식, 및 d≤300nm에 대해 Si 상의 Ge의 변위는 SiO 2 측벽을 향해 구부려진다는 실험적 관찰에 기초하여, 큐빅 반도체 결정에서 변위를 자유 표면으로 구 부리는 데 필요한 힘은 대략 2.3dyne/cm이다. The formula, and a displacement of about d≤300nm Ge on Si is the force required to obtain the beak is displaced on the basis of experimental observations is bent toward the SiO 2 sidewalls, cubic semiconductor crystal in the free surface is substantially 2.3dyne / cm . 그러므로 다른 재료들에 대해 자유 표면으로부터의 거리 d는 G, υ, 및 b에 대해 그 주지된 값들에 기초하여 특정 정확도로 추정될 수 있다. Therefore, the distance d from the free surface to the other materials can be estimated with a certain accuracy on the basis of the known values ​​for G, υ, and b. 예를 들면, 이들 계산들에 의한 값은 이하와 같다. For example, the value obtained in these calculations are as follows.

GaAs에 대해, d=258nm For GaAs, d = 258nm

InP에 대해, d=205nm For InP, d = 205nm

AlSb에 대해, d=210nm For AlSb, d = 210nm

InSb에 대해, d=164nm For InSb, d = 164nm

도 4c를 참조하면, 풀 트랩핑을 위해, 홀 또는 트렌치 수평 치수 w는 양호하게는 대략 2*d보다 작거나 같고, 수직 치수 h는 양호하게는 적어도 대략 d이며, d는 상술된 바와 같이 계산된다. Referring to Figure 4c, for a full-trapping, holes or trenches horizontal dimension w is preferably less than or equal to substantially 2 * d, and a vertical dimension h is preferably at least about d, d is calculated as described above do. 이들 기준들은 측벽의 경계 및 기판 표면의 배향와 실질적으로 무관할 것으로 예상된다. These standards are expected to be independent of the baehyangwa substantially the boundary, and the substrate surface of the side wall. 그러므로 본 발명의 다양한 실시예에서, 재성장층의 낮은 부분의 변위는 상술된 바와 같이 계산되고 재성장층의 변위의 전파 방향에 관계없이 오리엔팅된 폭을 가지는, 연장된 개구부, 예를 들면 트렌치를 가지는 변위 차단 마스크를 채용함으로써 트랩핑된다. Thus, in various embodiments of the invention, the displacement of the lower part of the re-growth layer is calculated as described above having an orientation putting the width, regardless of the propagation direction of displacement of the re-grown layer, for an extended opening, for example having a trench It is trapped by employing a displacement block mask.

또한, 도 4d에 도시되고 여기에 이용되는 바와 같이, 용어 "90°변위"은 버거스 벡터와 변위 라인 간의 각도가 90°인 변위를 지칭한다. Also, as used herein and shown in Figure 4d, the term "90 ° displacement" refers to the displacement in angle between the Burgers vector and the line of displacement 90 °. 이들 변위는 스트레인이 비교적 높은(예를 들면, >2%) 미스매칭된 시스템에서 주로 형성된다. These displacements are the strain (for example,> 2%) is relatively high is formed mainly from the mismatching system. 스레딩 변위 상의 힘(근처의 다른 변위 또는 근처의 자유 표면으로부터 기인할 수 있음)이 없는 상태에서, 이들은 <100> 방향으로 90°각도에서 기판 표면으로부터 상승한다. In force on the threaded displacements (which may result from the different displacement or free surface near the vicinity of) the free state, which increases from the substrate surface at a 90 ° angle to the <100> direction. 그러므로 이들 변위는 도 4e에 도시된 바와 같이, 수직 측벽보다는 경사진 것을 가 지는 변위 차단 마스크를 이용함으로써 가장 최적으로 트랩핑될 수 있다. Thus, these displacements can be in the most optimal trapping by using a, mask displacement block that has the inclined rather than vertical sidewalls as shown in Figure 4e.

이하는 다른 종류의 다이아몬드-큐빅 또는 섬아연광 반도체 헤테로 구조에서 변위를 트랩핑하기 위한 메커니즘을 요약한다. Summarize the cubic zinc blende or a mechanism for trapping a displacement in the semiconductor heterostructure - under different types of diamond.

1. 낮은 미스매치, 낮은 이미지 힘 1. Low mismatch, low-power image

- 60°변위가 우세하다. - a 60 ° displacement is dominant.

- 스레드는 <110> 방향으로 배치되고, 45°에서 표면으로부터 상승한다. - the thread is arranged in the <110> direction, it is raised from the surface at 45 °.

- 변위를 트랩핑하기 위한 최상의 접근법은 도 3a-3b와 관련하여 상술된 바와 같이, 측벽의 적절한 배향 및 개구부의 적절한 치수에 좌우된다. - is the best approach for trapping the displacement is dependent upon the appropriate dimensions of the proper alignment and opening of the side wall, as described above with respect to Figs. 3a-3b.

2. 낮은 미스매치, 높은 이미지 힘 2. Low mismatch, high image strength

- 60°변위가 우세하다. - a 60 ° displacement is dominant.

- 스레드는 자유로운 실질적으로 수직인 표면을 향하여 구부러진다. - the thread is bent towards the perpendicular to the surface substantially free.

- 변위를 트랩핑하기 위한 최상의 접근법은 도 4a-4c와 관련하여 상술된 바와 같다. - is the best approach for trapping the displacement as described above with reference to Figure 4a-4c.

3. 높은 미스매치, 높은 이미지 힘. 3. The high-mismatch, high image strength.

- 90°변위가 우세하다. - a 90 ° displacement is dominant.

- 스레드는 자유로운 실질적으로 수직인 표면을 향해 구부러진다. - the thread is bent towards the perpendicular to the surface substantially free.

- 변위를 트랩핑하기 위한 최상의 접근법은 도 4a-4c와 관련되어 상술된 바와 같다. - Best approach for trapping the displacement is associated with Fig. 4a-4c are as previously described.

4. 높은 미스매치, 낮은 이미지 힘 4. High mismatches, low-power image

- 90°변위가 우세하다. - a 90 ° displacement is dominant.

- 스레드는 <110> 방향으로 배치되고, 90°에서 표면으로부터 상승한다. - the thread is arranged in the <110> direction, it is raised from the surface at 90 °.

- 변위를 트랩핑하기 위한 최상의 접근법은 도 4d-4e와 관련하여 상술된 바와 같다. - is the best approach for trapping the displacement as described above with reference to FIG. 4d-4e.

III-질화물(III-N) 재료와 같은 6각형 반도체는 고전력 고속 전자공학 및 발광 애플리케이션에 있어서 매우 흥미로운 것이다. Hexagonal semiconductor, such as a III- nitride (III-N) is a very interesting material in the high-power high-speed electronics and light-emitting applications. Si 상의 III-질화물과 같은 6각형 반도체의 에피택시에 대해, Si의 (111) 표면은 통상 (100)보다 더 바람직하다. For hexagonal epitaxy of semiconductors such as III- nitride on Si, (111) surface of Si is more preferable than the usual 100. 이것은 Si의 (111) 표면이 6각형이기 때문이다(Si가 큐빅 결정이라 하더라도). This is because the (111) surface of Si is hexagonal (even in a Si a cubic crystal). 이것은 큐빅 (100) 페이스보다 더 나은 6각형 결정 성장에 대한 템플레이트를 만든다. This creates a template for a better hexagonal crystal growth than the cubic (100) face. 그러나 상술된 바와 같이, 그러한 재료의 스레딩 변위가 Si, Ge 및 GaAs와 같은 더 통상적으로 이용되는 큐빅 반도체와 비교할 때 기판에 대해 다른 배향을 가지고 있으므로, 래티스 미스매칭된 Si (111) 기판 위에 배치된 6각형 반도체의 스레딩 변위가 수직 측벽에 의해 효율적으로 한정될 수 없기 때문에, 상술된 에피택셜 네킹 접근법은 이들 애플리케이션에서 덜 효율적이다. The However, as described above, the threading displacement of such materials Si, Ge, and so have different orientations relative to the substrate as compared to the more conventional cubic semiconductors used, such as GaAs, disposed on the lattice mismatching the Si (111) substrate since there is no displacement of the threaded hexagonal semiconductor can be effectively limited by the vertical side walls, the epitaxial necking approach described above is less efficient in these applications. 예를 들면, 도 4e와 관련하여 상술된 바와 같이, 기판의 특정 표면 배향 및 래티스 미스매칭된 재성장 영역의 결정 구조에 대해, 스레딩 결함은 기판에 수직으로 전파되는 경향이 있고, 이는 변위 차단 마스크의 수직 측벽에 의한 트랩핑에 유리하지 않을 수 있다. For the example, as described above with reference to Figure 4e, for the crystal structure of a particular surface orientation and the lattice mismatching the re-growth area of ​​the substrate, threading defects tend to vertically propagating in the substrate, which is displaced off mask It may not be advantageous to trapping by a vertical side wall. 이것은 GaN이 Si의 (100) 표면상에 성장되는 경우이다. This is the case where GaN is grown on the (100) surface of Si. 그러한 경우에, 일부 실시예들에서, 개구부의 측벽의 각도는 도 4e에 도시된 바와 같이 기판에 대해 경사져, 수직으로 전파하는 결함이 각진 측벽을 교차하게 된다. In such a case, in some embodiments, the angle of the side wall of the opening is inclined with respect to the substrate as shown in Figure 4e, the defects propagate in the vertical is angled to intersect the side wall.

다른 실시예들에서, 개구부에 노출된 기저 기판 자체의 표면은 스레딩 변위 의 한정을 가능하게 하도록 구성된다. In other embodiments, the surface of the base substrate itself exposed to the opening is configured to enable a limited displacement of the threading. 도 5a를 참조하면, 변위 차단 마스크가 Si (100) 기판상에 배치되고 개구부가 그를 통해 정의된 후, Si의 (111) 결정학적 면에 선택적인 에칭액, 예를 들면 KOH 용액은 시드 윈도의 기저부에서 노출된 표면의 일부에 인가되어, (111) 표면을 노출한다. Referring to Figure 5a, the displacement block mask is disposed on the Si (100) substrate after the openings are defined therethrough, for selective etching in the 111 crystallographic plane of Si, for example, KOH solution is the base of the seed window It is applied to a portion of the exposed surface, exposing the (111) surface in the. 그리고나서, 래티스 미스매칭된 반도체 재료가 기판상의 개구부에 퇴적되고, 헤테로 에피택셜 영역이 개구부에 배치된 재료상에 성장되어 마스크 상에서 수평으로 확장되도록 에피택셜 퇴적이 계속된다. Then, the lattice miss is deposited in the opening on the substrate semiconductor material matching, hetero epitaxial region is grown on the jaeryosang disposed in opening the epitaxial deposition is continued to be extended horizontally on the mask. 도 5b에 도시된 바와 같이, 기저 표면의 구성으로 인해, 헤테로 에피택셜 영역의 스레딩 변위의 배향은 기판의 표면에 대해 대략 45°이므로, 마스크의 실질적으로 수직인 측벽에 의해 변위의 트랩핑을 용이하게 한다. As it is shown in Figure 5b, due to the configuration of the bottom surface, because the orientation of the threading displacement of the heteroepitaxial region is approximately 45 ° to the surface of the substrate, substantially facilitating the trapping of the displacement by the vertical side wall of the mask It makes. 그리고나서, 작은 에어리어의 6각형 반도체 재료가 디바이스 액티브 에어리어에 대해 요구되는 경우에, 개별적인 개구부로부터 연장되는 헤테로 에피택셜 과도 성장은 평탄화될 수 있어(예를 들면, CMP를 통함), 인접하는 절연체 에어리어와 거의 동일한 평면 상이 되게 된다. Then, when the hexagonal semiconductor material of a small area is required for the device active area, heteroepitaxial overgrowth is can be planarized extending from respective openings (e. G., Tongham the CMP), adjacent the insulation area that and it is to be different from substantially the same plane. 다르게는, 큰 에어리어가 요구되는 경우, 인접하는 영역이 합체될 때까지 성장이 진행될 수 있고, 이어서 선택적으로 결과적인 구조의 평탄화가 진행된다. Alternatively, if a large area is required, and this growth can take place until the adjacent region to be incorporated, and then it is selectively guided through the planarization of the resulting structure. 나중의 경우에, 6각형 반도체의 수평 성장 레이트는 다양한 주지된 접근법을 채용하는 표면에 수직인 성장 레이트보다 많이 증가될 수 있으므로, 이들 반도체 재료는 (100) 표면상에서 성장된 큐빅 반도체로는 가용하지 않는 프로세스 유연성을 제공한다. In the latter case, the horizontal growth rate of the semiconductor hexagon is can be increased more than the vertical growth rate on the surface to adopt a variety of known an approach, these semiconductor materials are not available is in the cubic semiconductor grown on the surface 100 It does not provide process flexibility. 특히, 이들 재료의 차이 성장 레이트는 넓게 스페이싱된 시드 트렌치를 허용하고, 예를 들면 스페이싱은 5배의 트렌치 폭 또는 심지어 그 이상일 수 있으므로, 에피택셜 성장 프런트가 합체하는 경우에 형성할 것으로 알려져 있는 결함이 실질적으로 제거될 수 없는 경우에, 밀접하게 스페이싱된 시드 트렌치보다 실질적인 장점을 제공한다. In particular, the difference in growth rate may allow the seed trench spacing widely, and for example, spacing, so five times the trench width, or even the more, defects that are known to be formed in the case of the epitaxial growth front copolymers of these materials If this can not be substantially removed, it provides a substantial advantage over a closely-spacing the seed trench.

도 6a-6f는 본 발명의 다양한 실시예에 따라 증가한 표면 에어리어를 가지는 래티스 미스매칭된 반도체 헤테로 구조의 개략적인 측단면도를 도시하고 있다. Figure 6a-6f depicts a schematic side cross-sectional view of the semiconductor heterostructure lattice miss matching structure having an increased surface area in accordance with various embodiments of the invention. 특히, 이하에 더 상세하게 설명되는 바와 같이, 도 3a-3b를 참조하여 상술된 실시예와 비교할 때, 스레딩 변위가 실질적으로 없는 래티스 미스매칭된 헤테로 구조의 상부의 에어리어가 증가한다. In particular, the following more detailed description, increasing the upper part of the area of ​​the heterostructure when compared to the embodiment described above, threading the displacement is substantially no lattice mismatch with reference to Figs. 3a-3b, as the. 예를 들면, 이하에 더 상세하게 설명되는 바와 같이, 일부 실시예들에서, 변위 차단 마스크의 개구부는 가변 폭을 가지고 있다. For example, as will be further described in detail below, in some embodiments, the opening of the displaceable blocking mask has a variable width. 다른 버전에서, 변위 차단 마스크의 개구부의 측벽은 기판의 표면에 가장 가깝게 배치된 제1 부분, 및 제1 부분 위에 배치된 제2 부분을 포함한다. In other versions, the sidewall of the opening of the displacement block mask comprises a second portion disposed above the first portion, and a first portion of the nearest place on the surface of the substrate. 제1 부분의 높이는 기판의 표면으로부터 소정 거리 H와 적어도 동일할 수 있고, 여기에서 스레딩 변위는 거리 H에서 또는 그 이하에서 변위 차단 마스크의 개구부의 측벽에서 종료한다. The at least be equal to the predetermined distance H from the surface of the substrate and the height of the first portion, the displacement threading here terminates in the side wall of the opening of the displaceable blocking mask at or below in the distance H. 이들 실시예들의 일부 버전에서, 측벽의 제1 부분은 제2 부분에 거의 평행할 수 있다. In some versions of these embodiments, the first portion of the side wall may be substantially parallel to the second portion. 또한, 일부 버전에서, 측벽의 제2 부분은 외부로 플레어링(flare)된다. Furthermore, in some versions, the second portion of the side wall is a ring (flare) flare outward.

이하에 설명되는 다수의 실시예들에서, 기판(510)은 실리콘을 포함하거나 실질적으로 구성된다. In a number of embodiments described below, the substrate 510 comprises or substantially consists of silicon. 재성장층은 예를 들면 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물 및 갈륨 질화물로 구성된 그룹에서 선택된, II족, III족, IV족, V족, 및/또는 VI족 원소, 및/또는 그 조합 중 하나인 반도체 재료를 포함하거나 이 것으로 실질적으로 구성된다. Re-growth layer is for example, germanium, silicon germanium, gallium arsenide, aluminum antimonide, indium aluminum antimonide, indium antimonide, indium arsenide, indium phosphide and gallium from the group consisting of a nitride selected, II-group, III-group, IV group, the group V and / or VI group elements, and / or comprises one of semiconductor material of a combination thereof, or is substantially composed by two. 그 내부에 개구부를 가지는 변위 차단 마스크(520)는 기판상에 배치된다. Displacement block mask having the opening therein (520) is disposed on the substrate. 변위 차단 마스크는 예를 들면 실리콘 다이옥사이드 또는 실리콘 질화물과 같은 유전체 재료를 포함할 수 있다. Displaceable blocking mask may include, for example, a dielectric material such as silicon dioxide or silicon nitride. 측벽의 적어도 일부는 제1 반도체 재료의 선택된 결정 방향에 대해 배향각 α에서 기판 표면과 만난다. At least a portion of the side wall has a first meets the substrate surface at a selected crystal orientation angle α to the direction of semiconductor material. 제2 반도체 재료를 포함하는 재성장층(540)은 개구부에 퇴적된다. A second re-growth layer 540 including a semiconductor material is deposited in the openings. 다양한 실시예들에서, 제1 반도체 재료의 선택된 결정 방향은 재성장층의 스레딩 변위의 전파 방향과 정렬된다. In various embodiments, the first selected crystal orientation of the semiconductor material is aligned with the propagation direction of threading the displacement of the re-growth layer. 다양한 실시예들에서, 배향각은 약 30°내지 약 60°의 범위이고, 예를 들면 약 45°이다. In various embodiments, the orientation angle is about 30 ° to a range of about 60 °, for example about 45 °. 상술된 바와 같이, 본 발명의 다수의 실시예들에서, 변위의 차단은 상술된 마스크의 기하학적 형태 및 배향, 및/또는 '이미지 힘'에 의해 진척된다. As discussed above, in many embodiments of the invention, blocking of the displacement is in progress by the geometry of the above-mentioned mask, and the orientation, and / or 'image force'.

도 6a를 참조하면, 한 실시예에서, 변위 차단 마스크는 기판상에 두께 h1을 가지는 제1 저온 산화물층(521)을 퇴적함으로써 형성된다. Referring to Figure 6a, in one embodiment, the displacement block mask is formed by depositing a first low temperature oxide layer 521 having a thickness h1 on the substrate. 두께 h1은 상술된 바와 같이, 스레딩 변위(및/또는 스택킹 결함, 트윈 경계, 또는 반-위상 경계와 같은 다른 변위 결함)이 변위 차단 마스크의 개구부의 측벽에서 종료하는 기판의 표면으로부터의 거리에 거의 동일하도록 선택된다. Thickness h1 is threaded displacement as described above - to the distance from (and / or stacking faults, twin boundaries, or anti different displacement defects such as phase boundaries), the surface of the substrate to terminate in the sidewall of the opening of the displacement block mask It is selected to substantially equal. 지름 d1을 가지는 제1 개구 또는 폭 w1을 가지는 제1 트렌치 - 폭 w1 및 지름 d1 모두가 두께 h1보다 작음 - 는 종래 마스킹/에칭 기술에 의해 층(521) 내에 형성된다. Having a diameter d1 a first trench having an opening or a width w1 - width w1 and diameter d1 are all smaller than the thickness h1 - is formed in the layer 521 by a conventional masking / etching technique. 마스크가 벗겨진 후, 두께 h2를 가지는 제2 저온 산화물층(522)은 층(521) 상에 퇴적된다. After the mask is stripped, a second low temperature oxide layer 522 having a thickness h2 is deposited on the layer 521. 그리고나서, 지름 d2의 제2 개구 또는 폭 w2를 가지는 제2 트렌치가 종래 마스킹/에칭 기술에 의해 w1<w2(또는 d1<d2)가 되도록 층(522) 내에 형성된다. Then, the formed second trench having a width w2 of the second opening or the diameter d2 in the w1 <w2 (or d1 <d2) layer 522 such that by a conventional masking / etching technique. 마스크가 벗겨진 후, 제2 반 도체 재료의 재성장층은 여기에 참조로 첨부한 Langdo 등에 의한 미국특허 출원공개번호 제2004/0045499A호에 개시된 기법들 중 임의의 하나에 따라, 선택적 에피택시에 의해 제1 및 제2 개구 또는 제1 및 제2 트렌치에 퇴적된다. After the mask is stripped, a second re-grown layer of a semiconductor material according to any one of the techniques disclosed in U.S. Patent Application Publication Nos. 2004 / 0045499A call due Langdo accompanying herein by reference, the by selective epitaxy, It is deposited on the first and the second opening or the first and second trenches. 상술된 바와 같이, 퇴적에 이어서, 스레딩 변위 및/또는 다른 변위 결함은 두께 h1 또는 그 이하에서 제1 개구(또는 제1 트렌치에서)에서 실질적으로 종료한다. As it discussed above, following deposition, threading the displacement and / or other defects are displaced substantially terminate in the first aperture (or in the first trench) at or below thickness h1. 결과적으로, 스레딩 변위가 거의 없는 두께 h2를 가지는 재성장층 부분은 도 3a-3b를 참조하여 상술된 실시예와 비교할 때 더 큰 상부 표면으로 얻어진다. As a result, obtained with a larger top surface as compared to the embodiment of the re-growth layer portion has a thickness h2 threading displaced with little reference to Figs. 3a-3b above.

도 6b를 참조하면, 다른 실시예에서, 제2 반도체 재료를 포함하는 과도 성장층(555)은 재성장층(540) 상, 및 재성장층에 인접한 변위 차단 마스크(520)의 일부 상에 퇴적된다. Referring to Figure 6b, in another embodiment, the second excessive growth layer 555 including a semiconductor material is deposited on a part of the displacement block mask 520 adjacent to the re-growth layer 540, and the re-growth layer. 재성장층의 적어도 일부는 비-결정(즉, 비결정질) 재료로서 퇴적되고, 예를 들면 퇴적 온도보다 더 높은 온도에서 어닐링 공정에 의해 후속적으로 결정화될 수 있다. At least a portion of the re-growth layer is a non-is deposited as a crystal (i.e., non-crystalline) materials, for example, be crystallized subsequently by a further annealing step at a temperature above the deposition temperature. 그러므로 본 실시예에서 오버레이어의 결정화는 재성장층 상의 오버레이어 영역의 결정 재료를 생성하는 데 이용되고, 이는 퇴적 위의 비결정질이다. Therefore, crystallization of the overlayer in the present embodiment is used to produce the crystalline material of the over-layer region on the re-grown layer, which is amorphous above deposition. 도 6b의 화살표는, 과도 성장층(555)의 적어도 일부를 형성하는 비결정질 재료가 결정화됨에 따라, 변위 차단 마스크의 개구부로부터 외부를 향하여 확장하는 결정화된 영역을 나타낸다. Figure 6b of the arrow, as the amorphous material forming at least a portion of the overgrowth layer 555, crystallization, shows a crystallized region that extends towards the outside from the opening of the displacement block mask.

도 6c를 참조하면, 또 다른 실시예에서, 변위 차단 마스크의 개구부에서 재성장층의 퇴적에 이어서 수평 에피택셜 퇴적의 공정이 진행되어, 유용한 표면 에어리어를 증가시킨다. Referring to Figure 6c, thereby yet another embodiment, the deposition process followed by a horizontal epitaxially deposited on the re-growth layer at the opening portion of the mask displacement block advances, increasing the useful surface area. 또한, 이것은 (110) 또는 (111) 표면과 비교할 때 (100) 표면에 전형적인 더 높은 성장 레이트를 활용하여 본 실시예에서의 수평 과도 성장을 증가시킨다. In addition, this increases the horizontal growth of the transient in the present embodiment by using a typical higher growth rate on the (100) surface as compared to the (110) or (111) surface. 예를 들면, 과도 성장 영역은 통상적으로 채널 재료보다 덜 엄격한 재료 품질 요구조건을 가지고 있는 소스/드레인 에어리어로서 이용될 수 있다. For example, excessive growth zone typically may be used as a less rigid material quality source / drain with the requirements of the area than the channel material.

도 6d를 참조하면, 또 다른 실시예에서, 재성장층(540)의 유용한 상부 에어리어는 재성장 영역의 크기를 점진적으로 증가시킴으로써 증가한다. Referring to Figure 6d, in another embodiment, a useful upper area of ​​the re-growth layer 540 is increased by increasing the size of the re-growth area gradually. 도 6a를 참조하여 상술된 실시예와 유사하게, 변위 차단 마스크는 2개의 층들, 두께 h1을 가지는 제1 층, 및 두께 h2를 가지는 제2 층을 포함한다. Reference to Figure 6a and blocks displacement in analogy to the above described embodiment, the mask comprises two layers, the second layer having a first layer, and the thickness h2 having a thickness of h1. 두께 h1은 상술된 바와 같이, 스레딩 변위 및/또는 다른 변위 결함이 변위 차단 마스크의 개구부의 측벽에서 종료하는 기판의 표면으로부터의 거리에 적어도 동일하게 선택된다. The thickness h1 is selected in threading the displacement and / or other displacement defect is at least equal to the distance from the surface of the substrate to terminate in the sidewall of the opening of the displaceable blocking mask, as discussed above. 즉, 지름 d1을 가지는 제1 개구, 또는 폭 w1을 가지는 제1 트렌치 - 폭 w1 및 지름 d1 모두가 두께 h1보다 작음 - 는 종래 마스킹/에칭 기술에 의해 층(521) 내에 형성된다. That is, the first trench having a first opening, or the width w1 having a diameter d1 - the width w1 and diameter d1 is smaller than both the thickness h1 - is formed in the layer 521 by a conventional masking / etching technique. 마스크가 벗겨진 후, 두께 h2를 가지는 제2 저온 산화물층(522)은 층(521) 상에 퇴적된다. After the mask is stripped, a second low temperature oxide layer 522 having a thickness h2 is deposited on the layer 521. 그리고나서, 지름 d2의 제2 개구 또는 폭 w2를 가지는 제2 트렌치가 종래 마스킹/에칭 기술에 의해 w1<w2(또는 d1<d2)가 되도록 층(522) 내에 형성된다. Then, the formed second trench having a width w2 of the second opening or the diameter d2 in the w1 <w2 (or d1 <d2) layer 522 such that by a conventional masking / etching technique. 그러나 도 6a에 도시된 실시예와 비교하여, 제2 트렌치의 폭 w2는 트렌치의 측벽, 즉 층(522)의 개구부가 점진적으로 외부로 플레어링하도록 점진적으로 증가한다. However, as compared with the embodiment shown in 6a, the width w2 of the second trench is gradually increased so that the opening is gradually flaring out of the side wall, that is, layer 522 of the trench. 이러한 효과는 예를 들면 종래의 마스킹/에칭 기술에 의해 달성될 수 있고, 여기에서 에칭액 및 마스킹 재료는 마스킹 재료가 에칭 프로세스 동안에 수평으로 부식되도록 선택되어, 점진적으로 변위 차단 마스크 아래를 더 많이 노출하며, 결과적으로 외부로 플레어링되는 변위 차단 마스크의 개구부로 나타나게 된다. This effect is for example can be achieved by a conventional masking / etching technique, etching and masking material herein is selected such that the masking material is horizontal corroded during the etching process, and progressively more exposed to the following displacement block mask to It is displayed at the opening of the displacement as a result, the block that is flaring in the outer mask. 예를 들면, 마스킹 재료는 종래의 포토레지스트일 수 있고, 에칭액은 종래 RIE 시스템에서 이용 되는 기체 CF 4 및 H 2 의 혼합일 수 있다. For example, the masking material can be a conventional photoresist, the etching solution may be a mixed gas of CF 4 and H 2 is used in a conventional RIE system. 마스크가 벗겨진 후, 제2 반도체 재료의 재성장층은 층(521, 522)에 의해 정의된 개구부에서 선택적 에피택시에 의해 퇴적된다. After the mask is stripped, a second re-growth layer of semiconductor material is deposited by selective epitaxy in the opening defined by the layers (521, 522). 상술된 바와 같이, 퇴적에 이어서, 스레딩 변위(및/또는 스택킹 결함, 트윈 경계, 또는 반-위상 경계와 같은 다른 변위 결함)은 두께 h1 또는 그 이하에서 제1 개구(또는 제1 트렌치에서)에서 실질적으로 종료한다. As discussed above, following deposition, threading displacement (and / or stacking faults, twin boundaries, or anti-other displacement defects such as phase boundaries) (or in the first trench), the first opening in the thickness h1 or less substantially terminated in. 따라서, 본 실시예에서, 변위는 두께 h1 또는 그 이하에서, 재성장 영역의 제1 부분에서 종료되고, 그리고나서 재성장층은 점점 더 크게 되어, 큰 디바이스 제조를 위해 큰 표면 에어리어를 가지는 고품질 에피택셜 성장을 허용한다. Thus, in this embodiment, displacement in the thickness h1 or lower, and terminated at the first portion of the re-growth area, and then re-grown layer is more increased, high-quality epitaxial growth having a large surface area for the large device manufacturing permits.

도 6e를 참조하면, 도 6d와 관련하여 상술된 실시예의 다른 버전에서, 외부로 경사진 측벽을 가지는 개구부를 가지는 변위 차단 마스크, 즉 상부보다 기저부에서 실질적으로 더 좁은 구조는 단지 한 번의 리소그라피 공정, 이어서 스페이서 퇴적 및 에칭으로 수행될 수 있다. Referring to Figure 6e, in another version of the above-described embodiment with respect to Figure 6d, the displacement having an opening with an inclined side wall to the outside block mask, that is substantially narrower structure in the bottom portion than the upper portion is only a single lithography process, It may then be performed in a spacer deposition and etching. 이러한 기법은 일반적으로 더 경제적이고, 리소그라피-및-에칭 접근법에 본질적인 리소그라픽 정렬 문제, 또는 리소그라픽 최소 특징 제한을 극복할 수 있다. These techniques and generally more economic, lithography-and-can overcome the inherent lithography alignment problems, limited to etching or lithography features minimal approach. 스페이서는 절연체 층과 동일하거나 다른 재료로 형성될 수 있다. The spacer may be identical to the insulation layer, or formed of other materials. 어느 경우든, 선택적 에피택셜 성장은 개구부 또는 트렌치의 생성 이후에 이루어진다. In either case, a selective epitaxial growth is performed after the creation of an opening or trench.

도 6f-6h는 표면 에어리어를 증가시키는 추가 기법을 도시하고 있다. Fig. 6f-6h illustrates additional methods of increasing the surface area. 도 6f(다시, 도 6b뿐만 아님)를 참조하면, 한 실시예에서, 실리콘 질화물은 2개의 개구부(535)를 정의하는 변위 차단 마스크(520)에 대한 유전체 재료로서 실리콘 다이 옥사이드 대신에 이용된다. Referring to Figure 6f (again, not only FIG. 6b), in one embodiment, silicon nitride is used in place of the silicon die oxide as the dielectric material for the displacement block mask 520 that defines two openings (535). 재성장 영역(540)이 개구부에 에피택시적으로 성장한 후, 과도 성장 영역(560)이 그 위에 퇴적된다. Re-growth area, excessive growth region 560 After 540 grown in the opening with epitaxial enemy is deposited thereon. 실리콘 질화물을 이용하는 것은 더 적은 결함으로 변위 차단 마스크(520) 층 상의 2개의 과도 성장된 영역을 융합하는 것을 용이하게 하여, 결과적으로 더 큰 표면 에어리어로 나타나게 된다. It is to facilitate the fusion of the displacement block mask (520) layer grown on the two transition regions with less defects using silicon nitride, is consequently appear at a larger surface area. 도 6g를 참조하면, 도 6f의 실시예의 한 특정 버전에서, 제2 반도체 재료(570)의 층은 변위 차단 마스크(520)가 그 위에 형성되기 이전에 기판(510) 상에 퇴적되어, 재성장 영역(540)은 미리 정의된 래티스 스페이싱으로 변위 차단 마스크의 상부에서 융합한다. Referring to Figure 6g, in the example in which specific version embodiment of Figure 6f, the second layer of semiconductor material 570 is displaced off mask 520 is deposited on the previous substrate 510 to be formed thereon, the re-growth area 540 fused on top of the block mask displaced against the pre-defined lattice spacing. 재성장 영역에서의 이러한 래티스 스페이싱은 층(570)의 래티스 스페이싱의 뒤에 이어지고, 따라서 2개의 에피택시 구조가 융합하는 경우에 더 적은 래티스 오정렬을 가지고 있다. The lattice spacing in the re-growth area leads back of the lattice spacing of the layer 570, and therefore has less lattice misalignment in the case of the fusion of two epitaxial structures. 도 6h를 참조하면, 도 6f의 실시예의 또 다른 버전에서, 변위 차단 마스크는 2개 이상의 밀접하게 스페이싱되고 플레어링된 개구부를 정의하여, 마스크의 수평 상부 표면이 최소화되거나, 특정 구현에서는 제거된다. Referring to Figure 6h, in the embodiment, another version of Figure 6f, the displacement block mask is closely spacing two or more by defining a flaring of the opening, a horizontal top surface of the mask is minimized or is removed in certain embodiments. 이러한 버전에서, 종종 결함에 취약한 수평 과도 성장 영역은 무시 가능하거나 함께 부재상태가 되어 결과적인 융합된 과도 성장 영역의 품질을 개선한다. In this version, and often improve the quality of the overcorrected excessively weak horizontal growth region in the defect is the absence of available or ignored with the resulting fusion growth region.

또한, 도 7a-7c를 참조하면, 일부 실시예들에서, 본 발명은 에피택셜 네킹 및 ELO 기법의 조합에 의해 헤테로 에피택셜 영역 내에 큰 액티브 에어리어를 생성하고, 자기 조립된 변위 차단 마스크를 채용하는 데 초점을 맞추고 있다. Also, referring to Figure 7a-7c, in some embodiments, the present invention is to create a large active area in the heteroepitaxial region by a combination of epitaxial necking and ELO techniques, employing a self-assembled displacement block mask to focus. 특히, 그를 통과하는 개구부의 어레이를 정의하는 유전체층은 자기 조립 기법을 이용하여 형성될 수 있으므로, 전통적인 시간 소비 리소그라피 및 에칭 접근법을 피한다. In particular, the dielectric layer defining an array of openings therethrough, so can be formed using self-assembly techniques, and avoid the traditional time consuming approach to lithography and etching. 절연체층의 수직 개구부의 자기 조립된 어레이가 Si 기판상에 생성되는 방법의 예 에 대해, 여기에 참고로 첨부되고, Applied Physics Letters, Vol. For the way the self-assembled array of vertical openings in the insulation layer is produced on the Si substrate for example, it is attached by reference herein, Applied Physics Letters, Vol. 79, No. 79, No. 19(2001)에 공개된 Wenchong Hu 등에 의한 논문 "Growth of well-aligned carbon nanotube arrays on silicon substrate using porous alumina film as a nanotemplate"을 참조하는데, 이것은 알루미늄의 애노드 산화가 도 7a-7b에 도시된 것과 유사한 수직 개구부의 자기 조립된 어레이를 생성하는 데 이용되는 방법을 설명하고 있고, 여기에서 절연체는 알루미나(Al 2 O 3 )이다. To refer to paper, "Growth of well-aligned carbon nanotube arrays on silicon substrate using porous alumina film as a nanotemplate" caused by the open Wenchong Hu to 19 (2001), which is the anode oxidation of the aluminum to that shown in Figure 7a-7b and it describes the methods used to generate the self-assembled arrays of similar vertical opening, where the insulator is alumina (Al 2 O 3). 그러나 Hu 등에 의해 기재된 프로세스는 각 홀의 기저부에 알루미나의 작은 잔류층을 남긴다. However, the process described by Hu leaves a small residual layer of alumina in each hole bottom portion. 이러한 잔류층을 제거하기 위해, 이방성 건식 에칭(웨이퍼 표면에 평행한 것보다 웨이퍼 표면에 수직인 것이 훨씬 더 높은 에칭 레이트를 가짐)이 수행되어, 후속 에피택셜 네킹을 위한 '시드(seed)'인 실리콘을 노출한다. To remove this residual layer, anisotropic dry etching (that is perpendicular to the wafer surface rather than parallel to the wafer surface has a much higher etch rate) is carried out, "a seed (seed), for subsequent epitaxial necking of and exposing the silicon. 그리고나서, 헤테로 에피택셜 영역은 적어도 결과적인 과도 성장 영역이 합체될 때까지 개구부 내 및 개구부 외부에서 선택적으로 성장된다. Then, the heteroepitaxial region is the opening until at least the resulting excessive polymer growth zone and selectively grown from the external opening. 개구의 수평 치수, 미스매치의 정도, 및 측벽 산화물의 강도에 따라, 헤테로 에피택셜 "기둥(pillar)"의 플라스틱 또는 탄성 완화(relaxation) 중 하나가 우위를 차지한다. According to the horizontal dimension of the aperture, the strength of the degree, and the sidewall oxide of mismatches, one of the heteroepitaxial "pillar (pillar)" plastic or elastic relief (relaxation) of the account for the lead. 그리고나서, 결과적인 헤테로 에피택셜 층이 예를 들면, CMP를 통해 평탄화되고(도 7c), 스레딩 변위 및/또는 다른 변위 결함이 거의 없는 액티브 에어리어가 디바이스 제조에 이용된다. Then, the resulting heteroepitaxial layer is, for example, and planarized by a CMP (Fig. 7c), threading the displacement and / or other displacement defect is little active area is used for the device production.

도 8-10은 CMOS 디바이스의 제조를 위한 본 발명의 다양한 실시예들에 따른 변위 차단 기법의 다양한 애플리케이션을 도시하고 있다. Figure 8-10 shows a variety of applications in displacement blocking techniques according to various embodiments of the present invention for the manufacture of a CMOS device. 도 8은 Ge, InGaAs, 스트레인된 Ge/SiGe 및 다른 재료를 포함하는 MOSFET 디바이스 또는 예를 들면 InGaAs를 포함하는 HEMT 디바이스와 같이, 본 발명에 따라 제조된 재성장 또는 과도 성장 영역 위에 배치된 다양한 디바이스 구조를 도시하고 있다. 8 is Ge, InGaAs, such a MOSFET device, or for example, including a strain Ge / SiGe and other ingredients as in the HEMT device that includes an InGaAs, the various device structure disposed on the re-growth or overgrowth regions made in accordance with the present invention the shows. 시작 기판은 Si 기판 및/또는 SOI/SSOI 기판일 수 있다. Start substrate can be a Si substrate and / or SOI / SSOI substrate. 한 예에서, n-FET 및 p-FET 디지털 디바이스는 SSOI 기판상에 제조되지만, RF/아날로그 디바이스는 상술된 접근법을 이용하여 Si 기판상에 성장된 Ge 영역 상에 제조된다. In one example, n-FET and p-FET devices are digital, but fabricated on the SSOI substrate, RF / analog device is fabricated on a region growing Ge on a Si substrate by using the above-described approach. 진보된 재료를 Si 기판에 통합함으로써, 전자 및 홀 이동성이 크게 향상될 수 있다. By incorporating advanced materials on a Si substrate, the electron and hole mobility can be greatly increased. 그러한 FET 디바이스에 대한 변위 결함의 해로운 영향을 피하기 위해, 채널, 소스, 및 드레인 영역은 거의 결함이 없는 재성장 또는 과도 성장 재료의 상부 영역으로 한정되어야 한다. To avoid the detrimental effects of a displacement of such a defect FET device, channel, source, and drain regions are to be restricted to the upper region of the regrowth or overgrowth material substantially free of defects. 상세하게 상술된 바와 같이, 스레딩 변위 및 다른 결함의 차단은 마스크의 기하학적 형태 및 배향 및/또는 이미지 힘에 의해 진척된다. As described in detail above, threading and blocking displacement of the other defect is advance by the geometry and the orientation and / or power of the image mask. 다수의 실시예들에서, 이미지 힘만으로도 재성장 또는 과도 성장 재료의 상부 영역이 스레딩 변위 및 다른 변위 결함이 거의 없도록 하는 데 충분하다. In many embodiments, the image force alone is sufficient to substantially prevent the threading upper region displacement, and other defects in the regrowth displacement or transient growth material.

또한, 여전히 도 8을 참조하면, 접합 누설을 억제하는 넓은 대역갭 재료(예를 들면, AlSb)는 초기 성장에 이용된 후, FET 채널에 대해 높은 전자 이동성을 가지는 재료(InAs)가 이어진다. Further, Still referring to Figure 8, the wide band gap material to suppress junction leakage (for example, AlSb) is followed by, a material (InAs) having a high electron mobility for the channel after the FET used for the initial growth. 본 실시예에서, 양호하게는, 2개의 반도체 재료들은 유사한 래티스 상수를 가지고 있으므로, 변위가 이들 사이의 인터페이스에서 형성될 가능성을 줄인다. Preferably in this embodiment, it is because of two semiconductor materials having a similar lattice constant, a displacement in reducing the possibility of forming the interface between them. 또한, 본 실시예에서, 넓은 대역갭 재료의 성장에 이어서, 평탄화 공정이 이어짐으로써, 그 표면이 변위 차단 마스크의 상부와 거의 동일한 평면상에 있게 되고, 후속적으로 높은 이동성 재료의 얇은 층이 성장되어 MOS 채널을 수용할 수 있다. In addition, as in this embodiment, then, a planarization process continued to the growth of the wide band gap material, and its surface is to be in the substantially same plane as the upper part of the displacement block mask, growing a thin layer of high-mobility material is subsequently It is capable of accommodating the MOS channel. 양호하게는, FET 접합의 기저부는 넓은 대역갭 영역 내에 배 치되어 접합 누설을 억제한다. Preferably, the base of the junction FET is value times within wide bandgap region to suppress junction leakage.

도 9는 CMOS에서 본 발명의 다양한 실시예에 따른 변위 차단 기법의 다른 애플리케이션을 도시하고 있다. 9 shows another application of the displaceable blocking techniques according to various embodiments of the present invention in CMOS. 이러한 방법은 Ge/III-V 네킹 기술이 비교적 큰 CMOS 디바이스에 이용될 수 있도록 한다. This method allows the Ge / III-V necking techniques can be used in relatively large CMOS device. 도 8의 실시예에서와 같이, CMOS 디바이스에 변위 차단 기법을 적용하는 경우에, 디바이스 액티브 영역의 길이 L active 는 상술된 어스펙트 비율 요구조건을 만족시킬 만큼 충분히 작아야 한다. As in the embodiment of Figure 8, in the case of applying the technique to block displacement CMOS device, the active length L of the device active region should be small enough to satisfy the aspect ratio requirements of the above-described control. 그러나 소스/드레인 길이도 포함하는 L active 는 디바이스 채널 길이 L g 보다 훨씬 더 크다. However, L active, including also source / drain length is much larger than the device channel length L g. 도 9에 도시된 실시예는 Ge 또는 GaAs 성장이 좁은 채널 영역에서만 수행되고, 그리고나서 소스/드레인 재료는 분리되어 퇴적되는 상황을 어드레싱한다. The embodiment shown in Figure 9 for example, is addressing the situation is carried out only on the Ge or GaAs growth narrow channel region is, and then the source / drain material is separately deposited. 이러한 접근법은 Ge 또는 GaAs 성장 기법이 훨씬 더 큰 디바이스, 예를 들면, 22nm 노드 디바이스 대신에 90nm 노드 CMOS 디바이스에 적용될 수 있도록 한다. This approach allows the Ge or GaAs growth techniques can be applied to a much larger device, for example, 22nm node CMOS 90nm node device instead of the device. 이러한 채널-단독 Ge/III-V 변위 차단 접근법은 상승한 소스/드레인 기법, 쇼트키 소스/드레인 접근법과 같은 다른 바람직한 소스/드레인 엔지니어링 기법, 또는 소스/드레인 도펀트/도전성 최적화를 위해 채널 영역의 재료와 다른 소스/드레인 영역 상의 재료 이용과 조합될 수도 있다. These channel-alone Ge / III-V displacement block approach of another preferred source / drain engineering techniques, or the channel region to the source / drain dopant / conductive optimization, such as elevated source / drain technique, a Schottky source / drain approach material and It may be combined with other materials used on the source / drain regions. 준 소스/드레인 "온-절연체" 구조는 접합 커패시턴스를 줄여준다. Source / drain standard "on-insulator" structures reduces the junction capacitance. 소스/드레인 재료의 적절한 퇴적은 이동성 향상 목적을 위해 채널 영역의 로컬화된 스트레인을 도입시킨다. Proper deposition of the source / drain material is then introduced into the localized strain in the channel region for the purpose of improving mobility. 상술된 접근법은 미리 정의된 작은 채널 영역에만 적용될 수 있다. The above-described approach can only be applied to small channel region predefined. 소스/드레인 영역에서의 에피택셜 퇴적은 결함성이 있지만, 변위가 좁은 채널 영역의 측벽 상에서 종료하기만 한다면, 소스/드레인에서의 결함 밀도는 허용 가능하다. Epitaxial deposition of the source / drain regions can be defective in the defect density, the source / drain long as the end on the side wall of, but displaced narrow channel region is allowed.

종래의 평탄형 MOSFET 뿐만 아니라, 본 발명의 변위 차단 기법은 비-평탄형 FET를 제조하는 데도 이용될 수 있다. As well as the conventional flat-type MOSFET, the displacement block scheme of the present invention is non-can be used also to prepare a flat-type FET. 상술된 바와 같이, 스레딩 변위 및 다른 결함의 차단은 마스크의 기하학적 형태 및 배향 및/또는 이미지 힘에 의해 진척된다. As described above, threading and blocking displacement of the other defect is advance by the geometry and the orientation and / or power of the image mask. 다수의 실시예들에서, 이미지 힘만으로도 재성장 또는 과도 성장된 재료의 상부 영역이 스레딩 변위 및 다른 변위 결함이 거의 없도록 유발하는 데 충분하다. In many embodiments, the image force alone is sufficient for the re-growth or transient upper region of the grown material threading displacement and cause other defects that there is little displacement. 도 10a 및 10b는 래티스 미스매칭된 재료의 수직 형태를 활용하는 보디-타이형 핀 FET(finFET) 또는 3-게이트 트랜지스터 구조를 도시하고 있다. Figures 10a and 10b is the lattice mismatching of the body to take advantage of the vertical type of material - shows a tie pin type FET (finFET) or three-gate transistor structure. 하나의 예로 든 방법은 산화물층을 퇴적하거나 성장시키고, 이어서 질화물층을 퇴적시키며 폭 w<0.5h인 트렌치를 마스킹하여 에칭하고(트렌치 배향은 <110> 방향일 수 있으므로, <110> 방향에 따른 모든 스레딩 변위(제1 반도체 재료의 표면에 45°의 각도로 배치됨)은 h의 높이 내에서 측벽을 교차함), 트렌치에 Ge 또는 III-V를 선택적으로 성장시키며, 트렌치 외부의 선택적 성장 부분을 제거하도록 화학적-기계적 폴리싱하고, 결과적으로 핀(fin) 구조가 되도록 질화물을 선택적으로 제거하며, 핀 구조 주위에 절연체 재료를 성장시키거나 퇴적한 후, 게이트 전극을 퇴적, 마스킹 및 에칭하고 이온 주입을 수행하여 소스/드레인 영역을 생성한다. One example of how all the deposition or growth of oxide layers were then deposited sikimyeo the nitride layer is etched by masking the trench width w <0.5h (trench orientation <110> This may be a direction, according to the <110> direction, all threaded displacement (an angle of 45 ° to the surface of the first semiconductor material disposed) is intersects the side walls in the height h), it sikimyeo selectively growing a Ge or III-V in the trench, selectively growing part out of the trench to remove a chemical-mechanical polishing and, as a result, the pin (fin) selectively removing the nitride so that the structure, a fin structure and then to grow the insulator material around or deposited, the deposition of a gate electrode, a masking and etching, and ion implantation performed to produce source / drain regions. 예로 든 제2의 방법은 산화물층을 퇴적하거나 성장시키고, 폭 w<0.5h인 트렌치를 마스킹하여 에칭하며, 트렌치에 Ge 또는 III-V를 선택적으로 성장시키고, 트렌치의 외부의 선택적 성장 부분을 화학적-기계적 폴리싱하며, 결과적으로 핀 구조가 되는 산화물의 일부를 선택적으로 제거하고, 이어서 게이트 전극을 퇴적, 마스킹 및 에칭한 후 이온 주입을 수 행하여 소스/드레인 영역을 생성한다. Exemplary method of the second, and is etched by depositing or growing an oxide layer and a width w <masking 0.5h the trench, and selectively growing a Ge or III-V in the trench, chemical external selective growth portion of the trench - mechanical polishing and, as a result, eliminate some of the compounds being a fin structure optionally, followed by performing the deposition of a gate electrode, after masking and etching the ion implantation to produce the source / drain regions.

FET 디바이스 이외에도, 본 발명의 변위 차단 기법은 광학 디바이스와 같은 다른 타입의 디바이스를 제조하는 데도 이용될 수 있다. In addition to the FET device, the displacement block scheme of the present invention can be used also to manufacture other types of devices such as optical devices. 도 11-12를 참조하면, 일부 실시예들에서, Ge 또는 III-V 광 검출기는 그러한 기법을 이용하여 Si 기판에 통합된다. Referring to Figure 11-12, in some embodiments, Ge or III-V photodetectors are integrated on the Si substrate using such techniques. 도 11에 도시된 예로 든 실시예에서, 하부 콘택트는 Si 기판상에 주입되어 p+형 영역을 형성하고, 저온 산화물이 퇴적되며, 개구 또는 트렌치가 저온 산화물층을 통해 에칭되어 Si 기판을 조사하고, Ge 또는 III-V 재료가 결함 영역(p-형)을 지날 때까지 원 위치(in-situ) 도핑으로 개구 또는 트렌치 상에 선택적으로 성장된다. The example shown in Figure 11 in the exemplary embodiment, the lower contacts are implanted in the Si substrate is formed a p + type region, and the low temperature oxide is deposited, an opening or trench is etched through the low temperature oxide layer and irradiated with the Si substrate, a Ge or III-V material is selectively grown in the openings or trenches in the home position (in-situ) doping until after the defective area (p- type). 또한, 에피택셜 성장은 두께가 입사광의 바람직한 흡수 레벨을 허용하기에 충분할 때까지 계속되고, 그리고나서 상부층이 주입되어 n형 영역을 형성한다. Further, epitaxial growth is continued until the thickness is sufficient to allow the incident light of the desired absorption level, and then the upper layer are injected to form the n-type region. 다른 구성에서, 광은 도 12에 도시된 바와 같이, 상부로부터 대신에, 측면으로부터(예를 들면, 인-플레인(in-plane) 도파관으로부터) 나온다. In another configuration, as the light is shown in Figure 12, instead of from the top, (e. G., In-plane (in-plane) from the waveguide) from the exit side. 이것은 광 검출이 웨이퍼 표면과 동일한 평면 내에서 발생하도록 하고, 또한 성장 두께가 흡수 깊이와 무관하도록 허용한다. This light is detected and to produce in the same plane with the wafer surface, and also allows the growth regardless of the thickness so as to absorb depth.

상술된 다양한 실시예들에서, 변위 차단은 수직 방향으로 수행된다. In various embodiments described above, the displacement block is performed in the vertical direction. 도 13a는 변위 차단이 예를 들면 소스 또는 드레인 영역으로부터 수평 방향으로 수행되는 다른 실시예를 도시하고 있다. Figure 13a shows another embodiment wherein the displacement block is for example carried out in a horizontal direction from the source or drain region. 그러므로 디바이스는 SOI 구조일 수 있다. Thus the device may be a SOI structure. 한 실시예에서, 게이트 산화물 및 게이트 스택은 게이트 아래의 변위 차단 성장 이전에, 채널-대체-타입 프로세스를 이용하여 처음으로 형성될 수 있다. In one embodiment, the gate oxide and the gate stack prior to block displacement of the growth below the gate, a channel may be formed by using a first type of process - alternative. 이러한 접근법은 자기-정렬 이슈 및 임의의 표면 거칠기 이슈를 어드레싱한다. This approach is the self-address the alignment issue, and any surface roughness issues.

도 13b는 큰 크기의 에피택셜 에어리어에 대해 변위가 종료될 수 있도록 허용하는 다른 방법을 도시하고 있다. Figure 13b shows another method of allowing the displacement about the size of a large epitaxial areas may be terminated. 본 방법은 다른 성장 방향을 취하는 에피택셜 성장의 2가지 공정을 포함하여, 하나의 방향의 변위는 제1 에피택셜 성장 동안에 측벽에서 종료하고 큰 디바이스 치수를 가지는 다른 방향의 변위는 에피택셜 성장이 방향을 변경하는 경우에 측벽 상에서 종료할 수 있다. The method including the two steps of epitaxial growth to take different growth directions, the displacement of the one direction is terminated at the side walls during the first epitaxial growth and displacement of the other direction having a large device size is epitaxially grown oriented a it can end on a side wall in the case of changes.

종래의 Ge/III-V 네킹은 수직 방향의 결정 재료를 형성한다. Conventional Ge / III-V necking is formed in the vertical direction of the crystal material. 그러므로 그 결정상에 평탄한 MOS 또는 핀FET 타입 디바이스를 구축하는 경우에, 디바이스는 "온-절연체" 구조가 아니라, 통상 벌크-타입이거나 보디-타이형이 된다. Therefore, when building a flat pin or MOS type FET device to the crystalline phase, the device is a tie-type "on-insulator", not the structure, conventional bulk-type or body. 벌크 타입의 Ge 또는 GaAs FET는 큰 접합 누설 및 낮은 쇼트-채널 효과를 나타낼 수 있다. Ge or GaAs FET of the bulk-type large junction leakage and lower the short-channel effect may represent. 하나의 해결책은 수평 표면에 평행한 것 대신에 수직으로 디바이스를 구축하는 것이다. One solution is to build a device with the vertical instead of parallel to the horizontal surface. 도 13c는 그러한 구조의 한 실시예, 즉 수직 FET가 예를 들면 SCE 제어, 더 낮은 확장성(scalability) 등을 가지고 있는 장점을 포함하는 수직 채널 FET를 도시하고 있다. Figure 13c is an embodiment of such a structure, for example, that shows a vertical-channel FET comprises the advantage of a vertical FET, for example, with SCE control, lower extensibility (scalability) or the like. 다른 접근법은 제2 반도체 재료의 선택적 퇴적 동안에 제2 반도체 재료에 래티스 매칭된 산화물층을 에피택시적으로 성장시키는 것이다. Another approach is to grow a first oxide layer lattice matched to the second semiconductor material during the selective deposition of the second semiconductor material by epitaxial ever. 결과적으로, 여기에 참고로 첨부된 계류중인 Currie에 의한 미국특허 출원번호 제11/000,566호에 더 상세하게 설명된 바와 같이, 디바이스 제조에 후속적으로 이용되는 그 일부의 아래에 있는 재성장 영역 내에 산화물층이 있다. As a result, the oxide in the U.S. Patent Application Serial No. 11 / As 000 566 A more detailed description on the arc, re-growth region in a portion thereof below the to be subsequently used in the device manufacturing according to the copending Currie attached herein by reference a layer.

여기에 개시된 개념을 포함하는 다른 실시예들은 본 발명의 실질적인 특성의 사상 또는 그 범주에서 벗어나지 않고서도 이용될 수 있다. Other embodiments including the concepts disclosed herein may be used without departing from the spirit or scope of the substantial features of the invention. 그러므로 상기 실시예들은 모든 측면에서 여기에 기재된 발명을 제한하기보다는 단지 예시적인 것으로 간주하여야 한다. Therefore, the above embodiments are to be considered as illustrative only, rather than limiting the invention described herein in any aspect. 그러므로 본 발명의 범주는 이하의 청구범위에 의해서만 제한된다고 할 것이다. Therefore, the scope of the present invention will be limited only by the claims that follow.

Claims (62)

  1. 반도체 헤테로 구조를 형성하는 방법으로서, A method of forming a semiconductor heterostructure,
    (a) 표면이 있고 제1 반도체 재료를 포함하는 기판을 제공하는 단계; Comprising the steps of: (a) a surface, and providing a substrate including a first semiconductor material;
    (b) 상기 기판상에 변위 차단 마스크를 제공하는 단계 - 상기 마스크는 유전체 재료를 포함하고, 상기 기판의 표면으로 연장되고, 적어도 하나의 측벽에 의해 정의되는 개구부를 구비하며, 상기 측벽의 적어도 일부가 상기 제1 반도체 재료의 선택된 결정 방향에 대한 배향각에서 상기 기판의 표면과 만남 -; (B) providing a displacement block mask on the substrate and having an opening, and wherein the mask comprises a dielectric material, extend in the surface of the substrate, defined by at least one side wall, at least a portion of the side wall wherein the first surface and contact of the substrate in the orientation angle of the selected crystal orientation of the first semiconductor material; And
    (c) 제2 반도체 재료를 포함하는 재성장층을 상기 개구부에 퇴적하는 단계 - 상기 배향각은 상기 기판의 표면으로부터의 거리가 증가함에 따라 상기 재성장층의 스레딩 변위의 밀도가 감소하게 함 - Should be the orientation angle is the density of threading displacement of the re-growth layer decreases as the distance from the substrate surface increases - (c) comprising the steps of: depositing a regrowth layer comprising a second semiconductor material on the opening-
    를 포함하는 방법. Comprises a.
  2. 제1항에 있어서, According to claim 1,
    상기 재성장층 상 및 상기 변위 차단 마스크의 적어도 일부분 상에 상기 제2 반도체 재료를 포함하는 과도 성장층을 퇴적하는 단계를 더 포함하는 방법. Further comprising the step of depositing a growth transition layer comprising a second semiconductor material on the re-growth layer and the at least a portion of the displacement block mask.
  3. 제2항에 있어서, 3. The method of claim 2,
    상기 과도 성장층의 적어도 일부분을 결정화하는 단계를 더 포함하는 방법. Further comprising the step of crystallizing at least a portion of the overgrowth layer.
  4. 제1항에 있어서, According to claim 1,
    상기 제1 반도체 재료는 실리콘 또는 실리콘 게르마늄 합금을 포함하는 방법. Wherein the first semiconductor material comprises silicon or silicon germanium alloy.
  5. 제1항에 있어서, According to claim 1,
    상기 제1 반도체 재료는 실리콘 또는 실리콘 게르마늄 합금으로 주로 이루어진 방법. It said first semiconductor material is mainly made of silicon or silicon germanium alloy.
  6. 제1항에 있어서, According to claim 1,
    상기 제2 반도체 재료는 II족, III족, IV족, V족 및 VI족 원소, 및 그 조합으로 이루어진 그룹에서 선택되는 방법. It said second semiconductor material is selected from the group consisting of Group II, Group III, Group IV, Group V and Group VI elements, and combinations thereof.
  7. 제6항에 있어서, 7. The method of claim 6,
    상기 제2 반도체 재료는 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 알루미늄 안티몬화물, 인듐 알루미늄 안티몬화물, 인듐 안티몬화물, 인듐 비화물, 인듐 인화물 및 갈륨 질화물로 이루어진 그룹에서 선택되는 방법. It said second semiconductor material is selected from the group consisting of germanium, silicon germanium, gallium arsenide, aluminum antimonide, indium aluminum antimonide, indium antimonide, indium arsenide, indium phosphide and gallium nitride.
  8. 제1항에 있어서, According to claim 1,
    상기 제2 반도체 재료는 조성적으로 그레이딩되는 방법. It said second semiconductor material is to be graded as a crude grade.
  9. 제1항에 있어서, According to claim 1,
    상기 제1 반도체 재료의 선택된 결정 방향은 상기 재성장층의 스레딩 변위의 적어도 하나의 전파 방향과 정렬되는 방법. These crystal orientation of the first semiconductor material is a method which is aligned with the at least one propagation direction of threading displacement of the re-growth layer.
  10. 제9항에 있어서, 10. The method of claim 9,
    상기 배향각은 약 30°내지 약 60°의 범위인 방법. The orientation angle is the method in the range of about 30 ° to about 60 °.
  11. 제10항에 있어서, 11. The method of claim 10,
    상기 배향각은 약 45°인 방법. Wherein said orientation angle is about 45 °.
  12. 제1항에 있어서, According to claim 1,
    상기 기판의 표면은 (100), (110) 및 (111)로 이루어진 그룹에서 선택된 결정 배향을 갖는 방법. Method has a crystal orientation selected from the group consisting of a surface of the substrate 100, 110 and 111.
  13. 제12항에 있어서, 13. The method of claim 12,
    상기 선택된 결정 방향은 상기 제1 반도체 재료의 <110> 결정 방향과 실질적으로 정렬되는 방법. The selected crystal orientation is the <110> crystal direction is substantially aligned with the method of the first semiconductor material.
  14. 제12항에 있어서, 13. The method of claim 12,
    상기 측벽의 일부분은 상기 제1 반도체 재료의 <100> 결정 방향과 실질적으 로 정렬된 기판의 표면과 만나는 방법. A portion of the side wall is no way to meet the surface of the substrate arranged in the <100> crystal direction and substantially coming from the first semiconductor material.
  15. 제1항에 있어서, According to claim 1,
    상기 제1 반도체 재료는 비-극성이고, 상기 제2 반도체 재료는 극성이며, 상기 배향각은 상기 기판의 표면으로부터의 거리가 증가함에 따라 상기 재성장층의 반-위상 경계의 밀도가 감소하게 하는 방법. Said first semiconductor material is non-how to make the density of the phase choke-and polarity, the second semiconductor material is a half of the re-growth layer as the polarity, and the orientation angle is increased as the distance from the surface of the substrate .
  16. 제1항에 있어서, According to claim 1,
    상기 배향각은 상기 기판의 표면으로부터의 거리가 증가함에 따라 상기 재성장층의 스택킹 결함의 밀도가 감소하게 하는 방법. The orientation angle is how to make the density of the stacking fault of the re-growth layer decreases as the distance from the substrate surface increases.
  17. 제1항에 있어서, According to claim 1,
    상기 배향각은 상기 기판의 표면으로부터의 거리가 증가함에 따라 상기 재성장층의 트윈 경계의 밀도가 감소하게 하는 방법. The orientation angle is how to make the density of twin boundaries in the regrowth layer decrease as the distance from the substrate surface increases.
  18. 제1항에 있어서, According to claim 1,
    상기 유전체 재료는 실리콘 다이옥사이드 또는 실리콘 질화물을 포함하는 방법. Wherein the dielectric material comprises silicon dioxide or silicon nitride.
  19. 제1항에 있어서, According to claim 1,
    상기 재성장층을 평탄화하는 단계를 더 포함하고, 상기 평탄화 단계에 이어서, 재성장층의 평탄화된 표면은 상기 변위 차단 마스크의 상부 표면과 실질적으로 동일 평면인 방법. Wherein further comprising: a re-growth step to planarize the layer, followed by the planarizing step, a planarized surface of regrowth layer is co-planar manner to the upper surface of the displacement block mask substantially.
  20. 제19항에 있어서, 20. The method of claim 19,
    상기 평탄화 단계는 화학적-기계적 폴리싱을 포함하는 방법. The planarization step is a chemical-mechanical polishing method comprising a.
  21. 제1항에 있어서, According to claim 1,
    상기 스레딩 변위는 상기 기판의 표면으로부터의 소정 거리 H 또는 그 이하에서 상기 변위 차단 마스크의 개구부의 측벽에서 종료하는 방법. Threading the displacement is how to exit from the side wall of the opening of the displacement block mask at a distance H or less from the surface of the substrate.
  22. 제21항에 있어서, 22. The method of claim 21,
    상기 변위 차단 마스크의 개구부는 가변 폭을 가지고 있는 방법. The opening of the displacement block mask method has a variable width.
  23. 제21항에 있어서, 22. The method of claim 21,
    상기 변위 차단 마스크의 개구부의 측벽은, The side wall of the opening of the mask is displaced block,
    (a) 상기 기판의 표면에 근접하여 배치되고 상기 기판의 표면으로부터의 소정 거리 H와 적어도 동일한 높이를 가지는 제1 부분, 및 (A) a first portion disposed in proximity to the surface of the substrate having at least the same level as the predetermined distance H from the surface of the substrate, and
    (b) 상기 제1 부분 상에 배치된 제2 부분 (B) a second portion disposed on the first portion
    을 포함하는 방법. How to include.
  24. 제23항에 있어서, 24. The method of claim 23,
    상기 측벽의 제1 부분은 상기 제2 부분에 실질적으로 평행한 방법. A first portion of the side wall is substantially parallel way to the second portion.
  25. 제23항에 있어서, 24. The method of claim 23,
    상기 측벽의 제2 부분은 외부로 돌출되는 방법. A second portion of the side wall is no way to project to the outside.
  26. 제1항에 있어서, According to claim 1,
    상기 변위 차단 마스크의 개구부의 측벽은 상기 기판의 표면으로부터의 소정 거리 H와 적어도 동일한 높이를 가지고 있고, 상기 개구부는 실질적으로 직사각형이고 소정 폭 W를 가지고 있으며, 상기 개구부의 폭 W는 그 길이 L보다 작은 방법. The opening is substantially rectangular and has a predetermined width W, the width W of the opening than the length L of the side wall of the opening of the displacement block mask may have at least the same level as the predetermined distance H from the surface of the substrate, small way.
  27. 제26항에 있어서, 27. The method of claim 26,
    상기 개구부의 폭 W는 약 500nm 이하인 방법. Width W is not greater than about 500nm on the opening.
  28. 제27항에 있어서, 28. The method of claim 27,
    상기 개구부의 길이 L은 W 및 H 각각을 초과하는 방법. How the opening length L is greater than the W and H, respectively.
  29. 제1항에 있어서, According to claim 1,
    상기 기판 위에 변위 차단 마스크를 제공하기 전에 상기 기판의 적어도 일부 분 상에 래티스 미스매칭된 층을 퇴적하는 단계를 더 포함하고, 상기 래티스 미스매칭된 층은 제3 반도체 재료를 포함하고 적어도 부분적으로 완화되는 방법. A layer at least further comprising: on a portion minutes, the step of depositing a lattice mismatch the layers, and the lattice mismatch of the substrate before providing the displacement blocking mask over the substrate 3 comprises a semiconductor material and alleviate, at least in part, how.
  30. 제29항에 있어서, 30. The method of claim 29,
    상기 변위 차단 마스크를 제공하기 전에 래티스 미스매칭된 층을 평탄화하는 단계를 더 포함하는 방법. Further comprising the step of flattening the lattice mismatch the layers prior to providing the displacement block mask.
  31. 반도체 구조로서, A semiconductor structure,
    (a) 표면이 있고 제1 반도체 재료를 포함하는 기판; (A) a substrate surface and including a first semiconductor material;
    (b) 상기 기판상에 배치되는 변위 차단 마스크 - 상기 마스크는 상기 기판의 표면으로 연장되고, 적어도 하나의 측벽에 의해 정의되는 개구부를 구비하며, 상기 측벽의 적어도 일부가 상기 제1 반도체 재료의 선택된 결정 방향에 대한 배향각에서 상기 기판의 표면과 만남 -; (B) displacement blocking mask disposed on the substrate, the mask extends to the surface of the substrate, and having an opening defined by at least one side wall, at least a portion of the side wall when the first selection of the semiconductor material surface and the contact of the substrate in the orientation angle of the crystal orientation; And
    (c) 상기 개구부에 형성된 제2 반도체 재료를 포함하는 재성장층 - 상기 배향각은 상기 기판의 표면으로부터의 거리가 증가함에 따라 상기 재성장층의 스레딩 변위의 밀도가 감소하게 함 - Should be the orientation angle is the density of threading displacement of the re-growth layer decreases as the distance from the substrate surface increases - (c) re-growth layer and a second semiconductor material formed on the opening-
    을 포함하는 반도체 구조. Semiconductor structure comprising a.
  32. 제31항에 있어서, 32. The method of claim 31,
    상기 스레딩 변위는 상기 기판의 표면으로부터의 소정 거리 H 또는 그 이하 에서 상기 변위 차단 마스크의 개구부의 측벽에서 종료하는 반도체 구조. Threading the displacement is a semiconductor structure that terminates in the side wall of the opening of the displacement block mask at a distance H or less from the surface of the substrate.
  33. 제31항에 있어서, 32. The method of claim 31,
    상기 제1 반도체 재료는 비-극성이고, 상기 제2 반도체 재료는 극성이며, 상기 배향각은 상기 기판의 표면으로부터의 거리가 증가함에 따라 상기 재성장층의 반-위상 경계의 밀도가 증가하게 하는 반도체 구조. Said first semiconductor material is a non-semiconductor to make the density of the phase boundary increases - a polar, the second semiconductor material is polar, and the orientation angle is half of the re-growth layer as the distance from the substrate surface increases rescue.
  34. 제31항에 있어서, 32. The method of claim 31,
    상기 변위 차단 마스크의 개구부는 가변 폭을 특징으로 하는 반도체 구조. The opening of the displacement block mask is a semiconductor structure characterized by a variable width.
  35. 제31항에 있어서, 32. The method of claim 31,
    상기 변위 차단 마스크의 개구부의 측벽은 상기 기판의 표면으로부터의 소정 거리 H와 적어도 동일한 높이를 가지고 있고, 상기 개구부는 실질적으로 직사각형이며 소정 폭 W를 가지고 있고, 상기 개구부의 폭 W는 그 길이보다 작은 반도체 구조. The side wall of the opening of the displacement block mask may have at least the same level as the predetermined distance H from the surface of the substrate, the opening is substantially rectangular and has a predetermined width W, the width W of the opening is smaller than its length semiconductor structure.
  36. 제35항에 있어서, 36. The method of claim 35,
    상기 개구부의 폭 W는 약 500nm 이하인 반도체 구조. The width W of the opening is about 500nm or less semiconductor structure.
  37. 제35항에 있어서, 36. The method of claim 35,
    상기 개구부의 길이는 W 및 H 각각을 초과하는 반도체 구조. The length of the opening is greater than the semiconductor structure the W and H, respectively.
  38. 제31항에 있어서, 32. The method of claim 31,
    상기 제1 반도체 재료는 실리콘 또는 실리콘 게르마늄 합금을 포함하는 반도체 구조. It said first semiconductor material is a semiconductor structure comprising a silicon or silicon germanium alloy.
  39. 제31항에 있어서, 32. The method of claim 31,
    상기 제2 반도체 재료는 II족, III족, IV족, V족 및 VI족 원소, 및 그 조합으로 이루어진 그룹에서 선택되는 반도체 구조. The second semiconductor material is a semiconductor structure is selected from the group consisting of Group II, Group III, Group IV, Group V and Group VI elements, and combinations thereof.
  40. 제39항에 있어서, 40. The method of claim 39,
    상기 제2 반도체 재료는 게르마늄, 실리콘 게르마늄, 갈륨 비화물 및 갈륨 질화물로 이루어진 그룹에서 선택되는 반도체 구조. The second semiconductor material is a semiconductor structure is selected from the group consisting of germanium, silicon germanium, gallium arsenide, and gallium nitride.
  41. 제31항에 있어서, 32. The method of claim 31,
    상기 결정 방향은 상기 재성장층의 스레딩 변위의 적어도 하나의 전파 방향과 정렬되는 반도체 구조. The crystal orientation is aligned with the semiconductor structure in which at least one propagation direction of threading displacement of the re-growth layer.
  42. 제41항에 있어서, 42. The method of claim 41,
    상기 각도는 약 45°인 반도체 구조. The angle of the semiconductor structure of about 45 °.
  43. 제31항에 있어서, 32. The method of claim 31,
    상기 기판의 표면은 (100), (110) 및 (111)로 이루어진 그룹에서 선택된 결정 배향을 갖는 반도체 구조. Surface of the semiconductor structure having the selected crystal orientation from the group consisting of 100, 110 and 111 of the substrate.
  44. 제43항에 있어서, 44. The method of claim 43,
    상기 측벽의 일부분과 상기 기판의 표면 간의 교차부는 상기 제1 반도체 재료의 <110> 결정 면과 실질적으로 정렬되는 반도체 구조. A portion of the side wall and the <110> crystal semiconductor structure surface substantially aligned with the intersection of said first semiconductor material between the surface of the substrate.
  45. 제31항에 있어서, 32. The method of claim 31,
    상기 변위 차단 마스크는 유전체 재료를 포함하는 반도체 구조. Semiconductor structures to the displacement block mask comprises a dielectric material.
  46. 제45항에 있어서, The method of claim 45, wherein
    상기 유전체 재료는 실리콘 다이옥사이드 또는 실리콘 질화물을 포함하는 반도체 구조. The dielectric material is a semiconductor structure comprising a silicon dioxide or silicon nitride.
  47. 제31항에 있어서, 32. The method of claim 31,
    상기 재성장층 상 및 상기 변위 차단 마스크의 적어도 일부분 상에 배치된 상기 제2 반도체 재료를 포함하는 과도 성장층을 더 포함하는 반도체 구조. The re-growth layer and the semiconductor structure further comprises a overgrowth layer comprising the second semiconductor material disposed on at least a part of the displacement block mask.
  48. 제47항에 있어서, 48. The method of claim 47,
    상기 변위 차단 마스크의 아래에 상기 기판의 적어도 일부분 상에 배치된 래티스 미스매칭된 층을 더 포함하고, 상기 래티스 미스매칭된 층은 제2 반도체 재료를 포함하고 적어도 부분적으로 완화되어 있는 반도체 구조. The layer further comprises a lattice mismatching a layer disposed on at least a part, and the lattice mismatch of the substrate at the bottom of the displacement block mask is a semiconductor structure that includes, mitigate, at least in part, a second semiconductor material.
  49. 표면이 있고 제1 반도체 재료를 포함하는 기판상에 형성된 반도체 디바이스로서, A semiconductor device and a surface formed on the substrate including a first semiconductor material,
    상기 디바이스는 소스 영역, 드레인 영역, 및 그 사이의 채널 영역을 포함하고, The device includes a source region, a drain region, and a channel region therebetween,
    (a) 상기 기판상에 배치된 변위 차단 마스크 - 상기 마스크는 상기 기판의 표면으로 연장되고, 적어도 하나의 측벽에 의해 정의되는 개구부를 구비하며, 상기 측벽의 적어도 일부가 상기 제1 반도체 재료의 선택된 결정 방향에 대한 배향각에서 상기 기판의 표면과 만남 -; (A) a displaced block mask disposed over the substrate, the mask extends to the surface of the substrate, and having an opening defined by at least one side wall, at least a portion of the side wall when the first selection of the semiconductor material surface and the contact of the substrate in the orientation angle of the crystal orientation; And
    (b) 상기 개구부에 형성된 재성장 영역을 포함하고, (B) included in the re-growth region formed in the opening,
    상기 재성장 영역은, The re-growth area,
    ⅰ. Ⅰ. 제2 반도체 재료를 포함하고 상기 기판의 표면에 근접하여 배치되는 제1 부분 - 상기 재성장 영역의 스레딩 변위는 상기 제1 부분에서 실질적으로 종료함 -, 및 Threading also displacement of the regrowth region substantially terminate in the first portion - - the second comprises a semiconductor material and a first portion disposed in proximity to the surface of the substrate, and
    ⅱ. Ⅱ. 상기 제1 부분 상에 배치되고 그 내부에 형성된 채널 영역을 가지는 제2 부분 - 상기 제2 부분은 제3 반도체 재료를 포함함 - The first is disposed on the first portion a second portion having a channel region formed therein, said second portion including a third semiconductor material -
    을 포함하는 반도체 디바이스. A semiconductor device comprising a.
  50. 제49항에 있어서, 50. The method of claim 49,
    상기 제1 반도체 재료는 실리콘을 포함하는 반도체 디바이스. Semiconductor device of the first semiconductor material comprises silicon.
  51. 제49항에 있어서, 50. The method of claim 49,
    상기 반도체 기판은, The semiconductor substrate,
    (a) 실리콘 웨이퍼; (A) a silicon wafer;
    (b) 그 위에 배치된 절연층; (B) an insulating layer disposed thereon; And
    (c) 상기 절연층 상에 배치된 스트레인된 반도체층 (C) a strained semiconductor layer disposed on the insulating layer
    을 포함하는 반도체 디바이스. A semiconductor device comprising a.
  52. 제51항에 있어서, 52. The method of claim 51, wherein
    상기 스트레인된 반도체층은 실리콘 또는 게르마늄을 포함하는 반도체 디바이스. The strained semiconductor layer is a semiconductor device comprising a silicon or germanium.
  53. 제49항에 있어서, 50. The method of claim 49,
    상기 제2 반도체 재료 및 상기 제3 반도체 재료는 동일한 반도체 재료인 반도체 디바이스. The second semiconductor material and the third semiconductor material is a semiconductor device of the same semiconductor material.
  54. 제49항에 있어서, 50. The method of claim 49,
    상기 반도체 기판은, The semiconductor substrate,
    (a) 실리콘 웨이퍼; (A) a silicon wafer;
    (b) 그 위에 퇴적된 조성적으로 일정하게 완화된 Si 1 - x Ge x 층; (b) uniformly relaxed with the crude grade deposited on the Si 1 - x Ge x layer; And
    (c) 상기 완화된 Si 1-x Ge x 층 상에 배치된 스트레인된 실리콘층 (c) a strained silicon layer disposed over the relaxed Si 1-x Ge x layer
    을 포함하는 반도체 디바이스. A semiconductor device comprising a.
  55. 제54항에 있어서, 55. The method of claim 54,
    상기 반도체 기판은 조성적으로 일정한 Si 1 - x Ge x 완화된 층과 상기 실리콘 웨이퍼 사이에 배치된 조성적으로 그레이딩된 Si 1 - x Ge x 층을 더 포함하는 반도체 디바이스. Said semiconductor substrate is fixed to the crude grades Si 1 - x Ge x layer and a relaxed graded as a crude grades disposed between the silicon wafers Si 1 - x Ge x semiconductor device further comprising a layer.
  56. 제54항에 있어서, 55. The method of claim 54,
    상기 반도체 기판은 조성적으로 일정한 완화된 Si 1 - x Ge x 층과 상기 실리콘 웨이퍼 사이에 배치된 절연층을 더 포함하는 반도체 디바이스. The semiconductor substrate is uniform relaxed Si 1 as a crude grade-semiconductor device further comprises an insulating layer disposed between x Ge x layer and the silicon wafer.
  57. 제49항에 있어서, 상기 기판의 적어도 일부분과 상기 변위 차단 마스크의 사이에 배치된 래티스 미스매칭된 층을 더 포함하고, 상기 래티스 미스매칭된 층은 제2 반도체 재료를 포함하고 적어도 부분적으로 완화되는 반도체 디바이스. The method of claim 49 wherein at least a further includes a portion thereof, and the lattice mismatch the layers disposed between the displacement block mask, the lattice mismatching layer of the substrate comprises a second semiconductor material, mitigate, at least in part, semiconductor device.
  58. 제57항에 있어서, The method of claim 57, wherein
    상기 래티스 미스매칭된 층은 평탄화되어 있는 반도체 디바이스. The lattice matching layer is a miss in the semiconductor device is flattened.
  59. 제49항에 있어서, 50. The method of claim 49,
    상기 제2 반도체 재료 및 상기 제3 반도체 재료 중 적어도 하나는 II족, III족, IV족, V족 및 VI족 원소, 및 그 조합으로 이루어진 그룹에서 선택되는 반도체 디바이스. The second semiconductor material and the third semiconductor material is at least one of Group II, Group III, Group IV, Group V and Group VI element, and the semiconductor device is selected from the group consisting of a combination thereof.
  60. 제49항에 있어서, 50. The method of claim 49,
    상기 제2 반도체 재료 및 상기 제3 반도체 재료 중 적어도 하나는 게르마늄, 실리콘 게르마늄, 갈륨 비화물, 갈륨 질화물, 인듐 알루미늄 비화물, 인듐 갈륨 비화물, 인듐 갈륨 인화물 및 인듐 인화물로 이루어진 그룹에서 선택되는 반도체 디바이스. The second semiconductor material and at least one of the third semiconductor material is germanium, silicon germanium, gallium arsenide, gallium nitride, indium aluminum arsenide, indium gallium arsenide, indium gallium phosphide, and the semiconductor is selected from the group consisting of indium phosphide device.
  61. 제49항에 있어서, 50. The method of claim 49,
    상기 재성장 영역의 제1 부분은 실리콘 게르마늄을 포함하고, 상기 재성장 영역의 제2 부분은 스트레인된 게르마늄의 층을 포함하는 반도체 디바이스. Semiconductor device of the first portion of the regrowth region comprises silicon germanium, the second portion of the regrowth region comprises a layer of strained germanium.
  62. 제49항에 있어서, 50. The method of claim 49,
    상기 재성장 영역의 제1 부분은 인듐 인화물을 포함하고, 상기 재성장 영역의 제2 부분은 인듐 알루미늄 비화물의 층 위에 배치된 인듐 갈륨 비화물의 층을 포함하는 반도체 디바이스. Semiconductor device of the first portion of the re-growth area, and comprising indium phosphide second portion of the regrowth region comprises a layer of indium gallium arsenide disposed over a layer of indium aluminum arsenide.
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