KR20080020161A - 다결정 실리콘층의 형성 방법 및 이를 이용한 박막트랜지스터의 제조 방법 - Google Patents
다결정 실리콘층의 형성 방법 및 이를 이용한 박막트랜지스터의 제조 방법 Download PDFInfo
- Publication number
- KR20080020161A KR20080020161A KR1020060083232A KR20060083232A KR20080020161A KR 20080020161 A KR20080020161 A KR 20080020161A KR 1020060083232 A KR1020060083232 A KR 1020060083232A KR 20060083232 A KR20060083232 A KR 20060083232A KR 20080020161 A KR20080020161 A KR 20080020161A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- substrate
- thin film
- film transistor
- femtosecond laser
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000010409 thin film Substances 0.000 title claims abstract description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title abstract description 27
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 229920005591 polysilicon Polymers 0.000 title abstract description 3
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 37
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 238000002425 crystallisation Methods 0.000 claims description 19
- 230000008025 crystallization Effects 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 2
- 238000010521 absorption reaction Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000001816 cooling Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Recrystallisation Techniques (AREA)
- Thin Film Transistor (AREA)
Abstract
다결정 실리콘층의 형성 방법 및 이를 이용한 박막 트랜지스터의 제조 방법이 개시된다. 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계와, 게이트 전극이 형성된 기판 상에 절연층을 형성하는 단계와, 절연층 상에 게이트 전극과 중첩되며, 비정질 실리콘으로 이루어진 반도체층 및 이온 도핑된 비정질 실리콘으로 이루어진 오믹 콘택층이 순차적으로 적층된 액티브층을 형성하는 단계와, 액티브층 상에 액티브층과 일부 중첩되는 소스 전극 및 소스 전극으로부터 소정 간격 이격되어 액티브층과 일부 중첩되는 드레인 전극을 형성하는 단계 및 펨토초 레이저를 이용하여, 소스 전극과 드레인 전극의 이격부에 형성된 반도체층의 절연층과 접하는 면으로부터 소정 두께를 결정화시키는 단계를 포함한다.
이에 따라, 액티브층 내 전기적 채널이 주로 형성되는 영역을 전자 이동도가 높은 다결정 실리콘으로 형성할 수 있으므로 박막 트랜지스터의 구동 특성을 향상시킬 수 있다.
펨토초 레이저, Femto seconds, 박막 트랜지스터, bottom gate
Description
도 1은 본 발명의 실시예에 다른 다결정 실리콘층의 형성 방법을 도시한 공정도이다.
도 2은 본 발명의 실시예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 3 내지 도 6은 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 공정도들이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 기판 AS : 비정질 실리콘층
20 : 펨토초 레이저 BL : 버퍼층
TFT : 박막 트랜지스터 G : 게이트 전극
IL : 게이트 절연층 A : 액티브층
S : 소스 전극 D : 드레인 전극
본 발명은 다결정 실리콘층의 형성 방법 및 이를 이용한 박막 트랜지스터의 제조 방법에 관한 것으로, 보다 상세하게는 펨토초 레이저를 이용한 다결정 실리콘층의 형성 방법 및 이를 이용한 박막 트랜지스터의 제조 방법에 관한 것이다.
일반적으로, 능동 매트릭스 방식의 표시 장치는 각 화소를 스위칭 하는 박막 트랜지스터를 가진다. 박막 트랜지스터는 게이트 배선으로부터 연장되며 ON 전압을 인가 받는 게이트 전극과, 데이터 배선으로부터 연장되며 데이터 전압을 인가받는 소스 전극과, 소스 전극으로부터 소정간격 이격되며, 데이터 신호를 출력하는 드레인 전극 및 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 형성된 액티브층을 포함한다. 박막 트랜지스터는 액티브층의 재질에 따라서 비정질 실리콘 박막 트랜지스터와, 다결정 실리콘 박막 트랜지스터로 구분된다.
비정질 실리콘 박막 트랜지스터는 문턱 전압값이 높아 누설 전류가 억제되며, 구동 특성이 균일하여 영상을 표시 화면 전체에 걸쳐 균일하게 표시할 수 있는 장점이 있다.
다결정 실리콘 박막 트랜지스터는 비정질 실리콘에 비해 전자 이동도가 높아 구동 속도가 빠르고, 출력 전류가 크다는 장점이 있다.
따라서, 비정질 실리콘 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터의 장점을 모두 취합하기 위해 일부는 비정질 실리콘으로 이루어지고 일부는 다결정 실리콘으로 이루어진 액티브층을 적용한 박막 트랜지스터가 개발된 바 있다.
이와 같은 액티브층을 형성하기 위해서는 비정질 실리콘을 국부적으로 결정화하기 위한 방법이 필요하나, 일반적인 LTPS 결정화 기술인 SPC 방법이나 ELC 방 법은 결정화 영역을 국소화시키기 어려우며, 공정 시간이 장시간 소요되어 대면적 기판에는 적용이 어렵다는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 비정질 실리콘층 내 국부 영역을 결정화하기 위한 다결정 실리콘층의 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 구동특성을 향상시키기 위한 박막 트랜지스터의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위하여 실시예에 따른 다결정 실리콘층의 형성 방법은 기판 상에 비정질 실리콘층을 형성하는 단계 및 펨토초 레이저를 이용하여 상기 비정질 실리콘층 내 특정 깊이에 해당하는 영역을 국부적으로 결정화시키는 단계를 포함한다.
상기한 본 발명의 다른 목적을 실현하기 위하여 실시예에 따른 박막 트랜지스터의 제조방법은, 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 기판 상에 절연층을 형성하는 단계와, 상기 절연층 상에 상기 게이트 전극과 중첩되며, 비정질 실리콘으로 이루어진 반도체층 및 이온 도핑된 비정질 실리콘으로 이루어진 오믹 콘택층이 순차적으로 적층된 액티브층을 형성하는 단계와, 상기 액티브층 상에 상기 액티브층과 일부 중첩되는 소스 전극 및 상기 소스 전극으로부터 소정 간격 이격되어 상기 액티브층과 일부 중첩되는 드레인 전극을 형성 하는 단계 및 펨토초 레이저를 이용하여, 상기 소스 전극과 상기 드레인 전극의 이격부에 형성된 상기 반도체층의 상기 절연층과 접하는 면으로부터 소정 두께를 결정화시키는 단계를 포함한다.
이러한 다결정 실리콘층의 형성 방법 및 이를 이용한 박막 트랜지스터의 제조 방법에 의하면, 다결정 실리콘 박막 트랜지스터와 비정질 실리콘 박막 트랜지스터의 장점이 취합된 박막 트랜지스터를 형성할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 다결정 실리콘층의 형성 방법을 설명하는 공정도이다.
도 1을 참조하면 기판(10) 상에 비정질 실리콘층(AS)을 형성한다. 상기 비정질 실리콘층(AS)은 일례로, 화학 기상 증착 방법(Chemical Vapor Deposition)으로 형성할 수 있다.
다음으로, 상기 비정질 실리콘층(AS) 상에 펨토초(Femto(10-15) seconds) 레이저(20)를 배치한다. 상기 펨토초 레이저(20)는 기판(10)의 하부에 배치될 수도 있다.
레이저 펄스(Laser Pulse)의 턴 온(Turn-On) 시간이 펨토 초(Femto seconds)인 펨토초 레이저(20)는 매우 높은 피크(peak) 파워를 발생한다.
레이저 피크의 에너지 밀도는 에너지/펄스 폭(energy/pulse width)로 정의되 며, 펄스 폭이 나노초(nano seconds(10-9))인 일반적인 레이저의 에너지 밀도는 0.1GW 수준이다.
그러나, 펨토초 레이저(20)의 경우 펄스 폭이 나노초 레이저에 비해 10-5배 정도 작기 때문에 레이저 피크의 에너지 밀도는 대략 100GW 수준이다.
일반적으로, 물질의 에너지 흡수는 단일 광자 흡수(one photon absorption) 이 일반적으로 발생한다. 따라서 물질의 밴드갭 이상의 에너지만이 흡수된다.
반면, 에너지 밀도가 10 GW 이상에서는 다광자 흡수(multi photon absorption)가 발생하여 낮은 에너지로도 물질에 흡수가 가능하다.
이로 인해, 에너지 밀도가 10GW 이상이 되는 초점 심도(depth of focus)(f) 에서 발생하는 비선형 흡수 효과를 이용하면, 레이저빔을 조사하고자하는 국소 부위에만 에너지 전달이 가능하다.
또한, 펨토초 레이저(20)는 펨토초 동안 레이저의 에너지가 전달되므로 전자-격자 상호작용(electron-lattice coupling)을 최소화시켜 목적하는 위치에만 집중적으로 에너지를 전달하는 것이 가능하다.
즉, 펨토초 레이저(20)는 레이저빔의 초점 심도(Depth of Focus)(f)에서만 임계 에너지 이상의 레이저빔이 조사되고, 임계 에너지 이상이 조사되는 영역에서만 흡수가 일어나므로, 초점 심도(f)를 상기 비정질 실리콘층(AS) 내 원하는 깊이에 조준함으로써 비정질 실리콘층(AS) 내 국소 영역만을 선택적으로 결정화시킬 수 있다.
일례로, 상기 비정질 실리콘층(AS)과 상기 기판(10)이 접촉하는 계면에 초점 심도(f)를 조준하고 레이저빔을 발생시키면 상기 기판(10)과 접촉하는 면의 비정질 실리콘만을 결정화하여 국부적으로 다결정 실리콘층(PS)을 형성할 수 있다.
한편, 상기 펨토초 레이저(20)를 이용한 결정화 공정 중에는 상기 기판(10)에 열을 공급한다. 일례로, 상기 기판(10)이 300도 내지 500 도의 온도를 유지할 수 있을 정도의 열을 공급한다. 바람직하게는 상기 기판(10)의 온도가 350도 내지 400도의 온도를 유지할 수 있을 정도의 열을 공급한다.
상기 비정질 실리콘층(AS) 내에 펨토초 레이저(20)로부터 레이저빔이 조사되면, 상기 레이저빔이 조사된 영역은 국부적으로 용융된다. 용융된 실리콘은 냉각과정을 통해 서서히 결정화되는데, 냉각이 빨리 일어날수록 결정화가 빨리 종료되어 그레인(Grain)이 작게 형성된다.
따라서 본 발명의 실시예에서는 상기 기판(10)에 열을 공급하여, 용융된 실리콘의 냉각 속도를 저하시킴으로써 결정화 시간을 연장시킨다. 이에 따라, 그레인의 크기 성장을 향상시킬 수 있다.
도 2는 본 발명에 따른 박막 트랜지스터(TFT)를 도시한 단면도이다.
도 2를 참조하면, 베이스 기판(10) 상에 형성된 박막 트랜지스터(TFT)는 게이트 전극(G), 게이트 절연층(IL), 액티브층(A), 소스 전극(S) 및 드레인 전극(D)을 포함한다.
또한, 상기 박막 트랜지스터(TFT)는 상기 기판(10)과의 사이에 버퍼층(BL)을 더 포함할 수 있다. 상기 버퍼층(BL)은 일례로, 질화 실리콘(SiNx) 또는 산화 실리 콘(SiOx)으로 형성할 수 있으며, 상기 액티브층(A)을 형성하는 레이저 공정 중에 상기 기판(10)으로부터 이물질이 유출되는 것을 방지하는 역할을 한다.
상기 게이트 전극(G)은 상기 기판(10) 상에 형성된다. 상기 게이트 전극(G)이 형성된 기판(10) 상에는 상기 게이트 절연층(IL)이 형성된다. 상기 게이트 절연층(IL)은 상기 버퍼층(BL)과 마찬가지로 질화 실리콘 또는 산화 실리콘으로 형성할 수 있다.
상기 게이트 절연층(IL) 상에는 상기 게이트 전극(G)과 오버랩되는 액티브층(A)이 형성된다.
상기 액티브층(A) 상에는 상기 액티브층(A)과 일부 중첩되는 소스 전극(S) 및 상기 소스 전극(S)으로부터 소정 간격 이격되어 상기 액티브층(A)과 일부 중첩되는 드레인 전극(D)이 형성된다.
상기 액티브층(A)은 순차적으로 적층된 반도체층(SC) 및 오믹 콘택층(OC)을 포함한다.
상기 반도체층(SC)은 비정질 실리콘(Amorphous Silicon)으로 이루어진 제1 영역(a) 및 다결정 실리콘(Poly Silicon)으로 이루어진 제2 영역(b)을 포함한다.
상기 반도체층(SC)의 대부분은 상기 제1 영역(a)으로 이루어지고, 상기 제2 영역(b)은 상기 소스 전극(S)과 드레인 전극(D)의 이격부에 대응하여 상기 반도체층(SC)과 상기 게이트 절연층(IL)이 접하는 계면으로부터 소정 두께로 형성된다.
상기 제2 영역(b)이 형성되는 위치는 박막 트랜지스터(TFT)의 ON 구동 시 전기적 채널이 주로 형성되는 영역으로써, 전자 이동도가 높은 다결정 실리콘으로 형 성함으로써 박막 트랜지스터(TFT)의 ON 구동 특성을 향상시킬 수 있다.
상기 오믹 콘택층(OC)은 상기 반도체층(SC) 상에서 상기 소스 전극(S) 및 드레인 전극(D)과 접하도록 형성된다. 일례로, 상기 오믹 콘택층(OC)은 이온 도핑된 비정질 실리콘으로 이루어진 제1 층(c) 및 이온 도핑된 다결정 실리콘으로 이루어진 제2 층(d)을 포함한다. 상기 제1 층(c) 및 제2 층(d)은 상기 반도체층(SC) 상에서 순차적으로 적층된다.
상기 소스 전극(S) 및 드레인 전극(D)과는 이온 도핑된 다결정 실리콘으로 이루어져 전자 이동도가 상대적으로 높은 상기 제2 층(d)이 접촉하므로, 박막 트랜지스터(TFT)의 구동 특성을 향상시킬 수 있다.
이하, 도 2에 도시된 본 발명의 실시예에 따른 박막 트랜지스터(TFT)의 제조 방법을 설명하도록 한다.
도 3 내지 도 6은 도 2에 도시된 박막 트랜지스터의 제조 방법을 도시한 공정도들이다.
도 3을 참조하면, 기판(10) 상에 금속층을 도포한 후, 포토레지스트 패턴을 이용한 사진-식각 공정으로 상기 금속층을 패터닝하여 게이트 전극(G)을 형성한다.
다음으로, 상기 게이트 전극(G)이 형성된 기판(10) 상에 질화 실리콘 또는 산화 실리콘으로 이루어진 게이트 절연층(IL)을 형성한다. 상기 게이트 절연층(IL)은 화학 기상 증착 방법(Chemical Vapor Deposition)으로 형성할 수 있다.
이어서, 상기 게이트 절연층(IL) 상에 비정질 실리콘으로 이루어진 반도체층(SC)을 형성한다. 상기 반도체층(SC)은 1500 내지 2000Å의 두께로 형성되는 것 이 바람직하다.
상기 반도체층(SC) 상에는 이온 도핑된 비정질 실리콘으로 이루어진 오믹 콘택층(OC)을 형성한다. 상기 반도체층(SC) 및 상기 오믹 콘택층(OC)은 상기 화학 기상 증착 방법으로 형성할 수 있다.
도 2 및 도 4을 참조하면, 사진-식각 방법으로 상기 반도체층(SC) 및 오믹 콘택층(OC)을 동시에 패터닝하여 상기 게이트 절연층(IL)상에서 상기 게이트 전극(G)과 오버랩되는 액티브층(A)을 형성한다.
다음으로, 도 1에서 상술한 펨토초 레이저를 이용하여 상기 액티브층(A)의 일부 영역을 결정화시킨다.
레이저 펄스(Laser Pulse)의 턴 온(Turn-On) 시간이 펨토 초(Femto seconds)인 펨토초 레이저는 매우 높은 피크(peak) 파워를 발생한다. 이로 인해 발생하는 비선형 흡수 효과를 이용하면, 레이저빔을 조사하고자하는 국소 부위에 제공되는 에너지 밀도를 획기적으로 상승시킬 수 있다.
구체적으로는, 후속 공정에서 형성될 소스 전극(S)과 드레인 전극(D)의 이격부에 형성된 반도체층(SC)의 상기 게이트 절연층(IL)과 접하는 계면으로부터 소정 두께(이하, 제2 영역(b))를 결정화시킨다. 바람직하게는 상기 계면으로부터 500Å이하의 두께를 결정화시킨다.
상기 제2 영역(b)은 박막 트랜지스터(TFT)의 ON 구동시 전기적 채널이 주로 형성되는 영역이다.
펨토초 레이저는 펨토초 동안 레이저의 에너지가 전달되므로 전자-격자 상호 작용(electron-lattice coupling)을 최소화시켜 목적하는 위치에만 집중적으로 에너지를 전달하는 것이 가능하다.
즉, 펨토초 레이저는 레이저빔의 초점 심도(Depth of Focus)에서만 임계 에너지 이상의 레이저빔이 조사되고, 임계에너지 이상이 조사되는 영역에서만 흡수가 일어나는 비선형 흡수(nonlinear absorption) 효과가 나타난다.
따라서, 레이저빔의 초점 심도를 상기 제2 영역(b)에 조준함으로써 게이트 전극(G)이 액티브층(A) 보다 하부에 형성되는 바텀 게이트(bottom gate) 구조에서도 박막 트랜지스터(TFT)의 채널 영역만을 국부적으로 결정화할 수 있다.
이에 따라, 박막 트랜지스터(TFT)의 채널 영역이 전자 이동도가 높은 다결정 실리콘으로 형성되므로 박막 트랜지스터(TFT)의 ON 구동 특성을 향상시킬 수 있다.
또한, 상기 채널 영역 외에는 비정질 실리콘으로 이루어지므로, 문턱 전압값이 높아 OFF 구동 시 누설 전류를 억제할 수 있다.
한편, 상기 제2 영역(b)의 결정화를 위하여 상기 레이저빔은 상기 기판(10)의 하부 방향으로부터 조사될 수도 있고, 상기 기판(10)의 상부 방향으로부터 조사될 수도 있다.
또한, 상기 기판(10)의 하부 방향으로부터 레이저빔이 조사될 경우, 게이트 전극(G)의 레이저빔 흡수를 방지하기 위하여 상기 레이저빔은 상기 게이트 전극(G)을 피해 사선 방향으로 조사될 수도 있다.
상기 펨토초 레이저빔은 게이트 전극(G)과 게이트 절연층(IL)의 레이저빔 흡수를 최소화하기 위하여 800nm 이상의 파장대를 사용하는 것이 바람직하다. 또한, 대면적 기판의 가공을 위해서 펨토초 레이저빔의 스캔 속도는 40m/s이상인 것이 바람직하다.
한편, 본 발명의 실시예에서는 상기 펨토초 레이저빔을 이용한 결정화 공정 중에 상기 기판(10)에 열을 공급한다. 바람직하게는 상기 기판(10)의 온도가 300 내지 500 도의 온도를 유지할 수 있도록 열을 공급한다.
더욱 바람직하게는 상기 기판(10)의 온도를 350 내지 400도로 유지시킨다. 이때, 기판(10)의 온도 유지 시간은 결정화 공정이 시작한 후로부터 5분 정도 지속되는 것이 바람직하다.
상기 기판(10)에 열을 공급함으로써, 펨토초 레이저빔에 의해 용융된 실리콘의 냉각속도를 지연시킬 수 있다. 이에 따라, 용융된 실리콘의 결정화 속도가 저하되므로 결정의 크기 성장을 증가시킬 수 있다.
상술한 결정화 공정에 의해 상기 반도체층(SC)은 비정질 실리콘으로 이루어진 제1 영역(a)과 다결정 실리콘으로 이루어진 제2 영역(b)으로 형성된다.
한편, 펨토초 레이저를 이용한 결정화 공정은 상기 오믹 콘택층(OC)에도 수행될 수 있다.
도 5를 참조하면, 상기 펨토초 레이저를 이용하여 상기 오믹 콘택층(OC)의 표면으로부터 소정 두께를 결정화시킨다. 바람직하게는 상기 오믹 콘택층(OC)의 표면으로부터 500Å이하의 두께로 결정화시키는 것이 바람직하다.
상기 오믹 콘택층(OC) 표면의 결정화 공정에서도 상기 기판(10)에 상술한 온도의 열을 공급하여 용융된 오믹 콘택층(OC) 표면의 냉각을 지연시키는 것이 바람 직하다.
이에 따라, 상기 오믹 콘택층(OC)은 이온 도핑된 비정질 실리콘으로 이루어진 제1 층(c) 및 이온 도핑된 다결정 실리콘으로 이루어진 제2 층(d)으로 형성된다.
도 6을 참조하면, 상기 액티브층(A)이 형성된 기판(10) 상에 제2 금속층을 형성한다. 상기 제2 금속층은 일례로, 스퍼터링 방법으로 형성할 수 있다.
다음으로, 상기 제2 금속층을 사진-식각 공정으로 패터닝하여 소스 전극(S) 및 드레인 전극(D)을 형성한다.
상기 소스 전극(S)은 상기 액티브층(A)과 일부 중첩되게 형성된다. 상기 드레인 전극(D)은 상기 소스 전극(S)으로부터 소정 간격 이격되어 상기 액티브층(A)과 일부 중첩된다.
다음으로, 상기 소스 전극(S) 및 드레인 전극(D)의 이격부에서 노출된 상기 오믹 콘택층(OC)을 식각한다. 상기 오믹 콘택층(OC)의 식각은 건식 식각으로 진행되는 것이 바람직하다. 이에 따라, 도 2에 도시된 본 발명의 실시예에 따른 박막 트랜지스터(TFT)가 완성된다.
한편, 본 실시예에서는 소스 전극(S) 및 드레인 전극(D)을 형성하기 전에 펨토초 레이저를 이용한 결정화 공정을 수행하였으나, 상기 펨토초 레이저는 레이저 빔이 조사되는 심도를 조절하여 원하는 깊이의 물질에 임계 에너지 이상의 레이저빔을 조사할 수 있으므로, 소스 전극(S) 및 드레인 전극(D) 형성 후에 상기 결정화 공정을 수행할 수도 있다.
이와 같이, 원하는 깊이에 레이저빔을 조사할 수 있는 펨토초 레이저를 이용함으로써 국부적 결정화가 용이하므로, 비정질 실리콘 영역 및 다결정 실리콘 영역을 모두 포함하는 액티브층을 형성할 수 있다.
또한, 펨토초 레이저를 이용하여 물질 내 원하는 깊이에 레이저 에너지를 제공할 수 있으므로, 바텀 게이트 방식의 박막 트랜지스터에서도 채널 영역만을 다결정 실리콘으로 형성할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 펨토초 레이저를 이용함으로써 비정질 실리콘층 내 특정 깊이에 해당하는 국소 영역을 결정화시킬 수 있다. 이에 따라, 액티브층 내에 주요 채널 형성 영역만을 다결정 실리콘으로 형성할 수 있으므로, 비정질 실리콘 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터의 장점을 모두 갖는 박막 트랜지스터를 형성할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (10)
- 기판 상에 비정질 실리콘층을 형성하는 단계; 및펨토초 레이저를 이용하여 상기 비정질 실리콘층 내 특정 깊이에 해당하는 영역을 국부적으로 결정화시키는 단계를 포함하는 다결정 실리콘층의 형성 방법.
- 제1항에 있어서, 상기 결정화시키는 단계에서는, 상기 기판에 열을 공급하여 상기 기판의 온도를 300도 내지 500도로 유지시키는 것을 특징으로 하는 다결정 실리콘층의 형성 방법.
- 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극이 형성된 기판 상에 절연층을 형성하는 단계;상기 절연층 상에 상기 게이트 전극과 중첩되며, 비정질 실리콘으로 이루어진 반도체층 및 이온 도핑된 비정질 실리콘으로 이루어진 오믹 콘택층이 순차적으로 적층된 액티브층을 형성하는 단계;상기 액티브층 상에 상기 액티브층과 일부 중첩되는 소스 전극 및 상기 소스 전극으로부터 소정 간격 이격되어 상기 액티브층과 일부 중첩되는 드레인 전극을 형성하는 단계; 및펨토초(Femto seconds) 레이저를 이용하여, 상기 소스 전극과 상기 드레인 전극의 이격부에 형성된 상기 반도체층의 상기 절연층과 접하는 면으로부터 소정 두께를 결정화시키는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제3항에 있어서, 상기 펨토초 레이저를 이용한 결정화 단계에서, 상기 기판의 온도를 300도 내지 500도로 유지하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제3항에 있어서, 상기 펨토초 레이저를 이용하여, 상기 오믹 콘택층의 표면으로부터 소정 두께를 결정화하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제5항에 있어서, 상기 소스 전극 및 상기 드레인 전극의 이격부에 해당하는 상기 오믹 콘택층을 식각하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
- 제3항에 있어서, 상기 펨토초 레이저는 800nm 이상의 적외선 영역 파장을 사용하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제3항에 있어서, 상기 펨토초 레이저의 스캔 속도는 40mm/s 이상인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제3항에 있어서, 상기 펨토초 레이저는 상기 게이트 전극에 레이저빔이 조사되는 것을 막기 위해 상기 기판 하부로부터 사선 방향으로 조사되어 상기 반도체층을 결정화시키는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제3항에 있어서, 상기 펨토초 레이저를 이용한 결정화 단계에서, 상기 소정 두께는 500Å 이하인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060083232A KR101200945B1 (ko) | 2006-08-31 | 2006-08-31 | 다결정 실리콘층의 형성 방법 및 이를 이용한 박막트랜지스터의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060083232A KR101200945B1 (ko) | 2006-08-31 | 2006-08-31 | 다결정 실리콘층의 형성 방법 및 이를 이용한 박막트랜지스터의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080020161A true KR20080020161A (ko) | 2008-03-05 |
| KR101200945B1 KR101200945B1 (ko) | 2012-11-13 |
Family
ID=39395232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060083232A KR101200945B1 (ko) | 2006-08-31 | 2006-08-31 | 다결정 실리콘층의 형성 방법 및 이를 이용한 박막트랜지스터의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101200945B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110059229A (ko) * | 2009-11-27 | 2011-06-02 | 엘지디스플레이 주식회사 | 실리콘 결정화 공정에 의한 박막 트랜지스터의 활성층 및 이를 포함한 박막 트랜지스터의 제조방법 |
| CN114864735A (zh) * | 2022-05-11 | 2022-08-05 | 中南大学 | 基于飞秒激光的光电晶体管制备方法及晶体管阵列 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3542014B2 (ja) | 1998-09-21 | 2004-07-14 | セントラル硝子株式会社 | 単結晶または多結晶含有非晶質材料の作製方法及びその非晶質材料 |
| JP2004304072A (ja) | 2003-03-31 | 2004-10-28 | Fuji Photo Film Co Ltd | 結晶性Ｓｉ層含有基板及びその製造方法、並びに結晶性Ｓｉ層含有基板を用いた結晶性Ｓｉデバイス |
| WO2004090195A1 (en) | 2003-04-07 | 2004-10-21 | Fuji Photo Film Co. Ltd. | Crystalline-si-layer-bearing substrate and its production method, and crystalline si device |
| JP5352040B2 (ja) | 2004-08-23 | 2013-11-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
2006
- 2006-08-31 KR KR1020060083232A patent/KR101200945B1/ko active IP Right Grant
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110059229A (ko) * | 2009-11-27 | 2011-06-02 | 엘지디스플레이 주식회사 | 실리콘 결정화 공정에 의한 박막 트랜지스터의 활성층 및 이를 포함한 박막 트랜지스터의 제조방법 |
| CN114864735A (zh) * | 2022-05-11 | 2022-08-05 | 中南大学 | 基于飞秒激光的光电晶体管制备方法及晶体管阵列 |
| CN114864735B (zh) * | 2022-05-11 | 2024-03-15 | 中南大学 | 基于飞秒激光的光电晶体管制备方法及晶体管阵列 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101200945B1 (ko) | 2012-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6726731B2 (ja) | 薄膜トランジスタの作製方法 | |
| KR101263726B1 (ko) | 폴리실리콘을 이용한 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조방법 | |
| JP4137460B2 (ja) | 半導体装置の作製方法 | |
| EP1912252A1 (en) | Polysilicon thin film transistor and method of fabricating the same | |
| JP2001127302A (ja) | 半導体薄膜基板、半導体装置、半導体装置の製造方法および電子装置 | |
| KR101015844B1 (ko) | 박막트랜지스터, 그의 제조방법 및 그를 구비하는유기전계발광표시장치의 제조방법 | |
| JP2003045889A (ja) | 電界効果型トランジスタ及びその製造方法並びに該トランジスタを使った液晶表示装置及びその製造方法 | |
| JP2007220918A (ja) | レーザアニール方法、薄膜半導体装置及びその製造方法、並びに表示装置及びその製造方法 | |
| JP4169073B2 (ja) | 薄膜半導体装置および薄膜半導体装置の製造方法 | |
| JP2011165717A (ja) | 表示装置及び表示装置の製造方法 | |
| US7723167B2 (en) | Process and system for laser annealing and laser-annealed semiconductor film | |
| KR101200945B1 (ko) | 다결정 실리콘층의 형성 방법 및 이를 이용한 박막트랜지스터의 제조 방법 | |
| JP2009290168A (ja) | 薄膜トランジスタ、薄膜トランジスタアレイ基板、及びそれらの製造方法、並びに表示装置 | |
| JP2006261634A (ja) | 半導体装置およびその製造方法 | |
| JP2009010431A (ja) | 半導体装置 | |
| KR100782769B1 (ko) | 정렬키, 정렬키 형성 방법 및 이를 이용한 레이저 결정화방법 | |
| US8034671B2 (en) | Polysilicon film, thin film transistor using the same, and method for forming the same | |
| JP2003224084A (ja) | 半導体製造装置 | |
| JP2010098321A (ja) | 半導体装置 | |
| US7838397B2 (en) | Process and system for laser annealing and laser-annealed semiconductor film | |
| JP4364481B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP4249886B2 (ja) | 薄膜半導体装置の製造方法 | |
| JP2009290224A (ja) | 半導体装置 | |
| JP4035019B2 (ja) | 半導体装置の製造方法 | |
| KR100719919B1 (ko) | 다결정실리콘 박막트랜지스터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| N231 | Notification of change of applicant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20151030 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20171101 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20181101 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20191028 Year of fee payment: 8 |