KR20080019891A

KR20080019891A - 표시패널

Info

Publication number: KR20080019891A
Application number: KR1020060082387A
Authority: KR
Inventors: 도희욱; 나병선; 유승후; 안순일; 문현철; 유혜란
Original assignee: 삼성전자주식회사
Priority date: 2006-08-29
Filing date: 2006-08-29
Publication date: 2008-03-05
Also published as: CN101140743A; US20080055292A1; TW200816157A; JP2008058941A; US7864149B2; CN101140743B; KR101254227B1

Abstract

표시패널에서, 메인 및 서브 화소전극은 박막 트랜지스터의 제1 및 제2 드레인 전극에 각각 연결되어 1H 시간동안 데이터 전압을 메인 및 서브 픽셀전압으로써 입력받는다. 메인 스토리지 전극은 메인 화소전극과 오버랩되고, 게이트 펄스 및 데이터 전압의 극성에 연동하여 전압레벨이 변화되는 제1 공통전압을 입력받는 반면, 서브 스토리지 전극은 서브 화소전극과 오버랩되고, 일정한 전압레벨을 유지하는 제2 공통전압을 입력받는다. 제2 공통전압에 의해서 서브 픽셀전압은 일정하게 유지되지만, 메인 픽셀전압은 제1 공통전압의 변화에 연동하여 쉬프트 업 또는 다운된다. 따라서, 메인 픽셀전압이 서브 픽셀전압보다 상승되고, 그 결과 측면 시인성을 향상시키면서 휘도 특성을 개선할 수 있다.

Description

표시패널{DISPLAY PANEL}

도 1은 본 발명의 일 실시예에 따른 표시패널에 구비된 m×n화소의 등가 회로도이다.

도 2는 도 1에 도시된 등가 회로에 대한 파형도이다.

도 3은 메인 픽셀전압의 크기에 따른 서브 픽셀전압의 전압비를 나타낸 그래프이다.

도 4는 도 1에 도시된 표시패널의 레이아웃이다.

도 5는 도 4에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.

도 6은 데이터 전압의 극성에 대한 제1 공통전압의 극성 및 메인과 서브 스토리지 전극과 각 화소의 연결 구조를 나타낸 도면이다.

도 7a 내지 도 7c는 도 4에 도시된 어레이 기판의 제조 과정을 나타낸 평면도들이다.

본 발명은 표시패널에 관한 것으로, 더욱 상세하게는 휘도 및 측면 시인성을 향상시킬 수 있는 표시패널에 관한 것이다.

액정표시장치의 좁은 시야각를 개선하기 위하여, 최근에는 광시야각 특성을 갖는 피브이에이(Patterned Vertical Alignment: PVA) 모드, 엠브이에이(Multi-domain Vertical Alignment: MVA) 모드 및 에스-피브이에이(Super-Patterned Vertical Alignment: S-PVA) 모드 액정표시장치가 개발되고 있다.

특히, S-PVA 모드 액정표시장치는 두 개의 서브화소로 이루어진 화소를 구비하고, 화소에 서로 다른 그레이를 갖는 도메인을 형성하기 위하여 두 개의 서브화소는 서로 다른 서브전압이 인가되는 메인 및 서브 화소전극을 각각 구비한다. 이때, 액정표시장치를 바라보는 사람의 눈은 두 개의 서브전압의 중간값을 인식하므로, 중간 계조 이하에서 감마커브가 왜곡되어 측면 시야각이 저하되는 것을 방지한다. 이로써, 액정표시장치의 측면 시인성을 개선할 수 있다.

S-PVA 모드 액정표시장치는 구동방식에 따라서 CC(Coupling Capacitor)-타입과 TT(Two Transistor)-타입으로 구분된다. CC-타입은 메인 화소전극과 서브 화소전극과의 사이에 커플링 커패시터를 추가하여 서브 화소전극으로 인가되는 데이터 전압을 전압 강하시켜 메인 픽셀전압보다 낮은 전압을 서브 픽셀전압으로써 인가하는 구동방식이다. 따라서, CC-타입 구동방식의 경우 고계조에서 서브 픽셀전압의 휘도가 낮아져서 액정표시장치의 휘도 특성이 전체적으로 저하된다.

한편, TT-타입은 서로 시간차를 두고 턴온되는 두 개의 트랜지스터를 이용하여 메인 및 서브 화소전극에 각각 서로 다른 전압레벨을 갖는 메인 및 서브 픽셀전압을 각각 인가하는 구동방식이다. TT-타입은 CC-타입에 비해 휘도가 증가하지만, 두개의 트랜지스터를 구동하기 위해서 구동 주파수가 2배로 증가하여 소비 전력이 증가하게 된다.

따라서, 본 발명의 목적은 휘도를 향상시키고, 측면 시인성을 개선하기 위한 표시패널을 제공하는 것이다.

본 발명에 따른 표시패널은 다수의 화소로 이루어지고, 상기 각 화소는 게이트 라인, 데이터 라인, 메인 스토리지 전극, 서브 스토리지 전극, 박막 트랜지스터, 제1 및 제2 액정 커패시터로 이루어진다.

상기 게이트 라인은 1H 시간동안 게이트 온전압을 유지하는 게이트 펄스를 입력받고, 상기 데이터 라인은 상기 게이트 라인과 절연되게 교차하고, 데이터 전압을 입력받는다. 상기 메인 스토리지 전극은 상기 게이트 펄스 및 상기 데이터 전압의 극성에 연동하여 전압레벨이 변화되는 제1 공통전압을 입력받고, 상기 서브 스토리지 전극은 일정한 전압레벨을 유지하는 제2 공통전압을 입력받는다. 상기 박막 트랜지스터는 상기 게이트 라인과 상기 데이터 라인에 연결되고, 1H 시간동안 상기 게이트 펄스에 응답하여 상기 데이터 전압을 출력한다.

상기 제1 액정 커패시터는 상기 박막 트랜지스터의 제1 드레인 전극에 전기적으로 연결되어 상기 1H 시간동안 상기 데이터 전압을 메인 픽셀전압으로 충전한다. 또한, 1H 시간이 경과된 이후 상기 제1 공통전압에 의해서 상기 데이터 전압보다 높은 전압을 메인 픽셀전압으로 충전한다. 상기 제2 액정 커패시터는 상기 박막 트랜지스터의 제2 드레인 전극에 전기적으로 연결되고, 상기 데이터 전압을 서브 픽셀전압으로 충전한다.

본 발명에 따른 표시패널은 다수의 화소가 구비된 어레이 기판, 상기 어레이 기판과 대향하여 결합하고, 공통전극이 구비된 대향기판, 및 상기 어레이 기판과 상기 대향기판과의 사이에 개재된 액정층을 포함한다. 상기 어레이 기판의 상기 각 화소는 게이트 라인, 데이터 라인, 박막 트랜지스터, 메인 및 서브 스토리지 전극, 메인 및 서브 화소전극으로 이루어진다.

상기 게이트 라인은 1H 시간동안 게이트 온전압으로 유지되는 게이트 펄스를 입력받고, 상기 데이터 라인은 상기 게이트 라인과 절연되게 교차하고, 데이터 전압을 입력받는다. 상기 박막 트랜지스터는 상기 게이트 라인과 상기 데이터 라인에 연결되고, 상기 게이트 펄스에 응답하여 상기 1H 시간동안 상기 데이터 전압을 출력한다. 상기 메인 스토리지 전극은 상기 게이트 펄스 및 상기 데이터 전압의 극성에 연동하여 전압레벨이 변화되는 제1 공통전압을 입력받고, 상기 서브 스토리지 전극은 일정한 전압레벨을 유지하는 제2 공통전압을 입력받는다.

상기 메인 화소전극은 상기 박막 트랜지스터에 전기적으로 연결되어 상기 1H 시간동안 상기 데이터 전압을 메인 픽셀전압으로 입력받는다. 또한, 상기 메인 스토리지 전극과 오버랩되어 1H 시간이 경과된 이후 상기 제1 공통전압에 의해서 상기 데이터 전압보다 높은 전압을 상기 메인 픽셀전압으로 입력받는다. 상기 서브 화소전극은 상기 박막 트랜지스터의 제2 드레인 전극에 전기적으로 연결되고, 상기 서브 스토리지 전극과 오버랩되어 상기 데이터 전압을 서브 픽셀전압으로 입력받는다.

이러한 표시패널에 따르면, 메인 스토리지 전극에 인가되는 제1 공통전압의 전압레벨이 게이트 펄스 및 데이터 전압의 극성에 연동하여 변화되고, 상기 제1 공통전압에 근거하여 메인 픽셀전압이 쉬프트 업 또는 다운된다. 결과적으로, 메인 픽셀전압이 서브 픽셀전압보다 상승하게되고, 이로써 측면 시인성 및 휘도 특성이 향상될 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시패널에 구비된 n×m 화소의 등가 회로도이고, 도 2는 도 1에 도시된 등가 회로에 대한 파형도이다.

도 1 및 도 2를 참조하면, n×m화소는 제n 게이트 라인(GLn), 제m 데이터 라인(DLm) 및 박막 트랜지스터(T1)를 포함한다. 상기 박막 트랜지스터는 상기 제n 게이트 라인(GLn)과 제m 데이터 라인(DLm)에 전기적으로 연결된다. 구체적으로, 상기 박막 트랜지스터(T1)의 게이트 전극(GE)은 상기 제n 게이트 라인(GLn)에 전기적으로 연결되고, 소오스 전극(SE)은 상기 제m 데이터 라인(DLm)에 전기적으로 연결된다. 또한, 상기 박막 트랜지스터(T1)는 제1 및 제2 드레인 전극(DE1, DE2)을 구비한다.

상기 제n 게이트 라인(GLn)에는 게이트 펄스(Gn)가 인가되고, 상기 제m 데이터 라인(DLm)에는 데이터 전압(Vd)이 인가된다. 상기 게이트 펄스(Gn)는 1H 시간동안 게이트 온 전압으로 발생된다. 상기 1H 시간동안 상기 게이트 펄스(Gn)에 응답하여 상기 박막 트랜지스터(T1)가 턴-온되면, 상기 소오스 전극(SE)으로 인가된 상 기 데이터 전압(Vd)은 상기 제1 및 제2 드레인 전극(DE1, DE2)으로 출력된다. 1H 시간이 경과되면, 상기 박막 트랜지스터(T1)는 턴-오프되고, 상기 제1 및 제2 드레인 전극(DE1, DE2)은 전기적으로 분리된다.

상기 n×m화소는 메인 픽셀과 서브 픽셀을 더 포함하고, 상기 메인 픽셀은 상기 박막 트랜지스터(T1)의 제1 드레인 전극(DE1)에 연결되며, 상기 서브 픽셀은 상기 박막 트랜지스터(T2)의 제2 드레인 전극(DE2)에 연결된다.

상기 메인 픽셀은 제1 스토리지 커패시터(Cst1) 및 제1 액정 커패시터(Clc1)로 이루어진다. 상기 제1 스토리지 커패시터(Cst1)는 메인 스토리지 전극, 절연층 및 메인 화소전극에 의해서 형성된다. 상기 제1 액정 커패시터(Clc1)는 상기 메인 화소전극, 액정층 및 공통전극에 의해서 형성된다.

상기 메인 스토리지 전극에는 교류 형태의 제1 공통전압(Vcom1)이 인가되고, 상기 메인 화소전극에는 상기 1H 시간동안 상기 데이터 전압(Vd)이 인가되며, 상기 공통전극에는 직류 형태의 제2 공통전압(Vcom2)이 인가된다.

상기 제1 공통전압(Vcom1)은 기준전압(Vr)보다 높은 제1 전압(V1) 및 상기 기준전압(Vr)보다 낮은 제2 전압(V2)과의 사이에서 스윙하는 교류전압이고, 상기 제1 공통전압(Vcom1)의 한 주기는 두 프레임과 동일하다. 여기서, 상기 제2 공통전압(Vcom2)은 상기 기준전압(Vr)으로 일정하게 유지된다.

상기 제1 공통전압(Vcom1)은 상기 게이트 펄스(Gn)의 발생 시점과 상기 데이터 전압(Vd)의 극성에 영향을 받는다. 상기 제1 공통전압(Vcom1)의 전압레벨은 상기 게이트 펄스(Gn)가 발생되고 소정의 시간이 경과된 이후에 쉬프트된다. 상기 쉬 프트 지점(Ts)은 상기 게이트 펄스(Gn)가 상기 게이트 온 전압에서 게이트 오프 전압으로 다운된 제1 지점(T1)으로부터 한 프레임이 경과된 제2 지점(T2)까지의 범위 내에 존재한다. 본 발명의 일 예로, 상기 쉬프트 지점(Ts)은 상기 제1 지점(T1)으로부터 1/2 프레임이 경되된 제3 지점(T3)까지의 범위 내에 존재한다.

한편, 상기 제1 공통전압(Vcom1)의 전압레벨은 상기 데이터 전압(Vd)의 극성에 따라서 쉬프트 업 또는 쉬프트 다운된다. 구체적으로, 상기 데이터 전압(Vd)이 상기 제2 공통전압(Vcom2)에 대해서 정극성이면, 상기 제1 공통전압(Vcom1)은 상기 제2 전압(V2)로부터 상기 제1 전압(V1)으로 쉬프트 업된다. 또한, 상기 데이터 전압(Vd)이 상기 제2 공통전압(Vcom2)에 대해서 부극성이면, 상기 제1 공통전압(Vcom1)은 상기 제1 전압(V1)로부터 상기 제2 전압(V2)으로 쉬프트 다운된다.

상기 1H 시간동안 상기 게이트 펄스(Gn)가 발생되면, 상기 제1 및 제2 액정 커패시터(Clc1, Clc2)에는 각각 메인 및 서브 픽셀전압(Vp-m, Vp-s)으로써 상기 데이터 전압(Vd)이 충전된다. 여기서, 상기 데이터 전압(Vd)이 정극성을 가진다고 가정하면, 상기 제1 공통전압(Vcom1)은 상기 쉬프트 시점(Ts)에서 쉬프트 업된다. 이와 같이, 상기 메인 스토리지 전극에 인가된 상기 제1 공통전압(Vcom1)의 전압레벨이 상승하면, 상기 제1 액정 커패시터(Clc1)에 충전된 상기 메인 픽셀전압(Vp-m)이 쉬프트 전압(Vs)만큼 상승한다. 따라서, 상기 쉬프트 시점(Ts) 이후 상기 제1 액정 커패시터(Clc1)에 충전된 상기 메인 픽셀전압(Vp-m)은 상기 제2 액정 커패시터(Clc2)에 충전된 상기 서브 픽셀전압(Vp-s)보다 높은 전압레벨을 갖는다.

도면에 도시하지는 않았지만, 상기 데이터 전압(Vd)이 부극성을 가진다고 가 정하면, 상기 제1 공통전압(Vcom1)은 상기 쉬프트 시점(Ts)에서 쉬프트 다운된다. 따라서, 상기 메인 스토리지 전극에 인가된 상기 제1 공통전압(Vcom1)의 전압레벨이 상승하면, 상기 제1 액정 커패시터(Clc1)에 충전된 상기 메인 픽셀전압(Vp-m)이 상기 쉬프트 전압(Vs)만큼 하강한다. 따라서, 상기 쉬프트 시점(Ts) 이후 상기 제1 액정 커패시터(Clc1)에 충전된 상기 메인 픽셀전압(Vp-m)은 상기 제2 액정 커패시터(Clc2)에 충전된 상기 서브 픽셀전압(Vp-s)보다 낮은 전압레벨을 갖는다.

도 3은 메인 픽셀전압의 크기에 대한 서브 픽셀전압의 전압비율을 나타낸 그래프이다. 단, 도 3에 도시된 측정값은 메인 및 서브 픽셀전극의 면적비가 1:1이고, 제1 공통전압(Vcom1)의 쉬프트 전압(Vs)이 1.6V인 조건하에서 측정된 것이다.

또한, 도 3에서 제1 그래프(G1)는 본 발명에 따른 메인 픽셀전압(Vp-m)의 크기에 대한 서브 픽셀전압(Vp-s)의 전압비율을 나타낸 것이고, 제2 그래프(G2)는 종래의 CC(Coupling Cap)-타입(즉, 커패시터를 이용하여 서브 픽셀전압(Vp-s)을 메인 픽셀전압(Vp-m)보다 낮추는 방식)에서 메인 픽셀전압(Vp-m)의 크기에 대한 서브 픽셀전압(Vp-s)의 전압비율을 나타낸 것이다.

도 3을 참조하면, 제1 그래프(G1)에 나타난 바와 같이 본 발명의 경우 중/저 그레이로 갈수록 메인 픽셀전압(Vp-m)에 대한 서브 픽셀전압(Vp-s)의 비율이 감소하였고, 고 그레이로 갈수록 상기 메인 픽셀전압(Vp-m)에 대한 상기 서브 픽셀전압(Vp-s)의 비율이 현저하게 증가하였다. 반면에, 제2 그래프(G2)에 따르면 종래의 경우 중/저 그레이에서보다 고 그레이에서 상기 메인 픽셀전압(Vp-m)에 대한 상기 서브 픽셀전압(Vp-s)의 비율이 감소하였다.

이러한 결과에 따르면 본 발명은 종래의 CC-타입보다 중/저 그레이에서 메인 픽셀전압(Vp-m)대비 서브 픽셀전압(Vp-s)이 낮게 나타나므로, 종래의 CC-타입보다 측면 시인성이 향상된다. 또한, 고 그레이에서는 메인 픽셀전압(Vp-m)대비 서브 픽셀전압(Vp-s)이 높게 나타나므로, 종래의 CC-타입보다 휘도가 향상되는 장점을 갖는다.

도 4는 도 1에 도시된 표시패널의 레이아웃이고, 도 5는 도 4에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.

도 4 및 도 5를 참조하면, 표시패널(100)은 어레이 기판(110), 상기 어레이 기판(110)과 대향하여 결합하는 대향기판(120) 및 상기 어레이 기판(110)과 상기 대향기판(120)과의 사이에 개재된 액정층(130)으로 이루어진다.

상기 어레이 기판(110)은 제1 베이스 기판(111) 및 상기 제1 베이스 기판(111) 상에 구비된 다수의 화소로 이루어진다. 상기 각 화소는 게이트 라인(GL), 데이터 라인(DL), 박막 트랜지스터(T1), 메인 픽셀 및 서브 픽셀을 포함한다.

상기 게이트 라인(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장되며 상기 게이트 라인(GL)과 절연되게 교차한다. 상기 박막 트랜지스터(T1)는 상기 게이트 라인(GL)과 상기 데이터 라인(DL)에 전기적으로 연결된다. 구체적으로, 상기 박막 트랜지스터(T1)의 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 분기되고, 소오스 전극(SE)은 상기 데이터 라인(DL)으로부터 분기된다. 상기 박막 트랜지스터(T1)의 제1 드레인 전극(DE1)은 상기 메인 픽셀에 전기적으로 연결되고, 제2 드레인 전 극(DE2)은 상기 서브 픽셀에 전기적으로 연결된다.

상기 박막 트랜지스터(T1)는 상기 게이트 라인(GL)으로 인가된 게이트 펄스에 응답하여 상기 데이터 라인(DL)으로 인가된 데이터 전압은 상기 제1 및 제2 드레인 전극(DE1, DE2)으로 출력한다. 따라서, 상기 메인 및 서브 픽셀은 상기 박막 트랜지스터(T1)를 통해 상기 데이터 전압을 입력받는다.

상기 메인 픽셀은 메인 화소전극(MP) 및 메인 스토리지 전극(MS1, MS2)으로 이루어지고, 상기 서브 픽셀은 서브 화소전극(SP) 및 서브 스토리지 전극(SS)으로 이루어진다. 상기 메인 화소전극(MS)은 제1 콘택홀(C1)을 통해 상기 박막 트랜지스터(T1)의 제1 드레인 전극(DE1)에 전기적으로 연결되어 상기 데이터 전압을 입력받는다. 상기 서브 화소전극(MP)은 제2 콘택홀(C2)을 통해 상기 박막 트랜지스터(T1)의 제2 드레인 전극(DE2)에 전기적으로 연결되어 상기 데이터 전압을 입력받는다.

상기 메인 및 서브 화소전극(MP, SP)은 서로 소정의 간격으로 이격되어 형성된다. 따라서, 상기 게이트 펄스가 인가되는 1H 시간동안에는 상기 박막 트랜지스터(T1)를 통해 상기 메인 및 서브 화소전극(MP, SP)은 전기적으로 연결되지만, 1H 시간이 경과되어 상기 박막 트랜지스터(T1)가 턴-오프되면, 상기 메인 및 서브 화소전극(MP, SP)은 서로 전기적으로 분리된다. 여기서, 한 화소영역 내에서 상기 메인 및 서브 화소전극(MP, SP)이 서로 이격된 영역은 화소전극이 제거된 영역으로 제1 개구부(O1)로 정의된다.

상기 메인 스토리지 전극은 제1 및 제2 메인 스토리지 전극(MS1, MS2)으로 이루어진다. 상기 제1 및 제2 메인 스토리지 전극(MS1, MS2)은 상기 제1 방향(D1) 으로 연장되고, 상기 메인 및 서브 화소전극(MP, SP)을 사이에 두고 소정의 간격으로 이격된다. 상기 제1 메인 스토리지 전극(MS1)은 하나의 화소행에서 짝수번째 화소들로 이루어진 제1 화소그룹의 메인 화소전극들과 오버랩되고, 상기 제2 메인 스토리지 전극(MS2)은 상기 화소행에서 홀수번째 화소들로 이루어진 제2 화소그룹의 메인 화소전극들과 오버랩된다. 상기 제1 및 제2 메인 스토리지 전극(MS1, MS2)에는 기준전압에 대해서 서로 다른 극성을 갖는 제1 공통전압(Vcom1, 도 2에 도시됨)이 각각 인가된다. 상기 제1 및 제2 메인 스토리지 전극(MS1, MS2)에 각각 인가되는 상기 제1 공통전압(Vcom1)의 극성은 주기적으로 반전된다.

상기 서브 스토리지 전극(SS)은 상기 제1 및 제2 메인 스토리지 전극(MS1, MS2) 사이에 구비되고, 상기 서브 화소전극(SP)과 오버랩된다. 상기 서브 스토리지 전극(SS)에는 상기 기준전압으로 일정하게 유지되는 제2 공통전압(Vcom2, 도 2에 도시됨)이 인가된다.

한편, 상기 대향기판(120)은 제2 베이스 기판(121), 블랙 매트릭스(122), 컬러필터층(123) 및 공통전극(124)이 구비된다.

상기 블랙 매트릭스(122)는 차광성 물질로 이루어져 상기 제2 베이스 기판 상에 구비된다. 상기 블랙 매트릭스(122)는 한 화소의 비유효 영역에 구비되어 빛샘현상을 방지한다. 상기 컬러필터층(123)은 레드, 그린 및 블루 색화소로 이루어져 한 화소의 유효 영역에 구비된다. 상기 공통전극(124)은 상기 블랙 매트릭스(122) 및 컬러필터층(123) 상에 전체적으로 형성된다. 이후, 패터닝 공정에 의해서 상기 공통전극(124)에는 다수의 제2 개구부(O2)가 형성된다. 상기 다수의 제2 개구부(O2)는 상기 제1 개구부(O1)와 서로 다른 위치에 형성된다. 구체적으로, 서로 인접하는 2개의 제2 개구부(O2) 사이에 상기 제1 개구부(O1)가 위치한다.

상기 제1 및 제2 개구부(O1, O2)에 의해서 한 화소영역에는 액정 분자들이 서로 다른 방향으로 배열되는 다수의 도메인이 형성된다. 이와 같이, 각 도메인에 따라서 액정 분자의 배열 방향을 서로 다르게 함으로써, 각 도메인의 상호 보상효과로 인해서 시야각에 따른 시인성의 변화를 감소시킬 수 있다. 이로써, 표시장치의 광 시약각을 확보할 수 있다.

도 6은 데이터 전압의 극성에 따른 제1 공통전압의 극성 및 메인과 서브 스토리지 전극과 각 화소의 연결 구조를 나타낸 도면이다.

도 6을 참조하면, 2×1 반전 구동 방식은 열방향으로 2도트 반전이 이루어지고, 행방향으로 1도트 반전이 이루어지는 방식이다. 하나의 화소행에는 서로 다른 극성을 갖는 데이터 전압이 교번적으로 인가되어, 하나의 화소행에서 짝수번째 화소들로 이루어진 제1 화소그룹과 홀수번째 화소들로 이루어진 제2 화소그룹에는 서로 다른 극성의 데이터 전압이 인가된다. 도 6에서 해칭된 화소가 제1 화소그룹이고, 해칭되지 않은 화소가 제2 화소그룹이다.

도 6에 도시된 바와 같이, 현재 프레임에서 상기 제1 화소그룹에는 정극성(+)의 데이터 전압이 인가되고, 상기 제2 화소그룹에는 부극성(-)의 데이터 전압이 인가된다. 다음 프레임에서는 상기 제1 및 제2 화소그룹에 인가되는 데이터 전압의 극성은 서로 반전된다.

한편, 제1 및 제2 메인 스토리지 전극(MS1)은 상기 화소행의 상/하측에 각각 인접하여 구비된다. 상기 제1 메인 스토리지 전극(MS1)은 상기 제1 화소그룹의 메인 화소전극들(MP1)과 부분적으로 오버랩되고, 상기 제2 메인 스토리지 전극(MS2)에는 상기 제2 화소그룹의 메인 화소전극들(MP2)과 부분적으로 오버랩된다. 상기 제1 화소그룹에 정극성(+)의 데이터 전압이 인가되면, 상기 제1 메인 스토리지 전극(MS1)에는 기준전압(Vr, 도 2에 도시됨)에 대해서 정극성(+)을 갖는 제2 전압(V2, 도 2에 도시됨)으로 쉬프트 업된 제1 공통전압(Vcom1, 도 2에 도시됨)이 인가된다. 또한, 상기 제2 화소그룹에 부극성(-)의 데이터 전압이 인가되면, 상기 제2 메인 스토리지 전극(MS2)에는 상기 기준전압(Vr)에 대해서 부극성을 갖는 제1 전압(V1)으로 쉬프트 다운된 제1 공통전압(Vcom1)이 인가된다.

또한, 상기 제1 메인 스토리지 전극(MS1)은 인접하는 화소행의 제2 화소그룹의 메인 화소전극들과 부분적으로 오버랩되고, 상기 제2 메인 스토리지 전극(MS2)은 인접하는 화소행의 제1 화소그룹의 메인 화소전극들과 부분적으로 오버랩된다.

상기 서브 스토리지 전극(SS)은 화소행에 포함된 화소들의 서브 화소전극들(SP1, SP2)과 부분적으로 오버랩된다. 상기 서브 스토리지 전극(SS)에는 상기 기준전압(Vr)과 동일한 전압레벨로 일정하게 유지되는 제2 공통전압(Vcom2, 도 2에 도시됨)이 인가된다.

따라서, 상기 제1 화소그룹들의 메인 화소전극들(MP1)에는 쉬프트 업된 상기 제1 공통전압(Vcom1)에 의해서 쉬프트 전압만큼 상승한 메인 픽셀전압이 인가되고, 상기 제2 화소그룹들의 메인 화소전극들(MP2)에는 쉬프트 다운된 상기 제1 공통전압(Vcom1)에 의해서 쉬프트 전압만큼 하강한 메인 픽셀전압이 인가된다. 따라서, 각 화소들의 메인 화소전극에는 서브 화소전극에 인가된 서브 픽셀전압보다 큰 절대값을 갖는 메인 픽셀전압이 인가될 수 있다.

이와 같이, 메인 픽셀전압의 절대값을 상승시키는 방법을 이용하여 메인 및 서브 화소전극에 서로 다른 픽셀전압을 인가함으로써, 측면 시인성을 개선할 수 있고, 휘도를 향상시킬 수 있다.

도 7a를 참조하면, 제1 베이스 기판(111) 상에는 게이트 금속막이 형성된다. 상기 게이트 금속막을 패터닝하는 공정을 통해서 상기 제1 베이스 기판(111) 상에는 게이트 라인(GLn), 게이트 전극(GE), 서브 스토리지 전극(SS), 제1 및 제2 메인 스토리지 전극(MS1, MS2)이 형성된다.

상기 게이트 라인(GLn)은 제1 방향(D1)으로 연장되고, 상기 게이트 전극(GE)은 상기 게이트 라인(GLn)으로부터 분기된다. 상기 제1 및 제2 메인 스토리지 전극(MS1, MS2)은 상기 제1 방향(D1)으로 연장되고, 서로 소정의 간격으로 이격된다. 도 7a에 도시된 바와 같이, 상기 제1 메인 스토리지 전극(MS1)은 이전단 게이트 라인(GLn-1)에 인접하여 구비되고, 상기 제2 메인 스토리지 전극(MS2)은 상기 게이트 라인(GLn)에 인접하여 구비된다. 상기 서브 스토리지 전극(SS)은 상기 제1 및 제2 메인 스토리지 전극(MS1, MS2) 사이에 구비된다.

이후, 상기 제1 베이스 기판(111) 상에 구비된 게이트 라인(GLn), 게이트 전극(GE), 서브 스토리지 전극(SS), 제1 및 제2 메인 스토리지 전극(MS1, MS2)은 게 이트 절연막(미도시)에 의해서 커버된다.

도 7b를 참조하면, 상기 게이트 절연막 상에는 데이터 금속막이 형성된다. 상기 데이터 금속막을 패터닝하는 공정을 통해서 상기 게이트 절연막 상에는 데이터 라인(DLm), 소오스 전극(SE), 제1 및 제2 드레인 전극(DE1, DE2)이 형성된다.

상기 데이터 라인(DLm)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장되어 상기 게이트 라인(GLn)과 절연되게 교차한다. 상기 소오스 전극(SE)은 상기 데이터 라인(DLm)으로부터 분기되고, 상기 제1 및 제2 드레인 전극(DE1, DE2)은 상기 게이트 전극(GE)의 상부에서 상기 소오스 전극(SE)과 소정의 간격으로 이격된다. 이로써, 상기 제1 베이스 기판(111) 상에는 박막 트랜지스터(T1)가 완성된다.

이후, 상기 게이트 절연막 상에 구비된 데이터 라인(DLm), 소오스 전극(SE), 제1 및 제2 드레인 전극(DE1, DE2)은 보호막(미도시) 및 유기 절연막(미도시)에 의해서 순차적으로 커버된다. 상기 보호막 및 유기 절연막에는 상기 제1 및 제2 드레인 전극(DE1, DE2)을 노출시키는 제1 및 제2 콘택홀이 형성된다.

도 7c를 참조하면, 상기 유기 절연막 상에는 인듐 틴 옥사이드(Indium Tin Oxide: ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide: IZO)와 같은 투명성 도전막이 형성된다. 상기 투명성 도전막을 패터닝하는 공정을 통해서 상기 유기 절연막 상에는 메인 및 서브 화소전극(MP, SP)이 형성된다. 상기 메인 및 서브 화소전극(MP, SP)은 서로 소정의 간격으로 이격되어 서로 전기적으로 분리된다. 상기 메인 화소전극(MP)은 상기 제1 콘택홀(C1)을 통해 상기 제1 드레인 전극(DE1)과 전기적으로 연결되고, 상기 서브 화소전극(SP)은 상기 제2 콘택홀(C2)을 통해 상기 제2 드레인 전극(DE2)과 전기적으로 연결된다. 따라서, 상기 박막 트랜지스터(T1)가 턴-온되면 상기 메인 및 서브 화소전극(MP, SP)은 상기 박막 트랜지스터(T1)를 통해서 서로 전기적으로 연결될 수 있다.

하나의 화소행에서 짝수번째 화소들로 이루어진 제1 화소그룹의 메인 화소전극들은 상기 제1 메인 스토리지 전극(MS1)과 부분적으로 오버랩되고, 상기 화소행에서 홀수번째 화소들로 이루어진 제2 화소그룹의 메인 화소전극들은 상기 제2 메인 스토리지 전극(MS2)과 부분적으로 오버랩된다. 또한, 상기 서브 화소전극(SP)은 상기 서브 스토리지 전극(SS)과 부분적으로 오버랩된다. 이로써, 상기 어레이 기판(110)이 완성된다.

이와 같은 표시패널에 따르면, 메인 스토리지 전극에 인가되는 제1 공통전압의 전압레벨이 게이트 펄스 및 데이터 전압의 극성에 연동하여 변화되고, 상기 제1 공통전압에 근거하여 메인 픽셀전압이 쉬프트 업 또는 다운된다.

따라서, 메인 픽셀전압과 서브 픽셀전압이 서로 다른 전압레벨을 가지므로, 측면 시인성을 향상시킬 수 있다. 또한, 메인 픽셀전압이 서브 픽셀전압보다 큰 절대값을 가지므로, 그 결과 표시패널의 휘도가 전체적으로 향상될 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

다수의 화소로 이루어진 표시패널에서,

상기 각 화소는,

1H 시간동안 게이트 온전압을 유지하는 게이트 펄스를 입력받는 게이트 라인;

상기 게이트 라인과 절연되게 교차하고, 데이터 전압을 입력받는 데이터 라인;

상기 게이트 펄스 및 상기 데이터 전압의 극성에 연동하여 전압레벨이 변화되는 제1 공통전압을 입력받는 메인 스토리지 전극;

일정한 전압레벨을 유지하는 제2 공통전압을 입력받는 서브 스토리지 전극;

상기 게이트 라인과 상기 데이터 라인에 연결되고, 1H 시간동안 상기 게이트 펄스에 응답하여 상기 데이터 전압을 출력하는 박막 트랜지스터;

상기 박막 트랜지스터의 제1 드레인 전극에 전기적으로 연결되고, 상기 1H 시간동안 상기 데이터 전압을 입력받고, 1H 시간이 경과된 이후 상기 제1 공통전압에 의해서 상기 데이터 전압보다 높은 전압을 메인 픽셀전압으로 충전하는 제1 액정 커패시터; 및

상기 박막 트랜지스터의 제2 드레인 전극에 전기적으로 연결되고, 상기 데이터 전압을 서브 픽셀전압으로 충전하는 제2 액정 커패시터를 포함하는 것을 특징으로 하는 표시패널.
제1항에 있어서, 상기 제1 공통전압은 두 프레임을 한 주기로 하여 기준전압보다 낮은 제1 전압과 상기 기준전압보다 높은 제2 전압 사이에서 스윙하고,

상기 제2 공통전압은 상기 기준전압과 동일한 전압레벨을 갖는 것을 특징으로 하는 표시패널.
제2항에 있어서, 상기 제1 공통전압은 상기 게이트 펄스가 상기 게이트 온전압에서 게이트 오프전압으로 다운되는 제1 지점으로부터 한 프레임이 경과된 제2 지점까지의 범위 내에 존재하는 어느 한 시점에서 상승 또는 하강하는 것을 특징으로 하는 표시패널.
제2항에 있어서, 상기 데이터 전압의 극성이 상기 제2 공통전압에 대해서 정극성이면, 상기 제1 공통전압은 상기 제1 전압에서 상기 제2 전압으로 상승하고,

상기 데이터 전압의 극성이 상기 제2 공통전압에 대해서 부극성이면, 상기 제1 공통전압은 상기 제2 전압에서 상기 제1 전압으로 하강하는 것을 특징으로 하는 표시패널.
제1항에 있어서, 상기 메인 스토리지 전극은 상기 메인 화소전극과 오버랩되어 상기 제1 액정 커패시터와 병렬 연결된 제1 스토리지 커패시터를 형성하고,

상기 서브 스토리지 전극은 상기 서브 화소전극과 오버랩되어 상기 제2 액정 커패시터와 병렬 연결된 제2 스토리지 커패시터를 형성하는 것을 특징으로 하는 표시패널.
제5항에 있어서, 상기 메인 픽셀전압은 상기 제1 공통전압의 쉬프트 시점에서 승압되는 것을 특징으로 하는 표시패널.
제6항에 있어서, 상기 메인 픽셀전압은

수학식

(여기서, 'Vp-m'은 상기 메인 픽셀전압이고, 'Vd'는 상기 데이터 전압이며, 'Cst1'은 상기 제1 스토리지 커패시터이고, 'Clc1'은 상기 제1 액정 커패시터이며, 'Cgs1'은 상기 제1 드레인 전극과 상기 소오스 전극 사이의 기생 커패시터고, 'Vs'는 상기 쉬프트 시점에서의 상기 제1 공통전압의 변화량임)

을 만족하는 것을 특징으로 하는 표시패널.
제7항에 있어서, 상기 제1 공통전압의 변화량은 1V 내지 2V의 범위 내에 존재하는 것을 특징으로 하는 표시패널.
다수의 화소가 구비된 어레이 기판;

상기 어레이 기판과 대향하여 결합하고, 공통전극이 구비된 대향기판; 및

상기 어레이 기판과 상기 대향기판과의 사이에 개재된 액정층을 포함하고,

상기 각 화소는,

1H 시간동안 게이트 온전압으로 유지되는 게이트 펄스를 입력받는 게이트 라인;

상기 게이트 라인과 절연되게 교차하고, 데이터 전압을 입력받는 데이터 라인;

상기 게이트 라인과 상기 데이터 라인에 연결되고, 상기 게이트 펄스에 응답하여 상기 1H 시간동안 상기 데이터 전압을 출력하는 박막 트랜지스터;

상기 게이트 펄스 및 상기 데이터 전압의 극성에 연동하여 전압레벨이 변화되는 제1 공통전압을 입력받는 메인 스토리지 전극;

일정한 전압레벨을 유지하는 제2 공통전압을 입력받는 서브 스토리지 전극;

상기 박막 트랜지스터에 전기적으로 연결되어 상기 1H 시간동안 상기 데이터 전압을 메인 픽셀전압으로 입력받고, 상기 메인 스토리지 전극과 오버랩되어 1H 시간이 경과된 이후 상기 제1 공통전압에 의해서 상기 데이터 전압보다 높은 전압을 상기 메인 픽셀전압으로 입력받는 메인 화소전극; 및

상기 박막 트랜지스터의 제2 드레인 전극에 전기적으로 연결되고, 상기 서브 스토리지 전극과 오버랩되어 상기 데이터 전압을 서브 픽셀전압으로 입력받는 서브 화소전극을 포함하는 것을 특징으로 하는 표시패널.
제9항에 있어서, 상기 제1 공통전압은 두 프레임을 한 주기로 하여 기준전압보다 낮은 제1 전압과 상기 기준전압보다 높은 제2 전압 사이에서 스윙하고,

상기 제2 공통전압은 상기 기준전압과 동일한 전압레벨을 갖는 것을 특징으로 하는 표시패널.
제10항에 있어서, 상기 제1 공통전압은 상기 게이트 펄스가 상기 게이트 온전압에서 게이트 오프전압으로 다운되는 제1 지점으로부터 1/2 프레임이 경과된 제2 지점까지의 범위 내에 존재하는 어느 한 시점에서 상기 제1 또는 제2 전압레벨로 쉬프트되는 것을 특징으로 하는 표시패널.
제10항에 있어서, 상기 데이터 전압의 극성이 상기 공통전압에 대해서 정극성이면, 상기 제1 공통전압은 상기 시점에서 상기 제1 전압에서 상기 제2 전압으로 상승하고,

상기 데이터 전압의 극성이 상기 공통전압에 대해서 부극성이면, 상기 제1 공통전압은 상기 시점에서 상기 제2 전압에서 상기 제1 전압으로 하강하는 것을 특징으로 하는 표시패널.
제12항에 있어서, 상기 메인 픽셀전압은 상기 제1 공통전압의 전압레벨이 변화되는 시점에서 승압되는 것을 특징으로 하는 표시패널.
제9항에 있어서, 상기 박막 트랜지스터는,

상기 게이트 라인으로부터 분기되어 상기 게이트 신호를 입력받는 게이트 전극;

상기 데이터 라인으로부터 분기되어 상기 데이터 신호를 입력받는 소오스 전극;

상기 소오스 전극과 소정의 간격으로 이격되고, 상기 메인 화소전극과 전기적으로 연결되어 상기 데이터 신호를 상기 메인 화소전극으로 인가하는 제1 드레인 전극; 및

상기 소오스 전극과 소정의 간격으로 이격되고, 상기 서브 화소전극과 전기적으로 연결되어 상기 데이터 신호를 상기 서브 화소전극으로 인가하는 제2 드레인 전극을 포함하는 것을 특징으로 하는 표시패널.
제14항에 있어서, 상기 메인 및 서브 화소전극은 서로 소정의 간격으로 이격되어 형성되고,

상기 메인 화소전극은 상기 1H 시간동안 상기 박막 트랜지스터를 통해 상기 서브 화소전극과 전기적으로 연결되고, 상기 1H 시간 이후에는 서로 전기적으로 분리되는 것을 특징으로 하는 표시패널.
제9항에 있어서, 상기 메인 화소전극과 상기 서브 화소전극의 면적비는 1:1 에서 1:2의 범위 내에 존재하는 것을 특징으로 하는 표시패널.
제9항에 있어서, 상기 다수의 화소는 매트릭스 형태로 배치되고,

한 화소행은 서로 다른 극성을 갖는 데이터 전압이 인가되는 제1 및 제2 화소그룹으로 이루어지는 것을 특징으로 하는 표시패널.
제17항에 있어서, 상기 메인 스토리지 전극은 행 방향으로 연장되고 서로 소정의 간격으로 이격된 제1 및 제2 메인 스토리지 전극을 포함하고,

상기 제1 메인 스토리지 전극은 상기 제1 화소그룹의 메인 화소전극들과 오버랩되며, 상기 제2 메인 스토리지 전극은 상기 제2 화소그룹의 메인 화소전극들과 오버랩되는 것을 특징으로 하는 표시패널.
제18항에 있어서, 상기 제1 화소그룹은 상기 한 화소행에서 짝수번째 화소들로 이루어지고, 상기 제2 화소그룹과 상기 한 화소행에서 홀수번째 화소들로 이루어진 것을 특징으로 하는 표시패널.
제17항에 있어서, 상기 데이터 전압의 극성은 열방향으로 2 도트 단위로 반전되고, 행방향으로 1도트 단위로 반전되는 것을 특징으로 하는 표시패널.
제20항에 있어서, 상기 데이터 전압의 극성은 한 프레임 단위로 반전되는 것 을 특징으로 하는 표시패널.