KR20080012222A

KR20080012222A - 장해 해석 시스템, 장해 해석 방법 및 에뮬레이터 장치

Info

Publication number: KR20080012222A
Application number: KR1020070077067A
Authority: KR
Inventors: 다께히꼬 나가노; 도오루 노지리; 도모히꼬 시게오까
Original assignee: 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2006-08-01
Filing date: 2007-07-31
Publication date: 2008-02-11
Also published as: TW200818012A; JP2008033849A; KR100878098B1; US7818620B2; US20080034255A1

Abstract

대상 기기(300)의 CPU(310)에 의해 ROM(330) 상에서 실행되는 프로그램(331)의 실행을 정지시키는 수단으로서 CPU 강제 정지 신호를 사용한다. ICE 장치(200)-CPU(310) 사이에서, CPU 강제 정지 신호를 발행하고 나서 CPU(310)가 정지할 때까지의 필요 시간을 고려 및 설정하고, 정지 대상 위치보다도 전으로 되는 CPU 강제 정지 신호 발행 위치를 결정한다. CPU(310)의 리얼타임 트레이스 기능(311)에 기초하여, 프로그램(331)의 실행 상의 CPU 강제 정지 신호 발행 위치 및 타이밍에서, CPU 강제 정지 신호를 발행하여, 정지 및 이벤트 취득시킨다. 이에 의해, 브레이크 포인트 레지스터수에 상관없이, 프로그램의 임의수의 이벤트를 취득할 수 있는 기술을 제공한다.

호스트 컴퓨터, 유저 프로그램, CPU, ROM, RAM, 대상 기기, ICE 장치

Description

장해 해석 시스템, 장해 해석 방법 및 에뮬레이터 장치{FAILURE ANALYZING SYSTEM, FAILURE ANALYZING METHOD AND EMULATOR DEVICE}

본 발명은, 프로그램을 실행하는 정보 처리 장치 및 시스템을 대상으로 한 디버그 및 장해 해석 등을 행하기 위한 정보 처리 장치 및 시스템에 대한 것이다.특히, 디버그 기능을 갖는 CPU와, CPU의 제어가 가능한 ICE(In Circuit Emulator)장치와, ICE 장치와 제휴 가능한 디버거를 조합하여 구성되는 이벤트 트레이스가 가능한 장해 해석 시스템의 기술에 관한 것이다.

종래의 디버거를 이용한 이벤트 트레이스의 기술에서는, 일본 특개 2001-34503호 공보 기재의 기술과 같이, 브레이크 포인트를 이용하여 프로그램 상의 임의의 위치에서 이벤트를 발생시켜, 실행 중인 프로그램을 정지하고, 정지한 프로그램의 정보를 참조·취득함으로써, 트레이스를 실시하고 있다.

브레이크 포인트의 기술은, CPU의 디버그 기능으로서 제공되는 하드웨어 브레이크와, 디버그 대상의 프로그램의 일부를 트랩 명령으로 치환하는 소프트웨어 브레이크의 2종류가 존재한다.

또한, 상기 2종류의 이벤트 트레이스 외에, 프로그램의 거동을 확인하는 방 법으로서, 리얼타임 트레이스가 있다. 또한, 일본 특개평 11-24959호 공보에 기재된 바와 같이, 리얼타임 트레이스 기능의 리얼타임성을 향상시키는 방법으로서, 트레이스 정보를 가변 길이 패킷으로 송신하는 방법이 제안되어 있다.

종래 기술에서, 상기 소프트웨어 브레이크를 사용한 이벤트 트레이스에서는, 디버거에 의해, 프로그램의 이벤트를 취득시키는 개소의 지정을 행한다. 디버거는, 지정된 프로그램의 위치를, 프로그램의 실행 모듈 상의 어드레스 값으로 변경하고, 타깃 보드(디버그 대상 기기)의 메모리 상에 저장되어 있는 실행 모듈의 어드레스 값의 명령을, CPU의 트랩 명령으로 치환한다. CPU가 프로그램을 실행 중에 트랩 명령을 실행하면, CPU 자신이 자신의 기능을 사용하여 정지한다. CPU가 정지하고 있는 동안에, 메모리 참조, 레지스터 참조, 스택의 트레이스를 실시하여, 시각 정보와 함께 버퍼에 기록한다.

또한, 상기 하드웨어 브레이크를 사용한 이벤트 정보의 취득에서는, 디버거를 사용하여 이벤트를 취득시키는 개소의 지정을 행한다. 디버거는, 지정된 프로그램의 위치를 프로그램의 실행 모듈 상의 어드레스 값으로 변경하고, 타깃 보드의 CPU 상에 존재하는 브레이크 포인트 레지스터에 등록한다. CPU가 프로그램을 실행 중에 프로그램 카운터의 값과 브레이크 포인트 레지스터의 값을 비교하여, 일치한 경우, CPU 자신을 정지한다. CPU가 정지하고 있는 동안에, 메모리 참조, 레지스터 참조, 스택의 트레이스를 실시하여, 시각 정보와 함께 버퍼에 기록한다.

또한, 상기 리얼타임 트레이스는, CPU의 디버거 기능, ICE 장치, 인터페이스용 커넥터를 이용하여 실현한다. ICE 장치와 CPU는, 인터페이스용 커넥터로 직접 접속된다. 트레이스 대상의 프로그램이 실행되고 있는 동안, CPU의 디버그 기능은, 프로그램 카운터의 값을 감시한다. 프로그램 카운터의 값이 변경되면, CPU의 디버그 기능은, 그 값을, CPU가 갖는 버퍼 에리어에 기록한다. 버퍼 에리어에 기록된 값이 임계치를 초과하면, CPU의 디버그 기능은, 버퍼에 기록된 데이터를, ICE 장치에 대하여 송신한다. ICE 장치는, 데이터를 수신하면, ICE 장치의 버퍼에, 시각 정보와 함께 기록한다.

종래 기술의 이벤트 트레이스 기능에서는, 전술한 바와 같은 브레이크 포인트를 사용하고 있다. 그 때문에, 내장 시스템의 프로그램 등, ROM 상에서 동작하는 프로그램의 이벤트 트레이스를 실시하는 경우, 프로그램을 재기입하는 소프트웨어 브레이크 포인트는 사용할 수 없다. 또한, 하드웨어 브레이크 포인트는 CPU가 제공하는 브레이크 포인트 레지스터의 수에 의존하게 되어, 임의의 수의 이벤트를 발생시킬 수 없다.

본 발명은 이상과 같은 문제를 감안하여 이루어진 것으로, 그 목적은, 이벤트 트레이스에 의한 디버그 및 장해 해석 시스템의 기술에서, 특히 내장 시스템 등, 대상 기기의 메모리(ROM) 상에서 동작하는 프로그램에 대한 이벤트 트레이스를 실시할 때에도, 대상 기기(CPU)에 의해 제공되는 브레이크 포인트 레지스터의 수에 제한되는 일 없이, 프로그램 중의 임의수의 정지 대상 위치(이벤트 발생 위치)를 등록할 수 있고, 그에 수반하여 다수의 이벤트를 취득할 수 있는 기술을 제공하는 것에 있다.

본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다. 상기 목적을 달성하기 위해, 본 발명은, 디버그 및 장해 해석의 대상으로 되는 기기에서 실행되는 프로그램에 대한 이벤트 트레이스를 실행하는 수단을 포함하는, 내장 시스템 등을 대상으로 한 장해 해석 시스템의 기술로서, 이벤트 트레이스 기능을 포함하는 디버그 기능을 포함하고 메모리 상의 프로그램을 실행하는 CPU(프로세서)를 갖는 대상 기기와, 대상 기기의 CPU와 인터페이스(입출력 기구)를 통하여 접속되고 CPU의 디버그 기능과 인터페이스를 통하여 CPU를 제어하는 CPU 제어 기능을 포함하는 ICE 장치와, ICE 장치와 제휴 가능한 ICE 제어 기능을 포함하는 디버거를 갖는 호스트 컴퓨터를 조합하여 실현되고, 이하에 나타내는 기술적 수단을 포함하는 것을 특징으로 한다.

본 시스템은, 이벤트 트레이스를 위해 대상 기기의 CPU에서 실행 중인 프로그램을 정지시키기 위한 수단으로서, 브레이크 포인트의 방법은 사용하지 않고, CPU 강제 정지 신호(명령)를 사용한다. 호스트 컴퓨터의 디버거로부터의 제어에 기초하여, ICE 장치로부터 대상 기기의 CPU에 인터페이스를 통하여 CPU 강제 정지 신호를 부여하고, 대응하는 CPU 자신의 CPU 강제 정지 기능에 의해 프로그램 실행을 정지시킨다. 그러나, CPU 강제 정지 신호를 이용하는 경우에는, 브레이크 포인트의 경우와 달리, 프로그램 중의 특정한 명령, 즉 정지 대상 위치(이벤트 발생(취득) 위치) 및 대응하는 처리 스텝 등을 실행하는 타이밍에서의 정지는 불가능하다.

따라서, 본 발명에서는, CPU 강제 정지 신호를 이용한 경우에서의, ICE 장치와 대상 기기(CPU)의 사이에서의 실제로 CPU가 프로그램을 정지할 때까지의 처리에 필요해지는 시간(필요 시간)의 고려 및 설정에 기초하여, 원하는 정지 대상 위치(이벤트 발생 위치)보다도 전의 위치로 되는, CPU 강제 정지 신호 발행 위치(환언하면 그에 대응하는 프로그램 상의 처리 스텝)를 결정한다. 상기 필요 시간은, 프로그램 상의 처리 스텝 등으로 대응지어진다. 상기 필요 시간은, 미리 고려하여, 예를 들면 유저나 메이커에 의해, 시스템의 디버거 등에 설정한다.

본 시스템은 예를 들면 이하의 구성이다. ICE 장치의 CPU 제어 기능은, CPU 강제 정지 신호를 대상 기기의 CPU에 대하여 발행 및 출력하는 기능을 갖는다. 대상 기기의 CPU는, CPU 강제 정지 신호의 입력에 의해 자신의 동작을 강제 정지하는 기능을 갖는다. 디버거로부터의 제어에 기초하여, CPU의 이벤트 트레이스 기능에 의해 CPU로부터 ICE 장치에의 프로그램의 실행의 트레이스를 실시한다. ICE 장치와 대상 기기에서의 처리에 필요한 시간 및 처리 스텝에 기초하여, 유저에 의해 등록되는 정지 대상 위치(이벤트 발생 위치)보다도 전으로 되는, CPU 강제 정지 신호의 발행 위치를 결정한다. 프로그램의 실행 중인 위치에서의 트레이스에 기초한 상기 발행 위치의 타이밍에서, ICE 장치로부터 CPU에 대하여 CPU 강제 정지 신호를 발행 및 출력하고, 이에 따라 CPU에 의한 프로그램의 실행의 동작을 정지 대상 위치 또는 그 직전의 위치에서 정지시키고, 정지 대상 위치에서의 이벤트를 취득한다.

또한 특히, 본 시스템은, CPU의 디버그 기능은, 리얼타임 트레이스 기능을 포함하고, 리얼 타임 트레이스 기능에 의해 CPU로부터 ICE 장치에의 프로그램의 실행의 리얼타임 트레이스를 실시한다. 리얼타임 트레이스에 기초하는 상기 발행 위치의 타이밍에서, ICE 장치로부터 CPU에 대하여 CPU 강제 정지 신호를 발행 및 출력한다.

본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다. 본 발명에 따르면, 이벤트 트레이스에 의한 디버그 및 장해 해석 시스템의 기술에서, 특히 내장 시스템 등, 대상 기기의 메모리(ROM) 상에서 동작하는 프로그램에 대한 이벤트 트레이스를 실시할 때에도, 대상 기기(CPU)에 의해 제공되는 브레이크 포인트 레지스터의 수에 제한되는 일 없이, 프로그램 중의 임의수의 정지 대상 위치(이벤트 발생 위치)를 등록할 수 있고, 그에 수반하여 다수의 이벤트를 취득할 수 있다. 따라서, 내장 시스템 등의 대상 기기의 디버그 및 장해 해석의 효율을 향상할 수 있다.

이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또한, 실시예를 설명하기 위한 전체 도면에서, 동일부에는 원칙적으로 동일 부호를 붙이고, 그 반복된 설명은 생략한다.

(실시예 1)

도 1∼도 15를 참조하면서 본 발명의 실시예 1의 장해 해석 시스템을 설명한다. 도 1은, 장해 해석 시스템의 구성을 도시한다. 도 2∼도 5는, 본 시스템에서 처리하는 정보 데이터의 예를 도시한다. 도 6은, 본 시스템에서의 특징적인 제어를 위한 필요 시간을 도시한다. 도 7, 도 9∼도 10, 도 13∼도 15는, 본 시스템에서의 처리 플로우를 도시한다. 도 8, 도 11, 도 12는, 본 시스템에서 처리하는 프로그램의 예를 도시한다.

본 실시예의 장해 해석 시스템은, 내장 시스템인 대상 기기(300)의 CPU(310) 및 ROM(330) 상에서 실행하는 프로그램(331)에 대해서, CPU 강제 정지 신호(명령)를 사용하여, 임의수의 이벤트 트레이스가 실현 가능한 디버그 및 장해 해석을 실현하는 정보 처리 시스템이다. 또한, 이하의 설명에서는, 프로그램 상의 1개의 명령(혹은 처리 스텝)을 실행하는 데에 필요한 사이클의 수는, 어느 명령이어도 1인 것으로서 설명한다. 이 명령당의 필요한 사이클수가 명령에 따라 서로 다른 경우의 구성에서는, CPU(310)의 사양을 참고하여, 명령당의 필요한 사이클수를 정의하여, 그 값을 사용하면 된다.

<시스템>

도 1에서, 본 장해 해석 시스템의 전체에서의 기능 블록 구성을 설명한다. 본 장해 해석 시스템(정보 처리 시스템)(1000)은, 호스트 컴퓨터(100)와, ICE 장치(인 서킷 에뮬레이터 장치)(200)와, 디버그 대상 기기(대상 기기)(300)에 의해 구성된다. 대상 기기(300)는, 유저가 사용하는 호스트 컴퓨터(100)의 디버거(110) 및 그와 제휴하는 ICE 장치에 의한, 디버그 및 장해 해석의 대상으로 되는 기기로서, 예를 들면 내장 시스템의 마이크로컴퓨터 기판이다.

호스트 컴퓨터(100)에서는, 디버거(110)가 동작하고, 또한, 그 외 도시하지 않은 소프트웨어나 입출력 장치 등이 동작한다. ICE 장치(200)는, CPU 제어 기능(207) 등을 갖는 독립된 구성의 장치로서, 호스트 컴퓨터(100)의 디버거(110)와 대상 기기(300) 사이에 개재한다. 대상 기기(300)는, CPU(310)와, RAM(320) 및 ROM(330) 등의 메모리를 갖는 구성이다. ICE 장치(200)와 대상 기기(300)는, 소정의 인터페이스에서 접속된다.

디버거(110)는, 유저 프로그램(111), 이벤트 정보 등록 기능(112), CPU 강제 정지 신호 발행 위치 결정 기능(113), 필요 시간 정의(114), 이벤트 정보 테이블(115), ICE 제어 기능(116), 트레이스 결과 표시 기능(117) 등을 갖는 구성이다.

유저 프로그램(111)은, 실행 프로그램(331)과 대응하는, 이벤트 트레이스 대상으로 되는 프로그램이다. 디버거(110) 상의 유저 프로그램(111)에 기초하여, ICE 장치(200)를 통과하여, 대상 기기(300)의 ROM(330) 상에, 실행 프로그램(실행 모듈)(331)이 도입된다.

이벤트 정보 등록 기능(112)은, 유저가, 유저 프로그램(111)(실행 프로그램(331))으로부터 이벤트를 발생시키는 프로그램 상의 위치(이벤트 발생(취득) 위치), 취득하는 대상으로 되는 실행 중인 프로그램의 내용, 및 이벤트 트레이스 시에 출력시키고자 하는 메시지 등을 등록한 경우에, 이벤트 정보 테이블(115)에 그들(이벤트 정보)을 기록·등록하는 처리를 행한다.

CPU 강제 정지 신호 발행 위치 결정 기능(113)은, 이벤트 정보 등록 기능(112)에 의해 이벤트 정보 테이블(115)의 내용과, 필요 시간 정의(114)로부터 CPU 강제 정지 신호의 발행 위치를 결정하여, 이벤트 정보 테이블(115)에 기록하는 처리를 행한다.

필요 시간 정의(114)는, 예를 들면 유저가 시스템(대상 기기(300)와 ICE 장치(200)를 포함함)의 하드웨어 사양에 기초하여 정의하여 설정하는, ICE 장치(200)-CPU(310) 사이에서의 실제의 처리에 필요한 시간(처리 스텝)의 정보이다. 이 필요 시간(tx)에 대해서는 도 6에도 도시된다.

이벤트 정보 테이블(115)은, 프로그램 상에서의 이벤트 발생(취득) 위치, 취득 대상으로 되는 실행 중인 프로그램의 내용, CPU 강제 정지 신호를 발행시키는 위치(CPU 강제 정지 신호 발행 위치) 등의 정보(이벤트 정보)가 기록·등록되어 있다. 이벤트 정보 테이블(115)에 대해서는 도 3에도 도시된다.

ICE 제어 기능(116)은, 디버거(110)와 ICE 장치(200) 사이에서의 데이터의 송수신을 실시하고, ICE 장치(200)를 제어한다.

트레이스 결과 표시 기능(117)은, ICE 제어 기능(116)을 사용하여 ICE 장치(200)로부터 트레이스 결과를 취득하여 호스트 컴퓨터(100) 상에 표시하는 처리를 행한다.

ICE 장치(200)는, 이벤트 정보 테이블 저장 영역(201), 트레이스 대상 판정 기능(202), 변수 정보 취득 기능(203), 트레이스 결과 기록 기능(204), 트레이스 결과 저장 영역(205), 트레이스 결과 전송 기능(206), CPU 제어 기능(207)을 갖는 구성이다.

이벤트 정보 테이블 저장 영역(201)은, 호스트 컴퓨터(100) 상의 디버거(110)에 내장되어 있는 ICE 제어 기능(116)으로부터 송신되는 이벤트 정보 테이 블(115)의 내용이 저장되는 영역이다.

트레이스 대상 판정 기능(202)은, CPU(310)의 리얼타임 트레이스의 결과와, 이벤트 정보 테이블 저장 영역(201)에 기록되어 있는 데이터를 비교하여, CPU 강제 정지 신호를 발행·송신하는지의 여부를 판정하고, 그 판정 결과가 참인 경우에, CPU(310) 상의 CPU 강제 정지 기능(314)에 대하여 CPU 강제 정지 신호를 송신한다. 또한, 트레이스 대상 판정 기능(202)은, CPU 강제 정지 신호에 의해 CPU(310)의 실행 프로그램의 정지 후(직후)에, CPU(310) 상의 프로그램 카운터(316)의 값을 참조하여, 그 값(정지 위치)이 이벤트 정보 테이블 저장 영역(201)에 기록되어 있는 데이터에서의 원하는 정지 위치(정지 대상 위치, 이벤트 발생 위치)보다도 바로 전인 경우에는, CPU(310)의 스텝 실행 기능(315)을 사용하여, 상기 목적의 정지 위치에 일치할 때까지 프로그램을 스텝 실행하도록, CPU(310)를 제어한다.

변수 정보 취득 기능(203)은, CPU 강제 정지 신호에 의해 대상 기기(300) 상에서 동작하고 있는 프로그램이 정지한 후에, CPU(310) 상의 스택 포인터(317), 범용 레지스터(318), 메모리(RAM(320) 및 ROM(330)) 등으로부터, 프로그램의 변수 정보를 취득한다.

트레이스 결과 기록 기능(204)은, 이벤트 정보 테이블 저장 영역(201)의 정보를 참조하여, 이벤트 트레이스의 결과를 트레이스 결과 저장 영역(205)에 기록한다.

트레이스 결과 저장 영역(205)은, 이벤트 트레이스의 결과가 저장되는 영역이다.

트레이스 결과 전송 기능(206)은, 이벤트 트레이스 결과 저장 영역(205)의 내용을 호스트 컴퓨터(100) 상의 디버거(110)의 ICE 제어 기능(116)에 전송한다.

CPU 제어 기능(207)은, 디버거(110)의 ICE 제어 기능(116)으로부터의 제어를 받아, 대상 기기(300)의 CPU(310)를 제어하고, 프로그램의 개시/종료를 실시한다.

대상 기기(300)에서, CPU(310)는, 리얼타임 트레이스 기능(311), 리얼타임 트레이스 결과 저장 영역(312), 트레이스 결과 전송 기능(313), CPU 강제 정지 기능(314), 스텝 실행 기능(315), 프로그램 카운터(316), 스택 포인터(317), 범용 레지스터(318)를 갖는 구성이다. CPU(310)의 디버그 기능으로서, 리얼타임 트레이스 기능(311) 등의 각 기능을 포함하고 있다.

리얼타임 트레이스 기능(311)은, 프로그램 카운터(316)의 내용을, 시각 정보와 함께 리얼타임 트레이스 결과 저장 영역(312)에 저장한다.

리얼타임 트레이스 결과 저장 영역(312)은, 리얼타임 트레이스 결과가 저장되는 영역이다.

트레이스 결과 전송 기능(313)은, 리얼타임 트레이스 결과 저장 영역(312)을 감시하고, 그 저장량이 임계치를 초과한 경우에, 트레이스 결과를, ICE 장치(200)의 트레이스 대상 판정 기능(202)에 전송한다.

CPU 강제 정지 기능(314)은, ICE 장치(200)의 트레이스 대상 판정 기능(202)에 기초하여 CPU 제어 기능(207)으로부터 송신되는 CPU 강제 정지 신호를 수신하면, CPU(310)의 동작, 즉 프로그램(331)의 실행을, 강제 정지한다.

스텝 실행 기능(315)은, 프로그램(331)의 스텝 실행을 행한다.

프로그램 카운터(316)는, 실행 중인 프로그램(331)의 명령의 어드레스 값이 저장된다. 스택 포인터(317)는, CPU(310)의 동작 상태를 보존한다. 범용 레지스터(318)는, 실행 중인 프로그램(331)의 변수 등이 저장된다.

내장 시스템인 대상 기기(300)에서는, ROM(330) 상에, 유저 프로그램(111)에 대응하는 실행 프로그램(331)을 갖고, CPU(310)가 RAM(320)도 이용하면서 ROM(330) 상의 실행 프로그램(331)을 직접 실행한다. RAM(320) 상의 일부 프로그램(321)은, 실행 프로그램(331) 중의 일부를 일시적인 처리를 위해 판독 및 기입하고 있는 것이다. CPU(310)는, ROM(330) 상의 실행 프로그램(331)에서의 동적으로 변경하는 부분(프로그램 코드의 판독 및 기입 부분)에 대해서는, 프로그램 실행 시에, RAM(320) 상에 일부 프로그램(321)으로서 카피하여 실행한다. CPU(310)는, ROM(330) 상의 실행 프로그램(331)에서의 텍스트 부분(프로그램 코드의 읽어들이기 전용 부분)에 대해서는, 프로그램 실행 시에, RAM(320) 상에 카피하지 않는다.

<유저 등록 이벤트 정보>

도 2에서, 유저가 이벤트 정보 등록 기능(112)을 사용하여 등록하는 이벤트 정보의 내용을 설명한다. 이 유저 등록 이벤트 정보(429)의 내용으로서는, ID(식별 정보), 이벤트 발생(취득) 위치, 메시지, 참조 변수 정보 등을 갖는다. ID는, 이벤트의 관리 번호이다. 이벤트 발생 위치는, 예를 들면 프로그램 명칭과 그 행수(행 번호)로 나타낸다. 메시지는, 이벤트 트레이스할 때에 기록·표시시키는 메시지이다. 참조 변수 정보는, 이벤트 트레이스 시에 참조하고자 하는, 실행 중인 프로그램(331)의 변수의 값이다. 이 참조 변수 정보의 내용은, 이벤트 정보 등록 기능(112)에 의해, 이벤트 정보 테이블(115)의 동일 컬럼 명칭의 장소에 기록된다.

<이벤트 정보 테이블>

도 3에서, 이벤트 정보 테이블(115)의 내용(430)을 설명한다. 이 이벤트 정보 테이블(115)의 내용(430)으로서는, 도 2의 유저 등록 이벤트 정보(429)의 내용(이벤트 발생 위치, 메시지, 참조 변수 정보) 외에, 이벤트 발생 어드레스, CPU 강제 정지 신호 발행 위치(어드레스), 변수 상세(메모리 정보 취득 위치) 등이 등록된다.

이벤트 발생 어드레스는, 이벤트 발생 위치에 대응하는 명령의 어드레스 값이다. CPU 강제 정지 신호 발행 위치(어드레스)는, CPU 강제 정지 신호 발행 위치 결정 기능(113)에 의해 결정되는 CPU 강제 정지 신호 발행 위치에 대응하는 명령의 어드레스 값이다. 변수 상세(메모리 정보 취득 위치)는, 취득하는 대상으로 되는 실행 중인 프로그램의 내용을 나타내는, 취득하는 대상으로 되는 메모리(RAM(320), ROM(330))의 어드레스 값, 레지스터(범용 레지스터(318) 등) 등의 정보가 기재되어 있다.

<리얼타임 트레이스 결과>

도 4에서, 리얼타임 트레이스 기능(311)에 의해 리얼타임 트레이스 결과 저장 영역(312)에 기록되는 리얼타임 트레이스 결과의 내용(431)의 일례를 설명한다. 이 리얼타임 트레이스 결과의 내용(431)으로서는, 리얼타임 트레이스의 로그의 일련 번호인 ID, 트레이스의 시각(시각 정보), 실행 중인 명령(명령의 어드레스 값을 나타내는 프로그램 카운터(316)의 값) 등이 기록된다.

<이벤트 트레이스 결과>

도 5에서, 트레이스 결과 기록 기능(204)에 의해 트레이스 결과 저장 영역(205)에 기록되는 이벤트 트레이스 결과의 내용(432)의 일례를 설명한다. 이 이벤트 트레이스 결과의 내용(432)으로서는, 이벤트 트레이스의 로그의 일련 번호인 ID, 트레이스의 시각(시각 정보), 그리고, 트레이스 내용으로서, 이벤트 정보 테이블(115)에 기록되어 있는 메시지 내용 및 참조 변수 정보의 참조 결과 등이 기록된다.

<필요 시간>

도 6에서, 필요 시간(tx), 즉, CPU(310)의 디버그 기능에 의해, 프로그램 카운터(316)의 값이 CPU(310) 내의 버퍼에 기록되고 나서, ICE 장치(200)측으로부터 CPU 강제 정지 신호가 발행되어, CPU(310)가 실제로 동작을 정지하는 데에 이르기까지의 처리에 필요로 하는 시간(지연 시간)에 대하여 설명한다. 좌측은, ICE 장치(200) 상의 처리의 흐름, 우측은, CPU(310) 상의 처리의 흐름을 나타내고 있다. 처리 상의 위치로서, 시각·시간과, 실행 프로그램(331)의 처리 스텝이 대응지어진다.

ICE 장치(200)-CPU(310) 사이에서, CPU(310)에 의한 실행 프로그램(331)의 실행 중에서, CPU 강제 정지 신호 발행 위치에 대응하는 명령이 실행(T1)되고 나서, 그 명령이 실행된 것을 CPU(310)로부터 송신하여(T2), ICE 장치(200)의 트레이스 대상 판정 기능(202)이 수신하고(T3), 그 명령이 실행된 것을 판정하여 CPU 강 제 정지 신호를 송신하고(T4), CPU(310)에 의한 실행 프로그램(331)의 실행이 정지한다(T5)고 하는 일련의 처리에서의 t1∼t4의 합계의 시간(필요 시간 tx)이 필요하다.

T0은, 리얼타임 트레이스의 개시의 위치를 나타낸다. T1은, CPU 강제 정지 신호 발행 위치(그에 대응하는 명령이 실행되는 위치)이며, 실제의 정지 위치(T4) 및 정지 대상 위치보다도 미리 CPU 강제 정지 신호를 발행할 위치를 나타낸다. T2는, CPU(310)로부터 ICE 장치(200)에의 트레이스 결과의 송신(전송)을 개시하는 위치를 나타낸다. T3은, 상기 트레이스 결과의 송신(전송)이 종료하는 위치를 나타낸다. T4는, ICE 장치(200)로부터 CPU(310)에의 CPU 강제 정지 신호의 송신을 개시하는 위치를 나타낸다. T5는, 상기 CPU 강제 정지 신호의 수신에 의해 CPU(310)가 실행 프로그램(311)의 실행을 정지시키는 위치(실제의 정지 위치)를 나타낸다.

t1은, CPU(310)의 디버그 기능에 의해 트레이스 결과가 CPU(310) 내의 버퍼(리얼타임 트레이스 결과 저장 영역(312))에 기록되고, 특히 CPU 강제 정지 신호 발행 위치(T1)로부터, ICE 장치(200)에 대하여 송신이 개시(T2)될 때까지의 체류 시간이다. t2는, CPU(310)의 디버그 기능이 ICE 장치(200)의 트레이스 대상 판정 기능(202)에 대하여 트레이스 결과를 송신할 때에, CPU(310)의 디버그 기능이 트레이스 내용을 송신하고 나서, ICE 장치(200)의 트레이스 대상 판정 기능(202)이 트레이스 결과를 수취할 때까지 필요한 데이터 전송 시간이다. t3은, ICE 장치(200)가, 수신한 트레이스 결과의 정보에 기초하여, CPU 강제 정지 신호를 발행할지의 여부를 판정하는 데에 요하는 판정 시간이다. t4는, 트레이스 대상 판정 기 능(202)이 CPU(310)의 디버그 기능에 대하여, CPU 강제 정지 신호를 발행·송신하고 나서, 실제로 CPU(310)가 실행 프로그램(331)의 실행을 정지할 때까지 요하는 시간이다. 상기 실제의 정지 위치(T5)는, 원하는 정지 대상 위치(이벤트 발생 위치)와 일치하는 것이 바람직하지만, 그 조금 바로 전(직전)의 스텝의 위치이어도 문제없다.

다음으로, 도 7∼도 9 등을 참조하여, 이하, 도 1의 장해 해석 시스템에서의 CPU 강제 정지 신호 발행 위치 결정 기능(113)의 처리에 대하여 설명한다. 우선, 유저는, 호스트 컴퓨터(100)의 디버거(110)에서, 이벤트 정보 등록 기능(112)을 사용하여, 도 2에 도시한 이벤트 정보를 등록한다. 유저가 모든 이벤트 정보의 등록을 완료하면, 이벤트 정보 등록 기능(112)은, 그 이벤트 정보에 기초하여, 이벤트 정보 테이블(115)에 도 3에 도시하는 양식으로 기록한다. 도 7∼도 9는, 그 동작 중, CPU 강제 정지 신호 발행 위치의 등록을 나타내고 있다.

<이벤트 정보 등록>

도 7에서, 유저에 의해 등록되는 모든 이벤트 정보를, 하나씩 이벤트 정보 테이블(115)에 기록·등록하는 처리의 흐름을 도시하고 있다. 또한 도 9, 도 10은, 도 7의 처리의 일부를 도시하고 있다. 이들의 처리는, 모두 유저 프로그램(111)에서의 실행 모듈(실행 프로그램(331))을 역어셈블한 결과에 기초하여, 처리가 실시된다.

도 7의 플로우에서, 처리가 개시되면, 우선 S1(이하 S는 플로우의 처리 스텝 을 나타냄)에서, 실행 프로그램(331)에서의 거슬러 오르는 스텝수 n을 등록한다. 여기에서, 거슬러 오르는 스텝수 n에 관하여 설명한다.

CPU 강제 정지 신호를 사용하여 CPU(310)의 동작(프로그램 실행)을 정지시키는 방법은, 브레이크 포인트를 사용하는 방법과는 서로 다르다. 브레이크 포인트를 사용하는 방법의 경우, 유저가 정의한 어드레스가 CPU 상의 브레이크 포인트 레지스터에 등록되고, 그 어드레스가 실행되는 타이밍에서 CPU의 정지를 행할 수 있다.

그러나 본 실시예와 같이, CPU 강제 정지 신호를 사용하는 방법의 경우에는, CPU 강제 정지 신호를 발행하고 나서 실제로 CPU(310)의 동작을 정지할 때까지, 앞서 도 6에 도시한 바와 같은 지연의 필요 시간(tx)이 발생한다. 이 시간(tx)은, 앞서 설명한 대략 4개의 시간(t1∼t4)의 총합이다. 이와 같이 CPU 강제 정지 신호의 발행으로부터 동작 중인 프로그램(331)이 실제로 정지할 때까지의 시간(tx)을 고려한 위치·타이밍에서 CPU 강제 정지 신호를 발행하지 않으면, 원하는 어드레스(정지 대상 위치)를 실행하고 있는 시점(또는 직전)에서 CPU(310)의 동작을 정지할 수는 없다.

앞서 나타낸 필요 시간(tx)은, 이하에 나타내는 바와 같이, 시스템(사용하는 대상 기기(300))의 사양으로부터 미리 정의할 수 있는 시간(처리 스텝)이다. 예를 들면, t1은, {(CPU(310)측의 버퍼 메모리의 크기)÷(기입하는 데이터의 크기)×(1명령당의 실행 시간)}으로 된다. t2는, {(버퍼의 용량)÷(데이터 전송 속도)}로 된다. t3은, 사용하는 ICE 장치(200)의 처리 성능이, 대상 기기(300)의 CPU(310) 의 처리 성능에 대하여 충분히 고속이라고 가정하여 무시할 수 있는 시간으로 한다. t4는, {(CPU 강제 정지 신호의 명령 길이)÷(데이터 전송 속도)}로 된다. 이상으로부터 미리 구한 시간의 총합(tx)을, CPU(310)의 사양에서 결정되는 1명령당의 실행 시간으로 나누면, 거슬러 오르는 스텝수 n이 결정된다.

프로그램(331)의 실행 상, 정지 대상 위치(이벤트 발생 위치)로부터 상기 거슬러 오르는 스텝수 n분만큼 바로 전의 위치 및 타이밍(T1)에 대응하여 CPU 강제 정지 신호를 발행하도록 하면, CPU(310)는 원하는 위치(T5) 또는 그 직전에서 동작 정지하는 것으로 된다. 이 거슬러 오르는 스텝수 n의 값은, 미리 구해 두고, 필요 시간 정의(114)로서, 디버거(110)에 보존해 둔다.

다음으로, S2에서, 실행 프로그램(331)에서의 현재 처리하고 있는 이벤트 발생 위치를 포함하는 함수가, jump 명령(분기 명령)을 포함하는 것인지의 여부를, 그 함수의 선두까지 조사한다.

도 8은, jump 명령을 포함하지 않는 경우, 도 11, 도 12는 포함하는 경우의 예이다. 각 행에서, 어드레스, 명령, 오퍼랜드를 도시하고 있다. S2에서, 상기 함수의 선두는, 프로그램(331)을 참조하면, 도 8의 함수 라벨(433)의 스텝(행)에 나타낸 바와 같이, <함수명>(본 예에서는 <main>)이라고 하는 형태 등으로 라벨 부여되어 있으므로, 현재 프로그램 상의 현재 위치와, 함수 라벨 사이의 행에서, jump 명령이 존재하는지의 여부를 조사하면 된다. jump 명령을 포함하는 경우(예)에는, S10으로 진행하여, 분기 명령(jump 명령)을 포함하는 경우의 처리를 실시한다. 이 처리는 도 10에서 도시된다. jump 명령을 포함하지 않는 경우(아니오)에 는, S3으로 진행하여, n에 n-1을 대입하고, 도 8의 스텝 거슬러 오름(434)에 도시한 바와 같이, 처리하는 프로그램의 부분을 1스텝 거슬러 오른다.

다음으로, S4에서, n이 0인지의 여부를 판정한다. 결과, n이 0인 경우(예)에는, S9로 진행하여, 종료 처리를 실시한다. 이 종료 처리는 도 9에서 도시된다. n이 0이 아닌 경우(아니오)에는, S5로 진행하여, 현재 위치가 함수의 선두인지의 여부를 조사한다. 함수의 선두이었던 경우(예), S7로 진행한다. 함수 라벨(433)에 나타내는 라벨의 정보를 이용하여, 현재 탐색하고 있는 함수를 호출하고 있는 개소를 검색한다. 그 후, 상기 함수를 호출하고 있는 개소 전부에 대하여, S3으로부터의 처리를 반복한다. 함수의 선두가 아닌 경우(아니오), S6으로 진행한다. S6에서 현재 위치가 함수의 호출 처리인지의 여부를 판정하여, 함수의 호출 위치이었던 경우(예), 함수의 선두이었던 경우와 마찬가지로 S7 이후의 처리를 실시한다. 함수의 호출 위치가 아닌 경우(아니오), S3으로 되돌아가서, 처리를 반복한다.

<이벤트 정보 등록의 종료 처리>

도 9에서, 도 7에서의 S9의 이벤트 정보 등록의 종료 처리를 상세히 설명한다. 우선 S11에서, 현재 위치(현재 스텝)가 함수의 선두인지의 여부를 판정한다. 함수의 선두가 아닌 경우(아니오), S12로 진행하여, 현재 위치가 함수의 호출 처리인지의 여부를 판정한다. 함수의 호출 처리가 아닌 경우(아니오), S14로 진행하여, 그 시점에서 참조하고 있는 프로그램의 어드레스 값을, CPU 강제 정지 신호 발행 위치로서 등록한다. 이 어드레스 값은, 도 8에서는 각 행의 선두에 기재되어 있는 어드레스에 상당한다.

S11의 판정에서 현재 위치가 함수의 선두이었던 경우(예) 및 S12에서 함수의 호출 처리이었던 경우(예), S13으로 진행한다. S13에서는, 유저 프로그램(111) 전부에 대하여, 현재 참조하고 있는 함수를 호출하고 있는 개소를 검색한다. 현재 참조하고 있는 함수를 호출하고 있는 개소의 전부에 대하여, S14의 처리를 실시하고, 그 시점에서 참조하고 있는 프로그램의 라벨(어드레스 값)을, CPU 강제 정지 신호 발행 위치로서 이벤트 정보 테이블(115)에 등록한다.

<분기 명령을 포함하는 경우의 처리>

도 10에서, 도 7에서의 S10의 분기 명령(jump 명령)을 포함하는 경우의 처리의 실시를 상세히 설명한다. S10에서, 함수 내에서, 루프 처리나 분기 처리와 같은 jump 명령을 포함하는 경우, S21로 진행하여, 루프 처리나 분기 처리의 선두 개소(어드레스)와 말단 개소(어드레스)를 검색·등록한다.

루프 처리의 경우에는, 도 11의 루프 제어(435)(루프 처리의 말단으로부터 선두에의 jump의 예)에 도시하는 바와 같이, 말단의 분기 처리의 jump처가, 루프 제어의 선두 어드레스를 가리키고 있으므로, 말단의 jump 명령의 어드레스와, 말단의 jump 명령의 jump처인 어드레스를 등록하면, 상기 선두 개소와 말단 개소의 등록이 가능하다.

분기 처리의 경우에는, 도 12의 제1 및 제2 분기 처리의 구조(스텝군)(436, 437)에 도시한 바와 같이, 분기에 일치하는지의 여부의 판정을 행하는 비교 처리(「cmpl」), 비교 매치(일치)하지 않는 경우에서의 다음의 비교 처리에의 jump 처리(「jne」), 비교 매치 시의 실 처리(「mov」「callq」), 분기 처리를 빼기 위한 jump 처리와 같은 덩어리의 조합으로 성립되어 있다. 즉 비교 명령의 다음으로 반드시 jump 명령이 오고, 그 후 한번 더 jump 명령이 온다고 하는 처리가, 분기의 수만큼 존재한다. 따라서, 1스텝씩 거슬러 오르면서, 최초로 찾아낸 jump 명령의 jump처를 말단 개소(438)로서 등록하고, 그 시점으로부터 전에 있는 (비교 명령+jump명령)의 조합을, 함수의 선두까지 수사하고, (비교 명령+jump 명령)의 선두에 있는 비교 명령의 어드레스를 선두 개소로서 등록하면, 상기 선두 개소와 말단 개소의 등록이 가능하다.

다음으로 S22로 진행하여, n에 n-1을 대입하고, 프로그램을 1스텝 거슬러 오른다. 다음으로 S23으로 진행하여, 그 시점에서 n이 0인지의 여부를 판정한다. n=0인 경우(예), S32로 진행하여, 상기 도 9의 종료 처리를 실시하고 종료한다. n이 0이 아닌 경우(아니오), S24로 진행하여, 그 시점에서 참조하고 있는 프로그램이, Jump 명령의 말단부인지의 여부를 판정한다. Jump 명령의 말단부가 아닌 경우(아니오), S23으로 되돌아간다. Jump 명령의 말단부이었던 경우(예), S25로 진행하여, 현재 위치를 Jump 명령의 선두 개소로 치환한다. 다음으로 S26으로 진행하여 n에 n-1을 대입하고, 프로그램을 1스텝 거슬러 오른다. 다음으로 S27로 진행하여, 그 시점에서 n이 0인지의 여부를 판정한다. n=0인 경우(예), S32로 진행하여, 상기 종료 처리를 실시하여 종료한다.

S27에서, n이 0이 아닌 경우(아니오), S28로 진행하여, 현재 위치가 함수의 선두인지의 여부를 조사한다. 함수의 선두이었던 경우(예), S30으로 진행하여, 유저 프로그램(111) 전부에 대하여, 현재 탐색하고 있는 함수를 호출하고 있는 개소 를 검색한다. 그리고 그 결과에 기초하여, S31로 진행하여, 호출하고 있는 개소 전부에 대하여 종료 처리를 실시한다. 함수의 선두가 아닌 경우(아니오), S29로 진행하여, 현재 위치가 함수의 호출 위치인지의 여부를 판정한다. 함수의 호출 위치이었던 경우(예), 함수의 선두이었던 경우와 마찬가지로 S30 이후의 처리를 실시한다. 함수의 호출 위치가 아닌 경우(아니오), S26으로 되돌아가서, 처리를 반복한다.

상기 처리에 관해서, 변수 정보의 취득 위치의 결정에서는, 유저 프로그램(111)의 정보(컴파일된 것)에, 베이스 포인터로부터의 오프셋치, 참조하는 레지스터의 값, 메모리(RAM(320) 등) 상의 어드레스 값 등이 기재되어 있으므로, 그 값을 등록한다.

<이벤트 트레이스>

다음으로, 도 13∼도 15 및 상기 도 4, 도 5 등을 참조하여, 이벤트 정보 테이블(115)에 등록한 내용을 이용한 이벤트 트레이스의 처리에 대하여 설명한다. 도 13의 플로우는, 이벤트 정보의 ICE 장치(200)에의 등록으로부터 실제로 이벤트 트레이스를 실시하는 흐름에 대하여 도시하고 있다. 도 14의 플로우는, 대상 기기(300)가 리얼타임 트레이스를 실시하여, ICE 장치(200)에 송신하는 처리를 상세히 나타내고 있다. 도 15는, ICE 장치(200)가 리얼타임 트레이스 결과를 수신하고, 이벤트를 발생시키는 개소인지의 여부를 판정하고, 이벤트를 발생시켜서 이벤트 트레이스를 실시하는 상세를 나타내고 있다.

우선, 도 13에서, 이벤트 트레이스의 흐름을 설명한다. 우선 S41로 진행하 여, 유저는, 디버거(110)의 ICE 제어 기능(116)을 사용하여, 이벤트 정보 테이블(115)의 정보를, ICE 장치(200)의 이벤트 정보 테이블 저장 영역(201)에 송신한다. 다음으로 S42로 진행하여, 디버거(110)의 ICE 제어 기능(116)을 사용하여, 유저 프로그램(111)을 ICE 장치(200)의 CPU 제어 기능(207)에 송신하고, CPU 제어 기능(207)으로부터 대상 기기(300)의 메모리(ROM(330))에 프로그램(실행 프로그램(331))을 송신한다. 다음으로 S43으로 진행하여, CPU(310)에서 ROM(330) 상의 프로그램(실행 프로그램(331))을 실행하면, CPU(310)의 리얼타임 트레이스 기능(311)이 동작을 시작하여, 결과로서 이벤트 트레이스가 개시된다.

<리얼타임 이벤트 트레이스>

다음으로, 도 14에서, 공지 기술인 리얼타임 트레이스 처리를 설명한다. 프로그램이 동작하면, CPU(310)가 트레이스를 취득하고, 인터페이스로서 JTAG 인터페이스 등을 사용하여, 대상 기기(300)로부터 ICE 장치(200)나 디버거(110)에 결과를 송신한다고 하는 구조는, 예를 들면 특허 문헌 2(일본 특개평 11-24959호 공보) 등에서도 설명되어 있지만, 여기에서는 도 14를 참조하여 간단히 설명한다.

대상 기기(300)에서 CPU(310)에 의해 프로그램(331)이 동작을 개시하면, S51로 진행하여, 리얼타임 트레이스 기능(311)이 동작을 개시하여, 리얼타임 트레이스의 실행이 개시된다. 다음으로 S52로 진행하여, 리얼타임 트레이스 기능(311)이, CPU(310)의 프로그램 카운터(316)의 값이 변경되면, 리얼타임 트레이스 결과 저장 영역(312)에 트레이스 결과를 저장한다. 다음으로 S53으로 진행하여, 트레이스의 종료 처리(그 정보)가 CPU 제어 기능(207)으로부터 송신되어 있지 않은지를 판정하 여, 종료인 경우에는(예), 트레이스의 처리를 종료한다. 트레이스를 계속하는 경우에는(아니오), S54로 진행하여, 리얼타임 트레이스 결과 저장 영역(312)에 저장되어 있는 데이터(트레이스 데이터)가, 송신 대상으로 되는 수(임계치)를 초과하고 있는지의 여부를 판정하여, 임계치를 초과하고 있던 경우에는(아니오), S55로 진행하여, 트레이스 대상 판정 기능(202)에 대하여, 그 트레이스 데이터를 송신한다. 다음으로 S56으로 진행하여, 리얼타임 트레이스 결과 저장 영역(312)에서의, 송신 완료 데이터의 위치 부여를 갱신한다. 그 후, S52로 되돌아가서, 리얼타임 트레이스 처리를 계속한다. S54에서, 임계치를 초과하지 않은 경우에는(예), 그 시점에서 S52로 되돌아가서, 리얼타임 트레이스 처리를 계속한다.

<리얼타임 이벤트 트레이스>

다음으로, 도 15에서, ICE 장치(200)가 리얼타임 트레이스 결과를 수신하고 나서, 이벤트를 발생 위치인지의 여부를 판정하고, 이벤트를 발생시켜서 이벤트 트레이스를 실시하는 상세 내용을 설명한다. 대상 기기(300)에서 리얼타임 트레이스 기능(311)이 동작을 개시하면, 트레이스 결과 전송 기능(313)으로부터 정기적으로 트레이스 결과가 트레이스 대상 판정 기능(202)에 송신된다. 트레이스 대상 판정 기능(202)은, 수신한 전체 데이터에 대하여(S61), 이벤트 정보 테이블 저장 영역(201)에 저장되어 있는 정보를 참조하여, S62 내지 S69의 처리를 실시한다.

S62에서는, 이벤트 정보 테이블(115)에 등록되어 있는 명령인지의 여부의 판정을 실시한다. 등록되어 있지 않은 명령의 경우에는(아니오), 다음의 데이터를 처리하기 위해 S63으로 진행하여, 처리를 계속한다. 등록되어 있는 명령의 경우에 는(예), S64로 진행하여, CPU 제어 기능(207)을 사용하여, CPU 강제 정지 신호를, CPU(310)의 CPU 강제 정지 신호 기능(314)에 대하여 송신한다. 다음으로 S65로 진행하여, 변수 정보 취득 기능(203)을 사용하여, CPU(310)의 프로그램 카운터(316)의 정보를 취득한다.

다음으로 S66으로 진행하여, 이벤트 정보 테이블 저장 영역(201)에 등록되어 있는 명령의 어드레스와, 프로그램 카운터(316)에 보존되어 있는 명령의 어드레스가 일치하는지의 여부를 판정하고, 일치하는 경우는(예), S68로 진행하여, 스택 포인터(317), 범용 레지스터(318), 메모리(ROM(330) 및 RAM(320)) 등의 값을 참조함으로써, 스택 프레임 상에 있는 국소 변수의 값이나, 레지스터의 값, 메모리 상에 있는 변수의 값 등을 취득한다. 그리고, 그들을 트레이스 결과로 하여, 트레이스 결과 기록 기능(204)을 사용하여, 트레이스 결과 저장 영역(205)에 기록한다. 그 후, S69로 진행하여, CPU 제어 기능(207)을 사용하여, CPU(310)의 정지 상태를 해제하고, 수신 데이터의 처리를 계속한다.

이상과 같이, 실시예 1에 따르면, 유저는, 유저 프로그램(111)에 대한 이벤트 트레이스를, 브레이크 포인트를 사용하지 않고, CPU 강제 정지 신호를 이용하여 실시할 수 있다. 그에 의해, 내장 시스템 등과 같이, ROM(330) 상에서 실행 프로그램(331)이 동작하는 경우에도, 임의수의 이벤트를 발생시켜서 트레이스를 실시하는 것을 실현할 수 있다.

(실시예 2)

다음으로, 도 16∼도 17을 참조하면서 실시예 2를 설명한다. 실시예 2는, 기본 구성에 대해서는 실시예 1과 마찬가지이고, CPU 강제 정지 신호 발행 위치 결정 기능(113)에서의 CPU 강제 정지 신호 발행 위치의 결정에 대한 별도의 방법에 의한 구성예이다. 도 16, 도 17에 도시하는 이 결정 방법은, 실시예 1의 도 6, 도 8, 도 9의 처리의 별도의 예로서, 그 외의 처리는, 실시예 1과 마찬가지이다. 또한, 프로그램에서의 거슬러 오르는 스텝수(n)는, 실시예 1과 마찬가지의 방법에 의해 미리 정의해 둔다.

도 16의 (a)에서, 분기 처리를 포함하는 경우의 프로그램(331) 예의 일부를 그래프화한 것을 나타내고 있다. 처리 스텝의 축을 따라, 좌측 틀은 처리 스텝의 어드레스를 나타내고, 동그라미 표시는 분기 명령(40)이나 그 분기처 어드레스(41)의 위치를 나타내고, 삼각 표시는 CPU 강제 정지 신호 발행 위치(39)나 이벤트 발생 위치(정지 대상 위치)(42)를 나타낸다. 스텝군(44)은, 연속하는 명령 등의 덩어리나 범위로서, 필요 시간 tx(전부 또는 일부)에 대응한다. 도 16의 (b)는 그에 대응하는 분기 노드표(43)로서, 분기 명령(40), 분기원 어드레스 및 분기처 어드레스(41)의 대응 관계를 나타낸다.

프로그램은, 기본적으로는 선두로부터 말단을 향해서 시퀀셜하게 처리가 실시된다. 그러나, 실제로는, 분기 명령(4O)과 같이, 프로그램의 도중에 처리의 흐름을 나누는 명령이 포함되는 경우가 많고, 이에 따라 프로그램의 처리의 흐름이 복수 있는 것이 대부분이다.

따라서, 프로그램에서의 모든 처리의 흐름을 망라하기 위해, 프로그램(실행 프로그램(331))의 역어셈블 결과에서의 모든 분기 명령(40)(jump 명령 등)을 추출 하고, 그 분기 명령(40)에 대응하는, 분기 명령의 라벨을 분기원 어드레스로 하고, 분기 명령의 인수의 어드레스를 분기처의 어드레스로 하여, 도 16의 (b)와 같은 분기 노드표(43)의 형식으로 등록한다.

유저가 등록한 이벤트 발생 위치(42)로부터, 프로그램 상에서 임의수의 스텝만큼 거슬러 오르는 경우, 1 스텝 거슬러 오를 때마다, 분기 노드표(43)의 분기처 어드레스의 어느 하나와, 현재 참조하고 있는 명령의 라벨이 일치하고 있는지를 참조하여, 일치한 경우에는, 현재 참조하고 있는 명령과 연속하고 있는 명령을 이어서 거슬러 오를 뿐만 아니라, 분기처 어드레스(41)에 대응하는 분기원 어드레스로부터도 거슬러 올라, CPU 강제 정지 신호 발행 위치(39)를 결정한다. 이에 의해, 프로그램 상에서 이벤트 발생 위치(42)에 연결되는 모든 처리의 흐름을 망라할 수 있다.

도 16의 예에서 설명하면, 프로그램 상에서, 임의의 이벤트 발생 위치(42)의 어드레스 '0x0500'으로부터 스텝을 거슬러 오를 때에, 어드레스'0x0400'에 도달한 경우, 우선, 분기처 어드레스(41)인 '0x0400'에 연속하는 명령을 이어서 거슬러 오르고, 스텝군(44)에서의 CPU 강제 정지 신호 발행 위치(39)(어드레스'0x0350'과 '0x0400' 사이에 있음)를 결정한다. 그리고 그 뿐만 아니라, 상기 분기처 어드레스(41)인 '0x0400'에 대응하는 분기원 어드레스 '0x0100' 및 '0x0200'에 연속하는 명령도 거슬러 오르는 대상으로 추가하여, 스텝군(44)에서의 CPU 강제 정지 신호 발행 위치(39)(어드레스 '0x0100', '0x0200'의 바로 전에 있음)를 결정한다.

도 17에서, 상기에 대한 구체예로서, 도 16의 (b)의 분기 노드표(43)를 사용 하여, CPU 강제 정지 신호 발행 위치를 결정하는 처리에 대하여 설명한다. 최초로, S71로 진행하여, 파라미터 n에, 미리 정의하고 있는, 거슬러 오르는 스텝수를 등록한다. 다음으로 S72로 진행하여, n에 n-1을 대입한다. 다음으로 S73으로 진행하여, n이 0인지를 판정한다. 0인 경우에는(예), S76으로 진행하여, 현재 참조하고 있는 명령의 라벨(어드레스)을, CPU 강제 정지 신호 발행 위치로서, 이벤트 정보 테이블(115)에 등록한다. 0이 아닌 경우에는(아니오), S74에서, 현재 위치가 분기처 명령(어드레스)인지를, 분기 노드표(43)를 참조하여 판정한다. 분기처 명령인 경우에는(예), S75로 진행하여, 현재 참조하고 있는 명령의 라벨 외에, 분기 노드표(43)에서의 분기처 어드레스가 일치하고 있는 모든 행의 분기원 어드레스를, 처리의 대상에 추가하고, S72로 되돌아가서 처리를 반복한다. 이들을 n=0으로 될 때까지 반복한다.

이상과 같이, 실시예 2에 따르면, 프로그램(331)의 분기 구조를 전부 파악함으로써, 유저가 정의한 이벤트 발생 위치(42)에 도달하는 모든 플로우 상에서, CPU 강제 정지 신호 발신 위치(39)를 정의하는 것이 가능하게 된다. 따라서, 프로그램(331)의 실행 상의 어느 쪽의 분기의 플로우에도 대응하여 CPU 강제 정지 신호를 발행하여 이벤트 발생 위치(42)에서 정지시키고 이벤트를 취득할 수 있다.

이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.

예를 들면, 실시예에서는, ICE 장치에 적용한 예를 설명하였지만, 이벤트 에 뮬레이터 장치(ICE 장치)에 한하지 않고, 기판 상에 마이크로 프로세서를 실장한 상태에서 프로그램의 디버그를 행하는 온칩 에뮬레이터에 적용할 수도 있다.

도 1은 본 발명의 장해 해석 시스템의 전체의 기능 블록 구성을 도시하는 도면.

도 2는 본 발명의 장해 해석 시스템에서의, 유저가 등록하는 이벤트 정보의 내용을 도시하는 도면.

도 3은 본 발명의 장해 해석 시스템에서의, 이벤트 정보 테이블의 내용을 도시하는 도면.

도 4는 본 발명의 장해 해석 시스템에서의, 리얼타임 트레이스의 결과의 일례를 도시하는 도면.

도 5는 본 발명의 장해 해석 시스템에서의, 이벤트 트레이스의 결과의 일례를 도시하는 도면.

도 6은 본 발명의 장해 해석 시스템에서의, ICE 장치와 대상 기기의 CPU 사이에서의 처리에 필요한 시간을 설명하기 위한 도면.

도 7은 본 발명의 장해 해석 시스템에서의, 유저가 등록한 이벤트 정보를 이벤트 정보 테이블에 기록·등록하는 처리의 플로우도.

도 8은 본 발명의 장해 해석 시스템에서의, 프로그램에서의, 라벨(어드레스)과 처리 스텝 거슬러 오름에 대한 설명을 위한 도면.

도 9는 본 발명의 장해 해석 시스템에서의, 도 6의 종료 처리의 상세한 플로우도.

도 10은 본 발명의 장해 해석 시스템에서의, 도 6의 분기 명령(jump 명령)을 포함하는 경우의 처리의 상세한 플로우도.

도 11은 본 발명의 장해 해석 시스템에서의, 프로그램에서의, 루프 처리의 선두부와 말단부의 탐색에 관한 설명을 위한 도면.

도 12는 본 발명의 장해 해석 시스템에서의, 프로그램에서의, 분기 처리의 선두부와 말단부의 탐색에 관한 설명을 위한 도면.

도 13은 본 발명의 장해 해석 시스템에서의, 이벤트 트레이스의 처리의 플로우도.

도 14는 본 발명의 장해 해석 시스템에서의, 리얼타임 트레이스 처리의 플로우도.

도 15는 본 발명의 다른 장해 해석 시스템에서의, 이벤트 트레이스의 상세한 처리의 플로우도.

도 16은 본 발명의 장해 해석 시스템에서의, (a) 프로그램의 분기 구성의 그래프화와, (b) 분기 노드표를 도시하는 도면.

도 17은 본 발명의 장해 해석 시스템에서의, 분기 노드표를 이용한 CPU 강제 정지 신호 발행 위치 결정 처리의 플로우도.

<도면의 주요 부분에 대한 부호의 설명>

110: 호스트 컴퓨터

111: 유저 프로그램

112: 이벤트 정보 등록 기능

113: CPU 강제 정지 신호 발행 위치 결정 기능

114: 필요 시간 정의

115: 이벤트 정보 테이블

116: ICE 제어 기능

117: 트레이스 결과 표시 기능

200: ICE 장치

201: 이벤트 정보 테이블 저장 영역

202: 트레이스 대상 판정 기능

203: 변수 정보 취득 기능

204: 트레이스 결과 기록 기능

205: 트레이스 결과 저장 영역

206: 트레이스 결과 전송 기능

207: CPU 제어 기능

300: 디버그 대상 기기

311: 리얼타임 트레이스 기능

312: 리얼타임 트레이스 결과 저장 영역

313: 트레이스 결과 전송 기능

314: CPU 강제 정지 기능

315: 스텝 실행 기능

316: 프로그램 카운터

317: 스택 포인터

318: 범용 레지스터

321: 일부 프로그램

331: 실행 프로그램

Claims

컴퓨터의 장해 해석 시스템으로서,

디버그 및 장해 해석의 대상으로 되는 기기에서 실행되는 프로그램에 대한 이벤트 트레이스를 실행하는 수단과,

이벤트 트레이스 기능을 포함하는 디버그 기능을 포함하고 상기 프로그램을 저장하는 메모리와 상기 프로그램을 실행하는 CPU를 갖는 대상 기기와,

상기 대상 기기의 CPU와 인터페이스를 통하여 접속되고 상기 CPU의 디버그 기능 및 상기 인터페이스를 통하여 상기 CPU를 제어하는 CPU 제어 기능을 포함하는 에뮬레이터 장치와,

상기 에뮬레이터 장치와 제휴 가능한 에뮬레이터 제어 기능을 포함하는 디버거를 갖는 호스트 컴퓨터

를 포함하고,

상기 에뮬레이터 장치의 CPU 제어 기능은, CPU 강제 정지 신호를 상기 대상 기기의 상기 CPU에 대하여 발행 및 출력하는 기능을 갖고,

상기 대상 기기의 상기 CPU는, 상기 CPU 강제 정지 신호의 입력에 의해 자신의 동작을 강제 정지하는 기능을 갖고,

상기 장해 해석 시스템은, 상기 호스트 컴퓨터의 상기 디버거로부터의 제어에 기초하여, 상기 CPU의 이벤트 트레이스 기능에 의해 상기 대상 기기의 상기 CPU로부터 상기 에뮬레이터 장치에 상기 프로그램의 실행의 트레이스 정보를 송부하 고,

상기 에뮬레이터 장치와 상기 대상 기기에서의 처리에 필요한 시간 및 처리 스텝에 기초하여, 상기 프로그램 상에서, 유저에 의해 등록되는 이벤트 발생 위치에 대응한 정지 대상 위치보다도 전으로 되는, 상기 CPU 강제 정지 신호의 발행 위치를 결정하고,

상기 프로그램의 실행 중에서의 상기 트레이스에 기초하는 상기 CPU 강제 정지 신호의 발행 위치 및 타이밍에서, 상기 에뮬레이터 장치의 CPU 제어 기능으로부터 상기 CPU에 대하여 상기 CPU 강제 정지 신호를 발행 및 출력하고, 상기 CPU 강제 정지 신호의 입력에 의해 상기 CPU에 의한 상기 프로그램의 실행의 동작을 상기 정지 대상 위치 또는 그 바로 전의 위치에서 정지시키고, 상기 정지 대상 위치에서의 이벤트를 취득하는 컴퓨터의 장해 해석 시스템.
제1항에 있어서,

상기 대상 기기의 상기 CPU는, 리얼타임 트레이스 기능을 포함하고,

상기 리얼타임 트레이스 기능에 의해 상기 CPU로부터 상기 에뮬레이터 장치에 상기 프로그램의 실행의 리얼타임 트레이스를 실행하고,

상기 프로그램의 실행 중에서의 상기 리얼타임 트레이스에 기초하는 상기 CPU 강제 정지 신호의 발행 위치 및 타이밍에서, 상기 에뮬레이터 장치의 CPU 제어 기능으로부터 상기 CPU에 대하여 상기 CPU 강제 정지 신호를 발행 및 출력하는 컴퓨터의 장해 해석 시스템.
제1항에 있어서,

상기 CPU의 디버그 기능에 의해 상기 CPU 내에 상기 트레이스의 내용의 제1 데이터가 기록되고 나서 상기 에뮬레이터 장치에 대하여 송신될 때까지의 제1 시간과,

상기 CPU의 디버그 기능이 상기 제1 데이터를 상기 에뮬레이터 장치에 송신하여 상기 에뮬레이터 장치가 상기 제1 데이터를 수신할 때까지의 제2 시간과,

상기 에뮬레이터 장치가 상기 수신한 제1 데이터에 기초하여 상기 CPU 강제 정지 신호를 발행하는지의 여부를 판정하는 제3 시간과,

상기 에뮬레이터 장치가 상기 CPU의 디버그 기능에 대하여 상기 CPU 강제 정지 신호를 발행 및 출력하고 상기 CPU가 상기 CPU 강제 정지 신호를 입력받아 상기 프로그램의 처리의 동작을 정지할 때까지의 제4 시간을 합한 시간에 기초하여, 상기 CPU 강제 정지 신호의 발행 위치 및 타이밍을 결정하는 컴퓨터의 장해 해석 시스템.
제1항에 있어서,

상기 대상 기기의 상기 메모리는, 상기 프로그램을 저장하는 ROM과, 상기 프로그램의 일부를 저장하는 RAM을 갖고,

상기 대상 기기의 상기 CPU는, 상기 RAM을 이용하면서, 상기 ROM 상의 프로그램을 직접 실행하는 컴퓨터의 장해 해석 시스템.
제1항에 있어서,

상기 호스트 컴퓨터의 상기 디버거에 대하여, 미리 상기 필요한 시간 및 처리 스텝의 정의가 설정되고,

상기 호스트 컴퓨터의 상기 디버거는, 상기 설정에 기초하여 상기 CPU 강제 정지 신호의 발행 위치를 결정하는 컴퓨터의 장해 해석 시스템.
제1항에 있어서,

상기 대상 기기의 상기 CPU는, 상기 프로그램에 대한 스텝 실행 기능을 갖고,

상기 대상 기기의 상기 CPU는, 상기 에뮬레이터 장치로부터의 CPU 강제 정지 신호의 입력에 의해 상기 프로그램의 실행의 동작을 상기 정지 대상 위치의 바로 전의 위치에서 정지하고, 상기 스텝 실행 기능에 의해 상기 프로그램을 상기 정지 대상 위치까지 스텝 실행하고, 상기 정지 대상 위치에서의 이벤트를 취득하는 컴퓨터의 장해 해석 시스템.
제1항에 있어서,

상기 호스트 컴퓨터의 상기 디버거는, 유저에 의해 상기 이벤트 트레이스의 실행에 관계되는 이벤트 정보의 등록 처리를 행하고,

상기 에뮬레이터 장치는,

상기 이벤트 정보를 저장하는 처리와,

상기 대상 기기의 상기 CPU로부터의 상기 트레이스의 데이터를 저장하는 처리와,

상기 트레이스의 데이터와 상기 이벤트 정보의 데이터를 비교하여 상기 트레이스의 대상인지 및 상기 CPU 강제 정지 신호를 발행하는지를 판정하는 처리와,

상기 트레이스의 데이터를 상기 디버거에 전송하는 처리를 행하고,

상기 호스트 컴퓨터의 상기 디버거는, 상기 트레이스의 데이터를 상기 이벤트 정보의 내용에 기초하여 표시하는 컴퓨터의 장해 해석 시스템.
제1항에 있어서,

상기 호스트 컴퓨터의 상기 디버거는, 상기 유저에 의해 등록되는 이벤트 발생 위치에 따라서, 상기 CPU의 실행 프로그램의 처리 스텝을 거슬러 올라가 함수의 호출의 관계의 해석을 행하고, 상기 CPU 강제 정지 신호의 발행 위치를 결정하는 컴퓨터의 장해 해석 시스템.
제8항에 있어서,

상기 호스트 컴퓨터의 상기 디버거는, 상기 CPU의 실행 프로그램에서의 모든 분기 명령을 포함하는 개소에서의 분기원 어드레스와 분기처 어드레스의 관계의 해석에 의해, 상기 이벤트 발생 위치에 따른 모든 상기 CPU 강제 정지 신호의 발행 위치를 결정하는 컴퓨터의 장해 해석 시스템.
에뮬레이터 장치를 접속하여 기기의 CPU의 컴퓨터 프로그램의 장해 해석을 행하는 장해 해석 방법으로서,

상기 기기의 CPU로부터 상기 에뮬레이터 장치에 CPU의 프로그램 실행의 트레이스 정보를 송부하는 스텝과,

상기 프로그램 상에서, 유저에 의해 등록되는 이벤트 발생 위치에 대응한 정지 대상 위치보다도 전으로 되는, CPU 강제 정지 신호의 발행 위치를 결정하는 스텝과,

상기 프로그램의 실행 중에서의 상기 트레이스 정보에 기초하여, 상기 CPU 강제 정지 신호의 발행 위치 및 타이밍에서, 상기 에뮬레이터 장치로부터 상기 CPU에 대하여 상기 CPU 강제 정지 신호를 발행하는 스텝과,

상기 CPU 강제 정지 신호의 입력에 의해 상기 기기의 상기 CPU에 의한 상기 프로그램의 실행의 동작을 상기 정지 대상 위치 또는 그 바로 전의 위치에서 정지하고, 상기 정지 대상 위치에서의 이벤트를 취득하는 스텝

을 포함하는 장해 해석 방법.
제10항에 있어서,

상기 CPU 강제 정지 신호의 발행 위치를 결정하는 스텝은,

상기 CPU의 디버그 기능에 의해 상기 CPU 내에 상기 트레이스의 내용의 제1 데이터가 기록되고 나서 상기 에뮬레이터 장치에 대하여 송신될 때까지의 제1 시간 을 취득하는 스텝과,

상기 CPU의 디버그 기능이 상기 제1 데이터를 상기 에뮬레이터 장치에 송신하여 상기 에뮬레이터 장치가 상기 제1 데이터를 수신할 때까지의 제2 시간을 취득하는 스텝과,

상기 에뮬레이터 장치가 상기 수신한 제1 데이터에 기초하여 상기 CPU 강제 정지 신호를 발행하는지의 여부를 판정하는 제3 시간을 취득하는 스텝과,

상기 에뮬레이터 장치가 상기 CPU의 디버그 기능에 대하여 상기 CPU 강제 정지 신호를 발행 및 출력하고 상기 CPU가 상기 CPU 강제 정지 신호를 입력받아 상기 프로그램의 처리의 동작을 정지할 때까지의 제4 시간을 취득하는 스텝과,

상기 제1 시간과 상기 제2 시간과 상기 제3 시간과 상기 제4 시간을 합한 시간에 기초하여, 상기 CPU 강제 정지 신호의 발행 위치 및 타이밍을 결정하는 스텝을 포함하는 장해 해석 방법.
제10항에 있어서,

상기 CPU 강제 정지 신호의 발행 위치를 결정하기 위해, 미리 상기 필요한 시간 및 처리 스텝의 정의를 설정하는 스텝을 포함하고,

상기 CPU 강제 정지 신호의 발행 위치를 결정하는 스텝에서는, 상기 설정에 기초하여 상기 CPU 강제 정지 신호의 발행 위치를 결정하는 장해 해석 방법.
제10항에 있어서,

상기 기기의 상기 CPU는 상기 프로그램에 대한 스텝 실행 기능을 갖고,

상기 기기의 상기 CPU는, 상기 에뮬레이터 장치로부터의 CPU 강제 정지 신호의 입력에 의해 상기 프로그램의 실행의 동작을 상기 정지 대상 위치의 바로 전의 위치에서 정지하는 스텝과,

상기 스텝 실행 기능에 의해 상기 프로그램을 상기 정지 대상 위치까지 스텝 실행하고, 상기 정지 대상 위치에서의 이벤트를 취득하는 스텝을 포함하는 장해 해석 방법.
제10항에 있어서,

유저에 의해 상기 이벤트 트레이스의 실행에 관계되는 이벤트 정보의 등록을 행하는 스텝과,

상기 기기의 상기 CPU로부터의 상기 트레이스의 데이터를 저장하는 스텝과,

상기 트레이스의 데이터와 상기 이벤트 정보의 데이터를 비교하여 상기 트레이스의 대상인지 및 상기 CPU 강제 정지 신호를 발행하는지를 판정하는 스텝과,

상기 트레이스의 데이터를 상기 이벤트 정보의 내용에 기초하여 표시하는 스텝을 포함하는 장해 해석 방법.
제10항에 있어서,

유저에 의해 등록되는 이벤트 발생 위치에 따라서, 상기 CPU의 실행 프로그램의 처리 스텝을 거슬러 올라가 함수의 호출의 관계의 해석을 행하는 스텝과,

상기 해석 결과에 따라서 CPU 강제 정지 신호의 발행 위치를 결정하는 스텝을 포함하는 장해 해석 방법.
제10항에 있어서,

상기 CPU의 실행 프로그램에서의 모든 분기 명령을 포함하는 개소에서의 분기원 어드레스와 분기처 어드레스의 관계를 해석하는 스텝과,

상기 이벤트 발생 위치에 따른 모든 상기 CPU 강제 정지 신호의 발행 위치를 결정하는 스텝을 포함하는 장해 해석 방법.
기기에 탑재된 CPU의 컴퓨터 프로그램의 장해 해석을 행하는 에뮬레이터 장치로서,

상기 CPU에 CPU 강제 정지 신호를 발행하는 수단과,

상기 CPU로부터 트레이스 정보를 취득하는 수단과,

상기 에뮬레이터 장치의 제어를 행하는 호스트 컴퓨터와의 접속 수단

을 포함하고,

상기 접속 수단을 통하여 상기 트레이스 정보를 상기 호스트 컴퓨터에 통지하고, 상기 접속 수단을 통하여 상기 CPU 강제 정지 신호의 출력 지시를 상기 호스트 컴퓨터에 통지로부터 수신하는 에뮬레이터 장치.