KR20080010110A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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KR20080010110A
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히데아끼 다나까
마사까쯔 호시
요시오 시모이다
데쯔야 하야시
시게하루 야마가미
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닛산 지도우샤 가부시키가이샤
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Abstract

본원 발명은, 높은 역방향 내압을 갖는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다. 제1 도전형의 제1 반도체 재료로 이루어지는 반도체 기체(100)와, 반도체 기체의 제1 주면에 접하도록 형성된 애노드 전극(7)과 제1 주면에 대향하는 반대 주면에 접하도록 형성된 캐소드 전극(6)을 구비한 반도체 장치에 있어서, 애노드 전극과 반도체 기체 사이에, 제1 반도체 재료와 제1 반도체 재료와는 밴드갭이 다른 제2 반도체 재료에 의해 형성되는 헤테로 접합과, 헤테로 접합과 접하도록 제1 반도체 재료에 형성된 불순물 도입 영역(4)으로 이루어지는 전계 완화 영역(5)을 구비한 것을 특징으로 한다.
반도체 기체, 애노드 전극, 캐소드 전극, 헤테로 접합, 전계 완화 영역, 탄화규소 기판

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF PRODUCING THE SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제1 실시예에 따른 탄화규소 반도체 장치의 구성을 도시하는 단면도.
도 2는 제1 실시예에 따른 탄화규소 반도체 장치의 제조 공정을 도시하는 설명도.
도 3은 제1 실시예에 따른 탄화규소 반도체 장치에서의, 에너지 밴드 구조를 도시하는 설명도.
도 4는 실험 결과로부터 얻어진 제1 실시예에 따른 탄화규소 반도체 장치의 역방향 특성을 도시하는 설명도.
도 5는 본 발명의 제2 실시예에 따른 탄화규소 반도체 장치의 구성을 도시하는 단면도.
도 6은 제2 실시예에 따른 탄화규소 반도체 장치의 제조 공정을 도시하는 설명도.
도 7은 제2 실시예에 따른 탄화규소 반도체 장치의 응용예를 도시하는 설명도.
도 8은 본 발명의 제2 실시예에서, 애노드 전극이 금속으로 이루어지는 경우 의 탄화규소 반도체 장치의 단면도를 도시하는 설명도.
도 9는 본 발명의 제2 실시예에서, 애노드 전극이 금속으로 이루어지는 경우의 탄화규소 반도체 장치의 단면도를 도시하는 설명도.
도 10은 본 발명의 제3 실시예에 따른 탄화규소 반도체 장치의 구성을 도시하는 단면도.
도 11은 제3 실시예에 따른 탄화규소 반도체 장치의 제조 공정을 도시하는 설명도의 제1 부분도.
도 12는 제3 실시예에 따른 탄화규소 반도체 장치의 제조 공정을 도시하는 설명도의 제2 부분도.
도 13은 본 발명의 제4 실시예에 따른 탄화규소 반도체 장치의 구성을 도시하는 단면도.
도 14는 제4 실시예에 따른 탄화규소 반도체 장치의 제조 공정을 도시하는 설명도의 제1 부분도.
도 15는 제4 실시예에 따른 탄화규소 반도체 장치의 제조 공정을 도시하는 설명도의 제2 부분도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 탄화규소 기판
2 : 탄화규소 기판 에피택셜층
3 : 다결정 실리콘층
3A : N-형 다결정 실리콘층
3B : N+형 다결정 실리콘층
4 : 불순물 도입 영역
5 : 전계 완화 영역
6 : 캐소드 전극
7 : 애노드 전극
8 : 인
9 : 소스 영역
10 : 게이트 전극
11 : 소스 전극
12 : 드레인 전극
13 : 트렌치
14 : 게이트 절연막
15 : 층간 절연막
16 : 소스 컨택트 영역
30 : 붕소
50 : 장벽 φh
51 : 전자
52 : 마스크재
[비특허 문헌] 파워 디바이스·파워 IC 핸드북 전기학회 고성능 고기능 파워 디바이스·파워 IC 조사 전문 위원회 편 코로나사 p.12∼21
본 발명은, 높은 역방향 내압을 갖는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
종래의 탄화규소를 이용한 높은 역방향 내압을 갖는 다이오드를 얻기 위한 접합의 하나로, "파워 디바이스·파워 IC 핸드북 전기학회 고성능 고기능 파워 디바이스·파워 IC 조사 전문 위원회 편 코로나사 p.12∼21"(비특허 문헌)에 기재되는 쇼트키 접합이 있다. 이 비특허 문헌에서는, 상기의 높은 역방향 내압을 갖는 다이오드를 얻기 위한 접합에 관하여, 실리콘이 기본으로 기술되어 있으며, 탄화규소에 있어서도 널리 적용되어 있다.
쇼트키 접합을 탄화규소에 적용하여, 높은 역방향 내압을 갖는 다이오드를 실현하기 위해서는, 쇼트키 전극 단부에서의 전계 집중을 완화하기 위해, 쇼트키 전극 단부에 전계 완화 영역으로서 확산층을 형성할 필요가 있다. 이 확산층을 형성할 때에는, 이온 주입이 이용되지만, 탄화규소의 경우, 주입 후의 활성화 열 처리에 1500℃ 이상의 고온이 필요로 되기 때문에, 열 처리 중에 탄화규소 기판 표면 이 열화되고, 열화된 탄화규소 기판 표면에는 양호한 쇼트키 접합을 형성할 수 없어, 높은 역방향 내압을 갖는 다이오드를 실현하는 것이 어렵다고 하는 문제가 있었다.
본 발명은 이러한 종래의 과제를 해결하기 위해 이루어진 것으로, 그 목적으로 하는 것은, 높은 역방향 내압을 갖는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명은, 제1 반도체 재료와 그 제1 반도체 재료와는 밴드갭이 다른 제2 반도체 재료에 의해 형성되는 헤테로 접합과, 그 헤테로 접속과 접하도록 제1 반도체 재료 내에 형성된 불순물 도입 영역으로 이루어지는 전계 완화 영역을 구비한 것을 특징으로 하는 반도체 장치, 및 그 제조 방법을 구성한다.
이하, 본 발명의 실시예를 도면에 기초하여 설명한다.
<제1 실시예>
본 발명의 제1 실시예에 대하여, 도 1, 도 2, 도 3, 및 도 4에 기초하여 설명한다. 도 1은 본 발명의 제1 실시예에 따른 탄화규소 반도체 장치의 구성을 도시하는 단면도이다.
이하, N+에서의 윗첨자 "+"는 비교적 높은 불순물 농도를 나타내고, N-에서의 윗첨자 "-"는 비교적 낮은 불순물 농도를 나타낸다.
도 1에서, N+형의 탄화규소 기판(1) 상에 N-형의 탄화규소 에피택셜층(2)을 형성함으로써, 제1 도전형인 N형의 탄화규소 반도체 기체(100)가 형성되어 있다. 즉, 제1 반도체 재료가 탄화규소인 탄화규소 반도체 기체(100)가 탄화규소 기판(1)과 탄화규소 에피택셜층(2)으로 구성되어 있다.
이 탄화규소 반도체 기체(100) 상의 제1 주면측, 즉 탄화규소 에피택셜층(2)측에, 탄화규소와는 밴드갭이 다른 제2 반도체 재료로서, N-형의 다결정 실리콘으로 이루어지는 N-형 다결정 실리콘층(3A)이 형성되고, 탄화규소 에피택셜층(2)과 N-형 다결정 실리콘층(3A) 사이에 헤테로 접합이 형성되어 있다.
또한, 탄화규소 반도체 기체(100)의 제1 주면측, 즉 탄화규소 에피택셜층(2)측에는 불순물이 도입된 불순물 도입 영역(4)이 헤테로 접합에 접하도록 형성된 전계 완화 영역(5)이 형성되어 있다. 탄화규소 기판(1)의 이면에는, 캐소드 전극(6)이 금속 등의 도체 재료에 의해 형성되어 있다. 또한, 탄화규소 에피택셜층(2)에 접하도록 형성된 N-형 다결정 실리콘층(3A)은 애노드 전극(7)으로서의 역할도 겸하고 있다.
즉, 도 1에 도시하는 탄화규소 반도체 장치는, N-형 다결정 실리콘층(3A)으로 이루어지는 애노드 전극(7)과 캐소드 전극(6)을 갖는 다이오드의 구조로 되어 있다.
다음으로, 도 1에 도시한 본 발명의 제1 실시예에 따른 탄화규소 반도체 장 치의 제조 방법을, 도 2를 이용하여 설명한다.
우선, 도 2의 (A)에 도시하는 바와 같이, N+형의 탄화규소 기판(1) 상에, N-형의 탄화규소 에피택셜층(2)을 형성한 N형의 탄화규소 반도체 기체(100)를 준비한다. 탄화규소 에피택셜층(2)의 농도 및 두께는, 예를 들면 1×1016㎝-3, 10㎛이다.
다음으로, 도 2의 (B)에 도시하는 바와 같이, LP-CVD법에 의해 다결정 실리콘을, 예를 들면 1000Å 퇴적하여, 다결정 실리콘층(3)을 형성한 후, 이온 주입법에 의해 인(8)을 다결정 실리콘층(3)에 주입하여, 불순물을 다결정 실리콘 내에 도입한다.
또한, 이 때의 이온 주입의 조건은, 예를 들면 가속 전압 70KeV, 도우즈 1×1014㎝-2이다. 이 조건 하에서는 주입되는 인(8)의 비정이 다결정 실리콘층(3)의 두께보다도 커지기 때문에, 다결정 실리콘층(3)을 통해 탄화규소 에피택셜층(2)측에도 인(8)이 주입되어 불순물 도입 영역(4)이 형성된다. 즉, 탄화규소 에피택셜층(2)과 다결정 실리콘층(3)의 헤테로 접합, 및 불순물 도입 영역(4)으로 이루어지는 전계 완화 영역(5)이 형성된다.
다음으로, 도 2의 (C)에 도시하는 바와 같이, 질소 분위기 중에서 950℃, 20분간의 열 처리를 행하여, 다결정 실리콘층(3)에 주입한 인(8)을 활성화시킨 후, 포토리소그래피와 에칭에 의해 다결정 실리콘층(3)을 패터닝하여, N-형 다결정 실리콘층(3A)을 형성한다.
다음으로, 도 2의 (D)에 도시하는 바와 같이, 스퍼터법에 의해 N+형의 탄화규소 기판(1)의 이면에 Ti(티탄), Ni(니켈)의 순으로 퇴적하고, 질소 분위기 중에서 1000℃, 1분간의 RTA(Rapid Thermal Anneal)를 행하여, 캐소드 전극(6)을 형성하여, 도 1에 도시한 본 발명의 제1 실시예에 따른 탄화규소 반도체 장치를 완성시킨다.
제1 실시예에 따른 탄화규소 반도체 장치의 제조 방법에 따르면, 제1 반도체 재료인 탄화규소 기체(100)에, 제2 반도체 재료인 다결정 실리콘층(3)을 퇴적함으로써 헤테로 접합을 형성할 수 있다. 또한, 다결정 실리콘층(3)에의 불순물 도입에 이온 주입을 이용하고 있기 때문에 양호한 정밀도로, 불순물을 도입할 수 있다.
또한, 다결정 실리콘층(3)의 두께가 불순물 도입 시에서의 인(8)의 비정보다 얇게 형성되어 있기 때문에, 이온 주입에 의한 다결정 실리콘층(3)에의 불순물 도입과 동시에 N-형의 탄화규소 에피택셜층(2)에도 불순물이 도입되어 불순물 도입 영역(4)을 형성할 수 있으며, 그 결과, 자기 정합적으로 전계 완화 영역(5)을 형성할 수 있다.
이와 같이 제조한 제1 실시예에서의 탄화규소 반도체 장치의 구체적인 동작에 대하여, 도 1에서의, a점으로부터 b점에서의 에너지 밴드 구조를 이용하여 설명한다.
도 3의 (A)는 열 평형 상태, 즉 N-형 다결정 실리콘층(3A)(애노드 전극(7)),캐소드 전극(6) 모두 접지로 한 상태에서의 에너지 밴드 구조를 나타내고 있다.
탄화규소 및 N-형 다결정 실리콘의 전자 친화력 χSiC, χPoly의 차에 의해, 열 평형 상태 하에 있는 헤테로 접합 계면에서의 N-형 다결정 실리콘층(3A)(애노드 전극(7))측에는 축적층이 형성되고, 헤테로 접합 계면에는 장벽 φh50이 형성되어 있다.
이 때문에, 본 소자의 N-형 다결정 실리콘층(3A)(애노드 전극(7))에 적당한 전압을 인가하고, 캐소드 전극(6)을 접지의 상태로 하면, 전자가 캐소드 전극(6)으로부터 탄화규소 기판(1), 탄화규소 에피택셜층(2), 불순물 도입 영역(4)을 지나 N-형 다결정 실리콘층(3A)(애노드 전극(7))으로 흐른다. 즉, 다이오드의 순방향 특성을 나타낸다.
다음으로, 본 소자의 N-형 다결정 실리콘층(3A)(애노드 전극(7))을 접지, 캐소드 전극(6)에 고전압을 인가한 상태, 즉 역방향 전압 인가 시에서의 동작에 대하여 설명한다.
본 소자에서, 불순물 도입 영역(4)과 헤테로 접합으로 이루어지는 전계 완화 영역(5)이 존재하지 않는 경우, 역방향 전압 인가 시에는 헤테로 접합 계면에 고전계가 인가되어, 에너지 밴드 구조는 도 3의 (B)와 같이 변화되고, 헤테로 접합 계면에 발생한 장벽 φh50에 의해 전자(51)는 차단되어, 차단 상태를 유지한다.
이 때, 헤테로 접합 계면에서의 N-형 다결정 실리콘층(3A)(애노드 전극(7)) 측에 축적된 전자(51)의 일부는, 고전계가 인가됨으로써 장벽 φh50 내를 터널링하거나, 혹은 장벽 φh50을 타고 넘음으로써, N-형 다결정 실리콘층(3A)으로부터 탄화규소 에피택셜층(2)으로 이동하고자 하지만, 전계 완화 영역(5)이 존재하고 있는 경우에는, 전계 완화 영역(5)에 의해 헤테로 접합 계면에 미치는 전계가 완화되기 때문에, 헤테로 접합으로부터의 역방향 누설 전류를 저감할 수 있다.
발명자들이, 본 발명의 제1 실시예에 따른 탄화규소 반도체 장치를 제작, 실험을 행한 결과로부터 얻어진 다이오드의 역방향 특성을 도 4에 도시한다. 전계 완화 영역(5)을 갖는 다이오드는, 전계 완화 영역(5)이 없는 경우와 비교하여 역방향 누설 전류가 매우 적어, 양호한 역방향 특성을 나타내고 있다. 실험 결과로부터 이해되는 바와 같이, 본 소자는 헤테로 접합만의 경우에서도, 높은 역방향 내압을 갖고 있지만, 전계 완화 영역(5)을 형성함으로써 누설 전류를 보다 저감하는 것이 가능하게 되어, 보다 한층 더 차단성이 높은 다이오드를 실현할 수 있다.
또한, 제1 실시예에서의 탄화규소 반도체 장치는, 종래의 엣지 터미네이션 영역 등과 달리, 고온의 활성화 어닐링을 이용하지 않고 형성할 수 있기 때문에, 탄화규소 에피택셜층(2)의 표면이 열화되지 않는다. 또한, 다결정 실리콘층(3)에의 불순물 도입 시에 전계 완화 영역(5)을 자기 정합적으로 형성할 수 있기 때문에, 프로세스의 간이화를 도모할 수 있다.
또한, 제1 반도체 재료에 탄화규소를 이용함으로써, 높은 역방향 내압을 갖는 반도체 장치를 제공할 수 있다.
또한, 제2 반도체 재료에 다결정 실리콘을 이용함으로써, 디바이스 제조 시의 에칭이나 전도도 제어 등의 프로세스를 간이화할 수 있다.
<제2 실시예>
다음으로, 본 발명의 제2 실시예에 대하여, 도 5, 도 6에 기초하여 설명한다. 도 5는 본 발명의 제2 실시예에 따른 탄화규소 반도체 장치의 단면도이다.
본 발명의 제2 실시예에 따른 탄화규소 반도체 장치는, 제1 실시예에서의 탄화규소 반도체 장치와 거의 동일한 구조로 되어 있지만, 탄화규소 에피택셜층(2)에 접하도록 형성된 N-형 다결정 실리콘층(3A)(애노드 전극(7))의 외주부에만 전계 완화 영역(5)이 형성되어 있는 점이, 제1 실시예에서의 탄화규소 반도체 장치와는 다르다.
다음으로, 도 5에 도시한 본 발명의 제2 실시예에 따른 탄화규소 반도체 장치의 제조 방법을, 도 6을 이용하여 설명한다. 또한, 본 발명의 제1 실시예에 따른 탄화규소 반도체 장치의 제조 방법과 마찬가지의 공정에서의 도면에 대해서는 생략하고 있다.
우선, N+형의 탄화규소 기판(1) 상에 N-형의 탄화규소 에피택셜층(2)을 형성한 N형의 탄화규소 반도체 기체(100)를 준비한다. 탄화규소 에피택셜층(2)의 농도 및 두께는, 예를 들면 1×1016㎝-3, 10㎛이다.
다음으로, 도 6의 (A)에 도시하는 바와 같이, LP-CVD법에 의해 다결정 실리콘을 퇴적하여 다결정 실리콘층(3)을 형성한다. 이 때 다결정 실리콘층(3)의 두께 는, 불순물 도입 시에서의 이온 주입의 이온의 비정보다 크게 되도록 한다. 예를 들면, 이온 주입의 조건이 인을 가속 전압 70KeV, 도우즈 1×1014㎝-2로 주입하는 경우, 다결정 실리콘층(3)의 두께는 예를 들면 5000Å이다.
다음으로, 포토리소그래피와 에칭에 의해, 다결정 실리콘층(3)의 외주부를 불순물 도입 시에서의 이온 주입의 이온의 비정보다 작아지는 두께로 한다. 예를 들면, 이온 주입의 조건이 상술한 조건인 경우, 비정보다 작아지는 다결정 실리콘층(3)의 두께는 예를 들면 1000Å이다. 즉, 다결정 실리콘층(3)의 두께가 서로 다른 영역, 구체적으로는 불순물 도입 시에서의 이온 주입의 이온의 비정보다 큰 영역, 혹은 작은 영역을 형성한다.
다음으로, 도 6의 (B)에 도시하는 바와 같이, 이온 주입법에 의해 다결정 실리콘층(3)에 인(8)을 도입한다. 이온 주입의 조건은 상술한 바와 같이, 예를 들면 가속 전압 70KeV, 도우즈 1×1014㎝-2이다. 이 때에, 다결정 실리콘층(3)의 두께가 인(8)의 비정보다 작은 영역 바로 아래의 탄화규소 에피택셜층(2)측에도 인(8)이 주입되어 불순물 도입 영역(4)이 형성된다.
즉, 탄화규소 에피택셜층(2)과 다결정 실리콘층(3)에 의한 헤테로 접합과 불순물 도입 영역(4)으로 이루어지는 전계 완화 영역(5)이 형성된다.
다음으로, 질소 분위기 중에서 950℃, 20분간의 열 처리를 행하여, 다결정 실리콘층(3)에 주입한 인(8)을 활성화시킨 후, 포토리소그래피와 에칭에 의해 다결정 실리콘층(3)을 패터닝하여, N-형 다결정 실리콘층(3A)을 형성한다. 또한, 이 때 에 N-형 다결정 실리콘층(3A)의 최외주부가 불순물 도입 영역(4) 상으로 되도록 패터닝한다.
그 후, 스퍼터법에 의해 N+형의 탄화규소 기판(1)의 이면에 Ti(티탄), Ni(니켈)의 순으로 퇴적하고, 질소 분위기 중에서 1000℃ 1분간의 RTA(Rapid Thermal Anneal)를 행하여, 캐소드 전극(6)을 형성하여, 도 5에 도시한 탄화규소 반도체 장치를 완성시킨다.
이와 같이 제조한 제2 실시예에서의 탄화규소 반도체 장치는, 제1 실시예에서 설명한 효과 외에, 역방향 전압 인가 시에 전계가 가장 집중되는 N-형 다결정 실리콘층(3A)(애노드 전극(7))의 외주부에 전계 완화 영역(5)이 배치되어 있기 때문에, 전계 완화 영역(5)을 갖고 있지 않는 경우와 비교하여 N-형 다결정 실리콘층(3A)(애노드 전극(7))의 외주부로부터의 누설 전류가 저감되며, 그 결과, 내압이 높아진다.
또한, 제2 실시예에서의 탄화규소 반도체 장치는, N-형 다결정 실리콘층(3A)(애노드 전극(7))의 외주부에만 전계 완화 영역(5)이 배치되어 있기 때문에, 순방향 특성은 전계 완화 영역(5)이 존재하지 않는 경우와 마찬가지의 특성이고, 또한 높은 역방향 내압을 얻을 수 있어, 저온 저항을 실현할 수 있다.
또한, 제2 실시예에서의 탄화규소 반도체 장치에서는 전계 완화 영역(5)이 N-형 다결정 실리콘층(3A)(애노드 전극(7))의 외주부에 배치된 구조로 되어 있지만, 제2 실시예의 응용으로서 다결정 실리콘층(3)을 패터닝할 때에, 도 7의 (A)에 도시하는 바와 같이 다결정 실리콘층(3)의 두께가 불순물 도입 시에서의 이온 주입의 이온의 비정보다 큰 영역과 작은 영역이 소정의 간격을 두고 교대로 배치되도록 패터닝하거나, 도 7의 (B)에 도시하는 바와 같이 다결정 실리콘층(3)의 두께가 불순물 도입 시에서의 이온 주입의 이온의 비정보다 작아지는 두께로 형성한 후, 산화막 등으로 이루어지는 마스크재(52)를 패터닝하면, 다결정 실리콘층(3)에의 불순물 도입과 함께, 탄화규소 에피택셜층(2)에 선택적으로 불순물 도입 영역(4)이 형성되어, 도 7의 (C), (D)에 도시하는 바와 같은 전계 완화 영역(5)이 소정의 간격을 두고 형성되는 구조로 되어, 역방향 전압 인가 시의 차단성을 보다 향상시킬 수 있다.
또한, 제1, 제2 실시예에서는, 다결정 실리콘층(3A)이 애노드 전극(7)으로서 기능하는 경우에 대해 설명하였지만, 도 8, 도 9에 도시하는 바와 같은 애노드 전극(7)이 금속으로 이루어지는 경우라도 마찬가지의 효과를 얻을 수 있다.
본 발명의 제1, 제2 실시예에서는, 다이오드를 예로 들어 설명하였지만, 본 발명에서의 전계 완화 영역은 상술한 바와 같이 간이 엣지 터미네이션으로서 이용할 수 있다. 그 때문에, 다이오드에 한하지 않고, 스위치 소자 등에서도 적용할 수 있다.
<제3 실시예>
본 발명의 제3 실시예에 대하여, 도 10∼도 12에 기초하여 설명한다. 도 10은 본 발명의 제3 실시예에 따른 탄화규소 반도체 장치의 단면도이다. 도시한 바와 같이 이 탄화규소 반도체 장치는, 다수 배열된 단위 셀의 외주부에서의 단면 구조를 나타내고 있으며, 단위 셀이 3개 연속한 구조를 나타내고 있다.
도 10에서, N+형의 탄화규소 기판(1) 상에 N-형의 탄화규소 에피택셜층(2)을 형성함으로써 제1 도전형인 N형의 탄화규소 반도체 기체(100)가 형성되어 있다. 즉, 제1 반도체 재료가 탄화규소인 탄화규소 반도체 기체(100)가 탄화규소 기판(1)과 탄화규소 에피택셜층(2)으로 구성되어 있다.
이 탄화규소 반도체 기체(100) 상의 제1 주면측, 즉 탄화규소 에피택셜층(2)측에, 소정의 간격으로 트렌치(홈)(13)가 형성되어 있다. 탄화규소 에피택셜층(2)의 제1 주면측의 소정의 위치에는 탄화규소 반도체 기체(100)와는 밴드갭이 다른 반도체 재료인 N형 다결정 실리콘으로 이루어지는 소스 영역(9)이 형성되고, 탄화규소 에피택셜층(2)과 소스 영역(9) 사이에 헤테로 접합이 형성되어 있다.
트렌치(13)의 측벽부의 탄화규소 에피택셜층(2)과 소스 영역(9)에 인접하여 게이트 절연막(14)을 개재하여, 게이트 전극(10)이 형성되어 있다. 소스 영역(9)에는 소스 전극(11)이 형성되고, 탄화규소 기판(1)의 제2 주면측에는 드레인 전극(12)이 형성되어 있다. 다수 배열된 단위 셀의 외주부, 및 트렌치(13)끼리의 사이의 소정 영역에서의 탄화규소 에피택셜층(2)측에는 불순물이 도입된 불순물 도입 영역(4)이 헤테로 접합에 접하도록 형성된 전계 완화 영역(5)이 형성되어 있다. 게이트 전극(10)과 소스 전극(11)은 층간 절연막(15)에 의해 전기적으로 절연되어 있다.
다음으로, 도 10에 도시한 본 발명의 제1 실시예에 따른 탄화규소 반도체 장치의 제조 방법을, 도 11, 도 12에 기초하여 설명한다.
우선, 도 11의 (A)에 도시하는 바와 같이, N+형의 탄화규소 기판(1) 상에 N-형의 탄화규소 에피택셜층(2)을 형성한 N형의 탄화규소 반도체 기체(100)를 준비한다. 탄화규소 에피택셜층(2)의 농도 및 두께는, 예를 들면 1×1016㎝-3, 10㎛이다.
다음으로, 도 11의 (B)에 도시하는 바와 같이, 탄화규소 반도체 기체(100)의 탄화규소 에피택셜층(2)측에 LP-CVD법에 의해 다결정 실리콘을 퇴적하여, 다결정 실리콘층(3)을 형성한다. 이 때, 다결정 실리콘층(3)의 두께는, 예를 들면 5000Å이다.
다음으로, 도 11의 (C)에 도시하는 바와 같이, 마스크재(52)를 이용하여 붕소(30)를 탄화규소 에피택셜층(2)의 소정 영역에, 다결정 실리콘을 통해 이온 주입한다. 이 때, 붕소(30)의 가속 전압은, 붕소(30)의 주입 비정이 다결정 실리콘층(3)의 두께보다 크게 되도록 설정한다. 본 실시예의 경우, 예를 들면, 가속 전압은 200keV, 도우즈량은 5×1013㎝-2이다.
이러한 조건에서 이온 주입을 행함으로써, 다결정 실리콘층(3)의 일부와 다결정 실리콘층(3) 바로 아래의 탄화규소 에피택셜층(2)측과 붕소(30)가 주입되어 불순물 도입 영역(4)이 형성된다.
다음으로, 도 11의 (D)에 도시하는 바와 같이, 다결정 실리콘층(3)의 전체면에 대하여 인(8)을 이온 주입한 후, 질소 분위기 중에서 950℃, 20분간의 열 처리를 행하여, N+형 다결정 실리콘층(3B)을 형성한다. 본 실시예에서의 인(8)의 주입 조건은, 예를 들면, 가속 전압은 50keV, 도우즈량은 1×1016㎝-2이다.
여기서, 상술한 도 11의 (C)의 공정에서, 다결정 실리콘층의 일부에 붕소가 주입되어 있지만, 도 11의 (D)의 공정에서 주입한 인의 농도는, 주입된 붕소의 농도와 비교하여, 약 2자릿수 이상 높기 때문에, 질소 분위기 중에서 950℃, 20분간의 열 처리를 행한 후에는, 다결정 실리콘층은, 모두 N+형으로 된다. 이와 같이 도 11의 (C), 및 도 11의 (D)에 도시한 공정을 행함으로써, 탄화규소 에피택셜층(2)과 N+형 다결정 실리콘층(3B)에 의한 헤테로 접합과 불순물 도입 영역(4)으로 이루어지는 전계 완화 영역(5)이 형성된다. 그 후, 포토리소그래피와 에칭에 의해, N+형 다결정 실리콘층(3B)의 외주부를 에칭한다.
다음으로, 도 12의 (E)에 도시하는 바와 같이, 마스크재(52)를 이용하여, 반응성 이온 에칭에 의해, N+형 다결정 실리콘층(3B), 및 탄화규소 에피택셜층(2)의 소정 영역을 에칭하여, 소스 영역(9), 트렌치(13)를 형성한다. 그 후, 마스크재(52)를 제거한다.
그리고, 도 12의 (F)에 도시하는 바와 같이, 소스 영역(9), 트렌치(13) 측벽 의 탄화규소 에피택셜층(2)에 인접하도록 게이트 절연막(14)을 형성한 후, 게이트 절연막(14)을 개재하여 트렌치의 내부에 게이트 전극(10)을 형성한다.
다음으로, 도 12의 (G)에 도시하는 바와 같이 층간 절연막(15)을 퇴적한 후, 컨택트홀을 개공하여, 소스 영역(9)에 접하도록, 소스 전극(11)을 형성하며, 탄화규소 기판(1)의 이면에 드레인 전극(12)을 형성하여, 도 10의 탄화규소 반도체 장치를 완성시킨다.
이와 같이 제조한 제3 실시예에서의 탄화규소 반도체 장치의 구체적인 동작에 대하여 설명한다. 본 소자는, 소스 전극(11)을 접지하고, 드레인 전극(12)에 플러스의 드레인 전압을 인가하여 사용한다.
이 때에, 게이트 전극(10)이 접지되어 있으면, 소자의 특성은 제1 실시예에서의 탄화규소 반도체 장치의 역방향 특성과 동일한 특성을 나타낸다. 즉, 소스 전극(11)과 드레인 전극(12) 사이에 전류는 흐르지 않고 차단 상태로 된다.
다음으로, 게이트 전극(10)에 적당한 플러스의 전압을 인가하면, 게이트 절연막(14)에 인접한 다결정 실리콘으로 이루어지는 소스 영역(9), 및 탄화규소 에피택셜층(2)에 전자가 축적되고, 그 결과, 소정의 드레인 전압으로 소스 전극(11)과 드레인 전극(12) 사이에 전류가 흐른다. 즉, 도통 상태로 된다.
또한, 게이트 전극(10)에 인가하고 있는 플러스의 전압을 제거하면, 게이트 절연막(14)에 인접한 소스 영역(9), 및 탄화규소 에피택셜층(2)에 전자의 축적층이 없어져, 헤테로 접합 계면에서의 장벽 φh50(도 3의 (A) 참조)에 의해 전자는 차단되어, 차단 상태로 된다.
본 소자는, 드레인 전압 인가 시에 전계가 집중되기 쉬운, 다수 배열된 단위 셀의 외주부, 및 트렌치(13)끼리의 사이의 소정 영역에는, 불순물 도입 영역(4)이 헤테로 접합에 접하도록 형성된 전계 완화 영역(5)을 갖고 있기 때문에, 드레인 전압 인가 시의 외주부에서의 전계를 완화할 수 있어, 높은 드레인 내압을 갖고 있다.
또한, 본 소자의 역방향 도통 시에는, 전계 완화 영역(5)은 유니폴라의 환류 다이오드로서 기능하기 때문에, 스위치 소자의 내부에 환류 다이오드를 설치할 필요가 없어, 단위 셀당의 면적을 작게 할 수 있다. 즉, 온 저항을 보다 저감하는 것이 가능하다. 또한, 환류 다이오드로서 기능하는 전계 완화 영역(5)은, 유니폴라 소자이기 때문에, 소수 캐리어의 주입이 발생하지 않는다. 따라서, 스위칭 동작 시의 전력 손실을 저감하는 것이 가능하다.
또한, 본 실시예에서는, 불순물 도입 영역에 도입되는 불순물이 붕소, 제2 반도체 재료인 다결정 실리콘층에 도입되는 불순물이 인으로서 설명하고 있지만, 각각에 도입되는 불순물, 및 조합은, 이들에 한정되는 것은 아니다. 예를 들면, 불순물 도입 영역에 도입하는 불순물로서는, 붕소 이외에도 아르곤, 인, 비소, 알루미늄, 바나듐, 유황 등을 이용할 수 있다. 또한, 다결정 실리콘층에 도입하는 불순물로서는, 인 이외에도, 비소, 안티몬, 붕소, 알루미늄, 갈륨 등을 이용할 수 있다.
<제4 실시예>
본 발명의 제4 실시예에 대하여, 도 13∼도 15에 기초하여 설명한다. 도 13 은 본 발명의 제4 실시예에 따른 탄화규소 반도체 장치의 단면도이다. 도시한 바와 같이 이 탄화규소 반도체 장치는, 다수 배열된 단위 셀의 외주부에서의 단면 구조를 나타내고 있고, 단위 셀이 3개 연속한 구조를 나타내고 있다.
도 13에서, N+형의 탄화규소 기판(1) 상에 N-형의 탄화규소 에피택셜층(2)을 형성함으로써 제1 도전형인 N형의 탄화규소 반도체 기체(100)가 형성되어 있다. 즉, 제1 반도체 재료가 탄화규소인 탄화규소 반도체 기체(100)가 탄화규소 기판(1)과 탄화규소 에피택셜층(2)으로 구성되어 있다. 이 탄화규소 반도체 기체(100) 상, 제1 주면측, 즉 탄화규소 에피택셜층(2)측에, 소정의 간격으로 트렌치(홈)(13)가 형성되어 있다.
탄화규소 에피택셜층(2)의 제1 주면측의 소정의 위치에는 탄화규소 반도체 기체(100)와는 밴드갭이 다른 반도체 재료인 N-형 다결정 실리콘으로 이루어지는 소스 영역(9)이 형성되고, 탄화규소 에피택셜층(2)과 소스 영역(9) 사이에 헤테로 접합이 형성되어 있다. 소스 영역(9)의 제1 주면측의 소정 위치에는 소스 영역(9)에 접하도록 N+형 다결정 실리콘으로 이루어지는 소스 컨택트 영역(16)이 형성되어 있다.
트렌치(13)의 측벽부의 탄화규소 에피택셜층(2)과 소스 영역(9)과 소스 컨택트 영역(16)에 인접하여 게이트 절연막(14)을 개재하여, 게이트 전극(10)이 형성되어 있다. 소스 컨택트 영역(16)에는 소스 전극(11)이 형성되고, 탄화규소 기판(1)의 제2 주면측에는 드레인 전극(12)이 형성되어 있다.
다수 배열된 단위 셀의 외주부, 및 트렌치(13)끼리의 사이의 소정 영역에서의 탄화규소 에피택셜층(2)측에는 불순물이 도입된 불순물 도입 영역(4)이 헤테로 접합에 접하도록 형성된 전계 완화 영역(5)이 형성되어 있다. 게이트 전극(10)과 소스 전극(11)은 층간 절연막(15)에 의해 전기적으로 절연되어 있다.
다음으로, 도 13에 도시한 본 발명의 제4 실시예에 따른 탄화규소 반도체 장치의 제조 방법을, 도 14, 도 15에 기초하여 설명한다.
우선, 도 14의 (A)에 도시하는 바와 같이, N+형의 탄화규소 기판(1) 상에 N-형의 탄화규소 에피택셜층(2)을 형성한 N형의 탄화규소 반도체 기체(100)를 준비한다. 탄화규소 에피택셜층(2)의 농도 및 두께는, 예를 들면 1×1016㎝-3, 10㎛이다.
다음으로, 도 14의 (B)에 도시하는 바와 같이, 탄화규소 반도체 기체(100)의 탄화규소 에피택셜층(2)측에 LP-CVD법에 의해 다결정 실리콘을 퇴적하여, 다결정 실리콘층(3)을 형성한다. 이 때, 다결정 실리콘층(3)의 두께는, 불순물 도입 시에서의 이온 주입의 이온의 비정보다 크게 되도록 한다. 예를 들면, 이온 주입의 조건이 인을 가속 전압 70KeV, 도우즈 1×1014㎝-2로 주입하는 경우, 다결정 실리콘층(3)의 두께는 예를 들면 5000Å이다.
다음으로, 도 14의 (C)에 도시하는 바와 같이, 포토리소그래피와 에칭에 의해 다결정 실리콘층(3)의 두께가 서로 다른 영역, 구체적으로는 불순물 도입 시에서의 이온 주입의 이온의 비정보다 큰 영역, 혹은 작은 영역을 형성한 후, 이온 주입법에 의해 다결정 실리콘층(3)에 인(8)을 도입한다. 이온 주입의 조건은 상술한 바와 같이, 예를 들면, 가속 전압 70KeV, 도우즈 1×1014㎝-2이다.
이 때에, 다결정 실리콘층(3)의 두께가 인(8)의 비정보다 작은 영역 바로 아래의 탄화규소 에피택셜층(2)측에도 인(8)이 주입되어 불순물 도입 영역(4)이 형성된다. 즉, 탄화규소 에피택셜층(2)과 다결정 실리콘층(3)에 의한 헤테로 접합과 불순물 도입 영역(4)으로 이루어지는 전계 완화 영역(5)이 형성된다. 그 후, 주입한 인(8)의 활성화 어닐링으로서 질소 분위기 중에서 950℃, 20분간의 열 처리를 행하여, N-형 다결정 실리콘층(3A)을 형성한다.
다음으로, 도 14의 (D)에 도시하는 바와 같이, N-형 다결정 실리콘층(3A)의 상면에 N+형 다결정 실리콘층(3B)을 형성하고, 포토리소그래피와 에칭에 의해 N-형 다결정 실리콘층(3A)과 N+형 다결정 실리콘층(3B)을 패터닝한다. 패터닝 후, 산화막을 퇴적하고, 포토리소그래피와 에칭에 의해, 산화막을 패터닝하여 마스크재(52)를 형성한다.
다음으로, 도 15의 (E)에 도시하는 바와 같이, 형성한 마스크재(52)를 마스크로 하여, 반응성 이온 에칭에 의해, N-형 다결정 실리콘층(3A)과 N+형 다결정 실리콘층(3B), 및 탄화규소 에피택셜층(2)을 에칭하여, 소스 영역(9), 소스 컨택트 영역(16), 트렌치(13)를 형성한다. 그 후, 마스크재(52)를 제거한다.
그리고, 도 15의 (F)에 도시하는 바와 같이, 소스 영역(9), 소스 컨택트 영 역(16), 트렌치(13) 측벽의 탄화규소 에피택셜층(2)에 인접하도록 게이트 절연막(14)을 형성한 후, 게이트 절연막(14)을 개재하여 트렌치의 내부에 게이트 전극(10)을 형성한다.
다음으로, 도 15의 (G)에 도시하는 바와 같이, 층간 절연막(15)을 퇴적한 후, 컨택트홀을 개공하여, 소스 컨택트 영역(16)에 접하도록, 소스 전극(9)을 형성하며, 탄화규소 기판(1)의 이면에 드레인 전극(12)을 형성하여, 도 13의 탄화규소 반도체 장치를 완성시킨다.
또한, 이와 같이 제조한 제4 실시예에서의 탄화규소 반도체 장치는 제3 실시예에서의 반도체 장치와 마찬가지의 동작을 나타낸다.
제4 실시예에서는 소스 영역(9)이 N-형 다결정 실리콘에 의해 구성되는 축적형의 MOSFET를 예로 들어 설명하였지만, 소스 영역(9)을 N-형 다결정 실리콘에 의해 구성한 반전형의 MOFET이어도 된다. 이 경우, 소스 영역(9)에의 이온 주입에는 붕소 등을 이용할 수 있다.
이상, 제3 및 제4 실시예에서는, 스위치 소자로서 종형의 MOSFET를 예로 들어 설명하였지만, 소스 영역, 드레인 영역 및 구동 영역으로 이루어지는 활성 영역을 갖는 스위치 소자이면 어느 것이어도 된다.
예를 들면, MOSFET, JFET 등의 유니폴라 디바이스, IGBT로 대표되는 바이폴라 디바이스, RESURF 구조를 가진 MOSFET 등의, 횡형의 스위치 소자, 어느 스위치 소자에서도 마찬가지의 효과를 얻을 수 있다.
또한, 본 발명의 어느 실시예에서도, 제1 도전형을 N형, 제2 도전형을 P형으로서 설명하고 있지만, 제1 도전형을 P형, 제2 도전형을 N형으로 해도 동일한 효과를 얻을 수 있다.
또한, 본 발명의 어느 실시예에서도, 제1 반도체 재료를 탄화규소, 제2 반도체 재료를 다결정 실리콘으로서 설명하고 있지만, 모두 상기 반도체 재료에만 한정되는 것은 아니다.
예를 들면, 질화갈륨, 다이아몬드, 산화아연 등으로 대표되는 와이드 갭 반도체는 물론, 게르마늄, 비화갈륨, 질화인듐 등 어느 반도체 재료에서도 마찬가지의 효과를 얻을 수 있다.
또한, 본 발명의 주지를 일탈하지 않는 범위에서의 변형을 포함하는 것은 물론이다.
<산업상 이용 가능성>
높은 역방향 내압을 갖는 반도체 장치를 제조하는 데에 있어서 매우 유용하다.
본 발명에 따른 반도체 장치, 및 반도체 장치의 제조 방법에 따르면, 고온의 열 처리를 행하지 않고 전계 완화 영역을 형성할 수 있어, 높은 역방향 내압을 갖는 다이오드, 혹은 스위치 소자를 제공할 수 있다.

Claims (18)

  1. 제1 반도체 재료와 그 제1 반도체 재료와는 밴드갭이 다른 제2 반도체 재료에 의해 형성되는 헤테로 접합과, 상기 헤테로 접속과 접하도록 상기 제1 반도체 재료에 형성된 불순물 도입 영역으로 이루어지는 전계 완화 영역을 구비한 것을 특징으로 하는 반도체 장치.
  2. 제1 도전형의 제1 반도체 재료로 이루어지는 반도체 기체와, 상기 반도체 기체의 제1 주면에 접하도록 형성된 애노드 전극과 상기 제1 주면에 대향하는 반대 주면에 접하도록 형성된 캐소드 전극을 갖는 반도체 장치로서,
    상기 애노드 전극과 상기 반도체 기체 사이에, 상기 제1 반도체 재료와 상기 제1 반도체 재료와는 밴드갭이 다른 제2 반도체 재료에 의해 형성되는 헤테로 접합과, 상기 헤테로 접합과 접하도록 상기 제1 반도체 재료에 형성된 불순물 도입 영역으로 이루어지는 전계 완화 영역을 구비한 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 전계 완화 영역이, 상기 애노드 전극의 외주부에 고리 형상으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 전계 완화 영역은, 소정의 간격을 두고 배치되는 것을 특징으로 하는 반도체 장치.
  5. 소스 영역과, 드레인 영역과, 구동 영역의 적어도 3개의 영역으로 구성되는 활성 영역을 갖는 스위치 소자를 형성하고, 상기 소스 영역, 상기 드레인 영역, 상기 구동 영역은 각각 제1 반도체 재료로 이루어지는 반도체 기판의 소정의 위치에 형성된 반도체 장치로서,
    상기 제1 반도체 재료와 상기 제1 반도체 재료와는 밴드갭이 다른 제2 반도체 재료에 의해 형성되는 헤테로 접합과, 상기 헤테로 접합과 접하도록 상기 제1 반도체 재료에 형성된 불순물 도입 영역으로 이루어지는 전계 완화 영역을 구비한 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 전계 완화 영역은, 상기 활성 영역의 외주부에, 고리 형상으로 배치된 것을 특징으로 하는 반도체 장치.
  7. 제5항 또는 제6항에 있어서,
    상기 전계 완화 영역은, 상기 활성 영역의 내부의 적어도 1개소에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서,
    상기 스위치 소자는, 상기 반도체 기체로 이루어지는 드레인 영역과, 상기 제1 반도체 재료와는 밴드갭이 다른 제2 반도체 재료로 이루어지는 소스 영역과, 상기 반도체 기체와 상기 소스 영역에 인접하여 절연막을 개재하여 배치된 게이트 전극과, 상기 소스 영역에 접하도록 형성된 소스 전극과, 상기 드레인 영역에 접하도록 형성된 드레인 전극을 구비한 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 반도체 기체의 제1 주면의 소정 위치에, 홈을 형성한 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 반도체 재료는, 탄화규소인 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 제2 반도체 재료는, 단결정 실리콘, 다결정 실리콘, 아몰퍼스 실리콘 중 적어도 하나인 것을 특징으로 하는 반도체 장치.
  12. 제1항의 반도체 장치를 제조하는 반도체 장치의 제조 방법으로서,
    상기 제1 반도체 재료와, 상기 제1 반도체 재료와는 밴드갭이 다른 제2 반도 체 재료로 이루어지는 헤테로 접합을 형성하는 공정과,
    상기 제2 반도체 재료에 불순물을 도입하는 공정과,
    상기 불순물 도입 영역을 형성하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 불순물 도입 영역을 형성하는 공정이, 상기 제2 반도체 재료를 통해 상기 제1 반도체 재료 내에 불순물을 도입함으로써 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 불순물 도입 영역을 형성하는 공정이,
    상기 제2 반도체 재료에 불순물을 도입하는 공정과 동시에 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 불순물을 도입하는 공정이, 이온 주입에 의해 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제12항에 있어서,
    상기 제2 반도체 재료의 전체면, 혹은 일부의 두께가 상기 이온 주입에 의해 도입되는 불순물의 비정보다도 얇아지도록, 상기 제2 반도체 재료를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제12항에 있어서,
    상기 제1 반도체 재료는, 탄화규소인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제12항에 있어서,
    상기 제2 반도체 재료는, 단결정 실리콘, 다결정 실리콘, 아몰퍼스 실리콘 중 적어도 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
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