KR20080005261A - 무선 주파수 송신기를 위한 내부 캘리브레이션 시스템 - Google Patents

무선 주파수 송신기를 위한 내부 캘리브레이션 시스템 Download PDF

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Abstract

무선 주파수(RF) 송신기를 위한 내부 캘리브레이션 시스템은, 상기 RF 송신기의 출력이 측정되는 테스트 포인트들을 무선(RF) 송신기 내에서 발생하는 디지털 처리 소자; 상기 테스트 포인트들에서 상기 RF 송신기의 무선 주파수 출력을 측정하는 RF 검출기로서, 상기 디지털 처리 소자는 상기 측정된 무선 주파수 출력을 분석함으로써 송신기 장애를 판정하는 것인, 상기 RF 검출기; 및 상기 RF 송신기에 대해 상기 측정된 장애를 보상하는 보상 회로를 포함한다.
송신기 장애, 보상 회로, 테스트 포인트, 캘리브레이션

Description

무선 주파수 송신기를 위한 내부 캘리브레이션 시스템{INTERNAL CALIBRATION SYSTEM FOR A RADIO FREQUENCY (RF) TRANSMITTER}
본 발명은 대체로 무선 휴대용 통신 장치에 관한 것으로, 더 구체적으로는, 무선 주파수(RF) 송신기용의 내부 캘리브레이션 시스템에 관한 것이다.
무선 주파수(RF) 송신기는, 휴대용 통신 장치, (셀룰러 전화), 개인 휴대 정보 단말기(PDA), 및 기타의 통신 장치와 같은 많은 단방향 및 양방향 통신 장치에서 찾아볼 수 있다. 소정의 통신 시스템 내에서 동작하는 RF 송신기는 그 통신 시스템이 지정하는 통신 방법을 사용하여 전송해야만 한다. 예를 들어, 그러한 통신 방법들로는, 진폭 변조, 주파수 변조, 위상 변조, 또는 이들의 조합이 해당된다. 그러나, RF 송신기는 불완전한 전자 장치이며 다양한 소스로부터 장애를 겪는다. 예를 들어, 흔한 송신기 장애로는, 송신 신호의 동상(I) 및 직교 위상(Q) 성분들과 관련하여, 이득 불평형, 위상 불평형, 및 직류(DC) 오프셋이 포함된다.
오늘날, 이들 및 다른 장애들은 RF 송신기의 제조 동안에 보상되며, 전형적으로는, 예를 들어 사인파와 같은 알려진 신호를 송신기가 전송하도록 설정하는 단계를 포함한다. 이 알려진 신호는 외부 테스트 장비에 의해 검사되고, 예측된 신호와 비교된다. 송신기는, 검사된 테스트 신호로부터 추출된 정보를 이용하여 조 정된다. 불행하게도, 이것은 외부 테스트 및 측정 장비를 요구하는 시간 소모적인 프로세스이다.
송신기 장애를 보상하기 위한 또 다른 종래의 해결책은, 송신 회로와 동일한 장치에 위치한 수신 회로를 사용하여 송신 전압 제어형 발진기(VCO)의 출력을 모니터링한다. 불행하게도, 이 기술은 요구되는 증폭 레벨을 달성하기 위해 장치 상에 상당한 면적을 요구한다. 이 기술은 또한 VCO의 출력을 분석하여 송신기의 성능을 유추함으로써 전체 송신 체인의 작은 부분만을 측정하기 때문에, 송신 체인 내의 다른 컴포넌트들에 의해 추가될 수 있는 장애를 무시한다.
송신기 장애를 분석 및 보상하기 위한 또 다른 종래의 기술은, 수신기 회로가 송신 신호를 관측할 수 있도록 송신기 출력을 장치상의 수신기 회로쪽으로 직접 라우팅한다. 불행하게도, GSM(Global System for Mobile Communication)과 같은 시분할 다중 접속(CDMA) 통신 시스템에서는, 통상, 전이중(full duplex) 송수신 능력이 없기 때문에, 이러한 기술을 행하기에는 어렵고 비용이 많이 소요된다.
따라서, 통신 장치에서 송신기 장애를 효율적이고도 신속하게 검출하고 보상하는 것이 바람직할 것이다.
본 발명의 실시예들은 무선(RF) 송신기용의 내부 캘리브레이션 시스템을 포함한다. 이 캘리브레이션 시스템은, RF 송신기의 출력이 측정되는 테스트 포인트들을 상기 무선(RF) 송신기 내에서 발생하는 디지털 처리 소자; 상기 테스트 포인트들에서 상기 RF 송신기의 무선 주파수 출력을 측정하는 RF 검출기로서, 상기 디지털 처리 소자는 상기 측정된 무선 주파수 출력을 분석함으로써 송신기 장애를 판정하는 것인, 상기 RF 검출기; 및 RF 송신기에 대해 상기 측정된 장애를 보상하는 보상 회로를 포함한다.
관련된 동작 방법도 역시 제공된다. 본 발명의 다른 시스템들, 방법들, 특징들, 및 잇점들인 첨부된 도면 및 상세한 설명의 검토시에 당업자에게는 명백하거나 명백해질 것이다. 이와 같은 모든 추가의 시스템, 방법, 특징, 및 잇점들은 상세한 설명 및 본 발명의 범위 내에 포함되는 것이고, 첨부된 특허청구범위에 의해 보호되도록 의도하였다.
본 발명은 첨부된 도면들을 참조하면 더욱 잘 이해될 수 있다. 도면 내의 요소들은 축적비율이 반드시 일정한 것은 아니고, 본 발명의 원리를 명확하게 예시하기 위해 강조된 부분도 있다. 게다가, 도면들에서, 유사한 참조번호는 도면들 전체에 걸쳐 그 대응하는 부분들을 나타낸다.
도 1a 내지 1e는 이상적인 경우와 장애시의 송신 신호 파라미터들을 도시하는 신호 공간도를 예시하는 개략도이다.
도 2는 간략화된 휴대 트랜시버를 예시하는 블럭도이다.
도 3은 내부 캘리브레이션 시스템에서 사용되는 가능한 테스트 포인트들을 도시하는 신호 공간도를 예시하는 개략도이다.
도 4는 도 2의 송신기를 더 상세하게 예시하는 개략도이다.
도 5는 도 4의 디지털 보상 회로를 예시하는 개략도이다.
도 6은, RF 검출기로서 에너지 검출기를 이용하여 구현될 때, 내부 캘리브레이션 시스템의 실시예의 동작을 예시하는 플로차트이다.
도 7a 및 7b는, RF 검출기로서 엔빌로프 검출기를 이용하여 구현될 때, 내부 캘리브레이션 시스템의 실시예의 동작을 집합적으로 예시하는 플로차트이다.
도 8은, 내부 캘리브레이션 시스템이 엔빌로프 검출기를 이용하여 구현될 때, 사용된 최소화 알고리즘/프로세스의 실시예를 예시하는 블럭도이다.
특히 GSM 통신 방법론을 위한 글로벌 시스템을 참조하여 기술되지만, 무선(RF) 송신기용의 내부 캘리브레이션 시스템(이하에서는, "내부 캘리브레이션 시스템"이라 지칭)은 I-Q 기저대역 변조기를 사용하는 송신기를 갖는 임의의 통신 장치에서 구현될 수 있다.
내부 캘리브레이션 시스템은 하드웨어, 소프트웨어, 또는 이들의 조합으로 구현될 수 있다. 하드웨어로 구현될 때, 내부 캘리브레이션 시스템은 전문화된 하드웨어 소자 및 로직을 사용하여 구현될 수 있다. 내부 캘리브레이션 시스템이 부분적으로 소프트웨어로 구현될 때, 이 소프트웨어부는, 송신 전력을 측정하고, 측정된 송신 전력 신호를 처리하고, 송신기 장애의 영향을 제거하거나 감소시키기 위해 보상 회로를 제어하는데 사용될 수 있다. 이 소프트웨어는 메모리에 저장되어 적절한 명령어 실행 시스템(마이크로프로세서)에 의해 실행될 수 있다. 내부 캘리브레이션 시스템의 하드웨어 구현은, 당업계에 널리 알려진 이하의 기술들 중 임의의 기술 또는 이들의 조합을 포함할 수 있다: 개별 전자 부품, 데이터 신호에 관해 논리 기능을 구현하기 위한 논리 게이트를 갖는 개별 논리 회로(들), 프로그래머블 게이트 어레이(들)(PGA), 필드 프로그래머블 게이트 어레이(FPGA) 등.
내부 캘리브레이션 시스템용 소프트웨어는 논리 함수를 구현하기 위한 실행가능한 명령어들의 정렬된 리스트를 포함하며, 컴퓨터 기반의 시스템, 프로세서-포함형 시스템, 명령어 실행 시스템이나 장치 또는 디바이스로부터 명령어를 가져와서 실행할 수 있는 기타의 시스템과 같은, 명령어 실행 시스템, 장치, 또는 디바이스에 의해 사용되거나 이들과 연계하여 사용하기 위한 임의의 컴퓨터-판독가능한 매체로 구현될 수 있다.
본 명세서에서, "컴퓨터 판독가능 매체(computer-readable medium)는 명령어 실행 시스템, 장치, 또는 디바이스에 의해 사용되거나 이들과 연계하여 사용되는 프로그램을 포함, 저장, 전달, 전파, 또는 이동시킬 수 있는 임의의 수단일 수 있다. 예를 들어, 컴퓨터 판독가능 매체는 전자, 자기, 광학, 전자기, 적외선, 또는 반도체 시스템, 장치, 디바이스이거나 전파 매체일 수 있지만, 이들로만 제한되는 것은 아니다. 컴퓨터 판독가능 매체의 더 구체적인 예들(비한정적 목록)은, 하나 또는 그 이상의 와이어를 구비한 전기 접속(전자적), 휴대용 컴퓨터 디스켓(자기적), 랜덤 액세스 메모리(RAM), 판독전용 메모리(ROM), 소거가능 프로그래머블 판독전용 메모리(EPROM 또는 플래쉬 메모리)(자기적), 광섬유(광학적), 및 휴대용 컴팩트 디스크 판독전용 메모리(CDROM)(광학적)를 포함할 수 있다. 주목할 것은, 컴퓨터 판독가능 매체로는 프로그램이 인쇄되어 있는 종이 또는 다른 적절한 매체가 될 수도 있는데, 이것은 그 프로그램이 예를 들어 그 종이 또는 다른 매체의 광학 스캐닝을 통해 전자적으로 캡처된 다음, 필요하다면, 컴파일되거나, 인터프리팅되거나 또는 다른 적절한 방식으로 처리되고, 그 다음, 컴퓨터 메모리에 저장될 수 있기 때문이다.
도 1a는 일정한 엔빌로프(즉, 비 변조-유도된 진폭 등락) 송신 신호의 동상(I) 및 직교위상(Q) 부분을 예시하는 신호 공간도(10)이다. 수평축(11)은 그 신호의 동상부를 나타내고, 수직축(12)은 그 신호의 직교위상부를 나타낸다. 신호 공간도(10)는 이상적 송신기의 출력을 나타내며, 단위 원(14)을 이용하여 표시되어 있다. 단위 원(14)은, 동상축(11) 및 직교위상축(12) 상에서 예시적인 크기 1을 가진다. 신호 공간도(10)는, 제로 이득 불균형, 제로 위상 불균형, 및 제로 DC 오프셋을 갖는 이상적 송신기를 나타낸다. 비록 1이라는 예시적 값의 크기가 도시되어 있지만, 단위값으로의 스케일링이 반드시 필요한 것은 아님에 주목해야 한다. 단위값은 설명을 위해 임의로 선택될 수 있다.
도 1b는 이득 불균형을 갖는 송신기의 출력을 에시하는 신호 공간도(20)이다. 도 1a의 단위 원(14)은 참고를 위해 도 1b에서 단위 원(24)으로 도시되어 있다. 도 1b에 도시된 송신기 장애는 송신기 출력(26)에 의해 예시된다. 송신기 출력(26)은, 송신 신호의 직교(Q) 성분과 연관된 이득이 송신 신호의 동상(I) 성분과 연관된 이득보다 작을 때 유발되는 이득 불균형을 보이고 있다. 송신기 출력(28)은, 송신 신호의 직교(Q) 성분과 연관된 이득이 송신 신호의 동상(I) 성분과 연관된 이득보다 클 때 유발되는 이득 불균형을 보이고 있다
도 1c는 DC 오프셋을 갖는 송신기의 출력을 예시하는 신호 공간도(30)이다. DC 오프셋은 동상 DC 오프셋 성분(IDC)과 직교위상 DC 오프셋 성분(QDC)을 갖는 벡터(37)에 의해 표시되며, 결과적으로 포인트(38)가 된다. 포인트(38)는 DC 오프셋 벡터의 끝을 이루며, 단위 원(34)의 중심이 된다.
도 1d는 위상 불균형을 갖는 송신기의 출력을 예시하는 신호 공간도(40)이다. 참조번호 44를 사용하여 이상적인 송신기의 단위 원이 도시되어 있는 반면, 참조번호 46에는 위상 불균형 장애를 겪는 송신기의 출력이 도시되어 있다. 예시적인 목적만을 위해, 송신기 출력(66)은 15°위상 불균형을 갖는 것으로 도시되어 있다.
도 1e는 이득 불균형, 위상 불균형, 및 DC 오프셋을 갖는 실제 송신기의 출력을 예시하는 신호 공간도(40)이다. 이상적 송신기의 단위 원은 54에 도시되어 있는 반면, 장애 송신기의 출력은 참조번호 56을 사용하여 도시되어 있다. 이하에서 기술될 본 발명의 실시예들에 따르면, 현실 세계(즉, 장애가 있는) 송신기에 대한 이득 불균형, 위상 불균형, 및 DC 오프셋 장애는, 이하에서 기술되는 디지털 보상 회로에 의해 검출 및 보상된다.
도 2는 내부 캘리브레이션 시스템을 갖는 송신기를 포함하는 간략화된 휴대 트랜시버(100)를 예시하는 블럭도이다. 휴대 트랜시버(100)는, 스피커(102), 디스플레이(104), 키보드(106), 및 마이크로폰(108)을 포함하고, 이들 모두 기저대역 서브시스템(110)에 접속되어 있다. 직류(DC) 배터리 또는 기타의 전원일 수 있는 전원(142)도 역시, 휴대 트랜시버(100)에 전력을 공급하기 위해 접속(144)을 통해 기저대역 서브시스템(110)에 접속된다. 특정 실시예에서, 휴대 트랜시버(100)로는, 예를 들어, 모바일 셀룰러-타입의 디바이스와 같은 휴대 전기통신 핸드셋이 해당될 수 있지만, 이것으로만 한정되는 것은 아니다. 스피커(102) 및 디스플레이(104)는, 당업자에게 공지된 바와 같이, 각각 접속(112 및 114)을 통해 기저대역 서브시스템(110)으로부터 신호를 수신한다. 마찬가지로, 키보드(106) 및 마이크로폰(108)은 각각 접속(116, 118)을 통해 기저대역 서브시스템(110)에 신호를 공급한다. 기저대역 서브시스템(110)은, 버스(128)를 통해 통신하는 마이크로프로세서(μP, 120), 메모리(122), 아날로그 회로(124), 및 디지털 신호 프로세서(126)를 포함한다. 버스(128)는, 비록 단일 버스로 도시되어 있지만, 기저대역 서브시스템(110) 내의 서브시스템들 중에서 필요에 따라 접속된 다중 버스들을 이용하여 구현될 수 있다.
내부 캘리브레이션 시스템이 구현되는 방식에 따라, 기저대역 서브시스템(110)은 주문형 집적 회로(ASIC, 135) 및/또는 필드 프로그래머블 게이트 어레이(FPGA, 133)를 포함할 수 있다.
마이크로프로세서(120)와 메모리(122)는, 휴대 트랜시버(100)에게 신호 타이밍, 프로세싱, 및 저장 기능을 제공한다. 아날로그 회로(124)는, 기저대역 서브시스템(110) 내에서 신호에 대한 아날로그 처리 기능을 제공한다. 아날로그-대-디지털 변환기(ADC, 134)는 수신기(170)로부터 기저대역 서브시스템(110)으로의 인터페이스를 제공한다. 디지털-대-아날로그 인터페이스(DAC, 138)는, 기저대역 서브시스템(110)으로부터, 아날로그 신호가 요구되는 임의의 보조 기능들로의 인터페이스 를 제공한다. 기저대역 서브시스템(110)은 접속(132)을 통해 송신기(200) 및 수신기(170)에 제어 신호를 제공한다. 접속(132) 상의 제어 신호는 DSP(126), ASIC(135), FPGA(133), 또는 마이크로프로세서(120), 또는 기타의 컴포넌트로부터 나올 수 있으며, 송신기(200), 수신기(170), 및 기타의 컴포넌트들 내의 다양한 접속들에 제공된다. 간략화를 위해, 여기서는 휴대 트랜시버(100)의 기본 컴포넌트들만이 도시되어 있다는 점에 주목해야 한다. 기저대역 서브시스템(110)에 의해 제공되는 제어 신호들은, 송신기(200), 수신기(170), 및 기타의 컴포넌트들 내의 다양한 컴포넌트들을 제어한다. 또한, 송신기(200) 및 수신기(170)의 기능은 트랜시버 내에 통합될 수도 있다.
만일 내부 캘리브레이션 시스템의 부분들이 마이크로프로세서(120) 또는 기타의 장치에 의해 실행되는 소프트웨어로 구현된다면, 메모리(122)는 또한, RF 측정 소프트웨어(255) 및 송신기 보상 소프트웨어(165)를 포함할 것이다. 내부 캘리브레이션 시스템이 구현되는 방식에 따라, RF 측정 소프트웨어는 에너지 검출기 소프트웨어(270) 및 엔빌로프 검출기 소프트웨어(280)를 포함한다. RF 측정 소프트웨어(255) 및 송신 보상 소프트웨어(265)는, 메모리에 저장되고 마이크로프로세서(120) 또는 기타의 장치에 의해 실행될 수 있는 하나 이상의 실행가능한 코드 세그먼트들을 포함한다. 대안으로서, RF 측정 소프트웨어(255) 및 송신 보상 소프트웨어(265)의 기능은 ASIC(135) 내에 코드화되거나 FPGA(133)에 의해 실행될 수 있다. 메모리(122)는 재기록가능하고 FPGA(133)는 재프로그래밍가능하므로, RF 측정 소프트웨어(255) 및 송신기 보상 소프트웨어(265)에 대한 업데이트는, 이들 방법론 들 중 하나를 이용하여 구현될 때, 원격으로 전송되어 휴대 트랜시버(100) 내에 저장될 수 있다.
기저대역 서브시스템(110)은 또한 I-Q 소스(201)를 포함한다. I-Q 소스(201)는 기저대역 서브시스템(110) 내의 디지털 통신 정보를, 접속(140)을 통해 송신기(200)에 전송하기에 적절한 포멧으로 변환한다. 2개의 화살표로 도시되어 있는 접속(140)은, 디지털 영역으로부터 아날로그 영역으로의 변환 후에 송신기(200)에 의해 전송될 디지털 정보를 포함한다.
송신기(200)는 본 발명의 실시예에 따라 이득 불균형, 위상 불균형, 및 DC 오프셋의 장애를 보상하는 디지털 보상 회로(300)를 포함한다. 디지털 보상 회로(300)는 DAC(136)에 접속되어 있고, 차례로, DAC(136)는 변조기(152)에 아날로그 I 및 Q 신호를 제공한다. DAC(136)가 도 2에서 하나의 블럭으로서 도시되어 있지만, 2개의 DAC(즉, 신호의 I 성분에 대해 하나의 DAC, 및 신호의 Q 성분에 대해 하나의 DAC)를 포함하거나, 하나의 DAC가 2개의 DAC의 기능을 유지하는 것처럼 보이게하는 스위칭 기능을 갖는 2배속으로 동작하는 하나의 DAC를 포함할 수도 있다. 변조기(152)는, DAC(136)에 의해 제공되는 아날로그 I 및 Q 정보로 캐리어 신호를 변조하며, 변조된 신호를 접속(158)을 통해 업컨버터(154)에 제공한다. 업컨버터(154)는 접속(158) 상의 변조된 신호를 적절한 송신 주파수로 변환하고, 업컨버팅된 신호를 접속(184)를 통래 전력 증폭기(180)에 제공한다. 한 실시예에서, 보상 회로(300)는, 도 2에 도시된 바와 같이, DAC(136) 이전에, 디지털 I-Q 신호상에 동작할 것이다. 대안적 실시예에서, 비록 여기서는 도시되어 있지 않지만, 보상 회로는, DAC(136)에 의한 디지털 I-Q 신호의 변환에 후속하여, 아날로그 영역에서 동작한다.
전력 증폭기(180)는, 휴대 트랜시버(100)가 동작하도록 설계된 시스템에 대한 적절한 전력 레벨로 신호를 증폭한다. 변조기(152)와 업컨버터(154)의 세부사항은, 당업자라면 이해할 것이기 때문에, 간략화를 위해 생략되었다. 예를 들어, 접속(140) 상의 데이터는 일반적으로 기저대역 서브시스템(110)에 의해 동상(I) 및 직교위상(Q) 성분으로 포멧된다. I 및 Q 성분은, 채택되는 통신 표준에 따라, 상이한 형태를 취하고 상이하게 포멧될 수 있다.
전력 증폭기(180)는 증폭기 신호를 접속(156)을 통해 전단부 모듈(FEM, 157)에 공급한다. 전단부 모듈(157)은, 전형적으로 주파수 대역을 분리하기 위한 다이플렉서, 송신 및 수신 신호를 각각 송신 회로 및 수신 회로에 보내기 위한 하나 이상의 송수신 스위치를 포함하며, 다양한 송수신 필터를 포함한다. 대안으로서, FEM(157)을 대체하여 안테나 스위치 모듈(ASM)이 구현될 수 있다. 이 경우, 송수신 필터들은 다른 곳에 위치한다.
안테나(160)에 의해 수신된 신호는 FEM(157)으로부터 수신기(170)으로 향할 것이다. 수신기(170)는 다운컨버터(172), 하나 이상의 필터(182), 및 복조기(178)를 포함한다. 만일 직접 변환 수신기(DCR)를 이용하여 구현된다면, 다운컨버터(172)는 수신된 신호를 RF 레벨로부터 기저대역 레벨(DC)로 변환한다. 대안으로서, 수신된 RF 신호는 응응에 따라 중간 주파수(IF) 신호로 다운컨버트될 수 있다. 다운컨버트된 신호는 접속(174)을 통해 필터(182)에 전송된다. 필터는, 당업계에 공지된 바와 같이, 수신 및 다운컨버트된 신호를 필터링하기 위해 하나 이상의 필터단을 포함한다.
필터링된 신호는 접속(176)을 통해 필터(182)로부터 복조기(178)에 전송된다. 복조기(178)는 전송되어온 아날로그 정보를 복원하고, 이 정보를 나타내는 신호를 접속(186)을 통해 ADC(134)에 공급한다. ADC(134)는 이들 아날로그 신호를 기저대역 주파수의 디지털 신호로 변환하고, 이 신호를 버스(128)를 통해 추가 처리를 위해 DSP(126)에 전송한다.
도 3은, 내부 캘리브레이션 시스템에서 사용되는 가능한 테스트 포인트들을 도시하는 신호 공간도(180)를 예시하는 개략도이다. 수평축(181)은 송신 신호의 동상(I) 성분을 나타내고, 수직축(184)은 송신 신호의 직교위상(Q) 성분을 나타낸다. 단위 원(187)은 송신 신호의 동상 및 직교위상 성분들에 대한 공칭 스케일값 1을 예시하고 있다.
제1 테스트 포인트(188)은 신호 공간도(180) 상의 한 점에 위치해 있다. 여기서 I의 값은 1이고, Q의 값은 0이다(1, 0). 표기 (I, Q)는, 신호 공간도(180) 상에 위치해 있는 테스트 포인트의 동상 및 직교위상 값을 각각 나타낸다. 제2 테스트 포인트(189)는, 신호 공간도(180) 상의 한 점에 위치해 있고, 그 I의 값은 1이고, Q의 값은 1이다(1, 1). 제3 테스트 포인트(192)는 위치 (0, 1)에 놓여 있다. 제4 테스트 포인트(196)는 위치 (0, -1)에 놓여있다. 제5 테스트 포인트(197)는 위치 (-1, -1)에 놓여 있고, 제6 테스트 포인트(198)는 위치 (-1, 0)에 놓여 있다. 2개의 추가 포인트들, (1, -1)에 놓인 (194)와 (-1, 1)에 놓인 (199) 는 이용가능한 테스트 포인트들이지만, 이하의 설명에서는 사용되지 않을 것이다. 이들 테스트 포인트들은 신호 공간에서 사각형 궤적의 주변부에 놓여 있으며, 특히, 2개의 구분가능한 그룹으로 그룹화될 수 있다는 것을 즉시 알 수 있다. 제1 서브그룹은, 사각형의 코너에 위치한 포인트들(189, 199, 197, 194)을 포함한다. 제2 서브그룹은, 사각형 궤적과 I-Q 좌표축간의 교차 지점에 놓인 포인트들(192, 198, 196, 188)을 포함한다.
도 3에 도시된 바와 같이, 테스트 포인트들 모두는 신호 공간 내의 사각형 상에 놓여 있다. 실제 구현에서, 신호 엔빌로프의 진폭을 제한하는 것이 바람직할 것이다. 예를 들어, 일정 엔빌로프의 변조된 신호 I 및 Q 포인트 모두는, 도 1a에 도시된 바와 같은 원형 궤적 상에 존재한다. 만일 이 원의 반경이 1이라고 정의된다면(크기 = 1), 사각형 궤적은, 그 코너에서, 원점으로부터 √2의 거리가 될 것이다. 이것은 IQ 포인트의 진폭이다. 실제 시스템에서, 전송된 전력은 이러한 IQ 포인트의 진폭에 비례한다. 또한, 단위 진폭을 갖는 일정한 엔빌로프 신호용으로 설계된 시스템에서, 단위 진폭보다 큰 진폭을 갖는 신호는, RF 회로의 일 부분이 공칭 동작점(진폭=1)보다 높은 비선형 영역에서 동작하게 만들 것이다. 따라서, 전체 사각형 궤적은 단위 반경을 갖는 원 내에 놓여있도록 스케일될 수 있다. 단위 스케일링은 임의적으로 선택된다는 사실에 주목해야 한다.
도 4는 도 2의 송신기(200)를 더 상세하게 예시하고 있는 도면이다. 송신기(200)는, 송신 신호의 동상(I) 및 직교 위상(Q) 성분을 발생하기 위한 소스(201)에 의해 공급받는다. I-Q 소스(201)의 출력은 접속(140)을 통해 디지털 보상 회 로(300)에 공급된다. 접속(140)은 하나의 라인으로 개략적으로 도시되어 있지만, 하나 이상의 라인을 포함할 수도 있다는 것을 이해하여야 한다. 디지털 보상 회로(300)는 이하의 도 5에서 더 상세히 설명될 것이다. 디지털 보상 회로(300)는, 이득 불균형, 위상 불균형, 및 DC 오프셋과 같은 송신기 장애를 보상한다. 디지털 보상 회로(300)는 접속(132)을 통해 기저대역 서브시스템(110)으로부터 입력 신호를 수신할 수 있다. 접속(132)은 그것이 선택사항임을 나타내기 위해 점선으로 도시되어 있다. 디지털 보상 회로(300)는 또한, 이하에서 기술될 디지털 처리 소자(220)로부터 하나 이상의 제어 신호를 수신한다. 한 실시예에서, 디지털 처리 소자(220)는 도 3에 도시된 테스트 포인트들에 대응하는 신호들을 발생하기 위해 캘리브레이션 동안에 사용된다. 디지털 처리 소자(220)는 이하에서 기술될 무선 주파수(RF) 검출기(250)로부터 송신기 성능 신호를 수신하고, 이득 불균형, 위상 불균형, 및 DC 오프셋에 대한 장애 추정 신호를 발생한다. 장애 추정 신호는 접속(222)을 통해 디지털 보상 회로(300)에 제공된다. 그 다음, 디지털 보상 회로(300)는 장애 추정치에 기초하여, 송신 신호에 대해 이득 불균형, 위상 불균형, 및 DC 오프셋을 보상한다.
접속(202) 상의 디지털 보상 회로(300)의 출력은 DAC(136)에 공급되는 보상된 송신 신호이다. DAC(136)는 그 송신 신호를, 변조기(204)용으로 적절한 입력 포멧인 아날로그 형태로 변환하고, 그 아날로그 송신 신호를 접속(203)을 통해 변조기(204)에 공급한다. 변조기(204)는 도 2의 변조기(152)와 유사하다. 변조기(204)는 보상된 송신 신호를 변조하고, 접속(206)을 통해 그 송신 신호를 외부 전력 증폭기(180)에 공급한다. 전력 증폭기(180)로의 입력의 일부는 RF 커플러(253) 또는 기타의 장치에 의해 RF 검출기(250)에 공급된다. 내부 캘리브레이션 시스템이 구현되는 방식에 따라, RF 검출기(250)는 에너지 검출기(260)로서 구현되거나, 엔빌로프 검출기(275)로서 구현될 수 있다. 만일 엔빌로프 검출기(275)로서 구현된다면, 엔빌로프 검출기(275)는 로우-패스 필터(274)가 뒤따르는 모듈러스/정류기 함수(272)를 포함할 것이다. 무선 주파수에서 에너지 검출기를 구현하는 것은 사소한 작업이 아니기 때문에, 엔빌로프 검출기(275)를 구현하는 것은 바람직할 것이다. 에너지 검출기(260) 또는 엔빌로프 검출기(275) 중 어느 하나를 이용하여 내부 캘리브레이션 시스템을 구현하는 것이 이하에 기술될 것이다.
RF 검출기(250)의 출력은 접속(216)을 통해 피드백으로서 아날로그-대-디지털 변환기(ADC, 218)에 공급된다. ADC(218)는 RF 검출기의 출력을 디지털화고 피드백 신호를 디지털 처리 소자(220)에 공급한다. 디지털 처리 소자(220)는 희망하는 테스트 포인트들(도 3)에 대응하는 신호를 발생하고 그 출력을 접속(222)을 통해 디지털 보상 회로(300)로의 데이터 입력 및 디지털 보상 회로(300)로의 제어 입력 양자 모두에 공급한다. 디지털 처리 소자(220)의 출력에 기초하여, 디지털 보상 회로(300)는, 이득 불균형, 위상 불균형, 및/또는 DC 오프셋을 보상한다. 변조기(204)의 변조된 송신 출력 신호는 접속(206)을 통해 전력 증폭기(180)에 공급된다. 여기서, 신호는 증폭되어, 접속(156)을 통해 송신용 안테나에 공급된다. 디지털 처리 소자(220)는 RF 칩 상에 직접 위치한 디지털 신호 프로세서(DSP)로서 구현되거나, 기저대역 서브시스템(110)에 위치한 DSP(126)일 수 있다.
송신기(220)의 출력은 다음의 수학식 1을 이용하여 모델링될 수 있다.
Figure 112007079672338-PCT00001
(수학식 1)
여기서, (I, Q)는 기저대역 입력 신호이고, ωc는 RF 캐리어 주파수, Gimb는 이득 불균형, φ imb는 위상 불균형, DC i,q는 I 및 Q 기저대역 신호 성분에 부가되는 DC 오프셋을 나타내고, j는 허수
Figure 112007079672338-PCT00002
이다. RF 송신기를 정확하게 캘리브레이트하기 위해, 장애가 측정된 다음 보상된다.
도 5는 도 4의 디지털 보상 회로(300)의 실시예를 예시하는 개략도이다. 디지털 보상 회로(300)는 접속(140a)을 통해 I-Q 소스(201)로부터 송신 신호의 동상 성분을 수신하고, 접속(140b)을 통해 송신 신호의 직교위상 성분을 수신한다. 대안으로서, 디지털 보상 회로(300)는 디지털 처리 소자로부터 송신 신호의 동상 및 직교위상 성분을 수신한다. 접속(140a) 상의 동상 신호 성분은 가산기(314)에 공급된다. 접속(140b) 상의 직교위상 신호 성분은 가산기(316)에 공급된다. DC 오프셋을 보상하기 위해, 오프셋 보정 소자(302)는 동상 오프셋 컴포넌트(304) 및 직교위상 오프셋 컴포넌트(306)를 포함한다. 동상 오프셋 컴포넌트(304)는 접속(308)을 통해 가산기(314)에 동상 DC 오프셋 보상 신호를 제공하는 반면, 직교위상 오프셋 컴포넌트(306)는 접속(312)을 통해 가산기(316)에 직교위상 DC 오프셋 보상 신호를 제공한다. DC 오프셋 보정 소자(302)로의 입력은, RF 검출기(250)로부터의 입력에 기초하여, 도 4의 디지털 처리 소자(220)로부터 접속(222)을 통해 공급된다.
송신 신호에 부여되는 임의의 위상 불균형은 위상 균형 소자(324)에 의해 보정된다. 위상 균형 소자(324)는 접속(326)을 통해 곱셈기(328 및 332)에 위상 보상 신호를 제공한다. 가산기(314)의 출력은 곱셈기(328)에 대한 동상 입력으로서 접속(318)을 통해 공급되는 반면, 접속(322) 상의 가산기(316)의 출력은 곱셈기(332)에 대한 입력으로서 공급된다. 접속(318 및 322) 상의 신호들은 DC 오프셋 보정된다. 접속(326) 상의 위상 균형 소자(324)의 출력은 위상 보정 비례 신호로서, 임의의 위상 불균형을 보정하기 위해 얼마큼의 I 신호가 Q 신호에 가산되어야 하는지, 및 얼마큼의 Q 신호가 I 신호에 가산되어야 하는지를 의미한다. 이러한 I 및 Q 신호의 비율은, 곱셈기(328 및 332)에 의한 접속(318 및 322) 상의 신호들의 곱셈 이후에, 접속(334 및 336) 상에 각각 나타난다.
접속(318) 상의 동상 신호도 역시 가산기(338)에 공급되는 반면, 접속(322) 상의 직교위상 신호는 가산기(342) 상에 공급된다. 가산기(338)의 출력은, 동상 DC 오프셋 보정되고 위상-균형잡힌 신호 성분이며, 가산기(342)의 출력은, 직교위상 DC 오프셋 보상되고 위상-균형잡힌 신호 성분이다. 위상 균형 소자(324)는 또한, RF 검출기(250)의 출력에 기초하여, 도 4의 디지털 처리 소자(220)로부터 그 입력을 수신한다. 이득 균형 소자(344)는 접속(346) 상에서 이득 균형 신호를 디지털-대-아날로그 변환기(136a) 및 디지털-대-아날로그 변환기(136b)에 제공한다. 디지털-대-아날로그 변환기(136a 및 136b)는, 예를 들어, 10비트 해상도로 구현될 수 있다. 접속(203a) 상의 DAC(136a)의 출력은, 송신 신호의 동상, 이득 균형잡 힌, 위상 균형잡힌, DC 오프셋 보상된 성분이고, 접속(203b) 상의 DAC(136b)의 출력은, 송신 신호의 직교위상, 이득 균형잡힌, 위상 균형잡힌, DC 오프셋 보정된 성분이다. 이들 신호들은 변조 및 후속 업컨버젼을 위해 변조기(204)에 공급된다.
도 6은, RF 검출기로서 에너지 검출기(260)를 사용하여 구현될 때 내부 캘리브레이션 시스템의 실시예의 동작을 예시하는 플로차트(400)이다. 도 6의 플로차트 및 도 7a, 7b, 및 8의 플로차트에서의 단계들은, 도시된 순서대로, 도시된 순서와 다르게, 및 실질적으로 병렬로 구현될 수 있다. 또한, 플로차트 내의 단계들은 내부 캘리브레이션 시스템의 실시예들을 예시한다. 동일한 기능들을 수행하는 다른 단계들이 사용될 수도 있다. 에너지 검출기(260)는 RF 신호의 에너지를 추정하고 에너지 추정치를 DC 레벨 출력으로 변환한다. DC 출력은 수학식 2에서와 같이 입력 (I, Q)의 관점에서 모델링될 수 있다.
Figure 112007079672338-PCT00003
(수학식 2)
단위 원이 동상 및 직교위상 축(도 3)을 교차하는 4개 포인트에서, 그리고 동상 및 직교위상 성분 양자 모두가 동일한 최대 진폭으로 설정되는 2개의 추가 포인트들에서, 수학식 (2)의 함수를 계산함으로써 아래와 같은 관계가 얻어진다.
Figure 112007079672338-PCT00004
(수학식 3)
Figure 112007079672338-PCT00005
(수학식 4)
Figure 112007079672338-PCT00006
(수학식 5)
Figure 112007079672338-PCT00007
(수학식 6)
Figure 112007079672338-PCT00008
(수학식 7)
Figure 112007079672338-PCT00009
Figure 112007079672338-PCT00010
(수학식 8)
블럭 (402)에서, 도 6의 블럭(402)의 우측에 도시된 (I, Q) 테이블로부터 선택되는 포인트들에서 상기 수학식들을 이용하여 초기 6개 에너지 측정이 이루어진다. 이 예에서, 도 3을 참조하면, 초기 에너지 측정이 이루어지는 6개 포인트는, 188(1,0), 189(1,1), 192(0,1), 196(0,-1), 197(-1,-1), 및 198(-1,0)이다.
블럭(404)에서는, 블럭(402)에서 얻어진 에너지 측정치를 이용하여, 직교위상 성분에 대한 위상 불균형 및 DC 오프셋이, 각각 수학식 (9) 및 (10)을 이용하여 디지털 처리 소자(220)에 의해 계산된다.
Figure 112007079672338-PCT00011
(수학식 9)
Figure 112007079672338-PCT00012
(수학식 10)
수학식 (9)에 도시된 바와 같이, 총 위상 불균형은 대체로 작은 값이기 때문에 총 위상 불균형에 대한 일반적 추정치로서 위상 불균형의 사인파를 이용하는 것이 가능하다.
블럭(406)에서는, 블럭(404)에서 얻어진 직교위상 DC 오프셋과 위상 불균형의 추정치가 접속(222)을 통해 디지털 보상 회로(300)(도 4)로의 입력으로서 사용된다. 위상 불균형 및 직교위상 DC 오프셋에 대한 이들 추정치들은 에너지 검출 소프트웨어(270, 도 2) 및 송신 보상 소프트웨어(265, 도 2)의 구현과 연계하여 디지털 처리 소자(220)에 의해 발생되고, 디지털 보상 회로(300)에 대한 입력으로서 접속(222)을 통해 공급된다. 구체적으로, 디지털 처리 소자(220)에 의해 처리되는 위상 불균형의 추정치는 디지털 보상 회로(300) 내의 위상 균형 소자(324)에 공급된다. 유사하게, 직교위상 DC 오프셋의 추정치는 디지털 처리 소자(220)에 의해 처리되고, 디지털 보상 회로(300)(도 5) 내의 직교위상 오프셋 소자(306)에 공급된다.
블럭(408)에서, 디지털 보상 회로(300)는 위상 불균형 및 직교위상 DC 오프셋을 제거하거나 또는 상당히 감소시킴으로써 송신 신호를 보상한다.
블럭(412)에서, 에너지 검출기(260) 및 디지털 처리 소자(220)는 변조기(204)의 출력의 에너지를 측정하기 위해 수학식(2)를 이용한다. 그러나, 수학식(2)는 이 단계에서는 간략화되는데, 이는 위상 불균형 및 직교위상 DC 오프셋 성분들이 0으로 설정되기 때문이다.
블럭(414)에서, 디지털 처리 소자(220)는 포인트들(188, 189, 192, 및 198)(도 3)에서 측정을 행하고 이하의 수학식(11)을 이용하여 이득 불균형을 계산한다.
Figure 112007079672338-PCT00013
(수학식 11)
블럭(416)에서는, 블럭(414)에서 계산된 이득 불균형의 추정치가 도 4 및 5의 디지털 보상 회로(300)에 공급된다. 구체적으로, 디지털 보상 회로(220)의 출력은 이득 균형 소자(344)에 공급되어, 블럭(422)에서 이득 불균형이 보상될 수 있도록 한다. 블럭(422)에서, 이득 불균형은 제거되거나 상당히 감소된다.
블럭(424)에서, 에너지 검출기(260) 및 디지털 처리 소자(220)는 다시 한번 수학식(2)를 이용하여 변조기(204)의 출력 에너지를 측정한다. 여기서, 수학식(2)는 더 간략화될 수 있는데, 이것은 이득 불균형 변수 G imb가 이제 1로 설정되기 때문이다.
블럭(426)에서, 포인트들(188 및 198)(도 3)에서 동상 DC 오프셋이 측정되고, 수학식(12)를 디지털 처리 소자(220)에 의해 계산된다.
Figure 112007079672338-PCT00014
(수학식 12)
블럭(428)에서, 송신 신호의 동상 성분으로부터 임의의 DC 오프셋을 제거하거나 상당히 감소시키기 위해 도 5의 동상 오프셋 소자(304)에 신호를 공급하는 디지털 처리 회로(220)에 의해 송신 신호가 보상된다.
도 7a 및 7b는, RF 검출기(250)로서 엔빌로프 검출기(275)를 사용하여 구현될 때 내부 캘리브레이션 시스템의 동작의 실시예를 집합적으로 보여주는 플로차트(500)이다. 엔빌로프 검출기(275)는, 이상적인 정류기(즉, 로우패스 필터(274) 가 뒤따르는 모듈러스/정류기 함수(272)(도 4))로서 모델링될 수 있다. 입력의 극성과는 독립되어 있는 출력을 제공하는 모듈러스/정류기 함수(272)의 존재로 인해, 엔빌로프 검출기는 에너지 검출기보다 그 구현의 실용성이 더 낮다. 도 4에서 요소(272)로 표시된 모듈러스/정류기 함수는, 테일러 급수 전개를 이용하여 근사화될 수 있는 짝수 함수(even function)를 제공한다. 이 테일러 급수 전개는 짝수차 성분들만을 포함하며, 그 근사화는 수학식(13)을 이용하여 예시되어 있다.
Figure 112007079672338-PCT00015
수학식(13)
여기서 c k는 테일러 급수의 계수들이고, 모듈러스 함수의 속성을 예시하기 위해서 사용될 뿐, 여기서는 계산될 필요는 없다.
RF 캐리어 상으로 변조되는 직교 신호 y에 미치는 모듈러스/정류기 함수(272, 도 4)의 영향이, 이하에서 수학식(14)와 함께 도시될 수 있다.
Figure 112007079672338-PCT00016
(수학식 14)
테일러 급수 근사화를 이용하고, 고차 주파수 성분들은 로우패스 필터(274, 도 4)에 의해 제거된다는 점에 주목하면, 출력의 1차 성분은 수학식 15에 비례한다.
Figure 112007079672338-PCT00017
(수학식 15)
유사하게, 출력의 2차 성분은 수학식(16)에 비례한다.
Figure 112007079672338-PCT00018
(수학식 16)
수학식(15) 및 (16)을 고차 항들에 외삽함으로써, 엔빌로프 검출기(275)의 출력을 하기와 같이 표현하는 것이 가능하다. 여기서, F는 양의 함수(positive function)이다.
Figure 112007079672338-PCT00019
(수학식 17)
따라서, 엔빌로프 검출기(275)의 출력은
Figure 112007079672338-PCT00020
과
Figure 112007079672338-PCT00021
의 함수로서 간주될 수 있다. 이것은, I 성분 또는 Q 성분이 0으로 설정될 때, 엔빌로프 검출기의 출력은 잔여 비제로 입력에서의 증가에 따라 단조 증가할 것임을 가리킨다. 이러한 속성은, 송신기(200)로부터 이득 불균형, 위상 불균형, 및 DC 오프셋 장애를 수렴시키고 산출하는, 이하 도 8에서 기술될 최소화 전략을 개발하는데 이용된다.
블럭(502)에서, 엔빌로프 검출기의 출력은 함수 C(I, Q)로서 정의된다. 엔빌로프 검출기(265)는 입력과 출력 사이에서 단조적 관계(monotonic relationship)를 가진다. 이하의 2개 함수는, 각각 동상 성분이 0이고 직교위상 성분이 0인 상황에서, 엔빌로프 검출기 출력을 정의하기 위해 사용된다. 이들 2개 함수는,
Figure 112007079672338-PCT00022
및
Figure 112007079672338-PCT00023
이다.
블럭(504)에서, δ는 직교위상 DC 오프셋 항 Q DC의 추정치를 산출하기 위해
Figure 112007079672338-PCT00024
를 최소화하도록 변동된다.
도 8은 내부 캘리브레이션 시스템이 엔빌로프 검출기(275)를 사용하여 구현될 때 최소화 알고리즘/프로세스의 실시예를 보여주는 블럭도(600)이다. 이하에서 기술되는 최소화 알고리즘/프로세스는, 상기 함수들에 대한 최소값을 발견하기 위한 효율적인 한 예시적 방법이다. 다른 알고리즘/프로세스가 이용될 수 있다. 블럭(602)에서, 함수 h(x)의 최소화를 수행하는 영역(즉, 증분 δ를 갖는 [a, b])이 선택된다. 함수 h에 대한 인수(즉, 입력 x)는 h()에 대한 입력의 상징적 표현(symbolic representation)으로서 사용된다. 값 a 및 b는, 어디서
Figure 112007079672338-PCT00025
가 최소화되는지를 알아내기 위해 δ가 변동되는 범위의 경계치를 정의한다. 최소화 알고리즘/프로세스가 시작되면, a 및 b에 대한 초기값이 선택된다. 함수 h()는 이들 2개의 값 a 및 b의 각각에서 계산된다. 따라서, 블럭(604)에서, h(a) 및 h(b)가 계산된다.
블럭(606)에서, 함수 h(a)가 함수 h(b)보다 큰지의 여부가 판정된다. 만일 함수 h(a)의 값이 함수 h(b)의 값보다 크다면, 블럭(612)에서, a의 값은 값 δ만큼 감소된다. 만일 함수 h(a)의 값이 함수 h(b)의 값보다 크지 않다면, 블럭(608)에서, b에 대한 값은 값 δ만큼 증가한다. 블럭(614)에서, 만일 함수 h(a)의 값이 함수 h(b)의 값보다 크다면, 블럭(612)에서, a의 값은 값 δ만큼 감소된다. δ에 대한 값은 δ/2가 된다. 본질적으로, 블럭(608 및 612)에서, 최소화 알고리즘/프로세스가 h()의 최소값이 발견될 수 있는 장소를 추정하는 새로운 더 작은 영역을 정의하는 a 및 b에 대한 새로운 값들이 발생된다. δ에 대한 초기값은 통상 블럭(614)에 도시된 바와 같이 a와 b간 차이의 프랙션(fraction)일 것이다. 블럭(616)에서, a-b의 절대값이 임계값보다 작은지의 여부가 판정된다. 임계값은 (도 4의) ADC(218)의 정확도 한계치에 의해 설정될 수 있다. 대안으로서, 임계값은, 장애 감소에 대한 희망 레벨에 의해 결정되거나, 디지털 보상 회로(300)의 해상도에 의해 결정될 수 있다. 만일 블럭(616)에서, a-b의 절대값이 임계치보다 작다면, 프로세스는, 최소화의 결과가 (a+b)/2가 되는 블럭(622)로 진행한다. a-b의 절대값이 임계값보다 작지 않다면, 블럭(618)에서, 최대 반복 횟수에 도달했는지의 여부가 판정된다. 만일 최대 반복 횟수에 도달했다면, 프로세스는 블럭(622)로 진행한다. 최대 반복 횟수에 도달하지 않았다면, 프로세스는 블럭(604)로 되돌아가서 반복한다.
도 8에 도시된 최소화 알고리즘/프로세스의 각 단계와 더불어, a 및/또는 b에 대한 새로운 값이 발생된다. 이것은, h()의 최소값이 발견될 수 있는 범위는 점진적으로 감소되고 있다는 것을 보여준다. a-b의 절대값이 충분히 작을 때(즉, 범위가 충분히 감소되었을 때), h()의 최소값은 범위 [a:b]에 존재한다는 것이 알려져 있기 때문에, 허용가능한 오류 여유폭 내에서 최소값이 결정되었다고 판정될 수 있다. h()의 최소값은 범위 [a:b]의 중간 지점에 있는 것으로 계산된다. 함수 h(x)는 하나의 전역 최소값을 갖기 때문에 최소값은 이 범위 내에 있는 것으로 알려져 있다. 도 8에 기술된 최소화 알고리즘/프로세스는, 최소 포인트를 발견하는 한 부류의 알고리즘들 중의 단순한 한 예이다. 예를 들어, 포인트 a에서 시작하 여, f(a)를 계산한 다음, f(a+δ), f(a+2δ), f(a+3δ)를 계산하고, 측정된 모든 값들 중 최소값을 고를 수 있을 것이다. 이 방법이 효율적이기 위해서는 아주 많은 측정 횟수를 요구한다는 점에서, 전술한 방법보다 덜 효율적이다.
도 7a로 되돌아가면, 블럭(506)에서, 동상 DC 오프셋의 추정치를 산출하기 위해 g(δ)를 최소화하도록 δ가 변동된다.
블럭(508)에서, 동상 DC 오프셋 및 직교위상 DC 오프셋의 추정치가 디지털 보상 회로(300)에 제공되어, 동상 오프셋 소자(304) 및 직교위상 오프셋 소자(306)가 (도 5의) 접속(140a 및 140b) 상의 신호들에 관한 임의의 DC 오프셋을 보상할 수 있도록 한다. 블럭(512)에서, 동상 DC 오프셋 및 직교위상 DC 오프셋이 보상된다.
블럭(514)에서, 이득 불균형은 하기와 같이 계산된다.
Figure 112007079672338-PCT00026
수학식(18)
블럭(516)에서, 이득 불균형의 추정치는, 전송된 신호의 이득 불균형을 보상하기 위해, 디지털 처리 회로(220)로부터 디지털 보상 회로(300)에, 특히, 이득 균형 소자(344)에 공급된다. 또한, 동상 DC 오프셋의 추정치는 새로운 이득 불균형 추정치로 갱신된다. 블럭(518)(도 7b)에서, 함수
Figure 112007079672338-PCT00027
Figure 112007079672338-PCT00028
가 정의된다.
블럭(522)에서, 도 8에 도시된 최소화 알고리즘/프로세스는, 위상 불균형 추정치를 산출하기 위해 함수 h(δ)를 최소화하도록 δ를 변동시키는게 사용된다. 블럭(524)에서, 위상 불균형의 추정치는, 디지털 처리 소자(220)로부터 디지털 보상 회로(300)의 위상 균형 소자(324)에 공급된다.
본 발명의 다양한 실시예들이 기술되었지만, 당업자에게는 본 발명의 범위 내에서 더 많은 실시예들 및 구현예들이 가능하다는 것이 명백할 것이다. 따라서, 본 발명은 첨부된 특허청구범위 및 그들의 등가물들에 비추어서만 제한된다.

Claims (30)

  1. 무선(RF) 송신기를 내부적으로 캘리브레이팅하기 위한 방법에 있어서,
    상기 무선(RF) 송신기의 출력이 측정되는 테스트 포인트들 상기 무선(RF) 송신기 내에서 발생하는 단계;
    상기 테스트 포인트들에서 상기 무선(RF) 송신기의 무선 주파수 출력을 측정하는 단계;
    상기 측정된 무선 주파수 출력을 분석함으로써 송신기 장애를 판정하는 단계; 및
    측정된 상기 장애들을 보상하는 단계
    를 포함하는, 무선(RF) 송신기를 내부적으로 캘리브레이팅하기 위한 방법.
  2. 제1항에 있어서, 에너지 검출기를 사용하여 상기 RF 송신기의 무선 주파수 출력을 측정하는 단계를 더 포함하는, 무선(RF) 송신기를 내부적으로 캘리브레이팅하기 위한 방법.
  3. 제2항에 있어서, 스케일링 계수에 의해 스케일링된 송신기 출력을 이용하여 상기 테스트 포인트들을 발생하는 단계를 더 포함하는, 무선(RF) 송신기를 내부적으로 캘리브레이팅하기 위한 방법.
  4. 제3항에 있어서, 상기 송신기 장애는, 상기 무선 주파수 출력의 이득 불균형과, 위상 불균형과, 동상 성분 및 직교위상 성분에 대한 직류(DC) 오프셋 중에서, 하나 이상을 포함하는 것인, 무선(RF) 송신기를 내부적으로 캘리브레이팅하기 위한 방법.
  5. 제4항에 있어서, 6개 테스트 포인트들을 이용하여 상기 장애를 추정함으로써 상기 무선 주파수 출력의 위상 불균형 및 직교위상 DC 오프셋을 계산하는 단계를 더 포함하는, 무선(RF) 송신기를 내부적으로 캘리브레이팅하기 위한 방법.
  6. 제5항에 있어서, 4개의 테스트 포인트들을 이용하여 상기 장애를 추정함으로써 상기 무선 주파수 출력의 이득 불균형을 계산하는 단계를 더 포함하는, 무선(RF) 송신기를 내부적으로 캘리브레이팅하기 위한 방법.
  7. 제6항에 있어서, 2개의 테스트 포인트를 이용하여 상기 장애를 추정함으로써 상기 무선 주파수 출력의 동상 DC 오프셋을 계산하는 단계를 더 포함하는, 무선(RF) 송신기를 내부적으로 캘리브레이팅하기 위한 방법.
  8. 제3항에 있어서, 상기 스케일링 계수는 1(unity)인 것인, 무선(RF) 송신기를 내부적으로 캘리브레이팅하기 위한 방법.
  9. 제1항에 있어서, 엔빌로프 검출기를 이용하여 상기 RF 송신기의 무선 주파수 출력을 측정하는 단계를 더 포함하는, 무선(RF) 송신기를 내부적으로 캘리브레이팅하기 위한 방법.
  10. 제9항에 있어서, 상기 송신기 장애는, 상기 무선 주파수 출력의 이득 불균형과, 위상 불균형과, 동상 성분 및 직교위상 성분에 대한 직류(DC) 오프셋 중에서, 하나 이상을 포함하는 것인, 무선(RF) 송신기를 내부적으로 캘리브레이팅하기 위한 방법.
  11. 제10항에 있어서, 상기 엔빌로프 검출기의 출력을 나타내는 하나 이상의 함수를 정의하는 단계를 더 포함하는, 무선(RF) 송신기를 내부적으로 캘리브레이팅하기 위한 방법.
  12. 제11항에 있어서, 상기 함수가 최소화되는 범위를 최소화하기 위해 상기 함수를 변동시키는 단계를 더 포함하는, 무선(RF) 송신기를 내부적으로 캘리브레이팅하기 위한 방법.
  13. 제12항에 있어서, 상기 함수를 최소화시키는 단계는, 상기 무선 주파수 출력의 이득 불균형과, 위상 불균형과, 동상 성분 및 직교위상 성분에 대한 직류(DC) 오프셋에 대한 추정치를 산출하는 것인, 무선(RF) 송신기를 내부적으로 캘리브레이 팅하기 위한 방법.
  14. 제13항에 있어서, 상기 무선 주파수 출력의 이득 불균형과, 위상 불균형과, 동상 성분 및 직교위상 성분에 대한 DC 오프셋을 실질적으로 감소시키기 위해, 상기 추정치를 이용하는 단계를 더 포함하는, 무선(RF) 송신기를 내부적으로 캘리브레이팅하기 위한 방법.
  15. 무선 주파수(RF) 송신기에 대한 내부 캘리브레이션 시스템에 있어서,
    상기 무선(RF) 송신기의 출력이 측정되는 테스트 포인트들을 상기 무선(RF) 송신기 내에서 발생하는 디지털 처리 소자;
    상기 테스트 포인트들에서 상기 무선(RF) 송신기의 무선 주파수 출력을 측정하는 RF 검출기로서, 상기 디지털 처리 소자는 상기 측정된 무선 주파수 출력을 분석함으로써 송신기 장애를 판정하는 것인, 상기 RF 검출기; 및
    상기 무선(RF) 송신기에 대해 측정된 상기 장애를 보상하는 보상 회로
    를 포함하는, 무선 주파수(RF) 송신기에 대한 내부 캘리브레이션 시스템.
  16. 제15항에 있어서, 상기 RF 검출기는 에너지 검출기를 이용하여 구현되는 것인, 무선 주파수(RF) 송신기에 대한 내부 캘리브레이션 시스템.
  17. 제16항에 있어서, 상기 디지털 처리 소자는 스케일링 계수에 의해 스케일링 된 송신기 출력을 이용하여 상기 테스트 포인트들을 발생하는 것인, 무선 주파수(RF) 송신기에 대한 내부 캘리브레이션 시스템.
  18. 제17항에 있어서, 상기 송신기 장애는, 상기 무선 주파수 출력의 이득 불균형과, 위상 불균형과, 동상 성분 및 직교위상 성분에 대한 직류(DC) 오프셋 중에서, 하나 이상을 포함하는 것인, 무선 주파수(RF) 송신기에 대한 내부 캘리브레이션 시스템.
  19. 제18항에 있어서, 상기 디지털 처리 소자는, 6개 테스트 포인트들을 이용하여 상기 장애를 추정함으로써 상기 무선 주파수 출력의 위상 불균형 및 직교위상 DC 오프셋을 계산하는 것인, 무선 주파수(RF) 송신기에 대한 내부 캘리브레이션 시스템.
  20. 제19항에 있어서, 상기 디지털 처리 소자는, 4개의 테스트 포인트들을 이용하여 상기 장애를 추정함으로써 상기 무선 주파수 출력의 이득 불균형을 계산하는 것인, 무선 주파수(RF) 송신기에 대한 내부 캘리브레이션 시스템.
  21. 제20항에 있어서, 상기 디지털 처리 소자는, 2개의 테스트 포인트를 이용하여 상기 장애를 추정함으로써 상기 무선 주파수 출력의 동상 DC 오프셋을 계산하는 것인, 무선 주파수(RF) 송신기에 대한 내부 캘리브레이션 시스템.
  22. 제17항에 있어서, 상기 스케일링 계수는 1인 것인, 무선 주파수(RF) 송신기에 대한 내부 캘리브레이션 시스템.
  23. 제15항에 있어서, 상기 RF 검출기는 엔빌로프 검출기를 이용하여 구현되는 것인, 무선 주파수(RF) 송신기에 대한 내부 캘리브레이션 시스템.
  24. 제23항에 있어서, 상기 송신기 장애는, 상기 무선 주파수 출력의 이득 불균형과, 위상 불균형과, 동상 성분 및 직교위상 성분에 대한 직류(DC) 오프셋 중에서, 하나 이상을 포함하는 것인, 무선 주파수(RF) 송신기에 대한 내부 캘리브레이션 시스템.
  25. 제24항에 있어서, 엔빌로프 검출기의 출력을 나타내는 하나 이상의 함수를 정의하는 단계를 더 포함하는, 무선 주파수(RF) 송신기에 대한 내부 캘리브레이션 시스템.
  26. 제25항에 있어서, 상기 디지털 처리 소자는, 상기 함수가 최소화되는 범위를 최소화하도록 상기 함수를 변동시키는 것인, 무선 주파수(RF) 송신기에 대한 내부 캘리브레이션 시스템.
  27. 제26항에 있어서, 상기 디지털 처리 소자는, 상기 무선 주파수 출력의 이득 불균형과, 위상 불균형과, 동상 성분 및 직교위상 성분에 대한 직류(DC) 오프셋에 대한 추정치를 산출하는 것인, 무선 주파수(RF) 송신기에 대한 내부 캘리브레이션 시스템.
  28. 제27항에 있어서, 상기 보상 회로는, 상기 무선 주파수 출력의 이득 불균형과, 위상 불균형과, 동상 성분 및 직교위상 성분에 대한 DC 오프셋을 실질적으로 감소시키기 위해 상기 추정치를 이용하는 것인, 무선 주파수(RF) 송신기에 대한 내부 캘리브레이션 시스템.
  29. 무선 주파수(RF) 송신기용의 내부 캘리브레이션 시스템을 갖는 휴대 트랜시버에 있어서,
    송신 및 수신 회로;
    RF 송신기의 출력이 측정되는 테스트 포인트들을 무선(RF) 송신기 내에서 발생하는 디지털 처리 소자;
    상기 테스트 포인트들에서 상기 RF 송신기의 무선 주파수 출력을 측정하는 RF 검출기로서, 상기 디지털 처리 소자는 상기 측정된 무선 주파수 출력을 분석함으로써 송신기 장애를 판정하는 것인, 상기 RF 검출기; 및
    상기 RF 송신기에 대해 상기 측정된 장애를 보상하는 보상 회로
    를 포함하는, 무선 주파수(RF) 송신기에 대한 내부 캘리브레이션 시스템.
  30. 무선 주파수(RF) 송신기를 내부적으로 캘리브레이팅하기 위한 시스템에 있어서,
    상기 무선(RF) 송신기의 출력이 측정되는 테스트 포인트들을 상기 무선(RF) 송신기 내에서 발생하기 위한 수단;
    상기 테스트 포인트들에서 상기 무선(RF) 송신기의 무선 주파수 출력을 측정하기 위한 수단;
    상기 측정된 무선 주파수 출력을 분석함으로써 송신기 장애를 판정하기 위한 수단; 및
    측정된 상기 장애를 보상하기 위한 수단
    을 포함하는, 무선 주파수(RF) 송신기를 내부적으로 캘리브레이팅하기 위한 시스템.
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