KR20080002550A - 반도체소자의 스토리지노드콘택플러그 형성 방법 - Google Patents

반도체소자의 스토리지노드콘택플러그 형성 방법 Download PDF

Info

Publication number
KR20080002550A
KR20080002550A KR1020060061439A KR20060061439A KR20080002550A KR 20080002550 A KR20080002550 A KR 20080002550A KR 1020060061439 A KR1020060061439 A KR 1020060061439A KR 20060061439 A KR20060061439 A KR 20060061439A KR 20080002550 A KR20080002550 A KR 20080002550A
Authority
KR
South Korea
Prior art keywords
hole
forming
storage node
node contact
contact plug
Prior art date
Application number
KR1020060061439A
Other languages
English (en)
Inventor
이해정
최익수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060061439A priority Critical patent/KR20080002550A/ko
Publication of KR20080002550A publication Critical patent/KR20080002550A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 2번의 마스크공정 및 제1,2스토리지노드콘택플러그 형성 공정에 따른 제조원가증가 및 수율저하를 방지할 수 있는 반도체소자의 스토리지노드콘택플러그 형성 방법을 제공하기 위한 것으로, 본 발명의 스토리지노드콘택플러그 형성 방법은 반도체기판 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 일부 식각하여 폭이 넓은 제1홀을 형성하는 단계; 상기 제1홀 상에 상기 제1홀보다 더 좁은 마스크패턴을 형성하는 단계; 상기 마스크패턴을 이용하여 상기 층간절연막의 나머지를 식각하여 상기 제1홀보다 폭이 좁은 제2홀을 형성하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 제1홀과 제2홀로 이루어진 스토리지노드콘택홀의 측벽에 스페이서를 형성하는 단계; 및 상기 스토리지노드콘택홀 내부에 스토리지노드콘택플러그를 형성하는 단계를 포함하고, 상술한 본 발명은 한번의 폴리실리콘 증착 및 전면식각을 통해 스토리지노드와의 오버랩마진을 확보할 수 있는 스토리지노드콘택플러그를 형성하므로써 공정단순화가 가능하므로 소자의 제조 공정 원가를 감소시킬 수 있으며 수율을 증가시킬 수 있다.
캐패시터, 스토리지노드콘택플러그, 스토리지노드콘택홀, 비정질카본

Description

반도체소자의 스토리지노드콘택플러그 형성 방법{METHOD FOR FORMING STORAGENODE CONTACT PLUG IN SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래기술에 따른 스토리지노드콘택플러그 형성 방법을 개략적으로 도시한 도면.
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 반도체소자의 스토리지노드콘택플러그 형성 방법을 도시한 도면.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체소자의 스토리지노드콘택플러그 형성 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22A : 게이트전극
22B : 게이트하드마스크 23 : 게이트스페이서
24 : 제1층간절연막 25 : 랜딩플러그
26 : 제2층간절연막 27A : 텅스텐
27B : 비트라인하드마스크질화막 28 : 제3층간절연막
29 : 제4층간절연막 30 : 1차 스토리지노드콘택마스크
31 : 비정질카본하드마스크 32 : 2차 스토리지노드콘택마스크
33 : 스토리지노드콘택홀 35 : 스토리지노드콘택플러그
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 스토리지노드콘택플러그(Storagenode contact Plug) 형성 방법에 관한 것이다.
도 1a 및 도 1b는 종래기술에 따른 스토리지노드콘택플러그 형성 방법을 개략적으로 도시한 도면이다. Ⅰ-Ⅰ'선은 게이트패턴에 수직인 방향의 공정단면도이고, Ⅱ-Ⅱ'선은 비트라인패턴에 수직인 방향의 공정단면도이다.
도 1a에 도시된 바와 같이, 실리콘기판(11) 상에 게이트전극(12A)과 게이트하드마스크(12B)의 순서로 적층된 게이트패턴 및 게이트패턴의 양측벽에 게이트스페이서(13)를 형성한 후, 제1층간절연막(14), 랜딩플러그(15)를 포함한 하부 구조를 형성한다. 이어서, 전체 구조 상부에 제2층간절연막(16)을 증착한다.
이후, 비트라인텅스텐/하드마스크질화막/비트라인스페이서질화막(17A, 17B, 17C)으로 이루어지는 비트라인패턴을 형성한다.
이어서, 제3층간절연막(18)을 증착한 후 평탄화한 다음, 1차 스토리지노드콘택홀을 형성하고, 스토리지노드콘택스페이서(19A) 및 제1스토리지노드콘택플러그(19)를 형성한다.
도 1b에 도시된 바와 같이, 제4층간절연막(20A) 증착, 2차 스토리지노드콘택 홀 형성 및 제2스토리지노드콘택플러그(20) 공정을 진행한다.
상술한 종래기술은 스토리지노드콘택플러그 형성을 위해 제1스토리지노드콘택플러그(19)와 제2스토리지노드콘택플러그(20)의 2스텝을 적용하고 있으며, 이처럼 제2스토리지노드콘택플러그(20)의 면적을 넓게 하는 것은 후속 스토리지노드와의 오버랩 마진을 확보하기 위함이다.
그러나, 위와 같이 이루어지는 스토리지노드콘택플러그 형성방법을 사용하게 되면, 스토리지노드콘택홀 하부의 랜딩플러그와 상부의 스토리지노드와의 연결을 하나의 마스크만으로는 불가능하여 두개의 마스크패턴(1,2차 스토리지노드콘택홀을 위한 마스크) 및 그에 따른 제1,2스토리지노드콘택플러그 형성 공정이 추가로 필요하여 소자의 제조원가 증가 및 수율의 저하가 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 2번의 마스크공정 및 제1,2스토리지노드콘택플러그 형성 공정에 따른 제조원가증가 및 수율저하를 방지할 수 있는 반도체소자의 스토리지노드콘택플러그 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 스토리지노드콘택플러그 형성 방법은 반도체기판 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 일부 식각하여 폭이 넓은 제1홀을 형성하는 단계; 상기 제1홀 상에 상기 제1홀보다 더 좁은 마스크패턴을 형성하는 단계; 상기 마스크패턴을 이용하여 상기 층간절연막의 나머지를 식각하여 상기 제1홀보다 폭이 좁은 제2홀을 형성하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 제1홀과 제2홀로 이루어진 스토리지노드콘택홀의 측벽에 스페이서를 형성하는 단계; 및 상기 스토리지노드콘택홀 내부에 스토리지노드콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 스토리지노드콘택플러그 형성 방법은 반도체기판 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 폭이 좁은 제1홀을 형성하는 단계; 상기 층간절연막의 상부 일부를 식각하여 상기 제1홀보다 폭이 넓은 제2홀을 형성하는 단계; 상기 제1홀과 제2홀로 이루어진 스토리지노드콘택홀의 측벽에 스페이서를 형성하는 단계; 및 상기 스토리지노드콘택홀 내부에 스토리지노드콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 제1실시예에 따른 반도체소자의 스토리지노드콘택플러그 형성 방법을 도시한 도면으로서, Ⅰ-Ⅰ'선은 게이트패턴에 수직인 방향의 공정단면도이고, Ⅱ-Ⅱ'선은 비트라인패턴에 수직인 방향의 공정단면도이다.
도 2a에 도시된 바와 같이, 실리콘기판(21) 상에 복수의 게이트패턴을 형성 한다. 이때, 각 게이트패턴은 게이트전극(22A) 및 게이트하드마스크(22B)의 순서로 적층된 구조이며, 게이트전극(22A) 아래에는 게이트절연막(도시 생략)이 위치할 수 있다. 이후, 게이트패턴의 양측벽에 접하는 게이트스페이서(23)를 형성한다. 여기서, 게이트스페이서(23)는 질화막으로 형성한다.
계속해서, 전면에 제1층간절연막(24)을 증착한 후, 랜딩플러그를 위한 콘택홀을 게이트패턴 사이에 형성한다. 이후, 폴리실리콘 증착 및 CMP(Chemical Mechanical Polishing)를 통해 랜딩플러그(25)를 형성한다.
이어서, 전면에 제2층간절연막(26)을 형성한다. 이후, 제2층간절연막(26) 상에 비트라인패턴을 형성한다. 여기서, 비트라인패턴은 텅스텐(27A)과 비트라인하드마스크질화막(27B)의 순서로 적층되며, 이후 텅스텐(27A)과 비트라인하드마스크질화막(27B) 적층구조의 양측벽에 비트라인스페이서(27C)를 형성한다.
이어서, 비트라인패턴 사이의 공간을 채울때까지 전면에 제3층간절연막(28)을 형성한 후, CMP(Chemical Mechanical Polishing)를 통해 제3층간절연막(28)을 평탄화한다. 이때, CMP 공정은 비트라인패턴의 최상부층인 비트라인하드마스크질화막(27B)이 드러날때까지 진행한다.
이후, 제4층간절연막(29)을 증착한다. 이때, 제4층간절연막(29)은 후속 스토리지노드콘택플러그 사이의 분리막 역할을 한다.
이어서, 제4층간절연막(29) 상에 감광막을 이용한 1차 스토리지노드콘택마스크(First storagenode contact mask, 30)를 패터닝한다. 여기서, 1차 스토리지노드콘택마스크(30)는 타원형의 홀 형태(Hole type)로 패터닝된 것이다.
이어서, 1차 스토리지노드콘택마스크(30)를 식각장벽으로 제4층간절연막(29)을 선택적으로 건식식각하여 홀의 폭이 넓은 제1홀(30A)을 형성한다.
도 2b에 도시된 바와 같이, 1차 스토리지노드콘택마스크(30)를 제거한 후, 전면에 비정질카본하드마스크(31)를 형성한다. 이때, 하드마스크물질로는 비정질카본외에 폴리실리콘을 사용할 수도 있다.
다음으로, 비정질카본하드마스크(31) 상에 2차 스토리지노드콘택마스크(Second storagenode contact mask, 32)를 패터닝한다. 여기서, 2차 스토리지노드콘택마스크(32)는 타원형의 홀 형태로 패터닝된 것이며, 1차 스토리지노드콘택마스크(32)보다 홀 폭이 더 좁다.
도 2c 및 도 2c에 도시된 바와 같이, 2차 홀(32B)을 형성한다.
먼저, 2차 스토리지노드콘택마스크(32)를 식각장벽으로 하여 비정질카본하드마스크(31)를 선택적으로 건식식각한다(도 2c 참조).
이어서, 인시튜(In-situ)로 동일 챔버내에서 비정질카본하드마스크(31)를 식각장벽으로 하여 통상의 자기정렬콘택식각기술을 사용하여 제4층간절연막(29), 제3층간절연막(28) 및 제2층간절연막(26)을 선택적으로 건식식각한다(도 2d 참조). 여기서, 통상의 자기정렬콘택식각기술이라 함은, C4F8, C5F8 또는 C4F6의 탄소에 대한 불소 비가 낮은 불화탄소 가스를 사용하는 것을 의미한다.
또한, 도 2d에서 마지막 제2층간절연막(26) 건식식각시 하부의 랜딩플러그(25)와 접촉이 가능하도록 일정량 이상의 과도식각이 반드시 수행되어야 하며, 제2층간절연막(26) 건식식각시에는 2차 스토리지노드콘택마스크(32)가 모두 소모되어 비정질카본하드마스크(31)가 식각장벽 역할을 한다.
도 2e에 도시된 바와 같이, 남아있는 비정질카본하드마스크(31)를 제거한다. 이때, 비정질카본하드마스크(31)는 산소플라즈마를 이용하여 스트립한다.
이와 같이, 비정질카본하드마스크(31)를 스트립하면, 1차 홀(30A)과 2차홀(32A)로 이루어진 스토리지노드콘택홀은 Ⅰ-Ⅰ'선에서는 'T'자 형태가 되어 입구가 넓고 바닥이 좁은 형태가 된다.
이후, 도 2f에 도시된 바와 같이, 전체 구조 상부에 스토리지노드콘택스페이서(33)로 사용되는 질화막을 증착한 후 전면 식각(과도식각 수반)한 다음, 스토리지노드콘택플러그(34)를 형성한다. 이때, 스토리지노드콘택플러그(34)는 폴리실리콘 증착후 전면 식각(과도식각 수반)하여 형성한다.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체소자의 스토리지노드콘택플러그 형성 방법을 도시한 도면으로서, Ⅰ-Ⅰ'선은 게이트패턴에 수직인 방향의 공정단면도이고, Ⅱ-Ⅱ'선은 비트라인패턴에 수직인 방향의 공정단면도이다.
도 3a에 도시된 바와 같이, 실리콘기판(41) 상에 복수의 게이트패턴을 형성한다. 이때, 각 게이트패턴은 게이트전극(42A) 및 게이트하드마스크(42B)의 순서로 적층된 구조이며, 게이트전극(42A) 아래에는 게이트절연막(도시 생략)이 위치할 수 있다. 이후, 게이트패턴의 양측벽에 접하는 게이트스페이서(43)를 형성한다. 여기서, 게이트스페이서(43)는 질화막으로 형성한다.
계속해서, 전면에 제1층간절연막(44)을 증착한 후, 랜딩플러그를 위한 콘택 홀을 게이트패턴 사이에 형성한다. 이후, 폴리실리콘 증착 및 CMP(Chemical Mechanical Polishing)를 통해 랜딩플러그(45)를 형성한다.
이어서, 전면에 제2층간절연막(46)을 형성한다. 이후, 제2층간절연막(46) 상에 비트라인패턴을 형성한다. 여기서, 비트라인패턴은 텅스텐(47A)과 비트라인하드마스크질화막(47B)의 순서로 적층되며, 이후 텅스텐(47A)과 비트라인하드마스크질화막(47B) 적층구조의 양측벽에 비트라인스페이서(47C)를 형성한다.
이어서, 비트라인패턴 사이의 공간을 채울때까지 전면에 제3층간절연막(48)을 형성한 후, CMP(Chemical Mechanical Polishing)를 통해 제3층간절연막(48)을 평탄화한다. 이때, CMP 공정은 비트라인패턴의 최상부층인 비트라인하드마스크질화막(47B)이 드러날때까지 진행한다.
이후, 제4층간절연막(49)을 증착한다. 이때, 제4층간절연막(49)은 후속 스토리지노드콘택플러그 사이의 분리막 역할을 한다.
이어서, 제4층간절연막(49) 상에 비정질카본하드마스크(50)를 형성한다. 이때, 하드마스크물질로는 비정질카본외에 폴리실리콘을 사용할 수도 있다.
이어서, 비정질카본하드마스크(50) 상에 감광막을 이용한 1차 스토리지노드콘택마스크(First storagenode contact mask, 51)를 패터닝한다. 여기서, 1차 스토리지노드콘택마스크(51)는 타원형의 홀 형태(Hole type)로 패터닝된 것이다.
이어서, 1차 스토리지노드콘택마스크(51)를 식각장벽으로 비정질카본하드마스크(50)를 선택적으로 건식식각한다.
이어서, 도 3b에 도시된 바와 같이, 인시튜(In-situ)로 동일 챔버내에서 비 정질카본하드마스크(50)를 식각장벽으로 하여 통상의 자기정렬콘택식각기술을 사용하여 제4층간절연막(49), 제3층간절연막(48) 및 제2층간절연막(46)을 선택적으로 건식식각한다. 여기서, 통상의 자기정렬콘택식각기술이라 함은, C4F8, C5F8 또는 C4F6의 탄소에 대한 불소 비가 낮은 불화탄소 가스를 사용하는 것을 의미한다.
또한, 마지막 제2층간절연막(46) 건식식각시 하부의 랜딩플러그(45)와 접촉이 가능하도록 일정량 이상의 과도식각이 반드시 수행되어야 하며, 제2층간절연막(46) 건식식각시에는 1차 스토리지노드콘택마스크(51)가 모두 소모되어 비정질카본하드마스크(50)가 식각장벽 역할을 한다.
위와 같이 제2층간절연막(46)까지 식각하여 홀 폭이 좁은 제1홀(52)이 형성된다.
도 3c에 도시된 바와 같이, 남아있는 비정질카본하드마스크(50)를 제거한다. 이때, 비정질카본하드마스크(50)는 산소플라즈마를 이용하여 스트립한다.
이어서, 1차 홀(52) 상에 감광막을 이용하여 2차 스토리지노드콘택마스크(53)를 형성한다. 이때, 2차 스토리지노드콘택마스크(53)는 1차 스토리지노드콘택마스크(53)보다 홀 폭이 더 넓게 패터닝된 것이다.
이어서, 2차 스토리지노드콘택마스크(53)를 식각장벽으로 제4층간절연막(49)을 선택적으로 건식식각하여 홀의 폭이 넓은 제2홀(54)을 형성한다.
도 3d에 도시된 바와 같이, 2차 스토리지노드콘택마스크(53)를 제거한다.
이와 같은 일련의 공정에 의해 제1홀과 제2홀로 이루어진 스토리지노드콘택 홀이 형성되며, 스토리지노드콘택홀은 Ⅰ-Ⅰ'선에서는 'T'자 형태가 되어 입구가 넓고 바닥이 좁은 형태가 된다.
이후, 도 3e에 도시된 바와 같이, 전체 구조 상부에 스토리지노드콘택스페이서(55)로 사용되는 질화막을 증착한 후 전면 식각(과도식각 수반)한 다음, 스토리지노드콘택플러그(56)를 형성한다. 이때, 스토리지노드콘택플러그(56)는 폴리실리콘 증착후 전면 식각(과도식각 수반)하여 형성한다.
상술한 본 발명의 실시예들은 스토리지노드콘택마스크를 2번 사용하면서도 스토리지노드콘택플러그(35, 56)를 형성하기 위한 폴리실리콘 증착 및 전면식각 공정을 한번만 실시하므로 공정이 단순해진다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 한번의 폴리실리콘 증착 및 전면식각을 통해 스토리지노드와의 오버랩마진을 확보할 수 있는 스토리지노드콘택플러그를 형성하므로써 공정단순화가 가능하므로 소자의 제조 공정 원가를 감소시킬 수 있으며 수율을 증가시킬 수 있다.

Claims (9)

  1. 반도체기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막을 일부 식각하여 폭이 넓은 제1홀을 형성하는 단계;
    상기 제1홀 상에 상기 제1홀보다 더 좁은 마스크패턴을 형성하는 단계;
    상기 마스크패턴을 이용하여 상기 층간절연막의 나머지를 식각하여 상기 제1홀보다 폭이 좁은 제2홀을 형성하는 단계;
    상기 마스크패턴을 제거하는 단계;
    상기 제1홀과 제2홀로 이루어진 스토리지노드콘택홀의 측벽에 스페이서를 형성하는 단계; 및
    상기 스토리지노드콘택홀 내부에 스토리지노드콘택플러그를 형성하는 단계
    를 포함하는 반도체소자의 스토리지노드콘택플러그 형성 방법.
  2. 제1항에 있어서,
    상기 마스크패턴을 형성하는 단계는,
    상기 제1홀 상에 하드마스크를 형성하는 단계;
    상기 하드마스크 상에 감광막을 이용하여 상기 제1홀보다 더 좁게 패터닝된 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각장벽으로 하여 상기 하드마스크를 식각하는 단계
    를 포함하는 반도체소자의 스토리지노드콘택플러그 형성 방법.
  3. 제2항에 있어서,
    상기 하드마스크는, 비정질카본 또는 폴리실리콘으로 형성하는 반도체소자의 스토리지노드콘택플러그 형성 방법.
  4. 제1항에 있어서,
    상기 스토리지노드콘택플러그를 형성하는 단계는,
    도전막 증착 및 전면식각으로 진행하는 반도체소자의 스토리지노드콘택플러그 형성 방법.
  5. 반도체기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 폭이 좁은 제1홀을 형성하는 단계;
    상기 층간절연막의 상부 일부를 식각하여 상기 제1홀보다 폭이 넓은 제2홀을 형성하는 단계;
    상기 제1홀과 제2홀로 이루어진 스토리지노드콘택홀의 측벽에 스페이서를 형성하는 단계; 및
    상기 스토리지노드콘택홀 내부에 스토리지노드콘택플러그를 형성하는 단계
    를 포함하는 반도체소자의 스토리지노드콘택플러그 형성 방법.
  6. 제5항에 있어서,
    상기 제1홀을 형성하는 단계는,
    상기 층간절연막 상에 하드마스크를 형성하는 단계;
    상기 하드마스크 상에 감광막을 이용하여 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각장벽으로 하여 상기 하드마스크를 식각하는 단계; 및
    상기 하드마스크를 이용하여 상기 층간절연막을 식각하는 단계
    를 포함하는 반도체소자의 스토리지노드콘택플러그 형성 방법.
  7. 제6항에 있어서,
    상기 하드마스크는, 비정질카본 또는 폴리실리콘으로 형성하는 반도체소자의 스토리지노드콘택플러그 형성 방법.
  8. 제5항에 있어서,
    상기 제2홀을 형성하는 단계는,
    상기 제1홀 상에 상기 제1홀보다 홀 폭이 넓게 패터닝된 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각장벽으로 상기 층간절연막의 상부 일부를 식각하여 상기 제2홀을 형성하는 단계; 및
    상기 감광막패턴을 제거하는 단계
    를 포함하는 반도체소자의 스토리지노드콘택플러그 형성 방법.
  9. 제5항에 있어서,
    상기 스토리지노드콘택플러그를 형성하는 단계는,
    폴리실리콘 증착 및 전면식각으로 진행하는 반도체소자의 스토리지노드콘택플러그 형성 방법.
KR1020060061439A 2006-06-30 2006-06-30 반도체소자의 스토리지노드콘택플러그 형성 방법 KR20080002550A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060061439A KR20080002550A (ko) 2006-06-30 2006-06-30 반도체소자의 스토리지노드콘택플러그 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060061439A KR20080002550A (ko) 2006-06-30 2006-06-30 반도체소자의 스토리지노드콘택플러그 형성 방법

Publications (1)

Publication Number Publication Date
KR20080002550A true KR20080002550A (ko) 2008-01-04

Family

ID=39214321

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060061439A KR20080002550A (ko) 2006-06-30 2006-06-30 반도체소자의 스토리지노드콘택플러그 형성 방법

Country Status (1)

Country Link
KR (1) KR20080002550A (ko)

Similar Documents

Publication Publication Date Title
US7923784B2 (en) Semiconductor device having saddle fin-shaped channel and method for manufacturing the same
US7427564B2 (en) Method for forming storage node contact plug in semiconductor device
KR100640653B1 (ko) 수직채널을 가진 반도체소자의 제조방법 및 이를 이용한반도체소자
KR101116360B1 (ko) 매립비트라인을 구비한 반도체장치 및 그 제조 방법
JP4302839B2 (ja) 半導体装置の自己整列コンタクトパッド形成方法
KR20070052023A (ko) 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법
US7709367B2 (en) Method for fabricating storage node contact in semiconductor device
US20050136642A1 (en) Method for fabricating semiconductor device
US20070161183A1 (en) Method for fabricating semiconductor device
KR100685677B1 (ko) 반도체 소자 제조 방법
KR100667653B1 (ko) 반도체 장치 및 그 제조 방법
JP2004304141A (ja) 自己整合コンタクト用側壁スペーサ構造物及びこれの製造方法
KR100597594B1 (ko) 반도체 소자의 콘택플러그 형성방법
KR100552845B1 (ko) 반도체 메모리 소자의 소자 분리 방법 및 이를 이용한플래쉬 메모리 소자의 제조 방법
KR20080002550A (ko) 반도체소자의 스토리지노드콘택플러그 형성 방법
KR20120098295A (ko) 반도체장치 제조방법
KR20030096660A (ko) 반도체소자 제조방법
KR100895374B1 (ko) 반도체 소자의 제조 방법
KR20120071049A (ko) 매몰게이트를 갖는 반도체 메모리소자의 제조방법
KR101204919B1 (ko) 반도체 소자 및 그 제조 방법
KR100691484B1 (ko) 반도체소자의 플러그 제조 방법
KR100578117B1 (ko) 반도체 장치의 배선 형성 방법
KR101149053B1 (ko) 반도체 소자의 스토리지노드 콘택 형성방법
KR100832019B1 (ko) 반도체 소자의 스토리지노드 콘택 제조 방법
KR100942981B1 (ko) 반도체소자 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E601 Decision to refuse application