KR20080000905A - 플래시 메모리의 소거 방법 - Google Patents

플래시 메모리의 소거 방법 Download PDF

Info

Publication number
KR20080000905A
KR20080000905A KR1020060058786A KR20060058786A KR20080000905A KR 20080000905 A KR20080000905 A KR 20080000905A KR 1020060058786 A KR1020060058786 A KR 1020060058786A KR 20060058786 A KR20060058786 A KR 20060058786A KR 20080000905 A KR20080000905 A KR 20080000905A
Authority
KR
South Korea
Prior art keywords
verifying
level
erasing
erase
threshold voltage
Prior art date
Application number
KR1020060058786A
Other languages
English (en)
Inventor
김숙경
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060058786A priority Critical patent/KR20080000905A/ko
Publication of KR20080000905A publication Critical patent/KR20080000905A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3413—Circuits or methods to recover overprogrammed nonvolatile memory cells detected during program verification, usually by means of a "soft" erasing step

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 플래쉬 메모리의 소거 방법에 관한 것으로, 소거 명령에 응답하여 모든 셀을 선 프로그램 하는 단계, 상기 선 프로그램된 셀들을 소거하고 검증하는 단계, ISPP 방식을 사용하여 소프트 프로그램하는 단계 소거셀의 문턱전압 분포의 제 1 레벨을 기준으로 하여 검증하여, 검증이 실패한 셀은 상기 소프트 프로그램을 다시 실시하게 하는 제 1 검증 단계 및 상기 제 1 검증 단계를 통과한 셀들에 대하여 상기 제 1 레벨보다 높은 제 2 레벨을 기준으로 하여 검증하는 제 2 검증 단계를 포함하고, 소거 동작시 검증 기준 레벨을 제 1 및 제 2 레벨로 설정함으로써 소거셀의 문턱전압을 분포를 좁게 조절하도록 설계하여 초기 동작 및 반복되는 싸이클링 후에도 신뢰성을 향상시켜줄 수 있다.
플래쉬 메모리, 소거, 검증, 문턱전압 분포, 소프트 프로그램

Description

플래시 메모리의 소거 방법{Erase method of a flash memory}
도 1은 종래의 문턱전압 분포를 나타낸 그래프이다.
도 2는 본 발명의 소거 동작 순서도이다.
도 3은 도 2의 소프트 프로그램을 통한 소거셀의 문턱전압 분포를 나타낸 그래프이다.
본 발명은 플래시 메모리에 관한 것으로 특히, 플래쉬 메모리의 소거 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자는 전원공급 중단 시에 데이터의 보존 유무에 따라 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory) 소자로 구분된다. 이 중 비휘발성 메모리 소자로 플래시 메모리가 각광받고 있다. 플래시 메모리 소자는 노아(NOR)형과 낸드(NAND)형으로 구분된다. 특히, 낸드 플래시 메모리(NAND flash memory)에서는 소거셀(erase cell)의 문턱전압 분포(distribution)가 프로그램셀(program cell)의 문턱전압 분포에 상당한 영향을 준다. 소거셀의 문턱전압 분포를 좋게 하기 위해서 소프트 프로그램을 사용하게 된다. 특히, 멀티레벨 칩(multi level chip)은 분포의 폭이 더 좁기 때문에 소거셀 문턱전압 분포는 더욱 중요하다. 따라서, 종래의 ISPP(incremental step pulse program)방식으로 모든 워드라인(word line)에 전압을 인가하는 소프트 프로그램 단계에서는 검증(verify)을 문턱전압 분포의 우측을 기준으로 하여 ISPP를 검증 오류 날 때 까지만 하게 되는 방식을 가지게 된다.
도 1을 참조하면, 도 1은 종래의 문턱전압 분포를 나타낸 그래프이다. 문턱전압 분포의 우측을 기준으로 하여 소프트 프로그램하게 된다. 이때, 유난히 속도가 빠른 어느 셀이 있으면, 이 셀에 의해서 ISPP 방식을 사용한 소프트 프로그램 동작이 멈추게 된다. 이 경우 소거셀의 문턱전압 분포가 넓게 분포된 상태에서 끝나게 될 수 있게 되어 오동작의 우려가 있다. 이는 소거셀의 문턱전압 분포를 제어할 수 없어서 소거 마진(margin) 없이 싸이클링(cycling) 하게 되면 프로그램 수행할 시에 프로그램 오류(A)를 발생할 수 있게 된다.
따라서, 본 발명은 소거 동작시 검증 기준 레벨을 제 1 및 제 2 레벨을 설정함으로써 소거셀의 문턱전압을 분포를 좁게 조절하도록 설계하여 싸이클링 및 신뢰성을 향상시키는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래쉬 메모리의 소거 방법은, 소거 명령을 받고 선 프로그램 하는 단계, 상기 선 프로그램된 셀을 소거하고 검증하는 단계, ISPP 방식을 사용하여 소프트 프로그램하는 단계, 소거셀의 문턱전압 분포의 왼쪽 레벨을 기준으로 하여 검증하는 것을 특징으로 하는 제 1 검증 단계 및 소거셀의 문턱전압 분포의 오른쪽 레벨을 기준으로 하여 검증하고 오류가 발생하면 소거 실패로 판별하고 오류가 없으면 소거 성공으로 판별하는 제 2 검증 단계를 포함하는 플래쉬 메모리의 검증 방법을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 소거 동작 순서도이다. 먼저 어드레스를 초기화하고, 소거 명령을 받으면(101) 선 프로그램(102)을 수행한다. 선 프로그램된 셀을 소거한다(103). 소거 후에 검증 동작을 통하여 문턱전압이 -0.5V보다 높으면 소거 실패(109)로 판별하고 -0.5V보다 낮으면 통과한다(104). 이때, 모든 워드라인에 인가되는 바이어스 레벨은 0V 내지 1.0V가 된다. 단계별로 전압을 증가시키는 ISPP(Incremental Step Pulse Programming) 방식을 사용하여 소프트 프로그램한다(105). 소프트 프로그램 동작시 모든 워드라인에 인가되는 바이어스는 10V 내지 15V가 된다. 또한, 소프트 프로그램은 0.1V 내지 1.0V까지 증가하는 스텝 바이어스(step bias)로 진행할 수 있고, 스텝 바이어스 없이 순차적으로 증가하는 레벨에 의해 동작할 수도 있다. 소거셀의 문턱전압 분포의 왼쪽 레벨을 기준으로 하여 검증 동작을 수행한다(106). 이때, 문턱전압의 분포를 좁게 하기 위해서 문턱전압의 제 1 레벨을 기준으로 하는데, 일 예로 -1.0V보다 낮으면 다시 소프트 프로그램(105)을 수행하고 -1.0보다 높으면 패스하는 제 1 검증을 수행하여 문턱전압 분포를 좁힌다(106). 여기서 -1.0V는 일 실시예로써 원하는 레벨로 조절할 수 있다. 제 1 검증(106)을 통과하면 제 1 레벨보다 높은 제 2 레벨을 기준으로 하여 검증하는 제 2 검증을 수행한다(107). 이때, 상기 제 1 검증(106) 단계에서 기준으로 설정한 전압 레벨보다 높은 전압 레벨을 설정하여 문턱전압의 분포를 조절한다. 제 2 검증(107) 단계에서 기준전압을 -0.5V로 설정하였다면, -0.5V보다 높으면 소거 실패(109)로 분류하고 -0.5V보다 낮으면 소거 성공(108)으로 분류한다. 상기 검증 동작은 이븐(even) 및 오드(odd) 컬럼(column)의 검증이 순차적으로 이루어질 수 있고, 싱글 레벨 셀(single level cell) 및 멀티 레벨 셀(muti level cell)에서 모두 동작 가능하다.
도 3은 도 2의 소거동작을 통한 소거셀의 문턱전압 분포를 나타낸 그래프이다. 문턱전압 분포의 제 1 레벨(B)을 기준으로 하여 검증을 수행하면 제 1 레벨(B) 보다 높은 레벨의 분포가 패스되고, 다음으로 다시 문턱전압 분포의 제 2 레벨(C)을 기준으로 하여 검증을 수행하면 최종적으로 문턱전압의 분포는 제 1 레벨(B)와 제 2 레벨(C) 사이가 된다. 이로 인해 프로그램하였을 경우에도 마진을 확보할 수 있어서 오류를 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래쉬 메모리의 소거 방법은, 소거 동작시 검증 기준 레벨을 왼쪽 및 오른쪽을 설정함으로써 소거셀의 문턱전압을 분포를 좁게 조절하도록 설계하여 초기 동작 및 반복되는 싸이클링 후에도 신뢰성을 향상시켜줄 수 있다.

Claims (6)

  1. 소거 명령에 응답하여 모든 셀을 선 프로그램 하는 단계;
    상기 선 프로그램된 셀들을 소거하고 검증하는 단계;
    ISPP 방식을 사용하여 소프트 프로그램하는 단계;
    소거셀의 문턱전압 분포의 제 1 레벨을 기준으로 하여 검증하여, 검증이 실패한 셀은 상기 소프트 프로그램을 다시 실시하게 하는 제 1 검증 단계; 및
    상기 제 1 검증 단계를 통과한 셀들에 대하여 상기 제 1 레벨보다 높은 제 2 레벨을 기준으로 하여 검증하는 제 2 검증 단계를 포함하는 플래쉬 메모리의 소거 방법.
  2. 제 1 항에 있어서,
    상기 소거시에 소거 검증선이 모든 워드라인을 0V 내지 1V로 검증하는 플래쉬 메모리의 소거 방법.
  3. 제 1 항에 있어서,
    상기 소프트 프로그램시에 워드라인 분포가 10V 내지 15V로 인가되어 프로그램 되는 플래쉬 메모리의 소거 방법.
  4. 제 3 항에 있어서,
    상기 소프트 프로그램시에 0.5V 내지 1V로 전압을 단계적으로 인가하여 프로그램 하는 플래쉬 메모리의 소거 방법.
  5. 제 4 항에 있어서,
    상기 전압은 일정전압 증가가 아닌 순차적으로 증가하여 프로그램하는 플래쉬 메모리의 소거 방법.
  6. 제 1 항에 있어서,
    상기 검증동작시 이븐 및 오드 컬럼의 검증이 순차적으로 수행되는 플래쉬 메모리의 소거 방법.
KR1020060058786A 2006-06-28 2006-06-28 플래시 메모리의 소거 방법 KR20080000905A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060058786A KR20080000905A (ko) 2006-06-28 2006-06-28 플래시 메모리의 소거 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060058786A KR20080000905A (ko) 2006-06-28 2006-06-28 플래시 메모리의 소거 방법

Publications (1)

Publication Number Publication Date
KR20080000905A true KR20080000905A (ko) 2008-01-03

Family

ID=39213011

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060058786A KR20080000905A (ko) 2006-06-28 2006-06-28 플래시 메모리의 소거 방법

Country Status (1)

Country Link
KR (1) KR20080000905A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8654588B2 (en) 2010-12-15 2014-02-18 Hynix Semiconductor Inc. Method of soft programming semiconductor memory device
KR101468096B1 (ko) * 2008-10-24 2014-12-04 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법 및 그것을 포함하는 메모리 시스템
US9697903B1 (en) 2015-12-30 2017-07-04 SK Hynix Inc. Nonvolatile memory device and data storage device including the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101468096B1 (ko) * 2008-10-24 2014-12-04 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법 및 그것을 포함하는 메모리 시스템
US8654588B2 (en) 2010-12-15 2014-02-18 Hynix Semiconductor Inc. Method of soft programming semiconductor memory device
US9697903B1 (en) 2015-12-30 2017-07-04 SK Hynix Inc. Nonvolatile memory device and data storage device including the same
KR20170080759A (ko) * 2015-12-30 2017-07-11 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그것을 포함하는 데이터 저장 장치

Similar Documents

Publication Publication Date Title
KR100766241B1 (ko) 플래쉬 메모리 소자의 프로그램 방법
JP4754486B2 (ja) オーバー・プログラミングされたメモリを検出する技術
JP4680904B2 (ja) 隣接するメモリセルのプログラミングの後にオーバー・プログラミングされたメモリセルを検出する技術
US9466381B2 (en) Semiconductor device
US8493793B2 (en) Nonvolatile memory device and erasure method thereof
CN106373614A (zh) 半导体存储器件及其操作方法
JP4262033B2 (ja) 半導体集積回路
KR20180054315A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR100908562B1 (ko) 불휘발성 메모리 소자의 소거 방법
US11393544B2 (en) Memory device capable of reducing program disturbance and erasing method thereof
KR20180019345A (ko) 반도체 메모리 장치 및 그것의 동작 방법
JP5868381B2 (ja) 半導体記憶装置
US9378829B2 (en) Non-volatile memory device with an EPLI comparator
US20120002482A1 (en) Charge equilibrium acceleration in a floating gate memory device via a reverse field pulse
JP5450538B2 (ja) 半導体記憶装置
KR20150110917A (ko) 비휘발성 메모리 및 이의 프로그램 방법
KR20080000905A (ko) 플래시 메모리의 소거 방법
US7085168B2 (en) Programming method for controlling memory threshold voltage distribution
US9859014B2 (en) Semiconductor memory device including multi-level cell and programming method thereof
KR100861378B1 (ko) 플래시 메모리소자의 프로그램 방법
KR20090049372A (ko) 불휘발성 메모리 소자 및 그 벌크전압 제어 방법
KR101161393B1 (ko) 플래쉬 메모리 장치의 소거 방법
JP4270496B2 (ja) 不揮発性半導体メモリ装置およびその消去制御方法
JP2006190488A (ja) 半導体記憶装置の書き込み方法
US20120195117A1 (en) Semiconductor system and data programming method

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20060628

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid