KR20070118398A - 발진 안정화 검출회로 - Google Patents

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KR20070118398A
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Abstract

본 발명은 발진 안정화 검출회로에 관한 것으로, 상기 발진 안정화 검출회로는, 수정 진동자의 발진으로 생성된 펄스 형태의 발진신호를 인가받아 상기 발진신호를 분주하여 출력하는 T 플립플롭; 인버터 및 트랜지스터를 포함하며, 상기 T 플립플롭에서 출력된 신호를 하이레벨로부터 시작되는 펄스 형태의 신호로 변환하여 출력하는 펄스 제어부; 및 상기 펄스 제어부로부터 출력되는 신호에 의해 충전되는 캐패시터와 복수개의 트랜지스터를 포함하고, 바이어스 전류의 조절로 상기 캐패시터의 충전시간을 제어하며, 그 충전시간이 지난 후 상기 발진신호의 안정상태를 나타내는 안정신호를 출력하는 발진 안정화 검출부;를 포함한다. 이러한 본 발명은, 바이어스 전류의 조절로 발진신호가 안정화되는 시간을 제어할 수 있으므로, 발진신호의 안정화 시간을 빠르게 할 수 있을 뿐 아니라 CPU의 동작 효율을 향상시킬 수 있는 효과가 있다.
발진 안정화 검출회로, 바이어스 전류, 발진 안정화, 안정화 시간

Description

발진 안정화 검출회로{OSCILLATION STABILIZATION DETECTING CIRCUIT}
도 1은 종래 기술에 의한 발진 안정화 검출회로의 블록도이고,
도 2는 도 1의 전압 검출회로의 회로도이고,
도 3은 도 1의 발진정지 검출회로의 회로도이고,
도 4는 종래 기술에 의한 발진 안정화 검출회로에서 발생되는 신호를 나타낸 도면이고,
도 5는 본 발명에 따른 발진 안정화 검출회로의 블록도 및 본 발명에 따른 발진 안정화 검출회로에서 출력되는 신호를 나타낸 도면으로서,
(a)는 본 발명에 따른 발진 안정화 검출회로의 블록도이고,
(b)는 (a)의 T 플립플롭에서 출력되는 신호를 나타낸 도면이고,
(c)는 (a)의 펄스 제어부에서 출력되는 신호를 나타낸 도면이다.
도 6은 도 5의 (a)의 펄스 제어부의 회로도이고,
도 7은 본 발명의 실시예 1에 따른 도 5의 (a)의 발진 안정화 검출부의 회로도이고,
도 8은 본 발명의 실시예 1 및 실시예 2에 따른 도 7 및 도 9의 바이어스 전류 제어부의 회로도이고,
도 9는 본 발명의 실시예 2에 따른 도 5의 (a)의 발진 안정화 검출부의 회로도이고,
도 10은 본 발명에 따른 실시예 1 및 실시예 2의 시뮬레이션 결과를 나타낸 그래프로서,
(a)는 실시예 1 및 실시예 2의 캐패시터 충전전압을 나타낸 그래프이고
(b)는 실시예 1의 안정신호를 나타낸 그래프이고,
(c)는 실시예 2의 안정신호를 나타낸 그래프이고,
(d)는 실시예 1 및 실시예 2의 발진신호를 나타낸 그래프이다.
*도면의 주요 부호에 대한 설명*
50 : T 플립플롭 60 : 펄스 제어부
70 : 발진 안정화 검출부 71 : 바이어스 전류 제어부
72 : 제 1 미러링부 73 : 제 2 미러링부
74 : 제 3 미러링부 75 : 캐패시터 충전부
76 : 비교기 77 : 인버터
본 발명은 발진 안정화 검출회로에 관한 것으로, 상기 본 발명은 바이어스 전류의 조절로 발진신호가 안정화되는 시간을 제어할 수 있으므로, 발진신호 안정화 시간을 빠르게 할 수 있으며, 또한 정확한 안정화 시점을 검출하고 이를 CPU에 알려줄 수 있어 CPU의 동작 효율을 향상시킬 수 있는 발진 안정화 검출회로에 관한 것이다.
일반적으로 IC 소자들은 외부에 수정 소자를 사용하여 그 수정 소자로부터 발생된 발진신호를 사용한다.
그러나, 수정 발진기의 경우 처음 동작시 노이즈를 이용하여 발진하므로, 발진신호가 안정화되기까지 오랜 시간이 걸릴 뿐 아니라 정확한 안정화 시점을 중앙처리장치(Control Processing Unit; 이하 'CPU' 라 함)에 알려줄 수 없어 CPU 동작에 낭비되는 시간이 많다. 이에 따라 수정 소자로부터 발생된 발진신호가 안정상태에 이르렀을 때, 그 정보를 CPU에 알려주는 회로가 필요하다.
도 1은 종래 기술에 의한 발진 안정화 검출회로의 블록도를 나타낸 것으로, 도 1에서 도시한 바와 같이, 종래 기술에 의한 발진 안정화 검출회로는, 수정 발진부(210), 전압 검출회로(10), 발진정지 검출회로(30), 발진정지 검출 제어회로(40)를 포함하고 있다.
상기와 같이 구성된 종래의 발진 안정화 검출회로는 도 4와 같은 신호들이 발생되며, 상기 전압 검출회로(10)는 도 2와 같이, 상기 발진정지 검출회로(30)는 도 3과 같이 구성되어 있다
도 1 내지 도 4를 참고로 하여 종래 기술에 의한 발진 안정화 검출회로의 동작과정을 살펴보면 다음과 같다.
먼저, 수정 발진부(201)를 통해 수정이 발진하게 되면, 상기 수정 발진부(201)에서 출력된 발진신호(301)는 상기 전압 검출회로(10)에서 검출되고, 상기 검출된 신호(110)를 이용하여 발진신호의 안정상태를 나타내는 안정신호(130)를 출력한다.
좀더 상세히 설명하면, 수정 발진부(201)에서 출력된 발진신호(301)는 CPU로 출력되고, CPU는 이를 디지털 처리하며, 상기 전압 검출회로(10)는 도 4의 신호 110의 형태를 가진 신호(110)를 검출하여 이를 발진정지 검출회로(30)의 트랜지스터(32)로 출력한다.
또한, 상기 발진정지 검출회로(30)에는, 상기 전압 검출회로(10)에서 검출된 신호(110)와 도 4의 신호 120의 형태를 가진 상기 발진정지 검출 제어회로(40)의 신호(120)가 인가되며, 이로 인해 상기 발진정지 검출회로(30)의 캐패시터(33)는 시간이 지남에 따라 도 4의 신호 111의 형태로 충전이 된다.
이때, 상기 충전된 전압(111)이 임계전압 이상이 되면 버퍼(34,35)에 의해 도 4의 130의 형태를 가진 안정신호가 CPU로 출력되며, 상기 출력된 안정신호에 의해 상기 CPU는 발진신호가 안정되었음을 인지하고 동작하게 된다.
그러나, 종래의 발진 안정화 검출회로는, 캐패시터의 충전시간을 제어할 수 없어 발진신호가 안정화되는 시간을 조절할 수 없으며, 이에 따라 발진신호가 안정 화 되는 시간을 빠르게 할 수 없는 문제점이 있었다.
또한, 발진신호가 안정화되는 시간을 조절할 수 없어 정확한 안정화 시점을 검출하기 어렵고 이로 인해 정확한 안정화 시점을 CPU에 알려줄 수 없으므로, CPU 동작에 낭비되는 시간이 많아지게 되어 CPU의 동작 효율이 저하되는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로, 상기 본 발명은, 바이어스 전류의 조절로 발진신호가 안정화되는 시간을 제어함으로써, 발진신호가 안정화되는 시간을 빠르게 할 수 있는 발진 안정화 검출회로를 제공하는데 그 목적이 있다.
또한, 본 발명은, 바이어스 전류의 조절로 발진신호가 안정화되는 시간을 제어하고 이를 통해 정확한 안정화 시점을 CPU에 알려줌으로써, CPU의 동작 효율을 향상시킬 수 있는 발진 안정화 검출회로를 제공하는데 다른 목적이 있다.
본 발명의 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허청구범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 발진 안정화 검출회로는, 수정 진동자의 발진으로 생성된 펄스 형태의 발진신호를 인가받아 상기 발진신호를 분주하여 출력하는 T 플립플롭; 인버터 및 트랜지스터를 포함하며, 상기 T 플립플롭에서 출력된 신호를 하이레벨로부터 시작되는 펄스 형태의 신호로 변환하여 출력하는 펄스 제어부; 및 상기 펄스 제어부로부터 출력되는 신호에 의해 충전되는 캐패시터와 복수개의 트랜지스터를 포함하고, 바이어스 전류의 조절로 상기 캐패시터의 충전시간을 제어하며, 그 충전시간이 지난 후 상기 발진신호의 안정상태를 나타내는 안정신호를 CPU로 출력하는 발진 안정화 검출부;를 포함한다.
여기서, 상기 복수개의 트랜지스터는, 제 1 내지 제 3 단자를 구비하고, 상기 제 1 단자 및 제 2 단자 간에 인가되는 전압의 크기에 기초하여 상기 제 2 단자로부터 상기 제 3 단자로 흐르는 전류의 크기 및 방향이 변동되며, 상기 제 1 내지 제 3 단자는 게이트, 소스, 드레인인 것을 특징으로 한다.
이때, 상기 발진 안정화 검출부는,
캐패시터; 바이어스 전류를 발생시키고, 트랜지스터를 이용하여 바이어스 전류의 크기를 제어하는 바이어스 전류 제어부; 상기 바이어스 전류 제어부에서 출력되는 바이어스 전류를 미러링하는 제 1 미러링부; 상기 제 1 미러링부와 연결되며, 상기 제 1 미러링부를 통해 미러링된 바이어스 전류를 미러링하는 제 2 미러링부; 상기 제 2 미러링부와 연결되며, 상기 제 2 미러링부를 통해 미러링된 바이어스 전류를 미러링하는 제 3 미러링부; 상기 펄스 제어부와 연결되어 상기 펄스 제어부로부터 출력되는 신호에 의해 제어된 충전시간만큼 상기 캐패시터를 충전시키는 캐패 시터 충전부; 상기 캐패시터에 충전된 전압과 상기 제 3 미러링부를 통해 미러링된 바이어스 전류에 의해 생성되는 기준전압을 비교하는 비교기; 및 상기 비교기로부터 출력되는 신호를 반전하여 상기 발진신호의 안정상태를 나타내는 안정신호를 출력하는 인버터;를 포함한다.
여기서, 상기 캐패시터 충전부는, 제 1 및 제 2 피모스 트랜지스터를 포함하고, 상기 제 1 및 제 2 피모스 트랜지스터의 게이트에 상기 펄스 제어부로부터 출력되는 신호가 인가되며, 소스는 상기 제 2 미러링부와 연결되고, 상기 제 1 피모스 트랜지스터의 드레인은 접지되며 상기 제 2 피모스 트랜지스터의 드레인은 상기 캐패시터와 연결되는 것을 특징으로 한다.
이때, 상기 제 2 피모스 트랜지스터는, 상기 펄스 제어부로부터 출력되는 신호가 하이레벨에서 로우레벨로 될 때, 턴 온 되어 상기 캐패시터를 충전시키는 것을 특징으로 한다.
또한, 상기 비교기는, 제 3 피모스 트랜지스터와 제 1 엔모스 트랜지스터를 포함하며, 상기 제 3 피모스 트랜지스터는, 게이트에 상기 캐패시터에 충전된 전압이 인가되고, 소스에 전원전압이 인가되며, 드레인은 상기 제 1 엔모스 트랜지스터의 드레인과 연결되고, 상기 제 1 엔모스 트랜지스터는, 게이트에 상기 기준전압이 인가되고, 소스는 접지되며, 드레인은 상기 제 3 피모스 트랜지스터의 드레인과 연결되는 것을 특징으로 한다.
이때, 상기 비교기는, 상기 캐패시터에 충전된 전압이 상기 기준전압보다 클 경우, 상기 제 3 피모스 트랜지스터는 턴 오프 되고 상기 제 1 엔모스 트랜지스터 는 턴 온 되어 로우레벨의 신호를 출력하는 것을 특징으로 한다.
또한, 상기 인버터는, 하이레벨의 안정신호를 CPU로 출력하는 것을 특징으로 한다.
한편, 상기 발진 안정화 검출부는,
캐패시터; 바이어스 전류를 발생시키고, 트랜지스터를 이용하여 바이어스 전류의 크기를 제어하는 바이어스 전류 제어부; 상기 바이어스 전류 제어부에서 출력되는 바이어스 전류를 미러링하는 제 1 미러링부; 상기 제 1 미러링부와 연결되며, 상기 제 1 미러링부를 통해 미러링된 바이어스 전류를 미러링하는 제 2 미러링부; 상기 제 2 미러링부와 연결되며, 상기 제 2 미러링부를 통해 미러링된 바이어스 전류를 미러링하는 제 3 미러링부; 상기 펄스 제어부와 연결되어 상기 펄스 제어부로부터 출력되는 신호에 의해 제어된 충전시간만큼 상기 캐패시터를 충전시키는 캐패시터 충전부; 및 상기 캐패시터에 충전된 전압과 상기 제 3 미러링부를 통해 미러링된 바이어스 전류에 의해 생성되는 기준전압을 비교하여 상기 발진신호의 안정상태를 나타내는 안정신호를 CPU로 출력하는 비교기;를 포함할 수도 있다.
이때, 상기 캐패시터 충전부는, 제 1 및 제 2 피모스 트랜지스터를 포함하고, 상기 제 1 및 제 2 피모스 트랜지스터의 게이트에 상기 펄스 제어부로부터 출력되는 신호가 인가되며, 소스는 상기 제 2 미러링부와 연결되고, 상기 제 1 피모스 트랜지스터의 드레인은 접지되며 상기 제 2 피모스 트랜지스터의 드레인은 상기 캐패시터와 연결되는 것을 특징으로 한다.
여기서, 상기 제 2 피모스 트랜지스터는, 상기 펄스 제어부로부터 출력되는 신호가 하이레벨에서 로우레벨로 될 때, 턴 온 되어 상기 캐패시터를 충전시키는 것을 특징으로 한다.
이때, 상기 비교기는, 제 3 피모스 트랜지스터와 제 1 엔모스 트랜지스터를 포함하며, 상기 제 3 피모스 트랜지스터는, 게이트에 상기 캐패시터에 충전된 전압이 인가되고, 소스에 전원전압이 인가되며, 드레인은 상기 제 1 엔모스 트랜지스터의 드레인과 연결되고, 상기 제 1 엔모스 트랜지스터는, 게이트에 상기 기준전압이 인가되고, 소스는 접지되며, 드레인은 상기 제 3 피모스 트랜지스터의 드레인과 연결되는 것을 특징으로 한다.
또한, 이때 상기 비교기는, 상기 캐패시터에 충전된 전압이 상기 기준전압보다 클 경우, 상기 제 3 피모스 트랜지스터는 턴 오프 되고 상기 제 1 엔모스 트랜지스터는 턴 온 되어 로우레벨의 안정신호를 CPU로 출력하는 것을 특징으로 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련된 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다.
또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다.
본 발명을 설명하기에 앞서 본 발명에 따른 발진 안정화 검출회로는 복수개의 트랜지스터를 이용한다. 각각의 트랜지스터는 게이트, 소스, 및 드레인을 구비 한다. 이러한 트랜지스터는 게이트 및 소스 간에 인가되는 전압의 크기 및 극성에 따라서, 드레인으로부터 소스로 또는 그 역으로 흐르는 전류의 크기 및 방향이 결정되는 특성을 갖는다.
이러한 트랜지스터로는 바이폴라 정션 트랜지스터(BJT), 정션 전계 효과 트랜지스터(JFET), 금속 산화막 반도체 트랜지스터(이하 '모스 트랜지스터' 라 함), 및 금속 반도체 전계 효과 트랜지스터(MESFET) 등이 있다.
이하의 설명에서는 모스 트랜지스터를 중심으로 설명하고자 한다. 그러나, 본 발명은 모스 트랜지스터 뿐만 아니라 상기와 같은 특성을 가지는 모든 트랜지스터에 적용될 수 있다. 따라서, 비록 본 명세서에서는 모스 트랜지스터를 중심으로 설명하지만, 본 발명의 개념과 범위가 모스 트랜지스터로 한정되는 것은 아니다.
도 5는 본 발명에 따른 발진 안정화 검출회로의 블록도 및 출력되는 신호를 나타낸 것으로, (a)는 본 발명에 따른 발진 안정화 검출회로의 블록도를 나타내며, (a)에서 도시한 바와 같이, 본 발명에 따른 발진 안정화 검출회로는, T 플립플롭(T flip flop; 50), 펄스 제어부(60), 발진 안정화 검출부(70)를 포함한다..
여기서, T 플립플롭(50)은, 수정 진동자(미도시)의 발진으로 생성된 펄스 형태의 발진신호를 인가받아 상기 발진신호를 분주하여 출력하는데, 이때, 출력되는 신호(S1)는 도 5의 (b)의 형태를 가진다.
또한, 상기 펄스 제어부(60)는 상기 T 플립플롭(50)에서 출력된 신호(S1)를 하이(high)레벨로부터 시작되는 펄스 형태의 신호(S2)로 변환하여 출력하는데, 이 때 출력되는 신호(S2)는 도 5의 (c)의 형태를 가진다.
여기서, 상기 펄스 제어부(60)는 하이레벨로부터 시작되는 펄스 형태의 신호(S2)를 출력해야 하는데, 이는 상기 발진 안정화 검출부(70)의 캐패시터가 초기에 충전되는 것을 방지하기 위함이다. 만약 상기 펄스 제어부(60)의 출력이 로우(low)레벨부터 시작한다면 캐패시터가 초기에 바로 충전되어 그 충전시간을 제어할 수 없게 되며, 이로 인해 발진신호가 안정화되는 시간을 조절할 수 없어 본 발명의 목적을 달성할 수 없게 되는데, 그 충전시간이 제어되는 과정은 상기 발진 안정화 검출부(70)를 설명할 때 언급하기로 한다.
또한, 상기 펄스 제어부(60)는, 인버터와 모스 트랜지스터를 포함하고 있으며, 도 6과 같이 구현될 수 있는데, 도 6에서는 엔모스 트랜지스터를 이용한 실시예를 중심으로 설명한다. 그러나, 이는 설명의 편의를 위한 것으로써, 본 발명이 모스 트랜지스터의 특정 타입에 한정되는 것은 아니며, 피모스 트랜지스터 또는 피모스 트랜지스터와 엔모스 트랜지스터 모두를 이용하여 실질적으로 동일한 동작을 하도록 구현할 수 있음은 당업자에게 자명하다.
도 6을 참고로 하여 상기 펄스 제어부(60)의 동작과정을 살펴보면 다음과 같다.
만약, 상기 T 플립플롭(50)에서 출력된 신호(S1)가 하이레벨로부터 시작되는 경우, 인버터(inv1)에 의해 상기 하이레벨의 신호(V1)는 반전되어 SW2의 게이트에는 로우레벨의 신호가 인가되므로 상기 SW2는 턴 오프 되고, 인버터(inv2)에 의해 다시 반전되어 SW1의 게이트에는 하이레벨의 신호가 인가되므로 상기 SW1은 턴 온 된다.
이에 따라 SW1의 소스와 연결된 노드의 전압(V2)은 하이레벨이 되며, 상기 하이레벨의 신호(V2)는 인버터(inv4)에 의해 로우레벨의 신호(V3)로 반전되었다가 다시 인버터(inv5)에 의해 반전되어 최종적으로 하이레벨로부터 시작되는 신호(S2)가 출력된다.
만약, 상기 T 플립플롭(50)에서 출력된 신호(S1)가 로우레벨로부터 시작되는 경우, 인버터(inv1)에 의해 상기 로우레벨의 신호(V1)는 반전되어 SW2의 게이트에는 하이레벨의 신호가 인가되므로 상기 SW2는 턴 온 되고, 인버터(inv2)에 의해 다시 반전되어 SW1의 게이트에는 로우레벨의 신호가 인가되므로 상기 SW1은 턴 오프 된다.
이에 따라 SW2를 통해 전달된 로우레벨의 신호(V1)는 인버터(inv3)에 의해 반전되어 하이레벨(V2)의 신호가 되며, 상기 하이레벨의 신호(V2)는 인버터(inv4)에 의해 로우레벨의 신호(V3)로 반전되었다가 다시 인버터(inv5)에 의해 반전되어 최종적으로 하이레벨로부터 시작되는 신호(S2)가 출력된다.
이와 같이, 상기 펄스 제어부(60)에 인가되는 신호가 어떠한 레벨로 시작하든지 간에 상기 펄스 제어부(60)에서 최종적으로 출력되는 신호(S2)는 결국 하이레벨로부터 시작되는 펄스 형태의 신호가 됨을 알 수 있다.
한편, 상기 발진 안정화 검출부(70)는, 상기 펄스 제어부(60)로부터 출력되는 신호(S2)에 의해 충전되는 캐패시터와 복수개의 트랜지스터를 포함하고, 바이어스 전류의 조절로 상기 캐패시터의 충전시간을 제어하며, 그 충전시간이 지난 후 상기 발진신호의 안정상태를 나타내는 안정신호(Sout)를 CPU로 출력한다.
본 발명은 상기 발진 안정화 검출부(70)의 구성에 따라 여러가지 실시예로 구현될 수 있는데, 이하 본 발명의 바람직한 실시예에 따른 발진 안정화 검출회로를 도면을 참조하여 상세히 설명한다.
실시예 1
도 7은 본 발명의 실시예 1에 따른 발진 안정화 검출부의 회로도를 나타낸 것으로, 도 7에서 도시한 바와 같이, 상기 발진 안정화 검출부는, 캐패시터(C), 바이어스 전류 제어부(71), 제 1 미러링부(72), 제 2 미러링부(73), 제 3 미러링부(74), 캐패시터 충전부(75), 비교기(76), 인버터(77)를 포함한다.
이때, 상기 바이어스 전류 제어부(71)는, 바이어스 전류(I)를 발생시키고, 모스 트랜지스터를 이용하여 바이어스 전류(I)의 크기를 제어한다.
도 8은 본 발명의 바이어스 전류 제어부의 회로도를 나타낸 것으로, 도 8에서 도시한 바와 같이, 바이어스 전류 제어부(71)는 복수개의 모스 트랜지스터로 구현될 수 있는데, 도 8에서는 피모스 트랜지스터를 이용한 실시예를 중심으로 설명한다. 그러나, 이는 설명의 편의를 위한 것으로써, 본 발명이 모스 트랜지스터의 특정 타입에 한정되는 것은 아니며, 엔모스 트랜지스터 또는 피모스 트랜지스터와 엔모스 트랜지스터 모두를 이용하여 실질적으로 동일한 동작을 하도록 구현할 수 있음은 당업자에게 자명하다.
이하, 도 8을 참고로 하여 바이어스 전류의 제어과정을 살펴보면 다음과 같 다.
밴드갭 레퍼런스(bandgap reference; 미도시)의 소스(vt1,vt2)를 전류미러(71a)를 통해 미러링하고, 이 미러링된 전류를 복수개의 모스 트랜지스터를 통해 제어하여 바이어스 전류(I)를 발생시킨다.
이때, SW3은 그 게이트를 접지(gnd)시켜 항상 일정한 전류가 흐르게 하며, 상기 바이어스 전류(I)는 SW4 내지 SW6의 온/오프 동작을 제어함으로써 그 크기를 제어할 수 있다.
즉, 예를 들어, SW4 내지 SW6 모두 그 게이트를 접지시키면 상기 SW4 내지 SW6는 모두 턴 온이 되며, 이로 인해 SW3 내지 SW6을 통해 흐르는 전류 모두가 바이어스 전류(I)가 되므로 그 크기는 최대가 된다.
하지만, SW4 내지 SW6 모두 일정 크기의 신호를 인가시키면 상기 SW4 내지 SW6는 모두 턴 오프 되며, 이로 인해 SW3을 통해 흐르는 전류만이 바이어스 전류(I)가 되므로 그 크기는 최소가 된다.
이와 같이, SW4 내지 SW6의 게이트를 접지시키거나 그 게이트에 일정신호를 인가함으로써, 상기 바이어스 전류 제어부에서 발생되는 바이어스 전류(I)의 크기를 제어할 수 있다.
한편, 상기 제 1 미러링부(72)는, 상기 바이어스 전류 제어부(71)에서 출력되는 바이어스 전류(I)를 미러링하고, 상기 제 2 미러링부(73)는 상기 제 1 미러링부(72)와 연결되어 상기 제 1 미러링부(72)를 통해 미러링된 바이어스 전류(I)를 미러링한다.
또한, 상기 제 3 미러링부(74)는 상기 제 2 미러링부(73)와 연결되어 상기 제 2 미러링부(73)를 통해 미러링된 바이어스 전류(I)를 상기 비교기(76)로 미러링한다.
한편, 상기 캐패시터 충전부(75)는, 상기 펄스 제어부(60)와 연결되어 상기 펄스 제어부(60)로부터 출력되는 신호(S2)에 의해 충전시간만큼 상기 캐패시터(C)를 충전시킨다. 이때, 캐패시터(C)의 충전시간은 상기 바이어스 전류 제어부(71)의 바이어스 전류(I)를 조절하여 제어할 수 있다.
즉, 바이어스 전류 제어부(71)에서 발생되는 바이어스 전류(I)는 상기 제 1 미러링부(72) 및 제 2 미리링부(72)에 의해 상기 캐패시터 충전부(75)로 미러링되므로, 상기 바이어스 전류(I)의 크기를 조절하면 상기 캐패시터(C)에 충전되는 시간을 제어할 수 있다.
여기서, 상기 캐패시터 충전부(75)는, 제 1 및 제 2 피모스 트랜지스터(P1,P2)를 포함하고, 상기 제 1 및 제 2 피모스 트랜지스터(P1,P2)의 게이트에 상기 펄스 제어부(60)로부터 출력되는 신호가 인가되며, 소스는 상기 제 2 미러링부(73)와 연결되고, 상기 제 1 피모스 트랜지스터(P1)의 드레인은 접지되며 상기 제 2 피모스 트랜지스터(P2)의 드레인은 상기 캐패시터(C)와 연결된다.
이때, 상기 제 2 피모스 트랜지스터(P2)는, 상기 펄스 제어부(60)로부터 출력되는 신호(S2)가 하이레벨에서 로우레벨로 될 때, 턴 온 되어 상기 캐패시터(C)를 충전시킨다.
한편, 상기 비교기(76)는, 상기 캐패시터(C)에 충전된 전압(Vcap)과 상기 제 3 미러링부를 통해 미러링된 바이어스 전류(I)에 의해 생성되는 기준전압(Vref)을 비교한다.
여기서, 상기 비교기(76)는, 제 3 피모스 트랜지스터(P3)와 제 1 엔모스 트랜지스터(N1)를 포함하며, 상기 제 3 피모스 트랜지스터(P3)는, 게이트에 상기 캐패시터(C)에 충전된 전압(Vcap)이 인가되고, 소스에 전원전압이 인가되며, 드레인은 상기 제 1 엔모스 트랜지스터(N1)의 드레인과 연결되고, 상기 제 1 엔모스 트랜지스터(N1)는, 게이트에 상기 기준전압(Vref)이 인가되고, 소스는 접지되며, 드레인은 상기 제 3 피모스 트랜지스터(P3)의 드레인과 연결되어 있다.
따라서, 상기 비교기(76)는 제어된 충전시간이 지나 상기 캐패시터(C)에 충전된 전압(Vcap)이 상기 기준전압(Vref)보다 클 경우, 상기 제 3 피모스 트랜지스터(P3)는 턴 오프 되고 상기 제 1 엔모스 트랜지스터(N1)는 턴 온 되어 로우레벨의 신호를 출력하게 되며, 상기 인버터(77)는 상기 비교기(76)로부터 출력되는 로우레벨의 신호를 반전하여 하이레벨의 안정신호(Sout)를 CPU로 출력한다.
실시예 2
도 9는 본 발명의 실시예 2에 따른 발진 안정화 검출부의 회로도를 나타낸 것으로, 도 9에서 도시한 바와 같이, 상기 발진 안정화 검출부는, 캐패시터(C), 바이어스 전류 제어부(71), 제 1 미러링부(72), 제 2 미러링부(73), 제 3 미러링부(74), 캐패시터 충전부(75), 비교기(76)를 포함한다.
여기서, 상기 바이어스 전류 제어부(71)는, 바이어스 전류(I)를 발생시키고, 모스 트랜지스터를 이용하여 바이어스 전류(I)의 크기를 제어한다.
이때, 상기 바이어스 전류 제어부(71)의 구성과 상기 바이어스 전류 제어부(71)를 통해 바이어스 전류가 제어되는 과정은 상기 도 8에서 설명한 실시예 1과 동일하다.
한편, 상기 제 1 미러링부(72)는, 상기 바이어스 전류 제어부(71)에서 출력되는 바이어스 전류(I)를 미러링하고, 상기 제 2 미러링부(73)는 상기 제 1 미러링부(72)와 연결되어 상기 제 1 미러링부(72)를 통해 미러링된 바이어스 전류(I)를 미러링한다.
또한, 상기 제 3 미러링부(74)는 상기 제 2 미러링부(73)와 연결되어 상기 제 2 미러링부(73)를 통해 미러링된 바이어스 전류(I)를 상기 비교기(76)로 미러링한다.
한편, 상기 캐패시터 충전부(75)는, 상기 펄스 제어부(60)와 연결되어 상기 펄스 제어부(60)로부터 출력되는 신호(S2)에 의해 제어된 충전시간만큼 상기 캐패시터(C)를 충전시킨다. 이때, 캐패시터(C)의 충전시간은 상기 바이어스 전류 제어부(71)의 바이어스 전류(I)를 조절하여 제어할 수 있다.
즉, 바이어스 전류 제어부(71)에서 발생되는 바이어스 전류(I)는 상기 제 1 미러링부(72) 및 제 2 미리링부(72)에 의해 상기 캐패시터 충전부(75)로 미러링되므로, 상기 바이어스 전류(I)의 크기를 조절하면 상기 캐패시터(C)에 충전되는 시간을 제어할 수 있다.
여기서, 상기 캐패시터 충전부(75)는, 제 1 및 제 2 피모스 트랜지스 터(P1,P2)를 포함하고, 상기 제 1 및 제 2 피모스 트랜지스터(P1,P2)의 게이트에 상기 펄스 제어부(60)로부터 출력되는 신호가 인가되며, 소스는 상기 제 2 미러링부(73)와 연결되고, 상기 제 1 피모스 트랜지스터(P1)의 드레인은 접지되며 상기 제 2 피모스 트랜지스터(P2)의 드레인은 상기 캐패시터(C)와 연결된다.
이때, 상기 제 2 피모스 트랜지스터(P2)는, 상기 펄스 제어부(60)로부터 출력되는 신호(S2)가 하이레벨에서 로우레벨로 될 때, 턴 온 되어 상기 캐패시터(C)를 충전시킨다.
한편, 상기 비교기(76)는, 상기 캐패시터(C)에 충전된 전압(Vcap)과 상기 제 3 미러링부를 통해 미러링된 바이어스 전류(I)에 의해 생성되는 기준전압(Vref)을 비교하여 상기 발진신호의 안정상태를 나타내는 안정신호를 CPU로 출력한다.
여기서, 상기 비교기(76)는, 제 3 피모스 트랜지스터(P3)와 제 1 엔모스 트랜지스터(N1)를 포함하며, 상기 제 3 피모스 트랜지스터(P3)는, 게이트에 상기 캐패시터(C)에 충전된 전압(Vcap)이 인가되고, 소스에 전원전압이 인가되며, 드레인은 상기 제 1 엔모스 트랜지스터(N1)의 드레인과 연결되고, 상기 제 1 엔모스 트랜지스터(N1)는, 게이트에 상기 기준전압(Vref)이 인가되고, 소스는 접지되며, 드레인은 상기 제 3 피모스 트랜지스터(P3)의 드레인과 연결되어 있다.
따라서, 상기 비교기(76)는 제어된 충전시간이 지나 상기 캐패시터(C)에 충전된 전압(Vcap)이 상기 기준전압(Vref)보다 클 경우, 상기 제 3 피모스 트랜지스터(P3)는 턴 오프 되고 상기 제 1 엔모스 트랜지스터(N1)는 턴 온 되어 로우레벨의 안정신호(Sout)를 CPU로 출력한다.
도 10은 본 발명에 따른 실시예 1 및 실시예 2의 시뮬레이션 결과를 나타낸 그래프로서, (a)는 실시예 1 및 실시예 2의 캐패시터 충전전압을, (b)는 실시예 1의 안정신호를, (c)는 실시예 2의 안정신호를, (d)는 실시예 1 및 실시예 2의 발진신호를 나타낸다.
도 10에서 도시한 바와 같이, 캐패시터의 충전시간(T1~Ts)이 지난 후, 발진신호의 안정상태를 나타내는 안정신호가 출력됨을 도 10의 (a) 내지 (c)를 통해 확인할 수 있으며, 안정신호가 출력되는 순간과 거의 동시에 발진신호가 안정해지고 있음을 도 10의 (d)를 통해 확인할 수 있다.
따라서, 도 10의 (a)에 도시된 바와 같이, 캐패시터의 충전이 끝나는 순간(Ts)이 바로 상기 발진신호의 안정화 시점이 되므로, 바이어스 전류를 제어하여 캐패시터 충전시간(T1~Ts)을 빠르게 한다면 발진신호가 안정화되는 시간 또한 빠르게 할 수 있다.
또한, 바이어스 전류의 제어로 캐패시터 충전시간(T1~Ts)을 제어할 수 있으며 이에 따라 발진신호가 안정화되는 시간 또한 제어할 수 있으므로, 정확한 안정화 시점(Ts)을 검출할 수 있게 되고 이로 인해 정확한 안정화 시점(Ts)를 CPU에 알려줄 수 있게 된다.
따라서, CPU는 안정화 시점부터 정확히 동작할 수 있게 되어 CPU 동작에 낭비되는 시간이 현저히 감소되며, 이에 따라 CPU의 동작 효율을 향상시킬 수 있게 된다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이며, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
상술한 바와 같이, 본 발명에 의한 발진 안정화 검출회로는, 바이어스 전류를 조절하여 발진신호가 안정화되는 시간을 제어함으로써 발진신호가 안정화되는 시간을 빠르게 할 수 있는 효과가 있다.
또한, 본 발명은, 바이어스 전류를 조절하여 발진신호가 안정화되는 시간을 제어함으로써, 정확한 안정화 시점을 검출하고 이를 CPU에 알려줄 수 있으며, 이로 인해 CPU의 동작 효율을 향상시킬 수 있는 효과가 있다.

Claims (13)

  1. 수정 진동자의 발진으로 생성된 펄스 형태의 발진신호를 인가받아 상기 발진신호를 분주하여 출력하는 T 플립플롭;
    인버터 및 트랜지스터를 포함하며, 상기 T 플립플롭에서 출력된 신호를 하이레벨로부터 시작되는 펄스 형태의 신호로 변환하여 출력하는 펄스 제어부; 및
    상기 펄스 제어부로부터 출력되는 신호에 의해 충전되는 캐패시터와 복수개의 트랜지스터를 포함하고, 바이어스 전류의 조절로 상기 캐패시터의 충전시간을 제어하며, 그 충전시간이 지난 후 상기 발진신호의 안정상태를 나타내는 안정신호를 CPU로 출력하는 발진 안정화 검출부;를 포함하는 발진 안정화 검출회로.
  2. 제 1항에 있어서, 상기 복수개의 트랜지스터는,
    제 1 내지 제 3 단자를 구비하고, 상기 제 1 단자 및 제 2 단자 간에 인가되는 전압의 크기에 기초하여 상기 제 2 단자로부터 상기 제 3 단자로 흐르는 전류의 크기 및 방향이 변동되며, 상기 제 1 내지 제 3 단자는 게이트, 소스, 드레인인 것을 특징으로 하는 발진 안정화 검출회로.
  3. 제 2항에 있어서, 상기 발진 안정화 검출부는,
    캐패시터;
    바이어스 전류를 발생시키고, 트랜지스터를 이용하여 바이어스 전류의 크기를 제어하는 바이어스 전류 제어부;
    상기 바이어스 전류 제어부에서 출력되는 바이어스 전류를 미러링하는 제 1 미러링부;
    상기 제 1 미러링부와 연결되며, 상기 제 1 미러링부를 통해 미러링된 바이어스 전류를 미러링하는 제 2 미러링부;
    상기 제 2 미러링부와 연결되며, 상기 제 2 미러링부를 통해 미러링된 바이어스 전류를 미러링하는 제 3 미러링부;
    상기 펄스 제어부와 연결되어 상기 펄스 제어부로부터 출력되는 신호에 의해 제어된 충전시간만큼 상기 캐패시터를 충전시키는 캐패시터 충전부;
    상기 캐패시터에 충전된 전압과 상기 제 3 미러링부를 통해 미러링된 바이어스 전류에 의해 생성되는 기준전압을 비교하는 비교기; 및
    상기 비교기로부터 출력되는 신호를 반전하여 상기 발진신호의 안정상태를 나타내는 안정신호를 CPU로 출력하는 인버터;를 포함하는 발진 안정화 검출회로
  4. 제 3항에 있어서, 상기 캐패시터 충전부는
    제 1 및 제 2 피모스 트랜지스터를 포함하고, 상기 제 1 및 제 2 피모스 트랜지스터의 게이트에 상기 펄스 제어부로부터 출력되는 신호가 인가되며, 소스는 상기 제 2 미러링부와 연결되고, 상기 제 1 피모스 트랜지스터의 드레인은 접지되며 상기 제 2 피모스 트랜지스터의 드레인은 상기 캐패시터와 연결되는 것을 특징으로 하는 발진 안정화 검출회로.
  5. 제 4항에 있어서, 상기 제 2 피모스 트랜지스터는,
    상기 펄스 제어부로부터 출력되는 신호가 하이레벨에서 로우레벨로 될 때, 턴 온 되어 상기 캐패시터를 충전시키는 것을 특징으로 하는 발진 안정화 검출회로.
  6. 제 3항에 있어서, 상기 비교기는,
    제 3 피모스 트랜지스터와 제 1 엔모스 트랜지스터를 포함하며,
    상기 제 3 피모스 트랜지스터는,
    게이트에 상기 캐패시터에 충전된 전압이 인가되고, 소스에 전원전압이 인가되며, 드레인은 상기 제 1 엔모스 트랜지스터의 드레인과 연결되고,
    상기 제 1 엔모스 트랜지스터는,
    게이트에 상기 기준전압이 인가되고, 소스는 접지되며, 드레인은 상기 제 3 피모스 트랜지스터의 드레인과 연결되는 것을 특징으로 하는 발진 안정화 검출회로.
  7. 제 6항에 있어서, 상기 비교기는,
    상기 캐패시터에 충전된 전압이 상기 기준전압보다 클 경우, 상기 제 3 피모스 트랜지스터는 턴 오프 되고 상기 제 1 엔모스 트랜지스터는 턴 온 되어 로우레벨의 신호를 출력하는 것을 특징으로 하는 발진 안정화 검출회로.
  8. 제 7항에 있어서, 상기 인버터는,
    하이레벨의 안정신호를 CPU로 출력하는 것을 특징으로 하는 발진 안정화 검출회로.
  9. 제 2항에 있어서, 상기 발진 안정화 검출부는,
    캐패시터;
    바이어스 전류를 발생시키고, 트랜지스터를 이용하여 바이어스 전류의 크기를 제어하는 바이어스 전류 제어부;
    상기 바이어스 전류 제어부에서 출력되는 바이어스 전류를 미러링하는 제 1 미러링부;
    상기 제 1 미러링부와 연결되며, 상기 제 1 미러링부를 통해 미러링된 바이 어스 전류를 미러링하는 제 2 미러링부;
    상기 제 2 미러링부와 연결되며, 상기 제 2 미러링부를 통해 미러링된 바이어스 전류를 미러링하는 제 3 미러링부;
    상기 펄스 제어부와 연결되어 상기 펄스 제어부로부터 출력되는 신호에 의해 제어된 충전시간만큼 상기 캐패시터를 충전시키는 캐패시터 충전부; 및
    상기 캐패시터에 충전된 전압과 상기 제 3 미러링부를 통해 미러링된 바이어스 전류에 의해 생성되는 기준전압을 비교하여 상기 발진신호의 안정상태를 나타내는 안정신호를 CPU로 출력하는 비교기;를 포함하는 발진 안정화 검출회로.
  10. 제 9항에 있어서, 상기 캐패시터 충전부는
    제 1 및 제 2 피모스 트랜지스터를 포함하고, 상기 제 1 및 제 2 피모스 트랜지스터의 게이트에 상기 펄스 제어부로부터 출력되는 신호가 인가되며, 소스는 상기 제 2 미러링부와 연결되고, 상기 제 1 피모스 트랜지스터의 드레인은 접지되며 상기 제 2 피모스 트랜지스터의 드레인은 상기 캐패시터와 연결되는 것을 특징으로 하는 발진 안정화 검출회로.
  11. 제 10항에 있어서, 상기 제 2 피모스 트랜지스터는
    상기 펄스 제어부로부터 출력되는 신호가 하이레벨에서 로우레벨로 될 때, 턴 온 되어 상기 캐패시터를 충전시키는 것을 특징으로 하는 발진 안정화 검출회로.
  12. 제 9항에 있어서, 상기 비교기는,
    제 3 피모스 트랜지스터와 제 1 엔모스 트랜지스터를 포함하며,
    상기 제 3 피모스 트랜지스터는,
    게이트에 상기 캐패시터에 충전된 전압이 인가되고, 소스에 전원전압이 인가되며, 드레인은 상기 제 1 엔모스 트랜지스터의 드레인과 연결되고,
    상기 제 1 엔모스 트랜지스터는,
    게이트에 상기 기준전압이 인가되고, 소스는 접지되며, 드레인은 상기 제 3피모스 트랜지스터의 드레인과 연결되는 것을 특징으로 하는 발진 안정화 검출회로.
  13. 제 12항에 있어서, 상기 비교기는,
    상기 캐패시터에 충전된 전압이 상기 기준전압보다 클 경우, 상기 제 3 피모스 트랜지스터는 턴 오프 되고 상기 제 1 엔모스 트랜지스터는 턴 온 되어 로우레벨의 안정신호를 CPU로 출력하는 것을 특징으로 하는 발진 안정화 검출회로.
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