CN111342828A - 一种多电压域复位延迟电路 - Google Patents
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Abstract
本发明公开了一种多电压域复位延迟电路，用以解决现有技术的复位延迟电路使用比较器占用较大面积，集成性低，不能控制复位时间以及不具备电压监控的问题，本电路包括偏置电路、第一开关控制电路、第二开关控制电路以及复位信号产生电路；所述偏置电路、第一开关控制电路、第二开关控制电路以及复位信号产生电路之间电连接。本复位延迟电路，能够实现多电压域复位，其利用NMOS管和PMOS管组合替代比较器，系统集成性高，并且复位时间可控，输出信号稳定以及具有电压监控特性，可以根据VCC变换输出对应的高或者低电平。
Description
技术领域
本发明涉及IC集成技术领域，尤其涉及一种多电压域复位延迟电路。
背景技术
复位电路是IC集成电路中的一个模块，其作用是使电路从不稳定状态恢复为初始状态。当需求产生时，复位电路产生一个一定宽度的复位脉冲信号去复位整个电路，使电路恢复为初始状态，进而开始后续的工作。无论用户使用何种电路设计方式，总要涉及到复位电路的设计。而复位电路设计的好坏，直接影响到整个系统工作的可靠性。许多用户在完成了数字电路的设计，并在实验室调试成功后，在现场却出现了“死机”、“程序走飞”等现象，这主要是电路的复位电路设计不可靠引起的。
如图1所示，传统复位电路的设计思想是：将偏置电路产生的电压信号Vbn,Vbp作为比较器CMP的输入，由比较器的输出作为开关电路的栅极输入信号，由此来控制MOS管的通断，第一PMOS管M1的栅极和第二NMOS管M2连接于节点A，对并联电容C进行充放电。电容C一端接地，另一端与触发器的输入端连接。通过控制电容非接地端的电位就控制了触发器的输入电压。若比较器的输出为低电平，第一PMOS管M1开启，电容C经由M1支路充电，若充电过程中B点电位高于触发器ST的翻转电压，触发器发生翻转输出高电平；若比较器输入的为高电平，第一PMOS管M1关闭，第二NMOS管M2开启，电容C经由M2所在支路放电，若B点电位低于触发器ST的翻转电压时，触发器发生翻转，输出端Vout输出低电平。
上述现有技术中，有如下缺点：
比较器占用面积较大，成本高，不利于系统集成；
电路中没有器件限制电容的充电时间，如果PMOS管M1的开启时间较短，不足以使电容充电至Smith触发器发生翻转，上电复位信号不能保证正确输出，进而不能正确初始化内部电路；
电路启动阶段，Vbn与Vbp输出波动会导致比较器的输出不稳定，进而导致整个电路的输出不确定；
只能在单电压域工作。
发明内容
为了解决背景技术中提出的问题，本发明提供了一种在多个电压域电路中，能够确保所有电压域都正确启动的复位时间可控制的多电压域复位延迟电路。
为了达到上述目的，本发明采用以下技术方案，一种多电压域复位延迟电路，包括：偏置电路、第一开关控制电路、第二开关控制电路以及复位信号产生电路；
所述偏置电路包括：第一电流源、第一电流镜；
其中，第一电流源的一端接地，第一电流源的另一端接第一电流镜的输入端，第一电流镜的另一端接第一电源电压(VCC1)；
所述第一开关控制电路包括：第一MOS管(M1)、第一PMOS管(MP0)、第一NMOS管(MN0)以及第二电流镜；
其中，第一MOS管(M1)的漏极和第一电流镜的输出端、第一PMOS管(MP0)的栅极以及第一NMOS管(MN0)的栅极连接与结点(A)，第一MOS管(M1)的源极和第一NMOS管(MN0)的源极连接，第一NMOS管(MN0)的漏极和第一PMOS管(MP0)的漏极连接，第一PMOS管(MP0)的源极和第二电流镜的输入端连接，第二电流镜的另一端接第一电源电压(VCC1)；
所述第二开关控制电路包括：第三电流镜、第二PMOS管(MP1)、第三PMOS管(MP2)、第四PMOS管(MPK)、第四NMOS管(MN3)，所述第三电流镜包括：第二NMOS管(MN1)和第三NMOS管(MN2)；
其中第二NMOS管(MN1)的漏极和第二电流镜的输出端、第二NMOS管(MN1)的栅极以及第三NMOS管(MN2)的栅极连接，第三NMOS管(MN2)的漏极和通过结点(C)和第四PMOS管(MPK)的栅极以及第二PMOS管(MP1)的漏极连接，第二PMOS管(MP1)的源极接第二电源电压(VCC2)，第二PMOS管(MP1)的栅极和第三PMOS管(MP2)的栅极以及第四NMOS管(MN3)的栅极连接，第三PMOS管(MP2)的源极接接第二电源电压(VCC2)，第三PMOS管(MP2)的漏极接第四PMOS管(MPK)的源极，第四PMOS管(MPK)的漏极和第四NMOS管(MN3)的漏极连接，第四NMOS管(MN3)的源极和复位信号产生电路的输入端以及第二电流源的一端连接，第二电流源的另一端接地；
所述复位信号产生电路，包括电容C1和驱动器；
其中，电容C1的一端和第四NMOS管(MN3)的源极以及通过结点(B)和驱动器的输入端连接，电容C1的另一端接地。
进一步地，驱动器包括施密特触发器，用于当结点(B)的电位达到施密特触发器的翻转电压时，输出复位信号。
进一步地，第一MOS管(M1)的源极和第一NMOS管(MN0)的源极接入预设第三电源电压(VCC3)。
本发明有如下优点：
(1)本多电压域复位延迟电路，能够实现当电路中有多个电源供电时，保证所有电压域都正确启动后才输出复位信号。
(2)本多电压域复位延迟电路，采用NMOS管和PMOS管组合替代比较器，减少了电路的占用面积，提高了电路的集成性，并且避免了电路启动阶段，Vbn与Vbp输出波动会导致比较器的输出不稳定问题，输出信号稳定。
(3)本多电压域复位延迟电路，能够根据调整电容的充放电时间对复位时间进行控制，实现了复位时间可控的目的。
(4)具有电压监控特性，可根据VCC变化情况输出高/低电平。
附图说明
图1是现有技术中的一种复位延迟电路的电路图；
图2是本发明实施例一提供的一种多电压域复位延迟电路的电路图。
具体实施方式
以下是本发明的具体实施例并结合附图，对本发明的技术方案作进一步的描述，但本发明并不限于这些实施例。
本实施例提供一种多电压域复位延迟电路，包括：偏置电路、第一开关控制电路、第二开关控制电路以及复位信号产生电路；
其电路图如图2所示，以VCC1为12V，VCC2为5V，VCC3为由LDO产生7V电压为例，结合附图详述如下：
所述偏置电路包括：第一电流源、第一电流镜；
其中，第一电流源的一端接地，第一电流源的另一端接第一电流镜的输入端，第一电流镜的另一端接第一电源电压(VCC1)；
所述第一开关控制电路包括：第一MOS管(M1)、第一PMOS管(MP0)、第一NMOS管(MN0)以及第二电流镜；
其中，第一MOS管(M1)的漏极和第一电流镜的输出端、第一PMOS管(MP0)的栅极以及第一NMOS管(MN0)的栅极连接与结点(A)，第一MOS管(M1)的源极和第一NMOS管(MN0)的源极连接并接第三电源电压(VCC3)，第一NMOS管(MN0)的漏极和第一PMOS管(MP0)的漏极连接，第一PMOS管(MP0)的源极和第二电流镜的输入端连接，第二电流镜的另一端接第一电源电压(VCC1)；
其中第一PMOS管(MP0)、第一NMOS管(MN0)组合替代了现有技术复位延迟电路中的比较器，其中第一PMOS管(MP0)、第一NMOS管(MN0)组合用于比较结点(A)的电压是否达到第一PMOS管(MP0)、第一NMOS管(MN0)的阈值电压，若是，则结点(A)的电压能使第一PMOS管(MP0)、第一NMOS管(MN0)均导通，从而确定由LD0产生的7V电压域即第三电源电压(VCC3)已稳定，能按照预设要求进行工作；
当结点(A)的电压达到第一PMOS管(MP0)、第一NMOS管(MN0)的阈值电压后，第一PMOS管(MP0)和第一NMOS管(MN0)均导通，此时电流会通过第二电流镜流入第二开关控制电路。
所述第二开关控制电路包括：第三电流镜、第二PMOS管(MP1)、第三PMOS管(MP2)、第四PMOS管(MPK)、第四NMOS管(MN3)，所述第三电流镜包括：第二NMOS管(MN1)和第三NMOS管(MN2)；
其中第二NMOS管(MN1)的漏极和第二电流镜的输出端、第二NMOS管(MN1)的栅极以及第三NMOS管(MN2)的栅极连接，第三NMOS管(MN2)的漏极和通过结点(C)和第四PMOS管(MPK)的栅极以及第二PMOS管(MP1)的漏极连接，第二PMOS管(MP1)的源极接第二电源电压(VCC2)，第二PMOS管(MP1)的栅极和第三PMOS管(MP2)的栅极以及第四NMOS管(MN3)的栅极连接，第三PMOS管(MP2)的源极接接第二电源电压(VCC2)，第三PMOS管(MP2)的漏极接第四PMOS管(MPK)的源极，第四PMOS管(MPK)的漏极和第四NMOS管(MN3)的漏极连接，第四NMOS管(MN3)的源极和复位信号产生电路的输入端连接；
此时第三电流镜中的第二NMOS管(MN1)所在的支路导通，并且第二NMOS管(MN1)的电流镜像到第三NMOS管(MN2)；
如图2所示，第三NMOS管(MN2)的电流通过结点(C)流入第四PMOS管(MPK)以及第二PMOS管(MP1)，第二PMOS管(MP1)的源极接5V电源电压，此时在5V的电压域中，将第二PMOS管(MP1)栅极端的电压VAH作为偏置电压传输至第三PMOS管(MP2)和第四NMOS管(MN3)，此时第三PMOS管(MP2)和第四NMOS管(MN3)等同于比较器，当电压VAH大于第三PMOS管(MP2)和第四NMOS管(MN3)的阈值电压时，第三PMOS管(MP2)和第四NMOS管(MN3)均导通；
进一步地，其中结点(C)等同于第三PMOS管(MP2)和第四NMOS管(MN3)组成的使能端，当第四PMOS管(MPK)的栅极电压VOK下降至第四PMOS管(MPK)的导通电压时，第四PMOS管(MPK)会导通，此时第三PMOS管(MP2)和第四NMOS管(MN3)所在的支路会导通，从而第三PMOS管(MP2)和第四NMOS管(MN3)所在的支路开始对复位信号产生电路输入电流信号。
所述复位信号产生电路，包括电容C1和驱动器，驱动器包括施密特触发器；
其中，电容C1的一端和第四NMOS管(MN3)的源极以及通过结点(B)和驱动器的输入端连接，电容C1的另一端接地，即第三PMOS管(MP2)和第四NMOS管(MN3)所在的支路导通后，会对电容C1进行充电。
进一步地，当结点(B)的电位达到施密特触发器的翻转电压时，输出复位信号。
进一步地，第一MOS管(M1)的源极和第一NMOS管(MN0)的源极预设第三电源电压(VCC3)。
本实施例中提供的一种多电压域复位延迟电路，能够实现当电路中有多个电源供电时，保证每个电压域都正确启动后才输出复位信号。其采用NMOS管和PMOS管组合替代比较器，减少了电路的占用面积，提高了电路的集成性，并且避免了电路启动阶段，Vbn与Vbp输出波动会导致比较器的输出不稳定问题，输出信号稳定。进一步地本多电压域复位延迟电路，能够根据调整电容的充放电时间对复位时间进行控制，实现了复位时间可控的目的。
具有电压监控特性，可根据VCC变化情况输出高/低电平。
本文中所描述的具体实施例仅仅是对本发明精神作举例说明。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求书所定义的范围。
Claims (3)
1.一种多电压域复位延迟电路，其特征在于，包括：偏置电路、第一开关控制电路、第二开关控制电路以及复位信号产生电路；
所述偏置电路包括：第一电流源、第一电流镜；
其中，第一电流源的一端接地，第一电流源的另一端接第一电流镜的输入端，第一电流镜的另一端接第一电源电压(VCC1)；
所述第一开关控制电路包括：第一MOS管(M1)、第一PMOS管(MP0)、第一NMOS管(MN0)以及第二电流镜；
其中，第一MOS管(M1)的漏极和第一电流镜的输出端、第一PMOS管(MP0)的栅极以及第一NMOS管(MN0)的栅极连接与结点(A)，第一MOS管(M1)的源极和第一NMOS管(MN0)的源极连接，第一NMOS管(MN0)的漏极和第一PMOS管(MP0)的漏极连接，第一PMOS管(MP0)的源极和第二电流镜的输入端连接，第二电流镜的另一端接第一电源电压(VCC1)；
所述第二开关控制电路包括：第三电流镜、第二PMOS管(MP1)、第三PMOS管(MP2)、第四PMOS管(MPK)、第四NMOS管(MN3)，所述第三电流镜包括：第二NMOS管(MN1)和第三NMOS管(MN2)；
其中第二NMOS管(MN1)的漏极和第二电流镜的输出端、第二NMOS管(MN1)的栅极以及第三NMOS管(MN2)的栅极连接，第三NMOS管(MN2)的漏极和通过结点(C)和第四PMOS管(MPK)的栅极以及第二PMOS管(MP1)的漏极连接，第二PMOS管(MP1)的源极接第二电源电压(VCC2)，第二PMOS管(MP1)的栅极和第三PMOS管(MP2)的栅极以及第四NMOS管(MN3)的栅极连接，第三PMOS管(MP2)的源极接第二电源电压(VCC2)，第三PMOS管(MP2)的漏极接第四PMOS管(MPK)的源极，第四PMOS管(MPK)的漏极和第四NMOS管(MN3)的漏极连接，第四NMOS管(MN3)的源极和复位信号产生电路的输入端以及第二电流源的一端连接，第二电流源的另一端接地；
所述复位信号产生电路，包括电容C1和驱动器；
其中，电容C1的一端和第四NMOS管(MN3)的源极以及通过结点(B)和驱动器的输入端连接，电容C1的另一端接地。
2.根据权利要求1所述的一种多电压域复位延迟电路，其特征在于，驱动器包括施密特触发器，用于当结点(B)的电位达到施密特触发器的翻转电压时，输出复位信号。
3.根据权利要求1所述的一种多电压域复位延迟电路，其特征在于，
第一MOS管(M1)的源极和第一NMOS管(MN0)的源极接入预设第三电源电压(VCC3)。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113783556A (zh) * | 2021-09-27 | 2021-12-10 | 电子科技大学 | 一种时间可控的上电复位电路 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253891A (ja) * | 2005-03-09 | 2006-09-21 | Sanyo Electric Co Ltd | バイアス回路 |
| JP2006340096A (ja) * | 2005-06-02 | 2006-12-14 | Nec Electronics Corp | 電圧電流変換回路 |
| CN102331807A (zh) * | 2011-09-30 | 2012-01-25 | 电子科技大学 | 一种集成摆率增强电路的低压差线性稳压器 |
| CN102707754A (zh) * | 2012-05-30 | 2012-10-03 | 昆山锐芯微电子有限公司 | 低压差线性稳压电路 |
| CN107168453A (zh) * | 2017-07-03 | 2017-09-15 | 电子科技大学 | 一种基于纹波预放大的全集成低压差线性稳压器 |
| CN107733407A (zh) * | 2017-11-03 | 2018-02-23 | 中国电子科技集团公司第五十四研究所 | 一种快速充放电且复位时间可控的上电复位电路 |
| CN209201038U (zh) * | 2018-12-18 | 2019-08-02 | 宁波德晶元科技有限公司 | 一种多电压域复位延迟电路 |
-
2018
- 2018-12-18 CN CN201811549688.3A patent/CN111342828A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253891A (ja) * | 2005-03-09 | 2006-09-21 | Sanyo Electric Co Ltd | バイアス回路 |
| JP2006340096A (ja) * | 2005-06-02 | 2006-12-14 | Nec Electronics Corp | 電圧電流変換回路 |
| CN102331807A (zh) * | 2011-09-30 | 2012-01-25 | 电子科技大学 | 一种集成摆率增强电路的低压差线性稳压器 |
| CN102707754A (zh) * | 2012-05-30 | 2012-10-03 | 昆山锐芯微电子有限公司 | 低压差线性稳压电路 |
| CN107168453A (zh) * | 2017-07-03 | 2017-09-15 | 电子科技大学 | 一种基于纹波预放大的全集成低压差线性稳压器 |
| CN107733407A (zh) * | 2017-11-03 | 2018-02-23 | 中国电子科技集团公司第五十四研究所 | 一种快速充放电且复位时间可控的上电复位电路 |
| CN209201038U (zh) * | 2018-12-18 | 2019-08-02 | 宁波德晶元科技有限公司 | 一种多电压域复位延迟电路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113783556A (zh) * | 2021-09-27 | 2021-12-10 | 电子科技大学 | 一种时间可控的上电复位电路 |
| CN113783556B (zh) * | 2021-09-27 | 2023-05-26 | 电子科技大学 | 一种时间可控的上电复位电路 |
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