KR20070112712A - 데이터 전송 시스템 및 데이터 처리 장치 - Google Patents

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KR20070112712A
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신지 비토
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마쯔시다덴기산교 가부시키가이샤
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Abstract

클락 속도의 고속화 및 데이터 신호선 수의 증가를 행하지 않고 데이터 전송률을 향상하시키기 위한 것으로, 데이터 전송 시스템은, 제1 클락 신호를 분주하여 생성된 제2 클락 신호와, 제2 클락 신호의 1사이클마다 2비트를 포함하는 데이터 신호를 송신하는 데이터 송신부와, 제2 클락 신호 및 데이터 신호를 수신하고, 데이터 신호에 포함되는 2비트를 제2 클락 신호의 1사이클마다 독립하여 검출하는 데이터 수신부를 구비한다.

Description

데이터 전송 시스템 및 데이터 처리 장치{DATA TRANSFER SYSTEM AND DATA PROCESSING APPARATUS}
도 1은 제1 실시예의 데이터 전송 시스템의 구성을 나타내는 블록도
도 2는 제1 실시예의 데이터 전송 시스템에서의 타이밍 차트
도 3은 제1 실시예의 데이터 전송 시스템의 다른 예의 구성을 나타내는 블록도
도 4는 제2 실시예의 데이터 전송 시스템의 구성을 나타내는 블록도
도 5는 제2 실시예의 데이터 전송 시스템에서의 타이밍 차트
도면의 주요 부분에 대한 부호의 설명
100, 200 : 데이터 전송 시스템 10 : 데이터 송신부
11, 12 : 입력 단자 13 : 클락 제어부
14 : 데이터 제어부 15, 16 : 플립 플롭(F/F)
17, 18 : 출력 단자 20 : 데이터 수신부
21, 22 : 입력 단자 23 : 래치부
24, 25 : F/F 26 : 2가 데이터 검출부
30 : 고속 처리부 31 : F/F
40 : 클락 분주부 41 : F/F
42 : 인버터 50 : 저속 처리부
51 : 래치부 52, 53 : F/F
54 : 2가 데이터 검출부
본 발명은 데이터 전송률을 향상시킨 데이터 전송 시스템 및 데이터 처리 장치에 관한 것이다.
제3 세대 휴대 전화의 보급 및 네트워크의 고속화에 수반하여, 화상 데이터나 동영상 데이터, 프로그램 데이터 등의 데이터를 고속으로 처리하는 것이 요구되고 있다. 이 때문에 휴대 전화 내부의 LSI의 동작 클락 속도를 높이거나, 데이터 신호선의 수를 늘리거나 하여 데이터 처리 속도 및 데이터 전송률을 높이고 있다. 또한 특개 2004-7797호 공보에 개시되어 있는 기술에 따르면, 고속 전송 및 저소비 전력이 실현 가능하다.
그러나 동작 클락 속도를 높이면 LSI의 소비 전력이 증대된다. 배터리로 구동하는 휴대 전화 등의 기기에 있어 소비 전력의 증가는, 동작 시간의 단축으로 이어지므로 바람직하지 않다. 또한 데이터 신호선 수의 증가는 LSI의 면적 증가로 이어지므로 바람직하지 않다.
본 발명의 목적은, 클락 속도의 고속화 및 데이터 신호선 수의 증가를 행하 지 않고 데이터 전송률을 향상시킨 데이터 전송 시스템 및 데이터 처리 장치를 제공하는 것이다.
본 발명은, 제1 클락 신호를 분주(分周)하여 생성된 제2 클락 신호와, 상기 제2 클락 신호의 1 사이클마다 2비트를 포함하는 데이터 신호를 송신하는 데이터 송신부와, 상기 제2 클락 신호 및 상기 데이터 신호를 수신하고, 상기 데이터 신호에 포함되는 상기 2비트를 상기 제2 클락 신호의 1 사이클마다 독립하여 검출하는 데이터 수신부를 구비한 데이터 전송 시스템을 제공한다.
상기 데이터 전송 시스템에서는, 상기 제2 클락 신호의 클락 주파수는, 상기 제1 클락 신호의 클락 주파수의 2분의 1이고, 상기 데이터 송신부로부터 송신되는 상기 데이터 신호에는, 상기 제2 클락 신호의 1 사이클의 하이(HIGH) 기간 및 로우(LOW) 기간의 각각에 1비트가 할당되어 있다.
상기 데이터 전송 시스템에서는, 상기 데이터 수신부는, 상기 데이터 신호에 포함되는 상기 HIGH 기간에 할당된 1비트를 상기 제2 클락 신호의 1 사이클마다 검출하는 제1 검출부와, 상기 데이터 신호에 포함되는 상기 LOW 기간에 할당된 1비트를 상기 제2 클락 신호의 1 사이클마다 검출하는 제2 검출부를 가진다.
상기 데이터 전송 시스템에서는, 상기 제1 검출부는, 상기 제2 클락 신호의 상기 HIGH 기간의 상기 데이터 신호를 래치(latch)하는 래치부와, 상기 래치부에서 래치된 데이터 신호를 상기 제2 클락 신호로 샘플링하는 제1 샘플링부와, 상기 제1 샘플링부에서 얻어진 데이터를 상기 제2 클락 신호의 1 사이클마다 검출하는 제1 데이터 검출부를 가지고, 상기 제2 검출부는, 상기 데이터 신호를 상기 제2 클락 신호로 샘플링하는 제2 샘플링부와, 상기 제2 샘플링부에서 얻어진 데이터를 상기 제2 클락 신호의 1 사이클마다 검출하는 제2 데이터 검출부를 가진다.
상기 데이터 전송 시스템에서는, 상기 데이터 신호는 시리얼 형식이다.
상기 데이터 전송 시스템에서는, 상기 데이터 신호는 패러럴(parallel) 형식으로서, 상기 제2 클락 신호의 1 사이클마다 상기 데이터 신호의 데이터 폭 수의 데이터를 2쌍 포함하고, 상기 데이터 수신부는, 상기 데이터 신호에 포함되는 상기 2쌍의 데이터를 상기 제2 클락 신호의 1 사이클마다 독립하여 검출한다.
본 발명은, 제1 클락 신호를 분주하여 생성된 제2 클락 신호와, 상기 제2 클락 신호의 1 사이클마다 2비트를 포함하는 데이터 신호를 송신하는 데이터 처리 장치를 제공한다.
상기 데이터 처리 장치에서는, 상기 제2 클락 신호의 클락 주파수는, 상기 제1 클락 신호의 클락 주파수의 2분의 1이고, 상기 데이터 송신부로부터 송신되는 상기 데이터 신호에는, 상기 제2 클락 신호의 1 사이클의 HIGH 기간 및 LOW 기간의 각각에 1비트가 할당되어 있다.
상기 데이터 처리 장치에서는, 상기 데이터 신호는 시리얼 형식이다.
상기 데이터 처리 장치에서는, 상기 데이터 신호는 패러럴(parallel) 형식으로서, 상기 제2 클락 신호의 1사이클마다 상기 데이터 신호의 데이터 폭 수의 데이터를 2쌍 포함하고, 상기 데이터 신호에 포함되는 상기 2쌍의 데이터를 상기 제2 클락 신호의 1 사이클마다 독립하여 검출한다.
본 발명은, 클락 신호 및 상기 클락 신호의 1 사이클마다 2 비트를 포함하는 데이터 신호를 수신하고, 상기 데이터 신호에 포함되는 상기 2 비트를 상기 클락 신호의 1 사이클마다 독립하여 검출하는 데이터 처리 장치를 제공한다.
상기 데이터 처리 장치에서는, 상기 데이터 신호에 포함되는 상기 HIGH 기간에 할당된 1비트를 상기 클락 신호의 1 사이클마다 검출하는 제1 검출부와, 상기 데이터 신호에 포함되는 상기 LOW 기간에 할당된 1비트를 상기 클락 신호의 1 사이클마다 검출하는 제2 검출부를 구비한다.
상기 데이터 처리 장치에서는, 상기 제1 검출부는, 상기 클락 신호의 상기 HIGH 기간의 상기 데이터 신호를 래치(latch)하는 래치부와, 상기 래치부에서 래치된 데이터 신호를 상기 클락 신호로 샘플링하는 제1 샘플링부와, 상기 제1 샘플링부에서 얻어진 데이터를 상기 클락 신호의 1 사이클마다 검출하는 제1 데이터 검출부를 가지고, 상기 제2 검출부는, 상기 데이터 신호를 상기 클락 신호로 샘플링하는 제2 샘플링부와, 상기 제2 샘플링부에서 얻어진 데이터를 상기 클락 신호의 1 사이클마다 검출하는 제2 데이터 검출부를 가진다.
상기 데이터 처리 장치에서는, 상기 데이터 신호는 시리얼 형식인 데이터 처리 장치이다.
상기 데이터 처리 장치에서는, 상기 데이터 신호는 패러럴(parallel) 형식으로서, 상기 클락 신호의 1 사이클마다 상기 데이터 신호의 데이터 폭 수의 데이터를 2쌍 포함하고, 상기 데이터 신호에 포함되는 상기 2쌍의 데이터를 상기 클락 신호의 1 사이클마다 독립하여 검출한다.
본 발명은, 제1 클락 신호를 분주하여, 상기 제1 클락 신호의 클락 주파수의 2분의 1의 클락 주파수를 가지는 제2 클락 신호를 생성하는 클락 분주부와, 제1 클락 신호에 기초하여, 상기 제2 클락 신호의 1 사이클마다 2비트를 포함하는 데이터 신호를 출력하는 고속 처리부와, 상기 제2 클락 신호와 상기 데이터 신호를 받아, 상기 데이터 신호에 포함되는 상기 2비트를 상기 제2 클락 신호의 1 사이클마다 독립하여 검출하는 저속 처리부를 구비한 데이터 처리 장치를 제공한다.
상기 데이터 처리 장치에서는, 상기 고속 처리부로부터 출력되는 상기 데이터 신호에는, 상기 제2 클락 신호의 1 사이클의 HIGH 기간 및 LOW 기간의 각각에 1비트가 할당되어 있다.
상기 데이터 처리 장치에서는, 상기 저속 처리부는, 상기 데이터 신호에 포함되는 상기 HIGH 기간에 할당된 1비트를 상기 제2 클락 신호의 1 사이클마다 검출하는 제1 검출부와, 상기 데이터 신호에 포함되는 상기 LOW 기간에 할당된 1비트를 상기 제2 클락 신호의 1 사이클마다 검출하는 제2 검출부를 가진다.
상기 데이터 처리 장치에서는, 상기 제1 검출부는, 상기 제2 클락 신호의 상기 HIGH 기간의 상기 데이터 신호를 래치(latch)하는 래치부와, 상기 래치부에서 래치된 데이터 신호를 상기 제2 클락 신호로 샘플링하는 제1 샘플링부와, 상기 제1 샘플링부에서 얻어진 데이터를 상기 제2 클락 신호의 1 사이클마다 검출하는 제1 데이터 검출부를 가지고, 상기 제2 검출부는, 상기 데이터 신호를 상기 제2 클락 신호로 샘플링하는 제2 샘플링부와, 상기 제2 샘플링부에서 얻어진 데이터를 상기 제2 클락 신호의 1 사이클마다 검출하는 제2 데이터 검출부를 가진다.
상기 데이터 처리 장치에서는, 상기 데이터 신호는 시리얼 형식이다.
상기 데이터 처리 장치에서는, 상기 데이터 신호는 패러럴(parallel) 형식으로서, 상기 제2 클락 신호의 1 사이클마다 상기 데이터 신호의 데이터 폭 수의 데이터를 2쌍 포함하고, 상기 저속 처리부는, 상기 데이터 신호에 포함되는 상기 2쌍의 데이터를 상기 제2 클락 신호의 1 사이클마다 독립하여 검출한다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
(제1 실시예)
도 1은, 제1 실시예의 데이터 전송 시스템의 구성을 나타내는 블록도이다. 제1 실시예의 데이터 전송 시스템(100)은 시리얼 데이터를 전송하는 시스템으로서, 도 1에 도시한 바와 같이 데이터 송신부(10) 및 데이터 수신부(20)를 구비한다. 데이터 송신부(10)는 시리얼 데이터 신호를 데이터 수신부(20)에 송신하고, 데이터 수신부(20)는 해당 시리얼 데이터 신호를 수신한다.
데이터 송신부(10)는, 입력 단자(11, 12)와, 클락 제어부(13)와, 데이터 제어부(14)와, 플립 플롭(flip flop)(15,16;이하, 'F/F'라고 함)과, 출력 단자(17, 18)를 가진다.
입력 단자(11)에는 데이터 신호가 입력된다. 입력 단자(11)로부터 입력된 데이터 신호는 데이터 제어부(14)에 입력된다. 입력 단자(12)에는 클락 신호가 입력된다. 입력 단자(12)로부터 입력된 클락 신호는 F/F(15,16)에 입력된다.
클락 제어부(13)는, F/F(16)로부터 출력되는 클락 신호의 클락 주파수를 설 정한다. 클락 제어부(13)는, 분주기와 동일한 기능을 가진다. 예를 들어 클락 제어부(13)에 설정된 분주비가 '2'인 경우, 클락 제어부(13)에 의한 제어에 따라, F/F(16)는 입력 단자(12)로부터 입력된 클락 신호의 클락 주파수의 2분의 1의 클락 주파수를 가지는 클락 신호를 출력한다. 즉, F/F(16)으로부터 출력되는 클락 신호의 1사이클은, 입력 단자(12)로부터 입력된 클락 신호의 1사이클에 상당하는 HIGH 기간, 및 입력 단자(12)로부터 입력된 클락 신호의 1사이클에 상당하는 LOW 기간의, 2개의 기간을 포함한다. F/F(16)로부터 출력된 클락 신호는, 출력 단자(18)로부터 출력된다.
데이터 제어부(14)는, 입력 단자(11)로부터 입력된 데이터 신호의 1비트의 시간 길이를, F/F(16)로부터 출력되는 클락 신호의 반(半)주기의 길이로 조절한다. 예를 들면, 클락 제어부(13)에 설정된 분주비가 '2'인 경우, 데이터 제어부(14)로부터 출력되는 데이터 신호의 1비트의 시간 길이는, F/F(16)로부터 출력되는 클락 신호의 반주기, 즉, 입력 단자(12)로부터 입력된 클락 신호의 1주기분의 시간 길이이다.
F/F(15)에는, 데이터 제어부(14)로부터 출력된 데이터 신호가 입력된다. F/F(15)는, 해당 입력된 데이터 신호를 입력 단자(12)로부터 입력된 클락 신호로 샘플링한다. F/F(15)는, 해당 샘플링에서 얻은 시리얼 데이터 신호를 출력한다. F/F(15)로부터 출력된 시리얼 데이터 신호는, 출력 단자(17)로부터 출력된다.
데이터 수신부(20)는, 입력 단자(21, 22)와, 래치(latch)부(23)와, F/F(24, 25)와, 2가 데이터 검출부(26)를 갖는, 2개의 검출부를 포함한다. 일방의 검출부 는, 래치부(23), F/F(24) 및 2가 데이터 검출부(26)로 구성되어 있다. 다른 일방의 검출부는, F/F(25) 및 2가 데이터 검출부(26)로 구성되어 있다.
입력 단자(21)에는, 데이터 송신부(10)의 출력 단자(17)로부터 출력된 시리얼 데이터 신호가 입력된다. 입력 단자(22)에는, 데이터 송신부(10)의 출력 단자(18)로부터 출력된 클락 신호가 입력된다. 입력 단자(21)로부터 입력된 시리얼 데이터 신호 및 입력 단자(22)로부터 입력된 클락 신호는, 래치부(23) 및 F/F(24)에 입력된다. 또한 입력 단자(22)로부터 입력된 클락 신호는, F/F(25)에도 입력된다.
래치부(23)는, 입력 단자(22)로부터 입력된 클락 신호의 HIGH 기간에 대응하는, 입력 단자(21)로부터 입력된 시리얼 데이터 신호를 래치한다. 래치부(23)로부터 출력된 시리얼 데이터 신호는 F/F(25)에 입력된다. F/F(25)는, 래치부(23)로부터 출력된 시리얼 데이터 신호를 입력 단자(22)로부터 입력된 클락 신호로 샘플링한다. F/F(25)는, 해당 샘플링으로 얻은 데이터를 출력한다. F/F(25)로부터 출력되는 데이터는, 클락 신호의 HIGH 기간에 대응하는 시리얼 데이터이다. 해당 시리얼 데이터는 2가 데이터 검출부(26)에 입력된다.
F/F(24)는, 입력 단자(21)로부터 입력된 시리얼 데이터 신호를 입력 단자(22)로부터 입력된 클락 신호로 샘플링한다. F/F(24)는, 해당 샘플링으로 얻은 데이터를 출력한다. F/F(24)로부터 출력된 데이터는, 클락 신호의 LOW 기간에 대응하는 시리얼 데이터이다. 해당 시리얼 데이터는 2가 데이터 검출부(26)에 입력된다.
2가 데이터 검출부(26)는, 입력 단자(22)로부터 입력된 클락 신호의 사이클마다, 해당 클락 신호의 HIGH 기간에 대응하는 F/F(25)로부터 출력된 시리얼 데이터와, 해당 클락 신호의 LOW 기간에 대응하는 F/F(24)로부터 출력된 시리얼 데이터의, 2종류의 시리얼 데이터를 독립하여 검출한다. 즉 2가 데이터 검출부(26)는, 클락 신호의 1사이클마다, HIGH 기간의 1비트와 LOW 기간의 1비트의, 2비트를 검출한다.
도 2는, 본 실시예의 데이터 전송 시스템에서의 타이밍 챠트이다. 또한, 해당 타이밍 챠트는, 데이터 송신부(10)의 클락 제어부(13)에 설정되어 있는 분주비가 '2'인 경우를 나타낸다.
도 2 중의 'A'는, 데이터 송신부(10)의 입력 단자(11)로부터 입력된 데이터 신호를 나타낸다. 'B'는 데이터 송신부(10)의 입력 단자(12)로부터 입력된 클락 신호를 나타낸다. 'C'는 데이터 송신부(10)의 데이터 제어부(14)로부터 출력되고, 데이터 송신부(10)의 F/F(15)에 입력되는 데이터 신호를 나타낸다. 'D'는 데이터 송신부(10)의 출력 단자(17)로부터 출력되고, 데이터 수신부(20)의 입력 단자(21)에 입력되는 시리얼 데이터 신호를 나타낸다. 'E'는 데이터 송신부(10)의 출력 단자(18)로부터 출력되고, 데이터 수신부(20)의 입력 단자(22)에 입력되는 클락 신호를 나타낸다. 'F'는 데이터 수신부(20)의 래치부(23)로부터 출력되고, F/F(25)에 입력되는 시리얼 데이터 신호를 나타낸다. 'G'는 F/F(25)로부터 출력되고 2가 데이터 검출부(26)에 입력되는, 클락 신호 E의 HIGH 기간에 대응하는 시리얼 데이터 신호이다. 'H'는 F/F(24)로부터 출력되고 2가 데이터 검출부(26)에 입력되는, 클락 신호 E의 LOW 기간에 대응하는 시리얼 데이터 신호이다.
도 2에 도시한 타이밍 차트가 나타내는 바와 같이, 시리얼 데이터 신호 G의 값은, 클락 신호 E의 HIGH 기간에서의 시리얼 데이터 신호 D의 값이 된다. 또한 시리얼 데이터 신호 H의 값은, 클락 신호 E의 LOW 기간에서의 시리얼 데이터 신호 D의 값이 된다.
이상 설명한 바와 같이, 본 실시예의 데이터 전송 시스템에 따르면, 클락 신호 B의 클락 속도의 고속화나 데이터 신호선의 증가를 행하지 않고 데이터 전송률을 향상시킬 수 있다.
또한 본 실시예에서는, 데이터 송신부(10) 및 데이터 수신부(20)가 시리얼 데이터 신호를 처리하고 있으나, 도 3에 도시한 바와 같이 패러럴 데이터 신호를 처리해도 무방하다. 이 경우, 데이터 송신부(10)의 데이터 제어부(14)는, 패러럴 데이터 신호에 포함되는 각 데이터 신호의 1비트의 시간 길이를, F/F(16)로부터 출력되는 클락 신호의 반주기의 길이로 조절한다. 또한 데이터 송신부(10)의 F/F(15), 데이터 수신부(20)의 래치부(23) 및 F/F(24, 25)는 패러럴 데이터 신호의 데이터 폭분과 같은 수의 F/F 또는 래치를 포함한다.
(제2 실시예)
도 4는 제2 실시예의 데이터 전송 시스템의 구성을 나타내는 블록도이다. 제2 실시예의 데이터 전송 시스템(200)은 LSI 내부에 설치된 데이터 처리 장치로서, 고속 처리부(30)와, 클락 분주부(40)와, 저속 처리부(50)를 구비한다. 고속 처리부(30)에서 처리된 데이터 신호는, 저속 처리부(50)로 전송된다. 또한 도 4에 도시 한 본 실시예에서는, 데이터 신호를 패러럴 형식의 데이터 신호로서 설명했으나, 시리얼 형식이어도 무방하다.
고속 처리부(30)는, 외부로부터 공급된 클락 신호에 기초하여 외부로부터 입력된 패러럴 데이터 신호를 출력한다. 고속 처리부(30)는, 패러럴 데이터 신호의 데이터 폭과 같은 수의 F/F(31)를 가진다.
클락 분주부(40)는, F/F(41)와 인버터(42)를 가지고, 외부로부터 공급된 클락 신호를 2분주한 클락 신호를 생성한다. 즉, 클락 분주부(40)는, 외부로부터 공급된 클락 신호의 클락 주파수의 2분의 1의 클락 주파수를 가지는 클락 신호를 출력한다. 즉, 클락 분주부(40)로부터 출력되는 클락 신호의 1사이클은, 외부로부터 공급된 클락 신호의 1사이클에 상당하는 HIGH 기간, 및 외부로부터 공급된 클락 신호의 1사이클에 상당하는 LOW 기간의 2개의 기간을 포함한다.
저속 처리부(50)에는, 고속 처리부(30)로부터 출력된 패러럴 데이터 신호와, 클락 분주부(40)로부터 출력된 클락 신호가 입력된다. 저속 처리부(50)는, 래치부(51)와, F/F(52, 53)와, 2가 데이터 검출부(54)를 갖는, 2개의 검출부를 포함한다. 일방의 검출부는, 래치부(51), F/F(53) 및 2가 데이터 검출부(54)로 구성되어 있다. 다른 일방의 검출부는, F/F(52) 및 2가 데이터 검출부(54)로 구성되어 있다. 저속 처리부(50)에 입력된 패러럴 데이터 신호는, 래치부(51) 및 F/F(52)에 입력된다. 또한 저속 처리부(50)에 입력된 클락 신호는, 래치부(51) 및 F/F(52, 53)에 입력된다.
래치부(51)는, 클락 분주부(40)에서 생성된 클락 신호의 HIGH 기간에 대응하 는 패러럴 데이터 신호의 각 데이터 신호를 래치한다. 래치부(51)로부터 출력된 패러럴 데이터 신호는 F/F(53)에 입력된다. F/F(53)은, 래치부(51)로부터 출력된 패러럴 데이터 신호를 클락 분주부(40)에서 생성된 클락 신호로 샘플링한다. F/F(53)은, 해당 샘플링으로 얻은 데이터를 출력한다. F/F(53)로부터 출력되는 데이터는, 클락 신호의 HIGH 기간에 대응하는 패러럴 데이터이다. 해당 패러럴 데이터는 2가 데이터 검출부(54)에 입력된다.
F/F(52)는 패러럴 데이터 신호를 클락 분주부(40)에서 생성된 클락 신호로 샘플링한다. F/F(52)는 해당 샘플링으로 얻은 데이터를 출력한다. F/F(52)로부터 출력된 데이터는 클락 신호의 LOW 기간에 대응하는 패러럴 데이터이다. 해당 패러럴 데이터는 2가 데이터 검출부(54)에 입력된다.
2가 데이터 검출부(54)는, 클락 분주부(40)에서 생성된 클락 신호의 사이클마다, 해당 클락 신호의 HIGH 기간에 대응하는 F/F(53)로부터 출력된 패러럴 데이터와, 해당 클락 신호의 LOW 기간에 대응하는 F/F(52)로부터 출력된 패러럴 데이터의 2종류의 패러럴 데이터를 독립하여 검출한다. 즉, 2가 데이터 검출부(54)는, 클락 신호의 1사이클마다, HIGH 기간의 패러럴 데이터와 LOW 기간의 패러럴 데이터의 2종류의 데이터를 검출한다.
도 5는, 본 실시예의 데이터 전송 시스템에서의 타이밍 차트이다. 도 5 중의 'Q'는 외부로부터 고속 처리부(30)에 입력된 데이터 신호를 나타낸다. 'R'은 외부로부터 고속 처리부(30)에 입력된 클락 신호를 나타낸다. 'S'는 고속 처리부(30)로부터 출력되고, 저속 처리부(50)에 입력되는 패러럴 데이터 신호를 나타낸다. 'T' 는 클락 분주부(40)로부터 출력되고, 저속 처리부(50)에 입력되는 클락 신호를 나타낸다. 'U'는 저속 처리부(50)의 래치부(51)로부터 출력되고, F/F(53)에 입력되는 패러럴 데이터 신호를 나타낸다. 'V'는 F/F(53)로부터 출력되고 2가 데이터 검출부(54)에 입력되는, 클락 신호 T의 HIGH 기간에 대응하는 패러럴 데이터 신호이다. 'W'는 F/F(52)로부터 출력되고 2가 데이터 검출부(54)에 입력되는, 클락 신호 T의 LOW 기간에 대응하는 패러럴 데이터 신호이다.
도 5에 도시한 타이밍 차트가 나타내는 바와 같이, 패러럴 데이터 신호 V의 데이터는, 클락 신호 T의 HIGH 기간에서의 패러럴 데이터 신호 S의 데이터가 된다. 또한 패러럴 데이터 신호 W의 데이터는, 클락 신호 T의 LOW 기간에서의 패러럴 데이터 신호 S의 데이터가 된다.
이상 설명한 바와 같이, 본 실시예의 데이터 전송 시스템에 따르면, 저속 처리부(50)의 클락 속도의 고속화나 데이터 신호선의 증가를 행하지 않고, 데이터 전송률을 향상할 수 있다.
본 발명에 따른 데이터 전송 시스템 및 데이터 처리 장치에 의하면, 클락 속도의 고속화 및 데이터 신호선 수의 증가를 행하지 않고, 데이터 전송률을 향상시킬 수 있다.
본 발명에 따른 데이터 전송 시스템 및 데이터 처리 장치는, 클락 속도의 고속화 및 데이터 신호선 수의 증가를 행하지 않아, 높은 데이터 전송률이 필요한 시스템 및 장치 등으로서 유용하다.

Claims (21)

  1. 제1 클락 신호를 분주하여 생성된 제2 클락 신호와, 상기 제2 클락 신호의 1 사이클마다 2비트를 포함하는 데이터 신호를 송신하는 데이터 송신부와,
    상기 제2 클락 신호 및 상기 데이터 신호를 수신하고, 상기 데이터 신호에 포함되는 상기 2비트를 상기 제2 클락 신호의 1 사이클마다 독립하여 검출하는 데이터 수신부를 구비한 것을 특징으로 하는 데이터 전송 시스템.
  2. 제1항에 있어서,
    상기 제2 클락 신호의 클락 주파수는, 상기 제1 클락 신호의 클락 주파수의 2분의 1이고,
    상기 데이터 송신부로부터 송신되는 상기 데이터 신호에는, 상기 제2 클락 신호의 1사이클의 하이(HIGH) 기간 및 로우(LOW) 기간의 각각에 1비트가 할당되어 있는 것을 특징으로 하는 데이터 전송 시스템.
  3. 제2항에 있어서,
    상기 데이터 수신부는,
    상기 데이터 신호에 포함되는 상기 하이(HIGH) 기간에 할당된 1비트를 상기 제2 클락 신호의 1 사이클마다 검출하는 제1 검출부와,
    상기 데이터 신호에 포함되는 상기 로우(LOW) 기간에 할당된 1비트를 상기 제2 클락 신호의 1 사이클마다 검출하는 제2 검출부를 가지는 것을 특징으로 하는 데이터 전송 시스템.
  4. 제3항에 있어서,
    상기 제1 검출부는,
    상기 제2 클락 신호의 상기 하이(HIGH) 기간의 상기 데이터 신호를 래치(latch)하는 래치부와,
    상기 래치부에서 래치된 데이터 신호를 상기 제2 클락 신호로 샘플링하는 제1 샘플링부와,
    상기 제1 샘플링부에서 얻어진 데이터를 상기 제2 클락 신호의 1 사이클마다 검출하는 제1 데이터 검출부를 가지고,
    상기 제2 검출부는,
    상기 데이터 신호를 상기 제2 클락 신호로 샘플링하는 제2 샘플링부와,
    상기 제2 샘플링부에서 얻어진 데이터를 상기 제2 클락 신호의 1 사이클마다 검출하는 제2 데이터 검출부를 가지는 것을 특징으로 하는 데이터 전송 시스템.
  5. 제1항에 있어서,
    상기 데이터 신호는 시리얼 형식인 것을 특징으로 하는 데이터 전송 시스템.
  6. 제1항에 있어서,
    상기 데이터 신호는 패러럴(parallel) 형식으로서, 상기 제2 클락 신호의 1사이클마다 상기 데이터 신호의 데이터 폭 수의 데이터를 2쌍 포함하고,
    상기 데이터 수신부는, 상기 데이터 신호에 포함되는 상기 2쌍의 데이터를 상기 제2 클락 신호의 1 사이클마다 독립하여 검출하는 것을 특징으로 하는 데이터 전송 시스템.
  7. 제1 클락 신호를 분주하여 생성된 제2 클락 신호와, 상기 제2 클락 신호의 1 사이클마다 2비트를 포함하는 데이터 신호를 송신하는 것을 특징으로 하는 데이터 처리 장치.
  8. 제7항에 있어서,
    상기 제2 클락 신호의 클락 주파수는, 상기 제1 클락 신호의 클락 주파수의 2분의 1이고,
    상기 데이터 송신부로부터 송신되는 상기 데이터 신호에는, 상기 제2 클락 신호의 1 사이클의 하이(HIGH) 기간 및 로우(LOW) 기간의 각각에 1비트가 할당되어 있는 것을 특징으로 하는 데이터 처리 장치.
  9. 제7항에 있어서,
    상기 데이터 신호는 시리얼 형식인 것을 특징으로 하는 데이터 처리 장치.
  10. 제7항에 있어서,
    상기 데이터 신호는 패러럴(parallel) 형식으로서, 상기 제2 클락 신호의 1사이클마다 상기 데이터 신호의 데이터 폭 수의 데이터를 2쌍 포함하고,
    상기 데이터 신호에 포함되는 상기 2쌍의 데이터를 상기 제2 클락 신호의 1 사이클마다 독립하여 검출하는 것을 특징으로 하는 데이터 처리 장치.
  11. 클락 신호 및 상기 클락 신호의 1 사이클마다 2 비트를 포함하는 데이터 신호를 수신하고, 상기 데이터 신호에 포함되는 상기 2 비트를 상기 클락 신호의 1 사이클마다 독립하여 검출하는 것을 특징으로 하는 데이터 처리 장치.
  12. 제11항에 있어서,
    상기 데이터 신호에 포함되는 상기 하이(HIGH) 기간에 할당된 1비트를 상기 클락 신호의 1 사이클마다 검출하는 제1 검출부와,
    상기 데이터 신호에 포함되는 상기 로우(LOW) 기간에 할당된 1비트를 상기 클락 신호의 1 사이클마다 검출하는 제2 검출부를 가지는 것을 특징으로 하는 데이터 처리 장치.
  13. 제12항에 있어서,
    상기 제1 검출부는,
    상기 클락 신호의 상기 하이(HIGH) 기간의 상기 데이터 신호를 래치(latch) 하는 래치부와,
    상기 래치부에서 래치된 데이터 신호를 상기 클락 신호로 샘플링하는 제1 샘플링부와,
    상기 제1 샘플링부에서 얻어진 데이터를 상기 클락 신호의 1 사이클마다 검출하는 제1 데이터 검출부를 가지고,
    상기 제2 검출부는,
    상기 데이터 신호를 상기 클락 신호로 샘플링하는 제2 샘플링부와,
    상기 제2 샘플링부에서 얻어진 데이터를 상기 클락 신호의 1 사이클마다 검출하는 제2 데이터 검출부를 가지는 것을 특징으로 하는 데이터 처리 장치.
  14. 제11항에 있어서,
    상기 데이터 신호는 시리얼 형식인 것을 특징으로 하는 데이터 처리 장치.
  15. 제11항에 있어서,
    상기 데이터 신호는 패러럴(parallel) 형식으로서, 상기 클락 신호의 1 사이클마다 상기 데이터 신호의 데이터 폭 수의 데이터를 2쌍 포함하고,
    상기 데이터 신호에 포함되는 상기 2쌍의 데이터를 상기 클락 신호의 1 사이클마다 독립하여 검출하는 것을 특징으로 하는 데이터 처리 장치.
  16. 제1 클락 신호를 분주하여, 상기 제1 클락 신호의 클락 주파수의 2분의 1의 클락 주파수를 가지는 제2 클락 신호를 생성하는 클락 분주부와,
    제1 클락 신호에 기초하여, 상기 제2 클락 신호의 1 사이클마다 2비트를 포함하는 데이터 신호를 출력하는 고속 처리부와,
    상기 제2 클락 신호와 상기 데이터 신호를 받아, 상기 데이터 신호에 포함되는 상기 2비트를 상기 제2 클락 신호의 1 사이클마다 독립하여 검출하는 저속 처리부를 구비한 것을 특징으로 하는 데이터 처리 장치.
  17. 제16항에 있어서,
    상기 고속 처리부로부터 출력되는 상기 데이터 신호에는, 상기 제2 클락 신호의 1 사이클의 하이(HIGH) 기간 및 로우(LOW) 기간의 각각에 1비트가 할당되어 있는 것을 특징으로 하는 데이터 처리 장치.
  18. 제17항에 있어서,
    상기 저속 처리부는,
    상기 데이터 신호에 포함되는 상기 하이(HIGH) 기간에 할당된 1비트를 상기 제2 클락 신호의 1 사이클마다 검출하는 제1 검출부와,
    상기 데이터 신호에 포함되는 상기 LOW 기간에 할당된 1비트를 상기 제2 클락 신호의 1 사이클마다 검출하는 제2 검출부를 가지는 것을 특징으로 하는 데이터 처리 장치.
  19. 제18항에 있어서,
    상기 제1 검출부는,
    상기 제2 클락 신호의 상기 하이(HIGH) 기간의 상기 데이터 신호를 래치(latch)하는 래치부와,
    상기 래치부에서 래치된 데이터 신호를 상기 제2 클락 신호로 샘플링하는 제1 샘플링부와,
    상기 제1 샘플링부에서 얻어진 데이터를 상기 제2 클락 신호의 1 사이클마다 검출하는 제1 데이터 검출부를 가지고,
    상기 제2 검출부는,
    상기 데이터 신호를 상기 제2 클락 신호로 샘플링하는 제2 샘플링부와,
    상기 제2 샘플링부에서 얻어진 데이터를 상기 제2 클락 신호의 1 사이클마다 검출하는 제2 데이터 검출부를 가지는 것을 특징으로 하는 데이터 처리 장치.
  20. 제16항에 있어서,
    상기 데이터 신호는 시리얼 형식인 것을 특징으로 하는 데이터 처리 장치.
  21. 제16항에 있어서,
    상기 데이터 신호는 패러럴(parallel) 형식으로서, 상기 제2 클락 신호의 1 사이클마다 상기 데이터 신호의 데이터 폭 수의 데이터를 2쌍 포함하고,
    상기 저속 처리부는, 상기 데이터 신호에 포함되는 상기 2쌍의 데이터를 상 기 제2 클락 신호의 1 사이클마다 독립하여 검출하는 것을 특징으로 하는 데이터 처리 장치.
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