KR20070109716A - 박막 트랜지스터 기판 및 그 검사 방법 - Google Patents

박막 트랜지스터 기판 및 그 검사 방법 Download PDF

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Abstract

본 발명은 박막 트랜지스터 기판에 관한 것으로, 더미 영역에 열을 지어 형성되는 다수의 상부 패턴과, 인접한 상부 패턴 사이에 형성되어 이를 직렬 접속하는 다수의 하부 패턴과, 직렬로 접속된 상부 패턴 및 하부 패턴의 일측 끝단 및 타측 끝단에 접속되는 적어도 한 쌍의 접촉 패드를 포함하는 검사용 패턴이 형성되는 것을 특징으로 하며, 상기 검사용 패턴을 이용하여 단위 셀에 대한 스텝 오픈을 검사하는 방법에 관한 것이다.
이와 같은, 본 발명은 더미 영역에 드레인 전극과 화소 전극의 콘택 구조와 유사한 검사용 패턴이 형성되어 있으므로, 스텝 오픈에 따른 단위 셀의 불량 여부를 용이하게 검사할 수 있다.
스텝 오픈, step open, 단선 검사, 액정 표시 장치.

Description

박막 트랜지스터 기판 및 그 검사 방법{THIN FILM TRANSISTOR SUBSTRATE AND TESTING METHOD THEREOF}
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판을 개략적으로 나타낸 평면도.
도 2는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 화소부를 나타낸 평면도.
도 3은 도 2의 A-A'선을 따라 절단하여 나타낸 단면도.
도 4는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 더미 영역을 나타낸 평면도.
도 5는 도 4의 B-B' 선을 따라 절단하여 나타낸 단면도.
도 6은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판의 더미 영역을 나타낸 평면도.
도 7은 도 6의 C-C' 선을 따라 절단하여 나타낸 단면도.
도 8은 본 발명의 제 3 실시예에 따른 박막 트랜지스터 기판의 더미 영역을 나타낸 평면도.
도 9는 도 8의 D-D' 선을 따라 절단하여 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판 22: 게이트 라인
24: 게이트 패드 26: 게이트 전극
30: 절연막 40: 활성층
62: 데이터 라인 64: 데이터 패드
65: 소오스 전극 66: 드레인 전극
70: 보호막 110,210,310: 하부 패턴
120,220,320: 상부 패턴 111,112,211,212,311,312: 콘택홀
131,132,231,232,331,332: 접촉 패드
본 발명은 박막 트랜지스터 기판 및 그 검사 방법에 관한 것으로, 특히 액정 표시 장치에 사용되는 박막 트랜지스터 기판 및 그 검사 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 액정분자의 광학적 이방성 및 편광판의 편광 특성을 이용하여 투과되는 빛의 양을 조절함으로써 화상을 구현하는 디스플레이 장치로서, 경량박형, 고해상도, 저전력소비 등을 실현할 수 있어 점차 그 응용범위가 확대되고 있는 디스플레이 소자이다.
이러한 액정 표시 장치는, 박막트랜지스터 및 화소 전극이 형성된 박막 트랜지스터 기판과, 컬러필터 및 공통 전극이 형성된 컬러필터 기판을 대향 배치시키고, 그 사이에 액정층을 주입하여 형성한 액정 표시 패널을 포함하며, 상기 액정 표시 패널의 하부 영역에 광원을 제공하는 백라이트(back light)가 배치된다. 또한, 상기 백라이트에서 입사된 빛의 편광 특성을 얻기 위하여 상기 액정 표시 패널의 상부 표면 및 하부 표면에는 각각 편광판이 부착된다.
상기 박막 트랜지스터 기판은 미세 회로 형성 기술인 마스크 공정을 통해 제조되는데, 알려진 것처럼 마스크 공정은 감광액 도포, 노광, 현상, 식각, 감광액 박리, 세정 등의 일련의 과정으로 이루어지는 장시간의 복잡한 공정으로서, 제조 공정의 대부분을 차지하고 있다. 따라서, 제조사들은 마스크 공정의 축소를 통해 생산성 향상을 도모하고 있는 실정이다. 그 결과 최초의 7 마스크 공정이 현재는 4 마스크 공정 또는 3 마스크 공정으로 단축되었다.
그러나, 마스크 공정을 단축하게 되면 스텝 오픈(step open)이 증가하는 문제점이 생긴다. 즉, 박막 트랜지스터 기판은 다층의 배선을 가지며 상부 배선과 하부 배선은 콘택홀(contact hole)을 통하여 전기적으로 연결된다. 이 경우, 하부 배선 상에 절연막을 형성한 다음 마스크 공정을 통해 이를 패터닝하여 콘택홀을 형성하고, 콘택홀이 형성된 절연막 상에 상부 배선을 형성하여 콘택 구조로 연결되는 다층의 배선을 형성한다. 스텝 오픈은 상기 패터닝 과정에서 완전히 제거되지 않고 감광층이 콘택홀에 잔존한 상태에서 상부 배선이 형성됨으로써 상부 배선과 하부 배선이 단선 되는 것을 의미한다. 특히 스텝 오픈은 박막 트랜지스터의 드레인 전극과 화소 전극을 연결하는 콘택홀에서 주로 발생된다.
이처럼 스텝 오픈이 발생된 박막 트랜지스터 기판을 제품화할 경우 해당 제품은 불량품으로 판정되기 때문에 불필요한 재료비가 낭비된다. 또한, 불량 해소를 위한 수리비가 추가로 소요되므로 제품화 이전의 중간 단계에서 스텝 오픈의 발생 여부를 검사하는 과정이 필요하다. 특히, 최근 액정 표시 장치의 고정세화 및 대화면화 추세에 따라 선폭은 더욱 미세해졌고, 이로 인해 스텝 오픈이 발생할 가능성이 높아졌다. 따라서, 중간 단계에서부터 스텝 오픈을 적극적으로 검사해야할 필요성이 요청된다.
따라서, 본 발명은 더미 영역에 스텝 오픈의 발생 여부를 확인할 수 있는 검사 패턴을 형성함으로써 제품화 이전의 중간 단계에서 스텝 오픈에 따른 불량 여부를 효과적으로 검사할 수 있는 새로운 박막 트랜지스터 구조 및 그 검사 방법을 제시하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명은 단위 셀과 더미 영역을 갖는 박막 트랜지스터 기판에 있어서, 상기 더미 영역에는, 열을 지어 형성되는 다수의 상부 패턴과, 인접한 상부 패턴 사이에 형성되어 이를 직렬 접속하는 다수의 하부 패턴과, 직렬로 접속된 상부 패턴 및 하부 패턴의 일측 끝단 및 타측 끝단에 접속되는 적어도 한 쌍의 접촉 패드를 포함하는 것을 특징으로 한다.
상기 더미 영역은 다수의 단위 셀 중 일부 셀의 인근에 형성되는 것을 특징으로 한다.
상기 상부 패턴과 상기 하부 패턴은 콘택 구조로 접속되는 것을 특징으로 한다.
상기 상부 패턴은 상기 단위 셀의 화소 전극과 유사한 형태로 형성되는 것을 특징으로 한다.
상기 상부 패턴은 상기 단위 셀의 화소 전극과 동시에 형성되는 것을 특징으로 하며, ITO, IZO 중 적어도 어느 하나를 사용하는 것이 바람직하다.
상기 하부 패턴은 상기 단위 셀의 데이터 배선과 동시에 형성되는 것을 특징으로 하며, Al, Mo, Ti, W, Ta, Cr 및 이들의 합금 중 적어도 어느 하나를 사용하는 것이 바람직하다. 또한, 상기 하부 패턴은 인접한 상부 패턴 사이에 양쪽 영역이 겹쳐지도록 형성되는 것이 바람직하다.
상기 상부 패턴 및 이를 연결하는 상기 하부 패턴은 다수 열로 형성되며, 각 열의 양쪽 끝단의 상부 패턴 및 하부 패턴에는 적어도 한 쌍의 접촉 패드가 접속되는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명은, 열을 지어 형성되며 콘택 구조를 통하여 서로 직렬 연결되는 다수의 상부 패턴 및 다수의 하부 패턴이 형성된 더미 영역을 갖는 박막 트랜지스터 기판을 마련하는 단계와, 직렬 연결되는 상부 패턴 및 하부 패턴의 저항값을 측정하는 단계와, 측정된 저항값이 기준치를 벗어나면 인접하는 단위 셀을 불량으로 판정하는 단계를 포함하는 것을 특징으로 한다.
상기 상부 패턴 및 이를 연결하는 상기 하부 패턴은 다수 열로 형성되며, 각 열의 양쪽 끝단의 상부 패턴 및 하부 패턴에는 적어도 한 쌍의 접촉 패드가 접속되는 것을 특징으로 한다.
상기 측정 단계는, 상부 패턴 및 하부 패턴이 직렬 연결된 각 열의 저항값을 각기 측정하는 것을 특징으로 한다.
상부 패턴 및 하부 패턴이 직렬 연결된 각 열을 병렬로 연결하여 저항값을 동시 측정하는 것을 특징으로 한다.
상기 판정 단계의 기준치는 상한값과 하한값을 갖는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판을 개략적으로 나타낸 평면도이고, 도 2는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 화소부를 나타낸 평면도이고, 도 3은 도 2의 A-A'선을 따라 절단한 단면도이다.
도 1을 참조하면, 상기 박막 트랜지스터 기판은 화소가 형성되는 화소부(A1)와 신호 인가용 회로가 형성되는 실장부(A2)로 구성된 유효 영역을 포함하고, 상기 화소부(A1)는 게이트 라인, 데이터 라인 및 박막 트랜지스터를 포함한다. 상기 유효 영역에 형성된 구성물들이 단위 셀(C)을 구성하며, 박막 트랜지스터 기판에는 다수의 단위 셀(C11,..,C3n)이 형성되어 있다. 단위 셀(C)의 배치에 대응하여 일부 셀(C11,C22,..,C3n)의 인근에는 불량 여부를 검사하기 위한 더미 영역(D1,..,Dn)이 형성되어 있다. 본 실시예에서는 사선 방향으로 배치되는 단위 셀(C11,..,Cnn)의 인근에 더미 영역(D1,..,Dn)이 형성되는 것을 예시하였지만, 이에 한하는 것은 아니며, 더미 영역(D1,..,Dn)이 균일하게 분포될 수 있다면 어떠한 구조라도 가능하다.
도 2를 참조하면, 화소부에는 일측으로 다수의 게이트 라인(22)이 연장 형성 되고, 타측으로 다수의 데이터 라인(62)이 연장 형성된다. 상기 게이트 라인(22) 및 상기 데이터 라인(62)의 교차 영역에 의해 단위 화소가 한정된다.
도 3을 참조하면, 단위 화소에는 일부 영역에 박막 트랜지스터(T)가 형성되고, 다른 영역에 화소 전극(82)이 형성된다. 상기 박막 트랜지스터(T)는 데이터 라인(62)을 통하여 인가되는 신호를 화소 전극(82)에 전달하거나 차단하는 스위칭 소자로서, 게이트 전극(26), 절연막(30), 활성층(40), 오믹층(52,54), 소오스 전극(65) 및 드레인 전극(66)을 포함한다.
도 2 및 도 3을 참고하면, 상기 게이트 전극(26)은 일측 방향으로 연장되는 게이트 라인(22)에 연결되며, 상기 게이트 라인(22)의 끝단에는 외부로부터 주사 신호가 인가되는 게이트 패드(24)가 형성된다. 이러한 게이트 전극(26), 게이트 라인(22) 및 게이트 패드(24)는 같은 물질로 동시에 형성되며, 게이트 배선은 이들을 모두 포함한다. 상기 소오스 전극(65)은 타측 방향으로 연장되는 데이터 라인(62)에 연결되며, 상기 데이터 라인(62)의 끝단에는 외부로부터 화상 신호가 인가되는 데이터 패드(64)가 형성된다. 또한, 상기 소오스 전극(65)의 일부분이 분리되어 드레인 전극(66)이 형성된다. 이러한 소오스 전극(65), 데이터 라인(62), 데이터 패드(64) 및 드레인 전극(66)은 같은 물질로 동시에 형성되며, 데이터 배선은 이들을 모두 포함한다. 이러한 게이트 배선 및 데이터 배선은 RC 지연을 줄이기 위하여, 전도성이 우수한 Al, Mo, Ti, W, Ta, Cr 및 이의 조합으로 구성된 그룹 중 어느 하나의 금속막 또는 두 개 이상의 합금막으로 형성하는 것이 바람직하다.
상기 화소 전극(82)은 대향하여 배치되는 컬러필터 기판(미도시)에 형성된 공통 전극과 함께 전계를 형성하여 그 사이에 충진 되는 액정층의 분자배열을 변화시켜 빛의 투과율을 제어한다. 상기 화소 전극(82)은 콘택홀(72)을 통하여 박막 트랜지스터의 드레인 전극(66)과 전기적으로 접속된다. 이러한 화소 전극(82)은 투광성 및 전도성이 우수한 ITO 또는 IZO로 형성하는 것이 바람직하다.
한편, 도 4는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 더미 영역을 나타낸 평면도이고, 도 5는 도 4의 B-B' 선을 따라 절단하여 나타낸 단면도이다.
도 4 내지 도 5를 참조하면, 상기 더미 영역은 다수의 상부 패턴(120)과, 인접하는 상부 패턴을 직렬 연결하는 하부 패턴(110) 및 검사를 위한 접촉부를 제공하는 접촉 패드(131,132)를 포함한다.
상부 패턴(120)은 화소 전극(82)과 같은 재료 예컨대, ITO를 사용하여 함께 형성하는 것이 바람직하며, 화소 전극(82)과 유사한 형태로 형성하는 것이 바람직하다. 또한, 하부 패턴(110)은 전술한 데이터 배선을 사용하여 드레인 전극(66)과 함께 형성하는 것이 바람직하며, 인접하는 상부 패턴(120) 사이에 양쪽 영역이 겹쳐지도록 형성하는 것이 바람직하다. 본 실시예에서는 상부 패턴(120) 및 하부 패턴(110)이 2열로 형성된 구조를 예시하였으나, 이에 한정되는 것은 아니며 다양한 형태로 배열될 수 있다. 예를 들어, 상부 패턴(120) 및 하부 패턴(110)이 1열로 형성될 수 있으며, 또는 3열 이상의 복수 열로 형성될 수도 있다
상부 패턴(120)과 하부 패턴(110) 사이에는 보호막(70)이 형성되며, 상기 보호막(70)은 상기 유효 영역의 보호막(70)과 같은 재료로 동일 단계에서 형성하는 것이 바람직하다.
상부 패턴(120)과 하부 패턴(110)은 콘택홀(111,112)을 통하여 전기적으로 접속된다. 즉, 상기 보호막(70)의 일부 영역을 식각하여 제 1 콘택홀(111) 및 제 2 콘택홀(112)을 형성하고, 상기 콘택홀(111,112)을 포함하는 상부 영역에 상부 패턴(120)을 형성함으로써 두 구성물(하부 패턴 및 상부 패턴)이 전기적으로 접속된다.
접촉 패드(131,132)는 직렬로 연결된 상부 패턴(120) 및 하부 패턴(110)의 양쪽 끝단으로부터 연장 형성되며, 끝단에 외부의 검사용 기기와 전기적으로 접속을 이루는 접촉부를 제공한다.
이처럼, 본 실시예에 따른 박막 트랜지스터 기판에는 일부 셀(C11,C22,..,C3n)의 인근에 더미 영역(D1..Dn)이 추가로 형성되어 있다(도 1 참조). 상기 더미 영역에는 콘택홀(111,112)을 통해 접속되는 상부 패턴(120) 및 하부 패턴(110)이 보호막(70)을 사이에 두고 형성되어 있으며(도 5참조), 이러한 콘택 구조는 단위 셀의 드레인 전극(66)과 화소 전극(82)이 이루는 콘택 구조와 매우 유사하다(도 2참조). 따라서, 더미 영역의 콘택 구조를 검사하면 단위 셀의 콘택 구조를 간접적으로 검사할 수 있다. 또한, 더미 영역에 화소 전극(82)과 유사한 형태로 열을 지어 형성된 상부 패턴(120) 및 하부 패턴(110)은 직렬로 연결되어 있으므로, 이와 연결된 한 쌍의 접촉 패드(131,132)를 통해 그 사이의 저항값을 측정하면 단위 셀에서 스텝 오픈이 발생하였는지 확인할 수 있다.
아래에서는, 상기 구성을 갖는 박막 트랜지스터 기판을 제조하는 방법에 대하여 도 2 내지 도 5를 참조하여 설명한다.
먼저, 기판(10) 상에 스퍼터링(Sputtering) 등의 방식으로 게이트 배선층을 형성하고, 소정의 마스크를 이용한 패터닝 공정을 실시하여 게이트 전극(26), 게이트 라인(22) 및 게이트 패드(24)를 동시에 형성한다.
이어, 상기 기판(10) 상에 PECVD(Plasma Enhanced Chemical Vapor Deposi tion) 등의 방식으로 절연막(30), 활성층(40), 오믹층(52,54)을 순차로 적층하여 반도체층을 형성한 다음 상기 반도체층의 소정 영역을 패터닝하여 게이트 전극(26) 상부에 고립된 섬 형태로 반도체층을 형성한다. 이때, 상기 절연막(30)은 금속과의 밀착성이 우수하며 절연 내압이 높은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기 절연물질 그룹 중 선택된 하나 또는 그 이상의 절연물질을 증착하여 형성한다. 또한, 상기 활성층(40)은 비정질 실리콘(Amorphous Silicon:a-Si)으로 형성되며, 상기 오믹층(52,54)은 인(p) 등의 n형 불순물이 도핑된 비정질 실리콘층(n+ a-Si)으로 형성된다.
이어, 상기 기판(10) 상에 스퍼터링 등의 방식으로 데이터 배선층을 형성한 다음 이를 패터닝하여 소오스/드레인 전극(65,66), 데이터 라인(62) 및 데이터 패드(64)를 동시에 형성한다. 소오스/드레인 전극(65,66)의 중앙부를 식각하여 소오스 전극(65)과 드레인 전극(66)을 분리하고, 이를 베리어(barrier)로 하여 그 사이의 오믹층(52,54)을 식각하면 기판(10)의 단위 셀에는 각 단위 화소에 대응하여 박 막트랜지스터가 매트릭스 형태로 형성된다. 상기 데이터 라인(62) 형성시 더미 영역에는 데이터 배선층을 패터닝하여 형성한 하부 패턴(110)이 함께 형성된다.
이어, 상기 더미 영역을 포함한 기판(10) 상에 보호막(70)을 증착한 다음 이를 패터닝하여 드레인 전극(66), 게이트 패드(24) 및 데이터 패드(64)의 적어도 일부분을 노출시키는 콘택홀(72,74,76)을 형성한다. 상기 보호막은 a-SiNx:H, a-SiNx, a-SiO2:H, SiO2 등을 사용하여 형성하는 것이 바람직하다. 상기 콘택홀(72,74,76) 형성시 더미 영역에는 보호막(70)을 패터닝하여 형성한 제 1, 제 2 콘택홀(111,112)이 함께 형성된다.
이어, 상기 더미 영역을 포함한 기판(10) 상에 투광성 도전막을 증착한 다음 이를 패터닝하여 일부 콘택홀(72)을 통하여 드레인 전극(66)과 전기적으로 접속되는 화소 전극(82)을 형성하고, 동시에 일부 콘택홀(74,76)을 통하여 게이트 패드(24) 및 데이터 패드(64)와 전기적으로 접속되는 게이트 보조 패드(84) 및 데이터 보조 패드(86)를 형성한다. 상기 화소 전극(82) 형성시 더미 영역에는 투광성 도전막을 패터닝하여 형성한 상부 패턴(120)이 함께 형성되며, 상부 패턴(120)은 콘택홀(111,112)을 통하여 하부 패턴(110)과 전기적으로 접속되어 인접하는 상부 패턴(120)들이 직렬로 연결된다. 이러한 방법으로 도 1과 같은 박막 트랜지스터 기판이 제조된다.
아래에서는, 상기 구성을 갖는 박막 트랜지스터 기판을 이용하여 유효 영역의 불량 여부를 검사하는 방법에 대하여 도 4를 참조하여 설명한다.
전술한 방식을 통해 더미 영역이 형성된 박막 트랜지스터 기판이 마련되면, 더미 영역에 형성된 한 쌍의 접촉 패드(131,132)에 저항 측정기의 두 단자를 접속시킨다. 상기 한 쌍의 접촉 패드(131,132)는 직렬로 연결된 상부 패턴(120) 및 하부 패턴(110)의 끝단에서 연장 형성된 것이다.
저항 측정기의 일측 단자를 통해 인가된 전류는 직렬로 연결된 상부 패턴(120)과 하부 패턴(110)을 경유하여 타측 단자를 통해 환류되고, R(저항)=I(전류)/V(전압) 공식을 이용하여 저항값이 측정된다.
만일, 일부 콘택홀(111,112)에 스텝 오픈이 발생하면 상부 패턴(120)과 하부 패턴(110)의 직렬 연결이 단선되어 저항값이 기준치를 벗어나므로, 스텝 오픈의 발생 여부를 알 수 있다. 즉, 더미 영역의 상부 패턴(120)과 하부 패턴(110)의 콘택 구조는 단위 셀의 드레인 전극(66)과 화소 전극(82)의 콘택 구조와 유사하므로, 인접하는 단위 셀에도 스텝 오픈이 발생한 것으로 판정할 수 있다. 이때, 저항 검사의 기준치는 상한값과 하한값을 가지며, 저항값이 그 범위를 벗어나면 스템 오픈이 발생한 것으로 판정된다. 상기 상한값 및 하한값은 직렬로 연결되는 상부 패턴(120) 및 하부 패턴(110)의 개수 및 배치 구조에 따라 달라질 수 있으므로, 구체적인 값은 반복 실험을 통하여 결정하여야 한다.
박막 트랜지스터 기판에는 다수의 단위 셀이 형성되어 있고, 일부 셀의 인근에는 모든 셀의 대해 균일한 분포를 가지며 배치되는 더미 영역이 형성되어 있다. 따라서, 곳곳에 형성된 더미 영역에 대한 저항 검사를 실시하여 불량이 나타나면 해당 셀 및 인접하는 주변 셀을 불량으로 판정한다. 이때, 검사자는 저항 검사를 특정 영역에 한하여 실시할 수 있고, 전체 영역에 걸쳐서 실시할 수도 있다. 또한, 특정 영역에서 불량이 판정된 경우 인접 셀만 불량으로 판정할 수 있고, 전체 셀을 불량으로 판정할 수도 있다.
상기 저항 검사는 상부 패턴(120) 및 하부 패턴(110)이 직렬 연결된 각 열의 저항값을 별도로 측정하는 방식으로 실시할 수 있고, 각 열을 병렬로 연결한 다음 저항값을 동시에 측정하는 방식으로 실시할 수 있다. 이 경우, 한 번의 저항 검사를 통해 각 열의 불량 여부를 점검할 수 있으므로 신속한 검사가 가능하다.
한편, 저항 검사를 실시하여 불량으로 판정된 셀 중에서 불량 극복이 가능한 셀은 후속하는 수리 공정을 통해 재생되고 불량 극복이 불가한 셀은 폐기되어 최종적으로 불량이 없는 정상 셀이 후속공정을 통해 제품화된다.
한편, 도 6은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도로서 더미 영역을 나타낸 것이고, 도 7은 도 6의 C-C' 선을 따라 절단하여 나타낸 단면도이다.
도 6 및 도 7을 참조하면, 상기 더미 영역에는 직렬 연결된 상부 패턴(220) 및 하부 패턴(210)이 열을 지어 형성되며, 상부 패턴(220)의 양쪽 끝단으로부터 연장된 접촉 패드(231,232)가 형성된다. 이때, 상부 패턴(220)과 접촉 패드(231,232)는 화소 전극(82)과 같은 물질로 함께 형성되고, 하부 패턴(210)은 드레인 전극(66)과 같은 물질로 함께 형성된다. 이러한 상부 패턴(220) 및 하부 패턴(210)은 보호막(70)을 사이에 두고 상하로 형성되어 콘택홀(211,212)을 통하여 접속되는 콘택 구조를 갖는다.
본 실시예에서는 상부 패턴(220)과 접촉 패드(231,232)를 동일 물질로 동시 에 형성하므로, 검사 패턴을 보다 용이하게 제조할 수 있다.
한편, 도 8은 본 발명의 제 3 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도로서 더미 영역을 나타낸 것이고, 도 9은 도 8의 D-D' 선을 따라 절단하여 나타낸 단면도이다.
도 8을 참조하면, 상기 더미 영역에는 일측으로 게이트 라인(22)이 형성되고, 교차하여 데이트 라인(62)이 형성된다. 상기 게이트 라인(22) 및 상기 데이터 라인(62)의 교차영역에 박막 트랜지스터(T)가 형성된다. 또한, 유효 영역의 화소 전극(82)과 거의 동일한 형태로 상부 패턴(320)이 형성된다. 이때, 상기 게이트 라인(22), 데이터 라인(62), 박막 트랜지스터(T) 및 상부 패턴(320)은 더미 영역의 구성을 단위 셀의 구성과 유사하게 하여 스텝 오픈이 발생하는 조건을 최대한 같게 하기 위한 것이다.
또한, 상기 더미 영역에는 직렬 연결된 상부 패턴(320) 및 하부 패턴(310)이 열을 지어 형성되며, 상부 패턴(320)의 양쪽 끝단으로부터 연장된 접촉 패드(331,332)가 형성된다. 전술한 바와 같이, 상부 패턴(320)과 접촉 패드(331,332)는 화소 전극(82)과 같은 물질로 함께 형성되고, 하부 패턴(3102)은 데이터 라인(62)과 같은 물질로 함께 형성되며, 콘택홀(311,312)을 통하여 접속되는 상부 패턴(320)과 하부 패턴(310)은 보호막(70)의 상하로 형성되어 콘택 구조를 갖는다.
본 실시예에서는 더미 영역에 형성되는 검사 패턴을 유효 영역의 단위 셀과 거의 동일하게 형성하여 스텝 오픈 발생 여부를 더욱 정확하게 검사할 수 있다.
이상, 전술한 실시예는 예시의 목적을 위해 개시된 것으로, 당업자라면 본 발명의 기술적 사상을 일탈하지 아니하는 범위에서 다양한 변경, 개량, 대체 및 부가 등의 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 첨부되는 특허청구범위에 의하여 정하여진다.
상술한 바와 같이, 본 발명은 더미 영역에 드레인 전극과 화소 전극의 콘택 구조와 유사한 검사용 패턴이 형성되어 있으므로, 스텝 오픈에 따른 단위 셀의 불량 여부를 용이하게 검사할 수 있으므로 제조 공정을 효과적으로 관리할 수 있다. 또한, 중간 단계에서 정상 셀과 불량 셀을 검사할 수 있으므로 불량 셀이 최종 제품화되어 발생 되는 불필요한 비용 증가를 억제하고, 수리 비용을 절감할 수 있다.

Claims (15)

  1. 단위 셀과 더미 영역을 갖는 박막 트랜지스터 기판에 있어서,
    상기 더미 영역에는,
    열을 지어 형성되는 다수의 상부 패턴과,
    인접한 상부 패턴 사이에 형성되어 이를 직렬 접속하는 다수의 하부 패턴과,
    직렬로 접속된 상부 패턴 및 하부 패턴의 일측 끝단 및 타측 끝단에 접속되는 적어도 한 쌍의 접촉 패드를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 청구항 1에 있어서,
    상기 더미 영역은 다수의 단위 셀 중 일부 셀의 인근에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 청구항 1에 있어서,
    상기 상부 패턴과 상기 하부 패턴은 콘택 구조로 접속되는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 청구항 1에 있어서,
    상기 상부 패턴은 상기 단위 셀의 화소 전극과 유사한 형태로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 청구항 1에 있어서,
    상기 상부 패턴은 상기 단위 셀의 화소 전극과 동시에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 청구항 5에 있어서,
    상기 상부 패턴은 ITO, IZO 중 적어도 어느 하나를 사용하는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 청구항 1에 있어서,
    상기 하부 패턴은 상기 단위 셀의 데이터 배선과 동시에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 청구항 7에 있어서,
    상기 하부 패턴은 Al, Mo, Ti, W, Ta, Cr 및 이들의 합금 중 적어도 어느 하나를 사용하는 것을 특징으로 하는 박막 트랜지스터 기판.
  9. 청구항 1에 있어서,
    상기 하부 패턴은 인접한 상부 패턴 사이에 양쪽 영역이 겹쳐지도록 형성되 는 것을 특징으로 하는 박막 트랜지스터 기판.
  10. 청구항 1에 있어서,
    상기 상부 패턴 및 이를 연결하는 상기 하부 패턴은 다수 열로 형성되며, 각 열의 양쪽 끝단의 상부 패턴 및 하부 패턴에는 적어도 한 쌍의 접촉 패드가 접속되는 것을 특징으로 하는 박막 트랜지스터 기판.
  11. 열을 지어 형성되며 콘택 구조를 통하여 서로 직렬 연결되는 다수의 상부 패턴 및 다수의 하부 패턴이 형성된 더미 영역을 갖는 박막 트랜지스터 기판을 마련하는 단계와;
    직렬 연결되는 상부 패턴 및 하부 패턴의 저항값을 측정하는 단계와,
    측정된 저항값이 기준치를 벗어나면 인접하는 단위 셀을 불량으로 판정하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 검사 방법.
  12. 청구항 11에 있어서,
    상기 상부 패턴 및 이를 연결하는 상기 하부 패턴은 다수 열로 형성되며, 각 열의 양쪽 끝단의 상부 패턴 및 하부 패턴에는 적어도 한 쌍의 접촉 패드가 접속되는 것을 특징으로 하는 박막 트랜지스터의 검사 방법.
  13. 청구항 11에 있어서,
    상기 측정 단계는,
    상부 패턴 및 하부 패턴이 직렬 연결된 각 열의 저항값을 각기 측정하는 것을 특징으로 하는 박막 트랜지스터의 검사방법.
  14. 청구항 11에 있어서,
    상부 패턴 및 하부 패턴이 직렬 연결된 각 열을 병렬로 연결하여 저항값을 동시 측정하는 것을 특징으로 하는 박막 트랜지스터의 검사 방법.
  15. 청구항 11에 있어서,
    상기 판정 단계의 기준치는,
    상한값과 하한값을 갖는 것을 특징으로 하는 박막 트랜지스터의 검사 방법.
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