KR20070109465A - 적층 커패시터 소자 및 적층 배리스터 소자와, 이의 제조방법 - Google Patents
적층 커패시터 소자 및 적층 배리스터 소자와, 이의 제조방법 Download PDFInfo
- Publication number
- KR20070109465A KR20070109465A KR1020060042479A KR20060042479A KR20070109465A KR 20070109465 A KR20070109465 A KR 20070109465A KR 1020060042479 A KR1020060042479 A KR 1020060042479A KR 20060042479 A KR20060042479 A KR 20060042479A KR 20070109465 A KR20070109465 A KR 20070109465A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- conductive
- electrode
- external terminal
- stacked
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 131
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims description 67
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- 239000010408 film Substances 0.000 claims description 526
- 229910052751 metal Inorganic materials 0.000 claims description 34
- 239000002184 metal Substances 0.000 claims description 34
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 23
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 22
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 21
- 238000005229 chemical vapour deposition Methods 0.000 claims description 16
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 14
- 239000011651 chromium Substances 0.000 claims description 14
- 239000010949 copper Substances 0.000 claims description 14
- 239000010931 gold Substances 0.000 claims description 14
- 150000002739 metals Chemical class 0.000 claims description 14
- 239000010948 rhodium Substances 0.000 claims description 14
- 239000010936 titanium Substances 0.000 claims description 14
- 229910015902 Bi 2 O 3 Inorganic materials 0.000 claims description 12
- 229910002367 SrTiO Inorganic materials 0.000 claims description 11
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 8
- 238000000231 atomic layer deposition Methods 0.000 claims description 8
- 238000002248 hydride vapour-phase epitaxy Methods 0.000 claims description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 229910052763 palladium Inorganic materials 0.000 claims description 8
- 229910052697 platinum Inorganic materials 0.000 claims description 8
- 238000004549 pulsed laser deposition Methods 0.000 claims description 8
- 229910052709 silver Inorganic materials 0.000 claims description 8
- 239000004332 silver Substances 0.000 claims description 8
- 239000010409 thin film Substances 0.000 claims description 8
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 7
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- 229910045601 alloy Inorganic materials 0.000 claims description 7
- 239000000956 alloy Substances 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052804 chromium Inorganic materials 0.000 claims description 7
- 229910017052 cobalt Inorganic materials 0.000 claims description 7
- 239000010941 cobalt Substances 0.000 claims description 7
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 7
- 229910052737 gold Inorganic materials 0.000 claims description 7
- 239000012212 insulator Substances 0.000 claims description 7
- 229910052741 iridium Inorganic materials 0.000 claims description 7
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 7
- 229910052750 molybdenum Inorganic materials 0.000 claims description 7
- 239000011733 molybdenum Substances 0.000 claims description 7
- 229910052759 nickel Inorganic materials 0.000 claims description 7
- 229910052762 osmium Inorganic materials 0.000 claims description 7
- SYQBFIAQOQZEGI-UHFFFAOYSA-N osmium atom Chemical compound [Os] SYQBFIAQOQZEGI-UHFFFAOYSA-N 0.000 claims description 7
- 229910052703 rhodium Inorganic materials 0.000 claims description 7
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 claims description 7
- 229910052707 ruthenium Inorganic materials 0.000 claims description 7
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- 229910052712 strontium Inorganic materials 0.000 claims description 7
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 claims description 7
- 229910052715 tantalum Inorganic materials 0.000 claims description 7
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 claims description 7
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 6
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 claims description 6
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 6
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 5
- 238000004544 sputter deposition Methods 0.000 claims description 5
- 238000001704 evaporation Methods 0.000 claims description 4
- 230000008020 evaporation Effects 0.000 claims description 4
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 4
- -1 neodium (Nd) Substances 0.000 claims description 4
- 238000002207 thermal evaporation Methods 0.000 claims description 4
- JFWLFXVBLPDVDZ-UHFFFAOYSA-N [Ru]=O.[Sr] Chemical compound [Ru]=O.[Sr] JFWLFXVBLPDVDZ-UHFFFAOYSA-N 0.000 claims description 3
- UFQXGXDIJMBKTC-UHFFFAOYSA-N oxostrontium Chemical compound [Sr]=O UFQXGXDIJMBKTC-UHFFFAOYSA-N 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 229910004121 SrRuO Inorganic materials 0.000 claims 1
- 150000004678 hydrides Chemical class 0.000 claims 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims 1
- 239000003989 dielectric material Substances 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 284
- 238000012986 modification Methods 0.000 description 35
- 230000004048 modification Effects 0.000 description 35
- 238000002161 passivation Methods 0.000 description 23
- 238000010586 diagram Methods 0.000 description 13
- 239000000919 ceramic Substances 0.000 description 12
- 238000000059 patterning Methods 0.000 description 12
- 238000005530 etching Methods 0.000 description 10
- 239000003985 ceramic capacitor Substances 0.000 description 8
- 238000010304 firing Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000007736 thin film deposition technique Methods 0.000 description 6
- 238000011049 filling Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 239000000843 powder Substances 0.000 description 4
- 238000010345 tape casting Methods 0.000 description 4
- 229910052779 Neodymium Inorganic materials 0.000 description 3
- YXFVVABEGXRONW-UHFFFAOYSA-N Toluene Chemical compound CC1=CC=CC=C1 YXFVVABEGXRONW-UHFFFAOYSA-N 0.000 description 3
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 3
- 125000002524 organometallic group Chemical group 0.000 description 3
- 238000007650 screen-printing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000011230 binding agent Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910010199 LiAl Inorganic materials 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 239000005456 alcohol based solvent Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000010970 precious metal Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/008—Selection of materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Inorganic Chemistry (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 적층 커패시터 소자 및 적층 배리스터 소자와 이의 제조 방법에 관한 것으로, 기판과, 상기 기판 상에 형성되고, 반도체 박막 증착법을 통해 형성된 적어도 하나의 상부 전극과 적어도 하나의 하부 전극 및 이들 사이에 마련된 적어도 하나의 유전체막을 포함하는 커패시터 또는 배리스터 적층물과, 상기 적층물의 상기 상부 전극과 접속되는 제 1 외부 단자와, 상기 적층물의 상기 하부 전극과 접속되는 제 2 외부 단자를 포함하는 적층형 소자와 이의 제조 방법을 제공한다.
적층 커패시터 소자, 적층 배리스터 소자, 정전용량, 반도체 제조 공정, 증착, 식각, 패터닝, 요철
Description
도 1 내지 도 4는 종래의 적층 세라믹 커패시터 소자 및 적층 배리스터 소자의 제조 방법을 설명하기 위한 단면도.
도 5는 본 발명의 제 1 실시예에 따른 적층형 소자의 평면 개념도.
도 6 내지 도 8은 본 실시예에 따른 적층형 소자의 제조 방법을 설명하기 위한 도 5의 A-A선 단면도.
도 9는 본 실시예에 따른 적층형 소자의 회로도.
도 10 내지 도 14는 제 1 실시예의 변형예를 설명하기 위한 도면.
도 15는 제 3 변형예에 따른 적층형 소자의 단면도
도 16은 제 1 실시예의 제 3 변형예에 따른 적층형 소자의 등가 회로도.
도 17은 제 1 실시예의 제 4 변형예에 따른 적층형 소자의 단면도.
도 18은 본 발명의 제 1 실시예 제 5 변형예에 따른 적층형 소자의 평면도
도 19는 도 18의 B-B선에 대해 자른 단면도
도 20은 본 발명의 제 1 실시예 제 5 변형예에 따른 적층형 소자의 등가 회로도.
도 21은 제 1 실시예 제 5 변형예의 다른 실시예에 따른 적층형 소자의 단면도.
도 22는 본 발명의 제 2 실시예에 따른 적층형 소자의 평면도.
도 23 내지 도 27은 본 발명의 제 2 실시예에 따른 적층 소자의 제조방법을 설명하기 위한 도면.
도 28은 제 2 실시예의 제 1 변형예를 설명하기 위한 도면.
도 29 및 도 30은 제 2 실시예의 제 2 변형예를 설명하기 위한 도면.
도 31은 제 2 실시예의 제 3 변형예에 따른 적층형 소자의 단면도.
도 32 및 도 33은 제 2 실시예의 제 4 변형예에 따른 적층형 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 세라믹 시트 2, 3: 내부 전극
4: 외부 전극 110, 210, 410, 510, 610: 기판
130, 150: 도전성막
170, 180: 외부 단자
본 발명은 적층형 소자 및 이의 제조 방법에 관한 것으로, 전자 소자에서 사용되는 적층 구조의 커패시터 또는 배리스터와 이를 적은 면적에서 정밀하게 제조 하는 방법에 관한 것이다.
커패시터 소자는 기본적으로 직류를 차단하고 교류 신호는 통과시키는 역할을 하나 시정수 회로, 시간 지연 회로, RC 및 LC 필터 회로를 구성하기도 하며 커패시터 자체로 노이즈(Noise)를 제거하는 역할은 물론 전하를 저장하는 역할을 한다.
최근에는 고주파 특성이 우수하고, 열에 강하며, 각종 온도 특성을 비교적 쉽게 구현할 수 있으며 극성이 없어 기판 장착에 유리할 뿐만 아니라 소형화할 수 있는 적층 세라믹 커패시터(Multi-Layer Ceramic Capacitor; MLCC) 소자의 사용이 증대되고 있다.
그리고 전기소자가 소형화되고 각종 전기적 특성이 정밀해 지면서 정전기와 같은 원하지 않는 전압의 입력단으로부터 전기소자가 극히 취약해지고 있다. 그래서 각종 전기회로에 고전압의 전원입력을 접지단으로 신속히 바이패스(by-pass)시키는 배리스터 소자의 채용이 점점 증가하고 있다. 여기서 배리스터의 소자 형성방법이나 구조는 아래에서 기술하는 적층 세라믹 커패시터의 형성방법이나 구조와 동일하며, 단지 적층 세라믹 커패시터에서는 유전체 물질을 커패시터로 사용하고 배리스터 소자는 반도체성 물질을 사용하는 것이 다르다. 따라서 본 발명의 설명에서는 특별히 지적하지 않는 한, 커패시터와 배리스터를 따로 구별하여 기술하지 않는다.
도 1 내지 도 4는 종래의 적층 세라믹 커패시터 소자의 제조 방법을 설명하기 위한 단면도이다.
이하 커패시터에 관한 설명은 배리스터를 포함하므로 후술하는 커패시터는 배리스터를 포함하여 통칭하며, 특별히 지적되지 않는 한 따로 구별하여 기술되지 않는다.
도 1을 참조하면, 세라믹 파우더를 혼합하고 테이프 캐스팅(Tape Casting) 방법으로 원하는 두께와 크기의 세라믹 시트(1)를 마련한다.
이는 세라믹 원료 분말을 준비한 다음 상기 분말에 첨가제로 PVB계 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한 후 소형 볼 밀(ball mill)로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한 다음 테이프 캐스팅 공정을 통해 원하는 두께의 세라믹 시트(1)를 제작한다.
도 2를 참조하면, 스크린 프린팅(Screen Printing) 방법으로 세라믹 시트(1) 상에 커패시터용 내부 전극(2)을 형성한다. 이때, 내부 전극(2)의 일단이 상기 세라믹 시트(1)의 일측면으로 노출되도록 한다.
도 3을 참조하면, 상기와 같이 내부 전극(2)이 형성된 세라믹 시트(1)를 복수개 적층한다. 적층된 상기 적층물(3)을 압착한 다음 적절한 크기로 절단하고, 절단된 적층물(3) 내의 각종 바인더 등 유기물 성분을 제거하기 위해 약 300도의 온도에서 가열하여 베이크 아웃을 실시한다. 이후, 약 1100 내지 1400도의 온도에서 적층물(3)을 소성한다. 소성후에 연마 공정을 실시할 수 있다.
도 4를 참조하면, 상기의 적층물(3)의 외측면에 상기 내부 전극(2)과 전기적으로 접속되는 외부 전극(4)을 형성한다. 이때, 외부 전극(4)은 제 1 및 제 2 외부 전극을 포함하고, 상기 내부 전극(2) 중 일부는 제 1 외부 전극에 접속되고, 나머지는 제 2 외부 전극에 접속된다. 도면에서와 같이 적층된 내부 전극(2)이 교대로 제 1 및 제 2 외부 전극에 접속되는 것이 바람직하다.
상술한 공정을 통해 내부 전극 사이에 세라믹 유전체가 마련된 적층 세라믹 커패시터 소자를 제작한다.
이와 같은 종래의 적층 세라믹 커패시터 소자는 두 전극 사이에서 유전체 역할을 하는 세라믹 시트를 테이프 캐스팅 방식을 통해 그 두께를 조절하고, 또한, 스크린 프린팅 방법을 통해 전극의 두께를 조절하고 있기 때문에 이들의 미세한 두께를 조절함에 있어서 많은 어려움이 있었다. 즉, 공정의 한계로 인해 상기 테이프 캐스팅 방법과 스크린 프린팅 방법으로 형성되는 시트와 전극의 두께를 수 십 내지 수백 ㎛ 이내로 조절할 수밖에 없고, 그보다 더 미세한 조정이 어려운 실정이다. 이로인해 균일도를 정밀하게 조절하면서 세라믹 시트의 두께를 낮추는 데는 한계가 존재하게 된다.
또한, 커패시터의 용량은 사용되는 유전체의 유전율과 전극 사이의 면적에 비례하고, 유전체의 두께에는 반비례하게 된다. 따라서, 상술한 바와 같이 공정 상의 한계로 인해 균일도를 정밀하게 조절하지 못하여 커패시터 소자의 미세 정전용량 오차 관리(>±5%)에 있어서 많은 문제를 초래하게 된다. 또한, 내부전극(2)이 판형태로 형성되어 그 정전용량에는 한계가 있다.
이뿐만 아니라, 적층 세라믹 커패시터 소자의 경우 약 1000도 이상의 고온에서 고온 소성 공정을 실시하게 된다. 이러한 고온 소성 공정시 내부 전극의 변질이 발생하는 문제가 존재하고, 고온 소성 공정에서 내부 전극의 변형을 막기 위해서는 내부 전극으로 팔라듐, 백금, 은(Ag)과 같은 귀금속을 사용하여야 하므로 재료비 단가가 상승하게 되는 문제가 발생한다.
따라서, 본 발명의 목적은 상기의 문제점을 해결하기 위한 것으로서, 반도체 공정을 이용하여 커패시터 소자의 전극 및 유전체막의 정밀한 두께의 조절을 할 수 있고, 정확도가 높은 미세 패턴의 형성이 가능해져 미세 크기로의 제작이 가능하고, 또한 정전용량의 오차 수준을 감소시킬 수 있는 고온 소성 공정의 생략을 통해 공정 단순화와 제작 단가를 절감시킬 수 있는 적층 커패시터 소자 및 적층 배리스터 소자와 이의 제조 방법을 제공하는 것을 그 목적으로 한다.
또한, 본 발명의 다른 목적은 캐피시터 소자의 크기는 유지하면서 정전용량을 증가시킬 수 있는 적층 커패시터 소자 및 적층 배리스터 소자와 이의 제조 방법을 제공하는 것을 그 목적으로 한다.
상술한 목적을 달성하기 위해 본 발명은 기판과, 상기 기판 상에 형성되고, 반도체 박막 제조법을 통해 형성된 적어도 하나의 볼록부가 형성된 적어도 하나의 상부 전극과 적어도 하나의 하부 전극 및 이들 사이에 마련된 적어도 하나의 유전체막을 포함하는 커패시터 적층물과, 상기 커패시터 적층물의 상기 상부 전극과 접속되는 제 1 외부 단자와, 상기 커패시터 적층물의 상기 하부 전극과 접속되는 제 2 외부 단자를 포함하는 적층형 소자를 제공한다.
여기서, 상기 상부 전극은 상기 커패시터 적층물의 일 측면으로 노출되고, 상기 하부 전극은 상기 커패시터 적층물의 타 측면으로 노출되고, 상기 제 1 외부 단자는 상기 커패시터 적층물의 일 측면 영역에 형성되고, 상기 제 2 외부 단자는 상기 커패시터 적층물의 타 측면 영역에 형성되는 것이 바람직하다. 이때, 상기 하부 전극의 일 측면으로의 노출을 방지하는 적어도 하나의 제 1 절연막과, 상기 상부 전극의 타 측면으로의 노출을 방지하는 적어도 하나의 제 2 절연막을 포함하는 것이 효과적이다. 이때, 상기 볼록부는 원기둥 또는 다각기둥일 수 있다.
또한, 상기 상부 전극과 하부 전극은 소자의 내측면에 위치하여 소자 외부로 노출되지 않으며, 상기 제 1 외부 단자는 상기 적층물 한측의 상단 영역에 형성되고, 상기 제 2 외부 단자는 상기 적층물의 타 측의 상단 영역에 형성될 수 있다.
상술한 상기 상부 전극과 상기 제 1 외부 단자는 제 1 단자 접속 콘택 플러그를 통해 접속되고, 상기 하부 전극과 상기 제 2 외부 단자는 제 2 단자 접속 콘택 플러그를 통해 접속되는 것이 바람직하다.
상기의 커패시터 적층물, 상기 제 1 및 제 2 외부 단자, 절연막, 제 1 및 제 2 단자 접속 콘택 플러그는 상압 화학 기상 증착(APCVD), 고압 화학 기상 증착(HPCVD), 저압 화학 기상 증착(LPCVD), 활성플라즈마 화학 기상 증착(PECVD), 유기 금속 화학 기상 증착(MOCVD), 스퍼터링(Sputtering), 전자빔증착법(E-beam evaporation), 열증착법(Thermal evaporation), 분자선 성장법(Molecular Beam Epitaxy; MBE), 펄스레이저증착법(PLD, Pulsed Laser Deposition), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE) 및 단원자층 증착법(Atomic Layer Deposition; ALD)중 적어도 어느 하나의 방법으로 형성되는 것이 바람직하다.
그리고, 하부 전극은 폴리 실리콘(Si), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 구리(Cu), 이리듐(Ir), 이리듐옥사이드(IrO2), 금(Au), 티탄(Ti), 루테늄(Ru), 루테늄옥사이드(RuO2), 스트론튬(Sr), 스트론튬옥사이드(SrO), ZnO, SnO, 스트론튬루테늄옥사이드(SrRuO3), 텅스텐(W), 탄탈(Ta), 바나듐(V), 코발트(Co), 오스뮴(Os), 로듐(Rh), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 네오디움(Nd), 주석(Sn), TiN, WN 및 이들 금속으로된 금속 질화막, 이들 금속들의 실리사이드 및 이들의 합금중 적어도 어느 하나를 사용하여 형성되는 것이 바람직하며, 이외에도 전도성을 띄는 모든 재료의 사용이 가능하다.
물론 상기 유전체막은 SiO2막, SiN막, Ta2O3막, Al2O5막, HfO2막, SrTiO3막, BaTiO3막, PbZrO3막, Bi2O3막, ZnO2막, SrTiO3막, BaTiO3막, CoO막, MgO막, CrO2막, Bi2O3막 WO2막, TiO2막, SiC막, ZnO막, Fe2O3막 및 Sb2O3막 중 적어도 어느 하나의 막이거나 이들 물질이 혼합된 막 혹은 이들 막이 적층된 적층막인 것이 효과적이다.
상술한 상기 커패시터 적층물은, 복수의 상기 하부 전극과 상부 전극이 교대로 적층되고, 상기 전극 사이에 마련된 복수의 유전체막과, 상기 적층된 하부 전극 간을 연결하는 적어도 하나의 하부 도전성 플러그와, 상기 적층된 상부 전극 간을 연결하는 적어도 하나의 상부 도전성 플러그를 포함하는 것이 바람직하다.
상기 커패시터 적층물은, 하부 전극과 상부 전극 및 그 사이에 마련된 유전체막을 포함하는 복수의 구조물과, 상기 구조물간을 절연하는 적어도 하나의 절연 막과, 상기 구조물 간의 하부 전극을 연결하기 위한 적어도 하나의 하부 도전성 플러그와, 상기 구조물 간의 상부 전극을 연결하기 위한 적어도 하나의 상부 도전성 플러그를 포함하는 것이 바람직하다.
상기 커패시터 적층물은, 복수의 하부 전극과 상부 전극이 교대로 적층하되, 상기 하부 전극과 상기 상부 전극의 일부가 중첩되고, 중첩된 영역에 마련된 유전체막을 포함하는 것이 바람직하다.
또한, 본 발명에 따른 기판과, 상기 기판상에 형성되고, 반도체 박막 제조법을 통해 형성된 하부 전극, 유전체막 및 상부 전극을 포함하는 복수의 커패시터 패턴을 포함하는 커패시터 적층물과, 상기 복수의 커패시터 패턴 각각의 상기 하부 전극 및 상기 상부 전극에 접속된 복수의 외부 단자를 포함하는 적층형 소자를 제공한다.
이때, 일 커패시터 패턴의 상기 상부 전극 및 상기 하부 전극은 커패시터 적층물의 각기 다른 측면으로 노출되고, 상기 전극이 노출된 측면에 각기 마련된 외부 단자쌍을 포함하는 것이 바람직하다. 여기서, 상기 하부 전극 및 상기 상부 전극의 서로 다른 측면으로의 노출을 방지하는 복수의 절연막을 포함하는 것이 효과적이다.
상술한 일 커패시터 패턴의 상기 상부 전극 및 상기 하부 전극은 제 1 및 제 2 단자 접속 콘택 플러그를 통해 일 외부 단자 쌍에 접속되는 것이 바람직하다.
상기 복수의 패턴 각각의 상기 하부 전극 및 상기 상부 전극에 각각 접속된 복수의 외부 단자쌍을 포함하고, 일 패턴의 상기 상부 전극 및 상기 하부 전극은 제 1 및 제 2 단자 접속 콘택 플러그를 통해 일 외부 단자 쌍에 접속될 수 있다.
그러나, 상기 복수의 패턴 각각의 상기 하부 전극 또는 상기 상부 전극에 각각 접속된 외부 단자와, 상기 외부 단자가 접속되지 않은 하부 전극 또는 상부 전극에 접속된 외부 단자를 포함할 수도 있다.
그리고, 상기 커패시터 적층물, 상기 제 1 및 제 2 외부 단자, 절연막과, 제 1 및 제 2 단자 접속 콘택 플러그는 상압 화학 기상 증착(APCVD), 고압 화학 기상 증착(HPCVD), 저압 화학 기상 증착(LPCVD), 활성플라즈마 화학 기상 증착(PECVD), 유기 금속 화학 기상 증착(MOCVD), 스퍼터링(Sputtering), 전자빔증착법(E-beam evaporation), 열증착법(Thermal evaporation), 분자선 성장법(Molecular Beam Epitaxy; MBE), 펄스레이저증착법 (PLD, Pulsed Laser Deposition), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE) 및 단원자층 증착법(Atomic Layer Deposition; ALD)중 적어도 어느 하나의 방법으로 형성되는 것이 바람직하다. 물론 상기 상부 및 하부 전극은 실리콘(Si), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 구리(Cu), 이리듐(Ir), 금(Au), 티탄(Ti), 루테늄(Ru), 루테늄옥사이드(RuO2), 스트론튬(Sr), 스트론튬옥사이드(SrO), ZnO, SnO, 스트론듐루테늄옥사이드(SrRuO3), 텅스텐(W), 탄탈(Ta), 바나듐(V), 코발트(Co), 오스뮴(Os), 로듐(Rh), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 네오디움(Nd) 주석(Sn), TiN, WN 및 이들 금속의 질화막, 이들의 실리사이드 및 이들의 합금중 적어도 어느 하나를 사용하여 형성되는 것이 효과적이다. 상기 유전체막은 SiO2막, SiN막, Ta2O3막, Al2O5막, HfO2막, SrTiO3막, BaTiO3막, PbZrO3막, Bi2O3막, ZnO2막, SrTiO3막, BaTiO3막, CoO막, MgO막, CrO2막, Bi2O3막 WO2막, TiO2막, SiC막, ZnO막, Fe2O3막 및 Sb2O3막 중 적어도 어느 하나의 막이거나 이들 물질이 혼합된 막 혹은 이들 막이 적층된 적층막인 것이 바람직하다.
상술한 상기 커패시터 패턴 각각은, 복수의 상기 하부 전극과 상부 전극이 교대로 적층되고, 상기 전극 사이에 마련된 복수의 유전체막과, 상기 적층된 하부 전극 간을 연결하는 적어도 하나의 하부 도전성 플러그와, 상기 적층된 상부 전극 간을 연결하는 적어도 하나의 상부 도전성 플러그를 포함하는 것이 바람직하다. 이때, 상기 하부 전극과 상부 전극 사이의 일부 영역에 마련되어 상기 하부 도전성 플러그 또는 상부 도전성 플러그가 형성되는 복수의 절연막을 포함하는 것이 바람직하다.
상기 커패시터 패턴 각각은, 하부 전극과 상부 전극 및 그 사이에 마련된 유전체막을 포함하는 복수의 구조물과, 상기 구조물간을 절연하는 적어도 하나의 절연막과, 상기 구조물 간의 하부 전극을 연결하기 위한 적어도 하나의 하부 도전성 플러그와, 상기 구조물 간의 상부 전극을 연결하기 위한 적어도 하나의 상부 도전성 플러그를 포함하는 것이 바람직하다.
상기 커패시터 패턴 각각은, 복수의 하부 전극과 상부 전극이 교대로 적층하되, 상기 하부 전극과 상기 상부 전극의 일부가 중첩되고, 중첩된 영역에 마련된 유전체막을 포함하는 것이 효과적이다.
또한, 본 발명에 따른 기판과, 상기 기판 상에 형성된 하부 전극과, 상기 하부 전극 상에 형성된 유전체막과, 상기 유전체막 상에 형성된 복수의 상부 전극과, 상기 하부 전극과 접속하는 제 1 외부 단자와, 상기 상부 전극과 접속하는 제 2 외부 단자를 포함하는 적층형 소자를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 5는 본 발명의 제 1 실시예에 따른 적층형 소자의 평면 개념도이고, 도 6 내지 도 8은 본 실시예에 따른 적층형 소자의 제조 방법을 설명하기 위한 도 5의 A-A선 단면도이고, 도 9는 본 실시예에 따른 적층형 소자의 회로도이다.
도 5 내지 도 9를 참조하면, 본 실시예에 따른 적층형 소자는 기판(110)의 일부에 형성된 하부 도전막(130)과, 하부 도전막(130)이 형성된 기판(110)에 마련된 유전체막(140)과, 상기 유전체막(140) 상에 형성되어 상기 하부 도전막(130)과 그 일부가 중첩되는 상부 도전막(150)과, 상기 하부 도전막(130) 및상부 도전막(150)을 보호하는 절연막(160)과, 상기 하부 도전막(130)과 전기적으로 접속되는 제 1 외부 단자(170)와, 상기 상부 도전막(150)과 전기적으로 접속되는 제 2 외부 단자(180)를 포함한다. 이를 통해 도 9에 도시된 바와 같이 제 1 외부 단자(170)와 제 2 외부 단자(180) 사이에 단일의 커패시터(C1)가 형성된다.
이때 유전체막(140) 대신에 인가전압에 대해 비선형 전류특성을 가지는 박막을 사용하여 배리스터를 제작할 수 있다. 이러한 특성을 가지는 막으로는 대표적으로 ZnO를 꼽을 수 있으며, 잘 알려진 대표적인 재료로는 SiC막, BaTiO3막, ZnO막, SrTiO3막, Fe2O3막, TiO2막, Bi2O3막을 예로 들 수 있다. 그러나 본 발명에서는 이러한 재료에 한정짓지 않고 동등한 특성을 가지는 물질들은 모두 적용이 가능하다.
본 실시예에서는 도 5에 도시된 바와 같이 상기 하부 도전막(130)은 기판(110)의 일측면에서 이에 대응하는 타 측면 방향으로 연장된 판형상으로 제작하고, 상부 도전막(150)은 기판(110)의 타 측면에서 이에 대응하는 일 측면 방향으로 연장된 판 형상으로 제작하는 것이 바람직하다. 이때, 상기 하부 도전막(130)에는 하나 이상의 원 또는 다각기둥 형상의 볼록부(132)가 형성되며, 상기 상부 도전막(150)에는 상기 하부 도전막(130)에 대응하는 원 또는 다각기둥 형상의 볼록부가 형성된다. 그리고, 상기 제 1 외부 단자(170)는 기판(110)의 일측면과 인접 영역에 형성되고, 상기 제 2 외부 단자(180)는 기판(110)의 타 측면과 인접 영역에 형성된다. 그리고, 상기 상부 도전막(150)의 폭이 하부 도전막(130)의 폭보다 크게 하여 두 도전성막이 중첩되는 영역에서 상기 상부 도전막(150)이 하부 도전막(130)을 감싸도록 하는 것이 바람직하다. 물론 이에 한정되지 않고, 상부 도전막(150)의 폭이 하부 도전막(130)의 폭보다 작을 수도 있고, 서로 같을 수도 있다.
상술한 하부 및 상부 도전막(130, 150), 유전체막(140) 및 절연막(160) 그리 고, 제 1 및 제 2 외부 단자(170, 180)는 반도체 공정을 통해 제작되기 때문에 정밀한 막 두께의 조절이 가능하다. 또한, 상기 하부 도전막(130)에는 볼록부(132)가 형성되어 판형으로 제작할 때 보다 그 면적이 넓다. 따라서, 하부 및 상부 도전막(130, 150) 사이에 형성되는 유전체막(140)의 넓이 또한 넓어지므로 캐피시터의 정전용량이 더욱 커지게 된다.
상술한 구조의 본 발명의 제 1 실시예에 따른 적층형 소자의 제조 방법을 설명한다.
도 6을 참조하면, 기판(110)상에 하부 보호막(120)을 형성하고, 그 상부에 하부 도전막(130)을 형성한다.
상기 기판(110)으로는 기계적 충격을 견딜 수 있는 반도체 또는 유전체 물질을 사용한다. 즉, Si, Al2O3, SiC, ZnO, Si, GaAs, GaP, LiAl2O3, BN, AlN 및 GaN 등의 반도체 및 부도체 재료 중 어느 하나의 기판을 사용하는 것이 바람직하고, SiO2, 유리, 플라스틱 및 폴리머 등의 기판을 사용할 수도 있다.
상기 기판(110) 상에 화학 기상 증착(Chemical Vapor Deposition; CVD) 및 물리 화학 기상 증착(Physical Vapor Deposition; PVD)법을 포함하는 다양한 반도체 박막 증착법을 이용하여 상기 기판(110)상에 하부 보호막(120)을 형성한다. 물론 상기의 하부 보호막(120)을 형성하지 않을 수도 있다.
상기 하부 보호막(120)으로SiO2, Si3N4, Al2O3, SiC, TiO2등 전기적 절연성이 있는 물질을 사용하며, 제시된 재료 이외에도 폴리머(polymer)를 비롯한 비전도성 절연물질은 모두 적용이 가능하다.
상기 반도체 박막 증착법으로는 상압 화학 기상 증착(APCVD), 고압 화학 기상 증착(HPCVD), 저압 화학 기상 증착(LPCVD), 활성플라즈마 화학 기상 증착(PECVD), 유기 금속 화학 기상 증착(MOCVD), 스퍼터링(Sputtering), 전자빔증착법(E-beam evaporation), 열증착법(Thermal evaporation), 분자선 성장법(Molecular Beam Epitaxy; MBE), 펄스레이저증착법 (PLD, Pulsed Laser Deposition), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE) 및 단원자층 증착법(Atomic Layer Deposition; ALD)중 적어도 어느 하나의 방법을 사용한다.
이후, 상기의 반도체 박막 증착법을 이용하여 상기 하부 보호막(120) 상에 도전성막을 형성한 다음 이를 패터닝하여 원 또는 다각기둥 형상의 볼록부가 형성된 하부 도전막(130)을 형성한다.
상기 도전성막으로는 불순물이 도핑된 반도체막 또는 전도성의 금속을 사용할 수 있다. 전도성의 금속으로는 팔라듐(Pd), 백금(Pt), 니켈(Ni), 구리(Cu), 이리듐(Ir), 이리듐옥사이드(IrO2), 금(Au), 티탄(Ti), 루테늄(Ru), 루테늄옥사이드(RuO2), 스트론튬(Sr), 텅스텐(W), 탄탈(Ta), 바나듐(V), 코발트(Co), 오스뮴(Os), 로듐(Rh), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 네오디움(Nd), 주석(Sn), TiN, WN 및 이들 금속으로된 금속 질화막, 이들 금속들의 실리사이드 및 이들의 합금중 적어도 어느 하나를 사용하여 형성되는 것이 바람직하며, 이외에도 전도성을 띄는 모든 재료의 사용이 가능하다. 이때, 상기 도전성막은 단일막 또는 다층막으로 형성될 수도 있다. 물론 상기 하부 도전막(130)으로 금속을 사용할 경우에는 금속 도금법을 통해 상기 하부 도전막(130)을 형성할 수도 있다. 이때, 상기 도금된 하부 도전막(130)을 패터닝하여 볼록부를 형성할 수 있다.
상기의 하부 보호막(120) 상에 상기의 도핑된 반도체막 또는 전도성의 금속막을 형성한 다음 감광막을 도포하고, 마스크를 이용한 사진 현상 공정을 실시하여 감광막 패턴을 형성한다. 이후, 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 하부 보호막(120) 상의 도핑된 반도체막 또는 전도성 금속막의 일부를 제거하여 볼록부가 형성된 하부 도전막(130)을 형성한다. 상기의 식각은 건식 또는 습식 방식의 모든 식각 공정을 실시할 수 있다. 물론 상기 하부 도전막(130)을 패터닝 하지 않고, 증착 공정을 통해 목표로 하는 표면의 적어도 일부가 돌출된 형상의 하부 도전막(130)을 형성할 수도 있다. 또한, 상기 하부 도전막(130)을 하부 보호막(120) 상부 전 영역에 형성시킬 수도 있다.
도 7을 참조하면, 상기 하부 도전막(130)이 형성된 기판(110) 상에 유전체막(140)을 도포한 다음 그 상부에 상기 하부 도전막(130)과 적어도 일부가 중첩하는 상부 도전막(150)을 형성한다.
상기 유전체막(140)으로는 소정의 유전율(1 내지 1000)을 갖는 상유전 물질 또는 강유전 물질을 사용할 수 있다. 즉, 상기 유전체막(140)으로 SiO2막, SiN막, Ta2O3막, Al2O5막, HfO2막, SrTiO3막, BaTiO3막, PbZrO3막, Bi2O3막, ZnO2막, SrTiO3막, BaTiO3막, CoO막, MgO막, CrO2막, Bi2O3막 및 Sb2O3막 중 적어도 어느 하나의 막 혹은 상기 유전체 물질이 혼합된 막, 혹은 상기 유전체 박막의 적층막인 것이 효과적이며, 상기의 예로 들은 물질 이외에도 전기 절연성이 있는 유전체는 모두 사용이 가능하다. 상기의 유전체막(140)을 상기 하부 도전막(130)이 형성된 기판(110)의 전체 면에 앞서 설명한 반도체 박막 증착법으로 형성하는 것이 바람직하다. 그리고 상기 유전체막(140)은 단일막 또는 다층막으로 제작될 수도 있다.
상기 유전체막(140)상에 도전성막을 형성한 다음 이를 패터닝 하여 상부 도전막(150)을 형성한다. 이때, 상기 상부 도전막(150)은 상기 하부 도전막(150)에 형성된 볼록부에 대응되도록 즉, 하부 도전막의 볼록부를 피복하도록 형성된다.
상기 상부 도전막(150)으로 상기 하부 도전막(130)과 동일한 물질을 사용하여 증착할 수 있고, 서로 다른 물질을 사용할 수도 있다. 상부 도전막(150)으로 불순물이 도핑된 반도체막 또는 전도성의 금속막을 사용할 수 있으며, 반도체막으로, P, As 또는 In이 도핑된 실리콘(Si)을 사용하고, 전도성 금속막으로 팔라듐(Pd), 백금(Pt), 니켈(Ni), 구리(Cu), 이리듐(Ir), 이리듐옥사이드(IrO2), 금(Au), 티탄(Ti), 루테늄(Ru), 루테늄옥사이드(RuO2), 스트론튬(Sr), 텅스텐(W), 탄탈(Ta), 바나듐(V), 코발트(Co), 오스뮴(Os), 로듐(Rh), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 네오디움(Nd), 주석(Sn), TiN, WN 및 이들 금속으로된 금속 질화막, 이들 금속들의 실리사이드 및 이들의 합금중 적어도 어느 하나를 사용하여 형성되는 것이 바람직하며 이외에도 전도성을 띄는 모든 재료의 사용이 가능하다. 상기 상부 도전막(150)은 단일막 또는 다층막으로 형성될 수도 있다. 이러한 상부 도전막(150) 또한, 감광막을 이용한 패터닝 공정을 실시하여 제작할 수도 있고, 하드 마스크막을 이용한 패터닝 공정을 통해 제작할 수도 있다. 또한, 쉐도우 마스크를 이용한 증착을 통해 목표로 하는 형상으로 제작할 수도 있다.
본 실시예에서는 상기 하부 도전막(130)과 상부 도전막(150)을 기판(110) 상부의 전 영역에 형성할 수 있지만 후속 외부 단자(170, 180)와의 접속이 용이하도록 하기 위해 두 도전성막(130, 150)의 일부가 중첩되지 않는 영역 즉, 하부 도전막(130)의 일부가 상부 도전막(150)에 의해 가려지지 않도록 하는 것이 바람직하다.
도 8을 참조하면, 상기 상부 도전막(150)이 형성된 기판(110) 상에 절연막(160)을 형성한 다음 상기 절연막(160)을 관통하여 상기 하부 도전막(130)에 전기적으로 접속하는 제 1 외부 단자(170)와, 상기 상부 도전막(150)에 전기적으로 접속하는 제 2 외부 단자(180)를 형성한다.
상기 상부 도전막(150)이 형성된 기판(110) 상에 상기의 반도체 박막 증착법을 통해 산화막 및 질화막 계열의 물질막을 형성하여 절연막(160)을 형성한다. 이때, 평탄화를 위해 상기 절연막(160)을 화학적 기계적 연마(Chemical Mechanical Polishing; CMP, 이하 CMP라 함)를 실시하거나 전면 식각을 실시할 수 있다. 물론 평탄화 특성이 우수한 물질막으로 상기 절연막(160)을 형성할 수도 있다.
이후, 패터닝 공정을 실시하여 상기 하부 도전막(130)의 일부를 노출하는 제 1 콘택홀(160a)과 상기 상부 도전막(150)의 일부를 노출하는 제 2 콘택홀(160b)을 형성하는 것이 바람직하다. 이는 절연막(160) 상에 감광막을 도포한 다음 마스크를 이용한 사진 현상 공정을 통해 감광막 패턴을 형성하고, 이를 식각 마스크로 하는 식각 공정을 실시하여 절연막(160) 및 유전체막(140)을 제거하여 하부 도전막(130)을 노출하는 제 1 콘택홀(160a)을 형성하고, 절연막(160)을 제거하여 상부 도전막(150)을 노출하는 제 2 콘택홀(160b)을 형성한다. 이때, 상기 제 1 콘택홀(160a)은 상부 도전막(150)과 중첩되지 않는 하부 도전막(130) 상측 영역에 형성되는 것이 바람직하고, 제 2 콘택홀(160b) 또한, 하부 도전막(130)과 중첩되지 않는 상부 도전막(150) 상측 영역에 형성되는 것이 바람직하다. 물론 이에 한정되지않고, 상기 상부 도전막(150)과 하부 도전막(130)이 중첩되는 영역에 상기 제 1 및 제 2 콘택홀(160a, 160b)을 형성할 수 있다.
상기의 제 1 및 제 2 콘택홀(160a, 160b)이 형성된 상기 절연막(160) 상에 콘택홀을 매립하는 도전성 금속막을 형성한 다음 패터닝 공정을 실시하여 제 1 콘택홀(160a)을 매립하고 그 상측에 제 1 외부 단자(170)를 형성하고, 제 2 콘택홀(160b)을 매립하고 그 상측에 제 2 외부 단자(180)을 형성하는 것이 바람직하다. 즉, 상기 절연막(160) 상에 팔라듐(Pd), 백금(Pt), 니켈(Ni), 구리(Cu), 이리듐(Ir), 이리듐옥사이드(IrO2), 금(Au), 티탄(Ti), 루테늄(Ru), 루테늄옥사이드(RuO2), 스트론튬(Sr), 텅스텐(W), 탄탈(Ta), 바나듐(V), 코발트(Co), 오스뮴(Os), 로듐(Rh), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 네오디움(Nd), 주석(Sn), TiN, WN 및 이들 금속으로된 금속 질화막, 이들 금속들의 실리사이드 및 이들의 합금중 적어도 어느 하나의 도전성 금속막을 형성하되, 상기 제 1 및 제 2 콘택홀(160a, 160b) 내부가 도전성 금속막으로 매립되도록 한다. 이후, 그 상부에 감광막 마스크 패턴을 형성한 다음 이를 식각마스크로 하는 식각공정을 실시하여 상기 도전성 금속막의 일부를 제거하여 상기 제 1 및 제 2 콘택홀(160a, 160b) 상측에 각기 제 1 외부 단자(170) 및 제 2 외부 단자(180)를 형성한다.
하지만 본 실시예는 이에 한정되는 것은 아니며, 상기 제 1 및 제 2 콘택홀(160a, 160b) 내부를 도전성 플러그로 매립한 다음 그 상부에 금속막을 형성하고, 이를 패터닝 하여 도전성 플러그와 접속되는 제 1 및 제 2 외부 단자(170, 180)를 형성할 수 있다. 이때, 도전성 플러그로는 반도체 물질 또는 금속성의 물질을 사용하여 상기 콘택홀들을 매립하고, 평탄화 공정을 통해 절연막 상의 반도체 물질 또는 금속성의 물질을 제거하여 형성할 수 있다.
상술한 방법을 통해 제 1 및 제 2 외부 단자(170, 180) 사이에 단일의 커패시터를 갖는 적층형 소자를 제조할 수 있게 된다.
이때, 상기 적층형 소자는 반도체 기판 즉, 웨이퍼 상에서 제작되기 때문에 복수의 적층 커패시터가 동시에 제작될 수 있다. 그리고, 웨이퍼 상에서 복수개의 적층형 소자가 연속적으로 인접하여 제작되어 있어 이들을 개개의 소자로 분리하기 위한 절단 공정을 실시한다. 또한, 상술한 설명은 단일의 적층형 소자에 관하여 설명하였기 때문에 각 소자간을 분리시키기 위한 별도의 분리막에 관해서는 설명하지 않았지만 본 실시예에서는 각 소자간을 분리하기 위한 별도의 분리막을 형성할 수 도 있다. 물론 이에 한정되지 않고, 상기와 같은 공정을 통해 제 1 및 제 2 외부 단자(170, 180)를 형성한 다음 패터닝 공정을 통해 개개의 소자별로 분리하는 소자 분리 식각 공정을 실시하여 각 소자간을 분리할 수도 있다.
그리고 본 실시예는 상기 하부 도전막에 적어도 하나의 볼록부를 형성하여 하부 도전막이 판형일 때 보다 커패시터의 정전용량을 크게 늘일 수 있다. 또한, 본 실시예는 상기 하부 및 상부 도전막 각각의 두께와 이들간의 중첩 면적을 다양하게 조절할 수 있을 뿐만 아니라 이들 사이에 마련된 유전체막의 두께 또한 미세하게 조절할 수 있어 적층형 소자의 정전용량의 미세 제어가 가능하다. 또한, 상기의 적층형 소자는 반도체 기판 즉, 웨이퍼 상에서 형성되어 대량 생산이 가능하다. 그리고, 저온(100 내지 900도의 온도)에서 제조 공정이 수행됨으로 종래의 1000 내지 1400도의 고온 소성으로 인한 문제를 해결할 수 있다.
도 9는 상기 실시예의 등가회로이다. 상부전극(150)과 하부전극(130) 사이에 놓이는 박막(140)의 종류로 전기적으로 절연체인 유전체막을 사용하며 커패시터가 제작되며, 도 9 (a)의 커패시터 등가회로에 보이는 바와 같이 등가회로를 가지게 된다. 반면에 박막(140)의 재료로 ZnO-Bi2O3와 같이 인가 전압에 따라 부도체에서 도체로 혹은 역의 방향으로 전기적 특성이 변하는 재료를 사용하면, 도 9 (b)의 배리스터 등가 회로에 보이는 바와 같이 배리스터 등가회로를 가지게 된다. 이하 아래에서 기술하는 실시예에서도 이들 종류의 재료가 커패시터 및 배리스터의 용도로 각각 사용될 수 있다.
또한, 상기 실시예는 다양한 변형예가 가능하다. 즉, 상기 제 1 및 제 2 외부 단자를 상기 적층형 소자의 측면으로 연장되게 형성할 수 있고, 복수의 커패시터용 도전성막을 형성하여 이들 각각을 서로 연결하여 복수의 커패시터를 포함하는 적층형 소자를 제조할 수 있다. 하기에서는 본 실시예의 변형예에 따른 적층형 소자에 관해 설명한다. 후술되는 설명에서는 상술한 실시예의 설명과 중첩되는 설명은 생략한다.
도 10 내지 도 14는 제 1 실시예의 변형예를 설명하기 위한 도면이다.
도 10을 참조하여 제 1 변형예에 따른 적층 반도체 소자를 설명한다. 본 변형예에 따른 적층 반도체 소자는 기판(110)과, 상기 기판(110) 상에 형성되어 일측면으로 그 일부가 노출되며 볼록부가 형성된 하부 도전막(130)과 타측면으로 그 일부가 노출되며 상기 하부 도전막(130)의 볼록부에 대응하도록 형성된 상부 도전막(150)과 상기 하부 도전막(130)과 상부 도전막(150) 사이에 마련된 유전체막(140) 및 이들을 보호하는 절연막(160)을 포함하는 커패시터 적층물과, 상기 커패시터 적층물의 상부면과 일측면의 일부에 형성되어 상기 하부 도전막(130)과 접속되는 제 1 외부 단자(170)와, 상기 커패시터 적층물의 상부면과 타측면의 일부에 형성되어 상기 상부 도전막(150)과 접속되는 제 2 외부 단자(180)를 포함한다.
상술한 바와 같이 본 변형예에서는 상기 제 1 및 제 2 외부 단자(170, 180)가 커패시터 적층물의 측면 영역에 마련되어 양측면으로 노출된 하부 도전막(130) 및 상부 도전막(140)에 각기 접속된다. 이뿐 아니라 도시된 바와 같이, 절연막(160)의 일부를 제거하여 형성된 콘택홀을 통해서도 제 1 및 제 2 외부 단 자(170, 180)가 하부 및 상부 도전막(130, 150)에 각기 접속된다.
이를 위해 앞선 실시예에서 설명한 바와 같이 하부 도전막(130), 유전체막(140), 상부 도전막(150) 및 절연막(160)을 형성하고, 절연막(160) 및 유전체막(140)의 일부를 제거하여 제 1 콘택홀(160a)을 형성하고, 절연막(160)의 일부를 제거하여 제 2 콘택홀(160b)을 형성한다. 이후, 상기 제 1 및 제 2 콘택홀(160a, 160b)을 도전성막으로 매립하여 각기 하부 도전막(130) 및 상부 도전막(150)에 접속된 제 1 및 제 2 도전성 플러그(171, 181)를 형성한다. 이후, 상기 커패시터 적층물의 노출된 전면에 도전성 금속막을 형성한 다음 패터닝 하여 제 1 및 제 2 외부 단자(170, 180)를 형성한다. 이때, 제 1 및 제 2 외부 단자(170, 180)는 도면에 도시된 바와 같이 커패시터 적층물의 상측면의 일부는 물론 양측면에 형성되어 상측면으로는 제 1 및 제 2 도전성 플러그(171, 181)를 통해 각기 하부 및 상부 도전막(130, 150)과 접속되고, 양측면으로는 커패시터 적층물의 양측면으로 노출된 하부 및 상부 도전막(130, 150)에 각기 직접 접속된다.
도 11 및 도 12를 참조하여 제 1 실시예의 제 2 변형예에 따른 적층형 소자를 설명하기로 한다. 도 11은 제 2 변형예에 따른 적층형 소자의 단면도이고, 도 12는 등가 회로도이며, 커패시터의 경우와 배리스터로의 적용 경우를 각각 나타내었다.
본 변형예에 따른 적층형 소자는 도 11에 도시된 바와 같이 적어도 하나의 볼록부가 형성된 복수의 하부 도전막(131, 133, 135)과 이에 대응하는 상부 도전막(151, 153, 155)을 형성하고, 복수의 도전성 플러그(132, 134, 171, 152, 154, 181)를 통해 복수의 하부 도전막(131, 133, 135)을 제 1 외부 단자(170)에 접속하고, 복수의 상부 도전막(151, 153, 155)을 제 2 외부 단자(180)에 접속한다.
기판(110) 상에 제 1 하부 도전막(131) 및제 1 상부 도전막(151)과, 이둘 사이에 마련된 제 1 유전체막(141)과 이를 보호하는 제 1 절연막(161)과, 상기 제 1 절연막(161)을 관통하여 상기 제 1 하부 도전막(131)에 접속된 제 1 하부 도전성 플러그(132)와, 상기 제 1 상부 도전막(151)에 접속된 제 1 상부 도전성 플러그(152)를 포함한다. 그리고, 제 1 절연막(161)상에 형성되어 상기 제 1 하부 도전성 플러그(132)와 접속하는 제 2 하부 도전막(133)와, 상기 제 1 상부 도전성 플러그(152)와 접속하는 제 2 상부 도전막(153)과, 이들 사이에 마련된 제 2 유전체막(142)과 이를 보호하는 제 2 절연막(162)과, 상기 제 2 절연막(162)을 관통하여 상기 제 2 하부 도전막(133)에 접속된 제 2 하부 도전성 플러그(134)와, 상기 제 2 상부 도전막(153)에 접속된 제 2 상부 도전성 플러그(154)를 포함한다. 또한, 제 2 절연막(162) 상에 형성되어 상기 제 2 하부 도전성 플러그(134)와 접속하는 제 3 하부 도전막(135)와, 상기 제 2 상부 도전성 플러그(154)와 접속하는 제 3 상부 도전막(155)과, 이들 사이에 마련된 제 3 유전체막(143)과 이를 보호하는 제 3 절연막(163)과, 상기 제 3 절연막(163)을 관통하여 상기 제 3 하부 도전막(135)에 접속된 제 3 하부 도전성 플러그(171)와, 상기 제 3 상부 도전막(155)에 접속된 제 3 상부 도전성 플러그(181)를 포함한다. 상기 제 3 하부 도전성 플러그(171) 상에는 제 1 외부 단자(170)가 형성되고, 제 3 상부 도전성 플러그(181) 상에는 제 2 외부 단자(180)가 형성된다.
이를 통해 상기 제 1 내지 제 3 하부 도전막(131, 133, 135)는 제 1 내지 제 3 하부 도전성 플러그(132, 134, 171)을 통해 제 1 외부 단자(170)에 접속되고, 제 1 내지 제 3 상부 도전막(151, 153, 155)은 제 1 내지 제 3 상부 도전성 플러그(152, 154, 181)을 통해 제 2 외부 단자(180)에 접속된다. 도 12에 도시된 바와 같이 세 개의 커패시터(C1, C2, C3)가 제 1 및 제 2 외부 단자(170, 180) 사이에 병렬 접속된 적층형 소자를 제조한다. 즉, 본 실시예는 하나의 소자 내에 세 개의 커패시터(C1, C2, C3)를 포함하여, 이와 같이 적층 되는 하부 및 상부 도전막의 적층 수를 조절하여 적층형 소자의 정전용량의 용이한 변경이 가능하다.
상술한 구조의 본 변형예에 따른 적층형 소자의 제작 방법을 설명하면 다음과 같다.
기판(110) 상에 하부 보호막(120)을 형성하고, 그 상부에 제 1 하부 도전막(131)을 형성하고, 그 위에 제 1 유전체막(141)을 형성한다. 이후, 상기 제 1 하부 도전막(131)의 일부와 중첩되도록 제 1 상부 도전막(151)을 형성한 다음 전체 구조상에 제 1 절연막(161)을 형성한다. 이후, 패터닝 공정을 실시하여 상기 제 1 하부 도전막(131) 상의 제 1 절연막(161) 및 제 1 유전체막(141)의 일부를 제거하여 제 1 하부 콘택홀을 형성하고, 제 1 상부 도전막(151) 상의 제 1 절연막(161)의 일부를 제거하여 제 1 상부 콘택홀을 형성한다. 상기 제 1 하부 및 제 1 상부 콘택홀을 소정의 도전성막으로 매립하여 제 1 하부 도전성 플러그(132)와, 제 1 상부 도전성 플러그(152)를 형성한다. 이때, CMP를 이용한 평탄화 공정을 실시하여 상기 제 1 절연막(161)을 평탄화 하고, 그 상부에 잔류 또는 돌출된 도전성 플러그를 제 거한다.
이후, 제 1 절연막(161) 상에 제 2 하부 도전막(133)을 형성하되, 상기 제 1 하부 도전성 플러그(132)와 그 일부가 접속되도록 한다. 전체 구조상에 제 2 유전체막(142)를 형성하고, 패터닝하여 상기 제 1 상부 도전성 플러그(152) 영역을 노출한다. 제 2 상부 도전막(153)을 형성하되, 상기 노출된 제 1 상부 도전성 플러그(152)와 그 일부가 접속되도록 한다. 이후, 전체 구조상에 제 2 절연막(162)을 형성한다. 제 2 절연막을 패터닝하여 제 2 하부 도전막(133)을 노출하는 제 2 하부 콘택홀과, 제 2 상부 도전막(153)을 노출하는 제 2 상부 콘택홀을 형성하고, 이들을 매립하여 제 2 하부 도전성 플러그(134) 및 제 2 상부 도전성 플러그(154)를 형성한다.
이어서 제 2 절연막(162)의 제 3 하부 도전막(135)을 형성하되, 상기 제 2 하부 도전성 플러그(134)와 그 일부가 접속되도록 하고, 전체 구조 상에 제 3 유전체막(143)을 형성한 다음 이를 패터닝하여 제 2 상부 도전성 플러그(154) 영역을 노출한다. 제 3 상부 도전막(155)을 형성하되, 상기 노출된 제 2 상부 도전성 플러그(154)와 그 일부가 접속되도록 한다. 이후, 전체 구조상에 제 3 절연막(163)을 형성하고, 이를 패터닝 하여 제 3 하부 도전막(135)을 노출하는 제 3 하부 콘택홀과, 제 3 상부 도전막(155)을 노출하는 제 3 상부 콘택홀을 형상한다. 이후, 상기 콘택홀들을 매립하여 제 3 하부 도전성 플러그(171) 및 제 3 상부 도전성 플러그(181)을 형성하고, 이들 상부에 각기 제 1 외부 단자(170) 및 제 2 외부 단자(180)를 형성하여 적층 커패시터를 제작한다.
상기 변형예에서는 복수의 유전체를 포함하되 각각의 유전체가 독립적인 상부전극과 하부전극과 연결되는 구조를 갖는 복수의 커패시터를 포함하는 적층형 소자를 제공한다. 상기 변형예에서는 3개의 커패시터를 갖는 적층형 소자에 관해 설명하였지만 이에 한정되지 않고 이보다 더 많거나 더 적은 개수의 커패시터가 적층된 적층형 소자를 제공할 수 있다.
한편, 상기와 같은 구조를 갖는 본 발명의 제 1 실시예의 제 2 변형예에 따른 적층형 소자는 도 13 및 도 14에 도시된 바와 같이 네 개의 커패시터를 포함할 수 있으며, 제 1 내지 제 4 커패시터(C1, C2, C3, C4)를 각각 독립된 외부 단자와 연결하여 각각의 캐피시터가 독립적으로 사용되도록 할 수 있다. 또한, 제 1 내지 제 4 커패시터(C1, C2, C3, C4)를 조합하여 다양한 커패시턴스를 갖게 할 수 있다. 예를 들어, 제 1 내지 제 4 커패시터(C1, C2, C3, C4)가 각각 1pF, 2pF, 3pF, 4pF의 정전용량을 갖도록 하여 상기 정전용량의 조합으로 10pF까지의 정전용량을 갖는 커패시터를 구성할 수 있다.
도 15 및 도 16를 참조하여 제 1 실시예의 제 3 변형예에 따른 적층형 소자를 설명한다. 도 15은 제 3 변형예에 따른 적층형 소자의 단면도이고, 도 16는 등가 회로도이다.
본 변형예에 따른 적층형 소자는 기판상 각기 적어도 일부가 서로 중첩되며 적어도 하나의 볼록부가 형성된 복수의 도전성막을 형성하고, 각 도전성막의 사이에 마련된 유전체막을 포함하고, 복수의 도전성막 중 홀수 번째의 도전성막은 제 1 외부 단자에 접속되고, 짝수 번째의 도전성막은 제 2 외부 단자에 접속된다.
도 15에 도시된 바와 같이 기판(110) 상에 형성된 보호막(120)과, 상기 보호막(120) 상의 일부에 형성된 제 1 도전성막(191)과, 상기 제 1 도전성막(191)의 일부와 중첩되는 제 2 도전성막(192)과, 상기 제 1 및 제 2 도전성막(191, 192) 사이에 마련된 제 1 유전체막(141)과, 상기 제 2 도전성막(192)이 형성되지 않은 영역에 형성된 제 1 절연막(161)과, 상기 제 2 도전성막(192)의 일부와 중첩되는 제 3 도전성막(193)과, 상기 제 2 및 제 3 도전성막(192, 193) 사이에 마련된 제 2 유전체막(142)과, 상기 제 3 도전성막(193)이 형성되지 않은 영역에 형성된 제 2 절연막(162)과, 상기 제 3 도전성막(193)의 일부와 중첩되는 제 4 도전성막(194)과, 상기 제 3 및 제 4 도전성막(193, 194) 사이에 마련된 제 3 유전체막(142)과, 전체 구조상에 마련된 제 3 절연막(163)과, 상기 제 3 절연막(163) 상에 형성된 제 1 및 제 2 외부 단자(170, 180)를 포함하고, 제 1 도전성막(191)과 제 3 도전성막(193)을 연결하는 제 1 콘택 플러그(195)와, 제 2 도전성막(192)과 제 4 도전성막(194)을 연결하는 제 2 콘택 플러그(196)와, 제 3 도전성막(193)과 제 1 외부 단자(170)을 연결하는 제 3 콘택 플러그(171)와, 제 4 도전성막(194)과 제 2 외부 단자(180)을 연결하는 제 4 콘택 플러그(181)을 포함한다.
이를 통해 도 15 및 도 16에 도시된 바와 같이 3개의 커패시터(C1, C2, C3)가 제 1 및 제 2 외부 단자(170, 180) 사이에 접속된다. 즉, 제 4 및 제 3 도전성막(194, 193)이 하나의 커패시터(C1)를 이루고, 제 3 및 제 2 도전성막(193, 192)이 다른 하나의 커패시터(C2)를 이루고, 제 2 및 제 1 도전성막(192, 191)이 또 다 른 하나의 커패시터(C3)를 이룬다. 이때, 제 1 및 제 3 도전성막(191, 193)은 제 1 외부 단자(170)에 접속되고, 제 2 및 제 4 도전성막(192, 194)은 제 2 외부 단자(180)에 접속되어 이들이 이루는 커패시터(C1, C2, C3)는 제 1 및 제 2 외부 단자(180) 사이에서 병렬 접속된다.
상술한 구조의 제 3 변형예에 따른 적층 커패시터의 제조 방법을 설명한다.
도 15에 도시된 바와 같이 기판(110) 상에 하부 보호막(120)을 형성하고, 그 상부의 일부에 제 1 도전막(191)을 형성한다. 상기 제 1 도전막(191)을 패터닝하여 볼록부를 형성한다.
상기 제 1 도전막(191) 상에 제 1 유전체막(141)을 형성하고, 그 상부에 상기 제 1 도전막(191)과 그 일부가 중첩하는 제 2 도전막(192)을 형성한다. 그리고, 상기 제 2 도전막(192)이 형성되지 않은 영역에 제 1 절연막(161)을 형성한다.
상기 제 1 절연막(161) 및 제 2 도전막(192) 상에 제 2 유전체막(142)을 형성한 다음 상기 제 2 유전체막(142), 제 1 절연막(161) 및 제 1 유전체막(141)의 일부를 제거하여 상기 제 1 도전막(191)의 일부를 노출하는 콘택홀을 형성하고, 이를 매립하여 제 1 콘택 플러그(195)를 형성한다. 이후, 상기 제 2 유전체막(142)상에 제 1 콘택 플러그(195)와 접속하고, 상기 제 2 도전성막(192)와 그 일부가 중첩하는 제 3 도전성막(193)을 형성한다. 제 3 도전성막(193)이 형성되지 않은 영역에 제 2 절연막(162)을 형성한다.
상기 제 2 절연막(162) 및 제 3 도전막(193) 상에 제 3 유전체막(143)을 형성한다. 상기 제 3 유전체막(143), 제 2 절연막(162) 및 제 2 유전체막(142)의 일 부를 제거하여 제 2 도전막(192)의 일부를 노출하는 콘택홀을 형성하고, 이를 매립하는 제 2 콘택 플러그(196)를 형성한다. 상기 제 2 콘택 플러그(196)과 접속하고, 상기 제 3 도전성막(193)의 일부가 중첩하는 제 4 도전성막(194)을 형성한다.
전체 구조상에 제 3 절연막(163)를 형성한 다음 상기 제 3 절연막(163) 및 제 3 유전체막(143)의 일부를 식각하여 제 3 도전막(193)의 일부를 노출하는 콘택홀을 형성하고, 이를 매립하여 제 3 콘택 플러그(171)를 형성하고, 제 3 절연막(163)의 일부를 식각하여 제 4 도전막(194)의 일부를 노출하는 콘택홀을 형성하고, 이를 매립하여 제 4 콘택 플러그(181)를 형성한다.
상기 제 3 콘택 플러그(171) 상에 이와 접속되는 제 1 외부 단자(170)을 형성하고, 제 4 콘택 플러그(181) 상에 이와 접속되는 제 2 외부 단자(180)을 형성하여 적층형 소자를 제조한다. 상기 실시예에서는 복수의 유전체막을 포함하되, 한층의 유전체에 접한 상부 전극과 하부 전극을 다른 층의 유전체와 공유하는 복수의 커패시터를 갖는 적층형 소자를 제공한다. 상기 변형예에서는 3개의 커패시터를 갖는 적층형 소자에 관해 설명하였지만 이에 한정되지 않고 이보다 더 많거나 더 적은 개수의 커패시터가 적층된 적층형 소자를 제공할 수 있다.
도 17은 제 1 실시예의 제 4 변형예에 따른 적층형 소자의 단면도이다.
도 17에 도시된 바와 같이 기판(110) 상에 형성된 보호막(120)과, 상기 보호막(120) 상의 일부에 형성된 제 1 도전성막(191)과, 제 1 도전성막(191)과 그 일부가 중첩되도록 형성된 제 2 도전성막(192)과, 상기 제 1 도전성막(191)과 제 2 도전성막(192)의 중첩 영역에 마련된 제 1 유전체막(141)과, 상기 제 2 도전성 막(192)과 그 일부가 중첩되도록 형성된 제 3 도전성막(193)과, 상기 제 2 및 제 3 도전성막(192, 193)의 중첩 영역에 마련된 제 2 유전체막(142)과, 상기 제 3 도전성막(193)과 그 일부가 중첩되도록 형성된 제 4 도전성막(194)과, 상기 제 3 및 제 4 도전성막(193, 194)의 중첩 영역에 마련된 제 3 유전체막(143)과, 전체 구조상에 마련된 제 4 절연막(160)과, 상기 제 1 및 제 3 도전성막(191, 193)과 접속되는 제 1 외부 단자(170)와, 상기 제 2 및 제 4 도전성막(192, 194)과 접속되는 제 2 외부 단자(180)을 포함한다.
여기서, 제 1 및 제 3 도전성막(191, 193) 중 상기 제 2 및 제 4 도전성막(192, 194)과 중첩되지 않은 영역에서 이 두 막이 서로 접속되고, 이와 반대로 제 2 및 제 4 도전성막(192, 194) 또한 제 1 및 제 3 도전성막(191, 193)과 중첩되지 않은 영역에서 서로 접속된다.
또한, 본 실시예 역시 상기 하부 도전막에 적어도 하나의 볼록부를 형성하여 하부 도전막이 판형일 때 보다 커패시터의 정전용량을 크게 늘일 수 있다. 또한, 상기 하부 및 상부 도전막 각각의 두께와 이들간의 중첩 면적을 다양하게 조절할 수 있을 뿐만 아니라 이들 사이에 마련된 유전체막의 두께 또한 미세하게 조절할 수 있어 적층형 소자의 정전용량의 미세 제어가 가능하다. 또한, 상기의 적층형 소자는 반도체 기판 즉, 웨이퍼 상에서 형성되어 대량 생산이 가능하다. 그리고, 저온(100 내지 900도의 온도)에서 제조 공정이 수행됨으로 종래의 1000 내지 1400도의 고온 소성으로 인한 문제를 해결할 수 있다.
이하, 상술한 구조를 갖는 제 4 변형예에 따른 적층형 소자의 제조방법을 설 명한다.
기판(110) 상에 하부 보호막(120)을 형성하고, 그 상부의 일부에 제 1 도전막(191)을 형성한다. 이때, 제 1 도전성막(191)이 일 측면으로 노출되도록 하며, 적어도 하나 이상의 원기둥 또는 다각기둥 형상의 볼록부를 형성한다. 이후, 제 1 도전막(191) 상측일부에 제 1 유전체막(141)을 형성한다. 이는 유전체막을 전체 구조상에 증착 한 다음 이를 패터닝하여 제작한다.
상기 제 1 유전체막(141)과 그 일부가 중첩되도록 제 2 도전성막(192)을 형성하되, 타 측면으로 제 2 도전성막(192)이 노출되도록 한다. 이때, 상기 제 2 도전성막(192)의 하부는 제 1 도전성막(191)에 형성된 볼록부와 대응되도록 하며, 그 상부에는 원기둥 또는 다각기둥 형상의 볼록부를 형성한다. 제 2 도전성막(192)상측 일부에 제 2 유전체막(142)을 형성한다.
상기 제 2 유전체막(142)과 그 일부가 중첩되도록 제 3 도전성막(193)을 형성하되, 상기 제 1 유전체막(141)이 형성되지 않은 제 1 도전성막(191)과 제 3 도전성막(193)이 중첩되도록 한다. 이때, 제 3 도전성막(193) 역시 제 2 도전성막(192)과 동일하게 하부는 제 2 도전성막(192)의 볼록부에 대응되도록 하며, 그 상부에는 원기둥 또는 다각기둥 형상의 볼록부를 형성한다. 제 3 도전성막(193) 상측 일부에 제 3 유전체막(143)을 형성한다.
상기 제 3 유전체막(143)과 그 일부가 중첩되도록 제 4 도전성막(194)을 형성하되, 상기 제 2 유전체막(142)이 형성되지 않은 제 2 도전성막(192)과 제 4 도전성막(194)이 중첩되도록 한다. 또한, 상기 제 4 도전성막(194)의 하부는 제 3 도 전성막(193)에 형성된 볼록부와 대응되도록 형성한다.
상술한 도전성막과 유전체막은 앞서 설명한 바와 같이 소정의 구조물 상에 일정 두께로 형성한 다음 마스크를 이용한 식각 공정을 통해 패터닝하여 형성하는 것이 바람직하다.
도 18은 본 발명의 제 1 실시예 제 5 변형예에 따른 적층형 소자의 평면도이고, 도 19는 도 16의 B-B선에 대해 자른 단면도이고, 도 20은 등가 회로도이다.
도 18 내지 도 20을 참조하면 본 실시예는 다수개의 도전성막과 그 사이에 형성된 다수개의 유전체막을 포함하는 제 1 및 제 2 커패시터(C1, C2)로 구성된다. 이때, 상기 제 1 및 제 2 커패시터(C1, C2)는 각각 제 1 및 제 2 외부 단자와 제 3 및 제 4 외부 단자와 접속된다. 이때, 도 19에 도시된 본 실시예에서는 상기 제 1 및 제 2 커패시터(C1, C2)가 각각 네 개의 도전막과 그 사이에 형성된 세 개의 유전체막을 갖는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 즉, 상기 제 1 및 제 2 커패시터(C1, C2)는 각각 적어도 두 개 이상의 도전막과 그 사이에 형성된 유전체막을 포함할 수 있다.
상기 제 1 커패시터(C1)는 기판(210) 상에 형성되며 하나 이상의 볼록부(239)가 형성된 제 1 도전막(231)과, 상기 제 1 도전막(231) 상에 형성된 제 1 유전체막(241)과, 상기 제 1 유전체막(241) 상에 형성되며 하나 이상의 볼록부(239)가 형성된 제 2 도전막(232)과, 상기 제 2 도전막(232) 상에 형성된 제 2 유전체막(242)과, 상기 제 2 유전체막(242) 상에 형성되며 하나 이상의 볼록 부(239)가 형성된 제 3 도전막(233)과, 상기 제 3 도전막(233) 상에 형성된 제 3 유전체막(243)과, 상기 제 3 유전체막(243) 상에 형성된 제 4 도전막(234)을 포함한다.
상기 제 2 커패시터(C2)는 상기 제 4 도전막(234) 상에 형성되며 하나 이상의 볼록부(239)가 형성된 제 5 도전막(235)과, 상기 제 5 도전막(235) 상에 형성된 제 4 유전체막(244)과, 상기 제 4 유전체막(244) 상에 형성되며 하나 이상의 볼록부(239)가 형성된 제 6 도전막(236)과, 상기 제 6 도전막(236) 상에 형성된 제 5 유전체막(245)과, 상기 제 5 유전체막(245) 상에 형성되며 하나 이상의 볼록부(239)가 형성된 제 7 도전막(237)과, 상기 제 7 도전막(237) 상에 형성된 제 6 유전체막(246)과, 상기 제 6 유전체막(246) 상에 형성된 제 8 도전막(238)을 포함한다.
상기 제 1 커패시터(C1)와 제 2 커패시터(C2)는 제 2 절연체(222)에 의해 나눠진다. 또한, 상기 제 1 커패시터(C1)의 제 1 및 제 3 도전막(231, 233)은 제 1 상부 및 제 1 하부 도전성 플러그(261, 262)에 의해 제 1 외부 단자(260)와 접속되며, 제 2 및 제 4 도전막(232, 234)은 제 2 상부 및 제 2 하부 도전성 플러그(271, 272)에 의해 제 2 외부 단자(270)와 접속된다. 상기 제 2 커패시터(C2)의 제 5 및 제 7 도전막(235, 237)은 제 3 상부 및 제 3 하부 도전성 플러그(281, 282)에 의해 제 3 외부 단자(280)와 접속되며, 제 6 및 제 8 도전막(236, 238)은 제 4 상부 및 제 4 하부 도전성 플러그(291, 292)에 의해 제 4 외부 단자(290)와 접속된다.
상술한 바와 같이 본 발명의 제 1 실시예의 제 5 변형예에 따른 적층형 소자 는 일부 도전막에 볼록부(239)가 형성된 다수개의 도전막과 그 사이에 마련된 유전체층을 포함하는 제 1 및 제 2 커패시터(C1, C2)를 포함한다. 상기와 같이 다수개의 도전막 중 일부 도전막에 볼록부(239)를 형성하여 그 표면적을 넓게 하여 보다 큰 정전용량을 갖는 커패시터를 제공할 수 있다. 또한, 전체적으로 하나의 소자 내부에 두 개의 커패시터를 포함하고 제 1 및 제 2 외부 단자와 제 3 및 제 4 외부 단자에 각각 연결하여 상기 제 1 내지 제 4 외부 단자의 선택적 연결에 따라 다양한 커패시턴스를 갖는 적층형 소자의 제작이 가능하다.
그러나, 본 발명의 제 1 실시예의 제 5 변형예에 따른 적층형 소자는 상술한 구조에 한정되는 것은 아니다. 즉, 본 실시예에서는 볼록부(239)가 9개인 도전막을 사용하였으나, 그 개수는 그 이하 또는 그 이상이 될 수도 있으며, 상기 다수개의 도전막 역시 그 개수가 달라질 수 있다.
또한, 본 실시예는 도 21에 도시된 바와 같이 제 1 및 제 2 커패시터(C1, C2)에 각각 두 개씩 연결된 외부 단자 중 각각 하나를 공통 외부단자로 형성할 수 있다. 예를 들어, 제 1 내지 제 4 외부 단자(260, 270, 280, 290) 중 제 3 외부 단자(280)를 형성하지 않고, 제 4 외부 단자(290) 만을 사용할 수 있다. 즉, 제 2 및 제 4 외부 단자(270, 290)는 각각 제 1 및 제 2 커패시터(C1, C2)와 연결되고 제 3 외부 단자(280)와 연결된 제 1 및 제 2 커패시터(C1, C2)를 제 4 외부 단자(290)만으로 연결할 수 있다. 상기와 같이 외부 단자를 구성할 경우 외부 단자의 수를 줄일 수 있다.
상술한 실시예와 이의 변형예는 각기 그 예시에 한정되지 않고, 각각의 예시 에서 설명된 기술은 서로 다른 실시예와 변형예에 적용될 수 있다.
또한, 본 발명은 상술한 실시예에 한정되지 않고, 단일의 하부 도전막과, 그 상부에 복수의 상부 도전막을 형성하여 복수의 커패시터를 갖는 적층형 소자를 제작할 수 있다. 하기에서는 본 발명의 제 2 실시예에 따른 적층형 소자 즉, 하부 도전성막이 오목형상인 적층형 소자에 관해 설명한다. 후술되는 설명 중 앞서 설명한 실시예와 중복되는 설명은 생략한다. 또한, 상술한 설명의 기술은 모두 후술되는 실시예에 적용가능하고, 후술되는 설명의 기술 또한, 앞서 설명한 실시예에 적용 가능하다.
도 22는 본 발명의 제 2 실시예에 따른 적층형 소자의 평면도이다.
도 22를 참조하면, 본 실시예에 따른 적층형 소자는 기판(410) 상에 형성된 제 1 하부 도전막(431)과, 상기 제 1 하부 도전막(431) 상의 일부 영역에 적어도 하나 이상 형성되며 오목형상인 제 2 하부 도전막(432)과, 상기 제 2 하부 도전막(432) 상에 형성된 유전체막(440)과, 상기 유전체막(440) 상에 형성된 상부 도전막(430)과, 상기 제 1 하부 도전막(431)과 접속되는 제 1 외부 단자(460)과, 상기 상부 도전막(430)과 접속되는 제 2 외부 단자(470)를 포함한다.
상기 기판(410)과 제 1 하부 도전막(431) 사이에는 하부 보호막(420)이 마련된다. 상기 상부 도전막(430) 상에는 이를 포함하는 하부 구조물을 보호하기 위한 상부 절연막(452)이 마련되고, 상기 상부 절연막(452)내에는 상기 제 1 하부 도전막(431)과 제 1 외부 단자(460) 간을 연결하는 제 1 도전성 플러그(461)와, 상부 도전막(430)과 제 2 외부 단자간(470)을 연결하는 제 2 도전성 플러그(471)가 마련된다.
그리고, 상기 제 1 하부 도전막(431)은 기판(410)의 일측면에서 타측면 방향으로 연장된 직선형상으로 형성되고, 상기 제 2 하부 도전막(432)은 제 1 하부 도전막(431) 상에 접촉되며 오목형상인 것이 바람직하다. 또한, 상기 상부 도전막은 오목형상인 제 2 하부 도전막(432)에 대응되도록 형성되는 것이 바람직하다.
그리고, 상기 제 1 하부 도전막(431)과 접속되는 제 1 외부 단자(460)는 상기 기판(410)의 일측면과 인접한 상부면에 마련된다. 물론 이에 한정되지 않고, 상기 제 1 외부 단자(460)는 상기 일측면은 물론 이와 인접한 상부면에 마련될 수도 있고, 제 2 외부 단자(470) 또한상부 도전막(430)이 연장된 영역의 측면은 물론 이와 인접한 상부면에 마련될 수도 있다.
이처럼, 하부 도전막에 오목부를 형성함에 의해 하부 도전막의 면적을 증가시킬 수 있으며 이로부터 커패시턴스 값이 증가된다.
이하, 상술한 구조를 갖는 제 2 실시예에 따른 적층형 소자의 제조방법을 설명한다.
도 23 내지 도 26은 본 발명의 제 2 실시예에 따른 적층 소자의 제조방법을 설명하기 위한 도면이다.
본 발명의 제 2 실시예에 따른 적층 소자는 도 23에 도시된 바와 같이 기판(410) 상에 하부 보호막(420)을 형성하고, 그 상부의 일부에 제 1 하부 도전성 막(431)을 형성한다. 이때, 제 1 하부 도전성막(431)이 일 측면으로 노출되도록 형성한다. 이후, 하부 보호막(420)과 제 1 하부 도전막(431)을 덮는 절연체(450)를 형성한다.
이후, 도 24에 도시된 바와 같이 패터닝 공정을 실시하여 상기 절연체(450)의 일부를 제거하여 제 1 하부 도전성막(431)을 노출시키는 콘택홀을 형성하고, 상기 절연체(450)의 전체 구조상에 도전성막을 형성한다. 이때, 상기 도전성막은 상기 제 1 하부 도전성막(431)에 접촉된다.
다음으로, 도 25에 도시된 바와 같이 상기 절연체를 정지막으로 하는 CMP공정을 실시하여 오목형상의 제 2 하부 도전성막(432)을 형성한다.
도 26에 도시된 바와 같이 상기 제 2 하부 도전성막(432) 상에 유전체막(440)을 형성하고, 그 상부에 상부 도전성막(430)을 형성한다. 이때, 상기 상부 도전성막(430)의 하부는 오목형상인 제 2 하부 도전성막(432)과 대응되도록 즉, 오목부를 상부 도전막이 채우도록 형성된다.
이후, 도 27에 도시된 바와 같이 상기 상부 도전성막(430)을 패터닝하고, 상기 상부 도전성막과 상부로 노출된 유전체막을 덮는 상부 절연막을 형성한다.
상기 상부 절연막과 유전체막 및 절연체의 일부를 식각하여 제 1 하부 도전성막이 드러나도록 콘텍홀을 형성하고 그 내부를 소정의 도전성막으로 매립하여 제 1 및 제 2 도전성 플러그를 형성한다. 이때, CMP를 이용한 평탄화 공정을 실시하여 상기 상부 절연막을 평탄화 하고, 그 상부에 잔류 또는 돌출된 도전성 플러그를 제거한다. 상기 상부 절연막 상에 제 1 및 제 2 도전성 플러그와 접촉되는 제 1 및 제 2 외부 단자를 형성하여 본 실시예에 따른 적층형 소자를 완성한다.
도 28은 제 2 실시예의 제 1 변형예를 설명하기 위한 도면이다.
본 변형예에 따른 적층형 소자는 도 28에 도시된 바와 같이 복수의 하부 도전막(431, 432, 433, 434)과, 상기 복수의 하부 도전막(431, 432, 433, 434)에 대응하는 상부 도전막(435, 436)을 형성하고, 복수의 도전성 플러그(461, 462, 471, 472)를 통해 복수의 하부 도전막(431, 433)을 제 1 외부 단자에 접속하고, 복수의 상부 도전막(435, 436)을 제 2 외부 단자에 접속한다.
기판(410) 상에 제 1 하부 도전막(431)과, 상기 제 1 하부 도전막(431) 상에 형성된 오목형상의 제 2 하부 도전막(432)과, 상기 제 2 하부 도전막(432) 상에 형성된 제 1 상부 도전막(435)과, 상기 제 2 하부 도전막(432)과 제 1 상부 도전막(435) 사이에 마련된 제 1 유전체막(441)과 이를 보호하는 제 1 절연막(451)과, 상기 제 1 절연막(451)을 관통하여 상기 제 1 하부 도전막(431)에 접속된 제 1 하부 도전성 플러그(462)와, 상기 제 1 상부 도전막(435)에 접속된 제 2 하부 도전성 플러그(472)를 포함한다. 그리고, 상기한 구조를 덮는 제 2 절연막(452)과, 상기 제 2 절연막(452) 상에형성되어 상기 제 1 하부 도전성 플러그((462)와 접속하는 제 3 하부 도전막(433)과, 상기 제 3 하부 도전막(433) 상에 형성된 오목형상의 제 4 하부 도전막(434)과, 상기 제 2 하부 도전성 플러그(472)와 접속하며 상기 제 4 하부 도전막(434) 상에 형성된 제 2 상부 도전막(436)과, 상기 제 4 하부 도전막(434)과 제 2 상부 도전막(436) 사이에 마련된 제 2 유전체막(442)과 이를 보호 하는 제 3 절연막(453)과, 상기한 구조를 덮는 상부 절연막(454)과, 상기 상부 절연막(454) 및 제 3 절연막(453)을 관통하여 상기 제 3 하부 도전막(433)에 접속된 제 1 상부 도전성 플러그(461)와, 상기 상부 절연막(454)을 관통하여 제 2 상부 도전막(436)에 접속된 제 2 상부 도전성 플러그(471)를 포함한다. 상기 제 1 상부 도전성 플러그(461) 상에는 제 1 외부 단자(460)가 형성되고, 제 2 상부 도전성 플러그(471) 상에는 제 2 외부 단자(470)가 형성된다.
이를 통해 상기 제 1 및 제 3 하부 도전막(431, 433)은 제 1 상부 및 제 1 하부 도전성 플러그(461, 462)를 통해 제 1 외부 단자(460)와 연결되고, 상기 제 1 및 제 2 상부 도전막(435, 436)은 제 2 상부 및 제 2 하부 도전성 플러그(471, 472)를 통해 제 2 외부 단자(470)와 연결된다.
상기와 같이 하나의 소자 내에 두 개의 커패시터가 제 1 및 제 2 외부 단자(460, 470) 사이에 병렬 접속된 적층형 소자를 제조한다. 이와 같이 적층되는 하부 및 상부 도전막의 적층 수를 조절하여 적층형 소자의 정전용량의 용이한 변경이 가능하다. 또한, 제 2 하부 도전막을 오목형상으로 하여 기존보다 더욱 큰 정전용량을 가진 커패시터를 얻을 수 있다.
도 29는 제 2 실시예의 제 2 변형예를 설명하기 위한 도면이다.
본 변형예에 따른 적층형 소자는 도 29에 도시된 바와 같이 복수의 하부 도전막과, 상기 복수의 하부 도전막에 대응하는 상부 도전막을 형성하여 제 1 및 제 2 커패시터를 형성하고, 복수의 도전성 플러그를 통해 상기 제 1 및 제 2 커패시터 를 제 1 내지 제 4 외부 단자에 접속한다.
상기 기판(410)과 제 1 하부 도전막(431) 사이에는 하부 보호막(420)이 마련된다. 상기 상부 도전막(435, 436) 상에는 이를 포함하는 하부 구조물을 보호하기 위한 상부 절연막(454)이 마련되고, 상기 상부 절연막(454)내에는 상기 제 1 커패시터의 제 1 하부 도전막(431)과 제 1 외부 단자(460)간을 연결하는 제 1 도전성 플러그(461)와, 제 1 상부 도전막(435)과 제 2 외부 단자(470)간을 연결하는 제 2 도전성 플러그(471)와, 상기 제 2 커패시터의 제 3 하부 도전막(433)과 제 3 외부 단자(480)간을 연결하는 제 3 도전성 플러그(481)와, 제 2 상부 도전막(436)과 제 4 외부 단자(490)간을 연결하는 제 4 도전성 플러그(491)가 마련된다.
그리고, 상기 제 1 및 제 3 하부 도전막(431, 433)은 기판(410)의 일측면에서 타측면 방향으로 연장된 직선형상으로 형성되고, 상기 제 2 및 제 4 하부 도전막(432, 434)은 상기 제 1 및 제 3 하부 도전막(431, 433)에 각각 접속되며 그 형상이 오목형상인 것이 바람직하다. 상기 제 1 및 제 2 상부 도전막(435, 436)은 상기 제 1 및 제 3 하부 도전막(431, 433)과 수직한 방향이며, 오목형상인 상기 제 2 및 제 4 하부 도전막과 대응되도록 형성되는 것이 바람직하다.
그리고, 상기 제 1 하부 도전막(431) 및제 1 상부 도전막(435)와 접속되는 제 1 및 제 2 외부 단자(460, 470)는 상기 기판(410)의 일측면과 인접한 상부면에 마련되고, 제 3 하부 도전막(433) 및 제 2 상부 도전막(436)과 접속되는 제 3 및 제 4 외부 단자(480, 490)는 상기 제 1 및 제 2 외부 단자(460, 470)의 내측에 마련되는 것이 바람직하다. 물론 이에 한정되지 않고, 상기 제 1 및 제 2 외부 단 자(460, 470)는 상기 일측면은 물론 이와 인접한 상부면에 마련될 수도 있다.
상술한 구조를 통해 하나의 커패시터 내부에 제 1 및 제 2 외부 단자와 제 3 및 제 4 외부 단자를 갖는 두 개의 커패시터를 포함하도록 한다. 또한, 상기 제 1 및 제 2 외부 단자 또는 제 3 및 제 4 외부 단자를 선택적 연결에 따라 다양한 커패시턴스를 갖는 적층형 소자의 제작이 가능하다.
또한, 본 실시예는 도 13에 도시된 상술한 본 발명의 제 1 실시예의 제 2 변형예 및 도 21에 도시된 본 발명의 제 1 실시예의 제 5 변형예와 같이 외부 단자의 수를 줄일 수 있다. 즉, 도 30에 도시된 바와 같이 제 1 외부 단자(460)와, 제 2 및 제 4 외부 단자(470, 490)만을 사용하여 도 29에 도시된 적층형 소자보다 외부 단자의 수를 줄이더라도 동일한 동작을 하는 적층형 소자의 제작이 가능하다.
도 31은 제 2 실시예의 제 3 변형예에 따른 적층형 소자의 단면도이다.
본 실시예는 도 31에 도시된 바와 같이 기판(510) 상에서로 접속된 다수의 도전성막과, 상기 다수의 도전성막 사이에 형성된 다수의 유전체막과, 상기 다수의 도전성막과 접속된 제 1 및 제 2 외부 단자를 포함한다.
기판(510) 상에 형성된 제 1 도전막(531)과, 상기 제 1 도전막(531) 상의일부 영역에 적어도 하나 이상 형성되며 오목형상인 제 2 도전막(532)과, 상기 제 2 도전막(532) 상에형성된 제 1 유전체막(541)과, 상기 제 1 유전체막(541) 상에 형성된 제 3 도전막(533)과, 상기 제 3 도전막(533) 상의일부 영역에 적어도 하나 이상 형성되며 오목형상인 제 4 도전막(534)과, 상기 제 4 도전막(534) 상에 형성된 제 2 유전체막(542)과, 상기 제 2 유전체막(542) 상에 형성된 제 5 도전막(535)과, 상기 제 5 도전막(535) 상의 일부 영역에 적어도 하나 이상 형성되며 오목형상인 제 6 도전막(536)과, 상기 제 6 도전막(536) 상에 형성된 제 3 유전체막(543)과, 상기 제 3 유전체막(534) 상에 형성된 제 7 도전막(537)과, 상기 제 1 및 제 5 도전막(531, 535)와 접속되는 제 1 외부 단자(560)와, 상기 제 3 및 제 7 도전막(533, 537)과 접속되는 제 2 외부 단자(570)을 포함한다.
상기 기판(510)과 제 1 도전막(531) 사이에는 하부 보호막(520)이 마련된다. 상기 제 7 도전막(537) 상에는 이를 포함하는 하부 구조물을 보호하기 위한 상부 절연막(554)이 마련되고, 상기 상부 절연막(554) 내에는 상기 제 5 도전막(535)과 제 1 외부 단자(560) 간을 연결하는 제 1 상부 도전성 플러그(561)와, 제 7 도전막(537)과 제 2 외부 단자(570) 간을 연결하는 제 2 상부 도전성 플러그(571)가 마련된다.
그리고, 상기 제 1 및 제 5 도전막(531, 535)은 기판(510)의 일측면에서 타측면 방향으로 연장된 직선형상으로 형성하고, 상기 제 2, 제 4 및 제 6 도전막(532, 534, 536)은 제 1, 제 3 및 제 5 도전막(531, 533, 535) 상에 각각 접촉되며 오목형상인 것이 바람직하다. 또한, 상기 제 3, 제 5 및 제 7 도전막은 그 하부가, 오목형상인 제 2, 제 4 및 제 6 도전막(532, 534, 536)에 대응되도록 형성되는 것이 바람직하다.
그리고, 상기 제 1 및 제 5 도전막(531, 535)과 접속되는 제 1 외부 단자(560)는 상기 기판(510)의 일측면과 인접한 상부면에 마련되고, 상기 제 3 및 제 7 도전막(533, 537)과 접속되는 제 2 외부 단자(570)는 상기 제 1 외부 단자(560)의 대향측인 기판(510)의 타측면과 인접한 상부면에 마련된다. 물론 이에 한정되지 않고, 상기 제 1 외부 단자(560)는 상기 일측면은 물론 이와 인접한 상부면에 마련될 수도 있고, 제 2 외부 단자(570) 또한제 3 및 제 7 도전막(533, 537)이 연장된 영역의 측면은 물론 이와 인접한 상부면에 마련될 수도 있다.
도 32는 제 2 실시예의 제 4 변형예에 따른 적층형 소자의 단면도이다.
본 실시예는 도 32에 도시된 바와 같이 다수개의 도전성막과 그 사이에 형성된 다수개의 유전체막을 포함하는 제 1 및 제 2 커패시터로 구성된다. 이때, 상기 제 1 및 제 2 커패시터는 각각 제 1 및 제 2 외부 단자와 제 3 및 제 4 외부 단자와 접속된다.
상기 제 1 커패시터는 기판(610) 상에 형성된 제 1 도전막(631)과, 상기 제 1 도전막(631) 상의일부 영역에 적어도 하나가 형성되며 오목형상인 제 2 도전막(632)과, 상기 제 2 도전막(632) 상에형성된 제 1 유전체막(651)과, 상기 제 1 유전체막(651) 상에 형성된 제 3 도전막(633)과, 상기 제 3 도전막(633) 상의일부 영역에 적어도 하나가 형성되며 오목형상인 제 4 도전막(634)과, 상기 제 4 도전막(634) 상에형성된 제 2 유전체막(652)과, 상기 제 2 유전체막(652) 상에 형성된 제 5 도전막(635)과, 상기 제 5 도전막(635) 상의일부영역에 적어도 하나가 형성되며 오목형상인 제 6 도전막(636)과, 상기 제 6 도전막(636) 상에 형성된 제 3 유전체막(653)과, 상기 제 3 유전체막(653) 상에 형성된 제 7 도전막(637)을 포함한다.
그리고, 상기 제 2 커패시터는 상기 제 7 도전막(637) 상에 형성된 제 8 도전막(638)과, 상기 제 8 도전막(638)의 일부 영역에 적어도 하나가 형성되며 오목형상인 제 9 도전막(639)과, 상기 제 9 도전막(639) 상에형성된 제 4 유전체막(654)과, 상기 제 4 유전체막(654) 상에 형성된 제 10 도전막(640)과, 상기 제 10 도전막(640)의 일부 영역에 적어도 하나가 형성되며 오목형상인 제 11 도전막(641)과, 상기 제 11 도전막(641) 상에 형성된 제 5 유전체막(655)과, 상기 제 5 유전체막(655) 상에 형성된 제 12 도전막(642)과, 상기 제 12 도전막(642) 상의 일부영역에 적어도 하나가 형성되며 오목형상인 제 13 도전막(643)과, 상기 제 13 도전막(643) 상에 형성된 제 6 유전체막(656)과, 상기 제 6 유전체막(656) 상에 형성된 제 14 도전막(644)을 포함한다.
상기 제 1 커패시터와 제 2 커패시터는 제 4 절연막(664)에 의해 나눠진다. 또한, 상기 제 1 커패시터의 제 1 및 제 5 도전막(631, 635)은 제 1 상부 및 제 1 하부 도전성 플러그(671, 672)에 의해 제 1 외부 단자(670)와 접속되며, 제 3 및 제 7 도전막(633, 637)은 제 2 상부 및 제 2 하부 도전성 플러그(681, 682)에 의해 제 2 외부 단자(680)와 접속된다. 상기 제 2 커패시터의 제 8 및 제 12 도전막(638, 642)은 제 3 상부 및 제 3 하부 도전성 플러그(691, 692)에 의해 제 3 외부 단자(690)와 접속되며, 제 10 및 제 14 도전막(640, 644)은 제 4 상부 및 제 4 하부 도전성 플러그(701, 702)에 의해 제 4 외부 단자(700)와 접속된다.
상술한 바와 같이 본 발명의 제 2 실시예의 제 4 변형예에 따른 적층형 소자는 일부 도전막이 오목형상인 다수개의 도전막과 그 사이에 마련된 유전체층을 포 함하는 제 1 및 제 2 커패시터를 포함한다. 상기와 같이 다수개의 도전막 중 일부의 도전막을 오목형상으로 하여 그 표면적을 넓게 하여 보다 큰 정전용량을 갖는 커패시터를 제공할 수 있다. 또한, 전체적으로 하나의 커패시터 내부에 두 개의 커패시터를 포함하고 제 1 및 제 2 외부 단자와 제 3 및 제 4 외부 단자에 각각 연결하여 상기 제 1 내지 제 4 외부 단자의 선택적 연결에 따라 다양한 커패시턴스를 갖는 적층형 소자의 제작이 가능하다.
그러나, 본 발명의 제 2 실시예의 제 4 변형예에 따른 적층형 소자는 상술한 구조에 한정되는 것은 아니다. 즉, 본 실시예에서는 판형인 도전막 상에 오목형상인 도전막이 각각 두 개가 형성되어 있으나, 그 개수는 그 이하 또는 그 이상이 될 수도 있다. 또한, 상기 다수개의 도전막 역시 그 개수가 달라질 수 있다.
또한, 본 실시예 상술한 실시예와 동일하게 도 33에 도시된 바와 같이 제 1 외부 단자(670)와, 제 2 및 제 4 외부 단자(680, 700)만을 사용하여 도 32에 도시된 적층형 소자보다 외부 단자의 수를 줄이더라도 동일한 동작을 하는 적층형 소자의 제작이 가능하다.
이상에서는 도면 및 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은 반도체 박막 증차법을 통해 커패시터 소자를 제 작하므로 미세 패터닝이 가능하여 미세 고집적 커패시터 소자를 제공할 수 있다.
또한, 유전체의 균일한 도포로 인해 정전용량의 균일도가 향상되어 소자의 정전용량 허용 오차를 ±1%이하로 할 수 있다.
또한, 기존의 세라믹을 이용한 적층형 소자에 비하여 제작 공정이 단순하고, 공정의 정밀한 제어가 가능하며, 단일 웨이퍼 상에 복수의 소자를 제조하여 저비용으로 대량 양산화가 가능하다.
또한, 저온에서 공정이 진행되기 때문에 공정 핸들링이 용이하고, 커패시터 전극용 도전성막이 자유로워 소자의 생산 원가를 절감시킬 수 있다.
또한, 복수의 커패시터를 단일 소자 내에 적층 제작할 수 있고, 이들 간의 연결관계를 그 내부에서 제어하여 다양한 정전 용량을 갖는 소자를 제작할 수 있고, 이를 이용한 다양한 회로 설계가 가능하다.
또한, 복수의 커패시터를 단일 소자 내에 적층할 때 각각의 커패시터에 접속된 단자 쌍 중 하나를 공통단자로 형성하여 외부 단자의 수를 줄일 수 있다.
또한, CMP 공정을 통해 정밀한 크기의 커패시터 패터닝이 가능하여 최소 크기 및 높은 신뢰성의 커패시터 소자를 제공할 수 있다.
또한, 도전성막에 요철을 주어 그 면적을 넓힘으로써, 커패시터의 크기는 유지하면서 그 정전용량을 늘일 수 있다.
Claims (26)
- 기판;상기 기판 상에 형성되고, 반도체 박막 제조법을 통해 형성된 적어도 하나의 상부 전극과 적어도 하나의 하부 전극 및 이들 사이에 마련된 적어도 하나의 유전체막을 포함하는 적층물;상기 적층물의 상기 상부 전극과 접속되는 제 1 외부 단자;상기 적층물의 상기 하부 전극과 접속되는 제 2 외부 단자를 포함하고,상기 상부 전극 및/또는 하부 전극에는 적어도 하나의 요철부가 형성된 것을 특징으로 하는 적층형 소자.
- 청구항 1에 있어서,상기 하부 전극의 일 측면으로의 노출을 방지하는 적어도 하나의 제 1 절연막과, 상기 상부 전극의 타 측면으로의 노출을 방지하는 적어도 하나의 제 2 절연막을 포함하는 적층형 소자.
- 청구항 2에 있어서,상기 상부 전극은 상기 적층물의 일 측면으로 노출되고, 상기 하부 전극은 상기 적층물의 타 측면으로 노출되고, 상기 제 1 외부 단자는 상기 적층물의 일 측면 영역에 형성되고, 상기 제 2 외부 단자는 상기 적층물의 타 측면 영역에 형성되 는 적층형 소자.
- 청구항 2에 있어서,상기 상부 전극과 하부 전극은 소자의 내측면에 위치하여 소자 외부로 노출되지 않으며, 상기 제 1 외부 단자는 상기 적층물 한측의 상단 영역에 형성되고, 상기 제 2 외부 단자는 상기 적층물의 타 측의 상단 영역에 형성되는 적층형 소자.
- 청구항 1에 있어서,상기 상부 전극과 상기 제 1 외부 단자는 제 1 단자 접속 콘택 플러그를 통해 접속되고, 상기 하부 전극과 상기 제 2 외부 단자는 제 2 단자 접속 콘택 플러그를 통해 접속되는 적층형 소자.
- 청구항 1에 있어서,상기 볼록부는 원기둥 또는 다각기둥인 것을 특징으로 하는 적층형 소자.
- 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,상기 상부 및 하부 전극은 폴리 실리콘(Si), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 구리(Cu), 이리듐(Ir), 이리듐옥사이드(IrO2), 금(Au), 티탄(Ti), 루테늄(Ru), 루테늄옥사이드(RuO2), 스트론튬(Sr), 텅스텐(W), 탄탈(Ta), 바나듐(V), 코 발트(Co), 오스뮴(Os), 로듐(Rh), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 네오디움(Nd), 주석(Sn), TiN, WN 및 이들 금속으로된 금속 질화막, 이들 금속들의 실리사이드 및 이들의 합금중 적어도 어느 하나를 사용하여 형성된 적층형 소자.
- 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,상기 유전체막은 SiO2막, SiN막, Ta2O3막, Al2O5막, HfO2막, SrTiO3막, BaTiO3막, PbZrO3막, Bi2O3막, ZnO2막, SrTiO3막, BaTiO3막, CoO막, MgO막, CrO2막, Bi2O3막 WO2막, TiO2막, SiC막, ZnO막, Fe2O3막 및 Sb2O3막 중 적어도 어느 하나의 막이거나 이들 물질이 혼합된 막 혹은 이들 막이 적층된 적층막 중 적어도 어느 하나의 막인 적층형 소자.
- 청구항 1 내지 청구항 5 중 어느 한 항에 있어서, 상기 적층물은,복수의 상기 하부 전극과 상부 전극이 교대로 적층되고, 상기 전극 사이에 마련된 복수의 유전체막;상기 적층된 하부 전극 간을 연결하는 적어도 하나의 하부 도전성 플러그;상기 적층된 상부 전극 간을 연결하는 적어도 하나의 상부 도전성 플러그를 포함하는 적층형 소자.
- 청구항 1 내지 청구항 5 중 어느 한 항에 있어서, 상기 적층물은,하부 전극과 상부 전극 및 그 사이에 마련된 유전체막을 포함하는 복수의 구조물;상기 구조물간을 절연하는 적어도 하나의 절연막;상기 구조물 간의 하부 전극을 연결하기 위한 적어도 하나의 하부 도전성 플러그;상기 구조물 간의 상부 전극을 연결하기 위한 적어도 하나의 상부 도전성 플러그를 포함하는 적층형 소자.
- 청구항 1 내지 청구항 5 중 어느 한 항에 있어서, 상기 적층물은,복수의 하부 전극과 상부 전극이 교대로 적층하되, 상기 하부 전극과 상기 상부 전극의 일부가 중첩되고, 중첩된 영역에 마련된 유전체막을 포함하는 적층형 소자.
- 청구항 1에 있어서,상기 적층물은 커패시터 또는 배리스터를 포함하는 것을 특징으로 하는 적층형 소자.
- 기판;상기 기판상에 형성되고, 반도체 박막 제조법을 통해 형성되는 하부 전극, 유전체막 및 상부 전극을 포함하는 복수의 커패시터 또는 배리스터 패턴을 포함하 는 커패시터 또는 배리스터 적층물;상기 복수의 패턴 사이에 형성된 절연체;상기 복수의 패턴 각각의 상기 하부 전극 및 상기 상부 전극에 접속된 복수의 외부 단자를 포함하고,상기 상부 전극 및/또는 하부 전극에는 적어도 하나의 요철부가 형성된 것을 특징으로 하는 적층형 소자.
- 청구항 13에 있어서,일 패턴의 상기 상부 전극 및 상기 하부 전극은 상기 적층물의 각기 다른 측면으로 노출되고, 상기 전극이 노출된 측면에 각기 마련된 외부 단자쌍을 포함하는 적층형 소자.
- 청구항 14에 있어서,일 패턴의 상기 상부 전극 및 상기 하부 전극은 상기 소자의 내부에 위치하여 측면을 통해 외부로 노출되지 않고, 각기 마련된 외부 단자쌍이 상부에 노출되는 적층형 소자.
- 청구항 13에 있어서,상기 하부 전극 및 상기 상부 전극의 서로 다른 측면으로의 노출을 방지하는 복수의 절연막을 포함하는 적층형 소자.
- 청구항 13에 있어서,상기 상부 전극 또는 하부 전극은 하나의 외부 단자에 접속된 것을 특징으로 하는 적층형 소자.
- 청구항 13에 있어서,상기 복수의 패턴 각각의 상기 하부 전극 또는 상기 상부 전극에 각각 접속된 외부 단자와, 상기 외부 단자가 접속되지 않은 하부 전극 또는 상부 전극에 접속된 외부 단자를 포함하는 적층형 소자.
- 청구항 13 내지 청구항 18 중 어느 한 항에 있어서,상기 적층물, 상기 외부 단자, 절연막은 상압 화학 기상 증착(APCVD), 고압 화학 기상 증착(HPCVD), 저압 화학 기상 증착(LPCVD), 활성플라즈마 화학 기상 증착(PECVD), 유기 금속 화학 기상 증착(MOCVD), 스퍼터링(Sputtering), 전자빔증착법(E-beam evaporation), 열증착법(Thermal evaporation), 분자선 성장법(Molecular Beam Epitaxy; MBE), 펄스레이저증착법 (PLD, Pulsed Laser Deposition), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE) 및 단원자층 증착법(Atomic Layer Deposition; ALD)중 적어도 어느 하나의 방법으로 형성되는 적층형 소자.
- 청구항 13 내지 청구항 18 중 어느 한 항에 있어서,상기 상부 및 하부 전극은 폴리 실리콘(Si), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 구리(Cu), 이리듐(Ir), 이리듐옥사이드(IrO2), 금(Au), 티탄(Ti), 루테늄(Ru), 루테늄옥사이드(RuO2), 스트론튬(Sr), 스트론튬옥사이드(SrO), ZnO, SnO, 스트론튬루테늄옥사이드(SrRuO3), 텅스텐(W), 탄탈(Ta), 바나듐(V), 코발트(Co), 오스뮴(Os), 로듐(Rh), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 네오디움(Nd), 주석(Sn), TiN, WN 및 이들 금속으로된 금속 질화막, 이들 금속들의 실리사이드 및 이들의 합금중 적어도 어느 하나를 사용하여 형성된 적층형 소자.
- 청구항 13 내지 청구항 18 중 어느 한 항에 있어서,상기 유전체막은 SiO2막, SiN막, Ta2O3막, Al2O5막, HfO2막, SrTiO3막, BaTiO3막, PbZrO3막, Bi2O3막, ZnO2막, SrTiO3막, BaTiO3막, CoO막, MgO막, CrO2막, Bi2O3막, WO2막, TiO2막, SiC막, ZnO막, Fe2O3막 및 Sb2O3막 중 적어도 어느 하나의 막이거나 이들 물질이 혼합된 막 혹은 이들 막이 적층된 적층막 중 적어도 어느 하나의 막인 적층형 소자.
- 청구항 13 내지 청구항 18 중 어느 한 항에 있어서, 상기 커패시터 패턴 각각은,복수의 상기 하부 전극과 상부 전극이 교대로 적층되고, 상기 전극 사이에 마련된 복수의 유전체막;상기 적층된 하부 전극 간을 연결하는 적어도 하나의 하부 도전성 플러그;상기 적층된 상부 전극 간을 연결하는 적어도 하나의 상부 도전성 플러그를 포함하는 적층형 소자.
- 청구항 22에 있어서,상기 하부 전극과 상부 전극 사이의 일부 영역에 마련되어 상기 하부 도전성 플러그 또는 상부 도전성 플러그가 형성되는 복수의 절연막을 포함하는 적층형 소자.
- 청구항 13 내지 청구항 18중 어느 한 항에 있어서, 상기 패턴 각각은,하부 전극과 상부 전극 및 그 사이에 마련된 유전체막을 포함하는 복수의 구조물;상기 구조물간을 절연하는 적어도 하나의 절연막;상기 구조물 간의 하부 전극을 연결하기 위한 적어도 하나의 하부 도전성 플러그;상기 구조물 간의 상부 전극을 연결하기 위한 적어도 하나의 상부 도전성 플러그를 포함하는 적층형 소자.
- 청구항 13 내지 청구항 18 중 어느 한 항에 있어서, 상기 패턴 각각은,복수의 하부 전극과 상부 전극이 교대로 적층하되, 상기 하부 전극과 상기 상부 전극의 일부가 중첩되고, 중첩된 영역에 마련된 유전체막을 포함하는 적층형 소자.
- 기판;상기 기판 상에 형성된 짝수 개의 전극;상기 짝수 개의 전극 사이에 형성된 유전체막;상기 전극 중 홀수번째 전극와 접속하는 제 1 외부 단자;상기 전극 중 짝수번째 전극와 접속하는 제 2 외부 단자를 포함하고,상기 홀수번째 전극 및/또는 짝수번째 전극은 적어도 하나의 요철부가 형성된 것을 특징으로 하는 적층형 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060042479A KR100816533B1 (ko) | 2006-05-11 | 2006-05-11 | 적층 커패시터 소자 및 적층 배리스터 소자와, 이의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060042479A KR100816533B1 (ko) | 2006-05-11 | 2006-05-11 | 적층 커패시터 소자 및 적층 배리스터 소자와, 이의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070109465A true KR20070109465A (ko) | 2007-11-15 |
| KR100816533B1 KR100816533B1 (ko) | 2008-03-26 |
Family
ID=39063972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060042479A KR100816533B1 (ko) | 2006-05-11 | 2006-05-11 | 적층 커패시터 소자 및 적층 배리스터 소자와, 이의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100816533B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108962880A (zh) * | 2018-07-17 | 2018-12-07 | 昆山晔芯电子科技有限公司 | 一种高密度多层堆叠mim电容器及像素电路与成像装置 |
| US20230127398A1 (en) * | 2021-10-26 | 2023-04-27 | Samsung Electro-Mechanics Co., Ltd. | Capacitor component and manufacturing method of capacitor component |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101087378B1 (ko) | 2009-12-28 | 2011-11-25 | 전자부품연구원 | 압전 적층 세라믹 소자 및 그 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247861A (ja) * | 1988-08-10 | 1990-02-16 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH03139876A (ja) * | 1989-10-25 | 1991-06-14 | Nec Corp | 半導体装置の製造方法 |
| JPH0697386A (ja) * | 1992-09-17 | 1994-04-08 | Fujitsu Ltd | キャパシタの製造方法 |
| KR20030057818A (ko) * | 2001-12-29 | 2003-07-07 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조방법 |
-
2006
- 2006-05-11 KR KR1020060042479A patent/KR100816533B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108962880A (zh) * | 2018-07-17 | 2018-12-07 | 昆山晔芯电子科技有限公司 | 一种高密度多层堆叠mim电容器及像素电路与成像装置 |
| CN108962880B (zh) * | 2018-07-17 | 2024-05-03 | 昆山思特威集成电路有限公司 | 一种高密度多层堆叠mim电容器及像素电路与成像装置 |
| US20230127398A1 (en) * | 2021-10-26 | 2023-04-27 | Samsung Electro-Mechanics Co., Ltd. | Capacitor component and manufacturing method of capacitor component |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100816533B1 (ko) | 2008-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20220384113A1 (en) | Capacitor | |
| JP2000216052A (ja) | 薄膜キャパシタ | |
| KR101522666B1 (ko) | 적층세라믹캐패시터 및 그 제조방법 | |
| KR101939083B1 (ko) | 적층형 커패시터 및 그 제조방법 | |
| KR20220106097A (ko) | 유전체 파우더 및 이를 이용한 적층형 세라믹 전자부품 | |
| JP6856095B2 (ja) | キャパシタ | |
| US20160071651A1 (en) | Thin film capacitor | |
| JP4095961B2 (ja) | 電気的な多層素子 | |
| KR100816533B1 (ko) | 적층 커패시터 소자 및 적층 배리스터 소자와, 이의 제조방법 | |
| US10319524B2 (en) | Thin-film capacitor | |
| CN110246693B (zh) | 薄膜电容器的制造方法及薄膜电容器 | |
| JP7019969B2 (ja) | 薄膜コンデンサ | |
| KR100865760B1 (ko) | 적층 커패시터 소자 및 적층 배리스터 소자와, 이의 제조방법 | |
| JP7377846B2 (ja) | 多層電子デバイス | |
| US9730324B2 (en) | Variable capacitance device and antenna device | |
| JP7027990B2 (ja) | 薄膜コンデンサおよび薄膜コンデンサの製造方法 | |
| KR100936185B1 (ko) | 적층 커패시터 소자 및 적층 배리스터 소자 | |
| KR100891043B1 (ko) | 적층형 칩 소자 | |
| JP6784131B2 (ja) | 薄膜キャパシタを製造する方法 | |
| JP2000223379A (ja) | 電子的複数素子ユニット | |
| US11955287B2 (en) | Multilayer electronic component | |
| JP6844417B2 (ja) | 薄膜コンデンサシート | |
| JP6922476B2 (ja) | 薄膜コンデンサ及び電子部品内蔵基板 | |
| JP6475198B2 (ja) | 可変容量デバイス及びアンテナ装置 | |
| KR101680282B1 (ko) | Rf 집적 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |