CN110246693B - 薄膜电容器的制造方法及薄膜电容器 - Google Patents

薄膜电容器的制造方法及薄膜电容器 Download PDF

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Abstract

本发明提供一种薄膜电容器的制造方法，该薄膜电容器具备将至少一个电介质层夹持于多个电极层中包含的一对电极层的电容部，该制造方法包括：层叠工序，将多个电极层和成为电介质层的电介质膜交替层叠而形成成为电容部的层叠体；第一蚀刻工序，形成层叠体中沿层叠方向延伸的开口，在开口的底面，使层叠于多个电极层中的一个电极层的正上方的电介质膜露出；第二蚀刻工序，在开口的底面使一个电极层露出。在第二蚀刻工序中，一个电极层的蚀刻速率比电介质膜的蚀刻速率低。

Description

薄膜电容器的制造方法及薄膜电容器
技术领域
本发明涉及薄膜电容器的制造方法及薄膜电容器。
背景技术
目前，已知有具备交替层叠有多个电极层及电介质层的电容器部的薄膜电容器。作为这种薄膜电容器的制造方法，例如，国际公开第2009/078225号中记载有一种薄膜电容器的制造方法，其包括：将电极层及电介质层交替层叠而形成电容器部的工序；通过蚀刻在电容器部形成贯通孔，使与外部电极电连接的电极层露出的工序。
发明内容
但是，在通过蚀刻使与外部电极电连接的电极层(成为薄膜电容器的一极的电极层)露出的情况下，难以在电极层露出的定时停止蚀刻。因此，电极层可能被过度蚀刻，电极层的强度降低。
本公开是鉴于上述而创建的，其目的在于，提供一种可抑制电极层的强度降低的薄膜电容器的制造方法、及抑制了电极层的强度降低的薄膜电容器。
本公开一方面提供一种薄膜电容器的制造方法，该薄膜电容器具备将至少一个电介质层夹持于多个电极层中所包含的一对电极层的电容部，所述制造方法包括：层叠工序，将多个电极层和成为电介质层的电介质膜交替层叠而形成成为电容部的层叠体；第一蚀刻工序，形成层叠体中沿层叠方向延伸的开口，在开口的底面，使层叠于多个电极层中的一个电极层的正上方的电介质膜露出；第二蚀刻工序，在开口的底面使一个电极层露出，在第二蚀刻工序中，一个电极层的蚀刻速率比电介质膜的蚀刻速率低。
该薄膜电容器的制造方法包含：第一蚀刻工序，将层叠于多个电极层中的一个电极层的正上方的电介质膜蚀刻至露出；第二蚀刻工序，使一个电极层露出，在第二蚀刻工序中，一个电极层的蚀刻速率比所述电介质膜的蚀刻速率低。由此，因为能够以不易蚀刻电极层的条件使目标的电极层露出，所以能够以电极层的蚀刻速率低的条件使目标的电极层露出，因此，能够抑制薄膜电容器的所述一个电极层被过度蚀刻。因此，能够降低电极层的强度。
在一方式中，也可以是，第二蚀刻工序中的一个电极层的蚀刻速率比第一蚀刻工序中的多个电极层的蚀刻速率低。根据该结构，因为能够以电极层的蚀刻速率低的条件使目标的电极层露出，所以能够抑制薄膜电容器的所述一个电极层被过度蚀刻。因此，能够抑制电极层的强度降低。
本公开一方式提供一种薄膜电容器，其具备将至少一个电介质层夹持于多个电极层中所包含的一对电极层的电容部，其中，电容部具有沿层叠有多个电极层及电介质层的层叠方向延伸且多个电极层中的一个电极层露出的开口，一个电极层具有在开口的底面露出的露出部，露出部的厚度比一个电极层的其它部分的厚度薄，且为一个电极层的其它部分的厚度的50％以上。
该薄膜电容器的一个电极层具有在开口的底面露出的露出部，露出部的厚度比一个电极层的其它部分的厚度薄，且为一个电极层的其它部分的厚度的50％以上。即，因为蚀刻的电极层的量为厚度的50％以下，所以薄膜电容器的所述一个电极层的过度的蚀刻被抑制。由此，电极层的强度降低被抑制。
根据本公开，提供能够抑制电极层的强度降低的薄膜电容器的制造方法、及抑制了电极层的强度降低的薄膜电容器。
附图说明
图1是概略性表示本公开一实施方式的薄膜电容器的一部分的剖视图。
图2是用于说明图1的薄膜电容器的制造方法的图。
图3是用于说明图1的薄膜电容器的制造方法的图。
图4是用于说明图1的薄膜电容器的制造方法的图。
具体实施方式
以下，参照附图详细说明各种实施方式。此外，在各图中，对于相同或相当的部分标注同一符号，省略重复的说明。
图1是概略性表示本公开一实施方式的薄膜电容器的一部分的剖视图。如图1所示，薄膜电容器1在其内部，作为电容器结构，具有至少一个电介质层夹持于一对电极层的电容部10。作为电极端子，从电容部10引出有电极端子20(20A、20B、20C)。在电容部10和电极端子20之间设有将电容部10和电极端子20电连接的配线部40。
此外，在本说明书中，“层叠方向”是指以如电容部10、配线部40、电极端子20那样从电容部10朝向电极端子20，各层依次重叠的方向。另外，在以下的说明中，有时沿着层叠方向，将电极端子20侧设为“上”，沿着层叠方向，将电容部10侧设为“下”进行说明。
电容部10具有沿着层叠方向设置的多个内部电极层(电极层)11、夹持于内部电极层11的电介质层12、层叠有多个内部电极层及电介质层12的基底电极层(电极层)13。内部电极层11和电介质层12相对于基底电极层13交替层叠。在本实施方式中，电容部10为具有三层内部电极层11(11A、11B、11C)、三层电介质层12(12A、12B、13A)、一层基底电极层13的多层结构。电容部10的各层从层叠方向的下侧依次层叠基底电极层13、电介质层12A、内部电极层11A、电介质层12B、内部电极层11B、电介质层12C、内部电极层11C。此外，在以下的说明中，有时将内部电极层11和基底电极层13统称为“电极层”进行说明。
电容部10具有多个将各内部电极层11及电介质层12部分地除去的区域。由此，在电容部10形成有沿层叠有内部电极层11及电介质层12的层叠方向延伸的开口14。开口14至少贯通一个内部电极层11及一个电介质层12。在开口14内，多个内部电极层11或基底电极层13中的一个电极层在开口14的底面露出。在图1中，示出两个开口14(开口14A、14B)，在一个开口14A内，内部电极层11A露出，在另一个开口14B内，内部电极层11B露出。内部电极层11A、11B具有在开口14A、14B的底面露出的露出部15，各露出部15与后述的第一配线层43A连接。通过这种结构，在电容部10形成有多层电容器结构。内部电极层11A、11B的露出部15的厚度T1比内部电极层11A、11B的其它部分(即，未从开口14露出的部分)的厚度T2薄，且为内部电极层11A、11B的其它部分的厚度T2的50％以上。此外，图1中省略，但基底电极层13也与内部电极层11相同，具有在开口14的底面露出，并且与第一配线层43A连接的露出部。内部电极层11由具有导电性的材料形成。具体而言，优选使用作为主成分(含量最多的成分)含有镍(Ni)和铂(Pt)的材料作为内部电极层11，特别优选使用Ni。在内部电极层11使用含有作为主成分的Ni的材料的情况下，其含量优选相对于内部电极层11整体为50质量％以上。另外，在内部电极层11的主成分为Ni的情况下，还含有选自铂(Pt)、钯(Pd)、铱(Ir)、铑(Rh)、钌(Ru)、锇(Os)、铼(Re)、钨(W)、铬(Cr)、钽(Ta)、及银(Ag)中的至少一种(下称“添加元素”。)。通过内部电极层11含有添加元素，能够抑制内部电极层11的中途切断。此外，内部电极层11也可以含有多个添加元素。内部电极层11的厚度例如为10nm～1000nm左右。另外，基底电极层13可以由与内部电极层11相同的导电性材料形成。基底电极层13的厚度例如可以设为5μm以上50μm以下。
电介质层12由钙钛矿系的电介质材料构成。作为本实施方式中的钙钛矿系的电介质材料，由BaTiO3(钛酸钡)、(Ba1－xSrx)TiO3(钛酸锶钡)、(Ba1－xCax)TiO3、PbTiO3、Pb(ZrxTi1－x)O3等具有钙钛矿结构的(强)电介质材料、以Pb(Mg1/3Nb2/3)O3等为代表的复合钙钛矿松弛剂型强电介质材料、以Bi4Ti3O12、SrBi2Ta2O9等为代表的铋层状化合物、以(Sr1－xBax)Nb2O6、PbNb2O6等为代表的钨青铜型强电介质材料等构成。在此，在钙钛矿结构、钙钛矿松弛剂型强电介质材料、铋层状化合物、钨青铜型强电介质材料中，A位和B位比通常为整数比，但为了提高特性，意图上也可以偏离整数比。此外，为了控制电介质层12的特性，在电介质层12也可以含有添加物质作为副成分。电介质层12被烧成，其相对介电常数(εr)例如为100以上。此外，电介质层12的相对介电常数越大越好，其上限值没有特别限定。电介质层12的厚度例如为10nm～1000nm。
电极端子20是用于将薄膜电容器1和外部的电子部件或配线基板等(未图示)电连接的端子。电极端子20相对于后述的配线部40层叠。在本实施方式中，薄膜电容器1具备多个电极端子20。此外，图1中仅示出三个电极端子20A、20B、20C。
作为构成电极端子20的材料，优选为主成分为镍(Ni)、铜(Cu)、金(Au)、铂(Pt)、含有这些金属的合金，特别是，作为主成分，优选使用含有Cu的合金。构成电极端子20的Cu的纯度越高越好，优选为99.99重量％以上。此外，也可以在电极端子20中含有微量的杂质。作为可以在由作为主成分含有Cu的合金构成的电极端子20中含有的杂质，例如可举出铁(Fe)、钛(Ti)、镍(Ni)、铝(A1)、镁(Mg)、锰(Mn)、硅(Si)或铬(Cr)、钒(V)、锌(Zn)、铌(Nb)、钽(Ta)、钇(Y)、镧(La)、铯(Ce)等过渡金属元素或稀土类元素等、氯(Cl)、硫(S)、磷(P)等。
配线部40以覆盖形成有电容部10的区域的方式设置，包含钝化层41、第一绝缘层42A、第二绝缘层42B、第一配线层43A、及第二配线层43B。第一绝缘层42A及第二绝缘层42B作为电容部10上的绝缘层起作用。第一配线层43A及第二配线层43B是配线部40内的配线层。
钝化层41直接覆盖电容部10，例如由二氧化硅(SiO)等无机绝缘材料构成。钝化层41可以是单一的无机绝缘材料的层，也可以是多个无机绝缘材料的层叠结构体。但是，钝化层41也可以不设置。钝化层41的厚度例如可以设为0.5μm以上5μm以下左右。
第一绝缘层42A在电容部10构成电容器的各区域覆盖电容部10。第二绝缘层42B覆盖未形成第一绝缘层42A的区域，并且部分地覆盖第一绝缘层42A的周缘。即，由第一绝缘层42A和第二绝缘层42B的2段结构覆盖电容部10。
第一绝缘层42A及第二绝缘层42B只要是具有绝缘性的材料，就没有特别限定，但例如可使用聚酰亚胺等非导电性树脂、氧化硅(SiO)、氧化铝(Al2O3)、氮化硅(SiN)等无机材料、或者将它们混合或层叠的绝缘材料等。第一绝缘层42A的厚度例如为0.5μm以上10μm以下，第二绝缘层42B的厚度例如为0.5μm以上10μm以下。此外，在此，“第一绝缘层42A的厚度”是指钝化层41的上表面和第一绝缘层42A的上表面之间的距离。另外“第二绝缘层42B的厚度”是指第一绝缘层42A的上表面和第二绝缘层42B的上表面之间的距离。
在第一绝缘层42A和第二绝缘层42B之间，沿着第一绝缘层42的上表面形成有第一配线层43A。第一配线层43A沿着第一绝缘层42A的上表面沿上下方向延伸，并且，在其下端具有与内部电极层11的露出部15相接的接触部44A。另外，在第二绝缘层42B上，沿着第二绝缘层42B的上表面形成有第二配线层43B。第二配线层43B沿着第二绝缘层42B沿上下方向延伸，并且，在其下端具有与第一配线层43A相接的接触部44B。在第二配线层43B上形成有电极端子20A、20B、20C。
形成有电极端子20A的第二配线层43B的接触部44B与具有与三个内部电极层11中位于最基底电极层13侧的内部电极层11A相接的接触部44A的第一配线层43A相接。形成有电极端子20B的第二配线层43B的接触部44B与具有与三个内部电极层11中位于中央的内部电极层11B相接的接触部44A的第一配线层43A相接。形成有电极端子20C的第二配线层43B的接触部44B与具有与三个内部电极层11中位于最靠电极端子20侧的内部电极层11C相接的接触部44A的第一配线层43A相接。这样，电极端子20A、20B、20C分别经由第二配线层43B及第一配线层43A分别与内部电极层11A、11B、11C电连接。
接着，参照图2～图4说明薄膜电容器1的制造方法。图2～图4是用于说明图1所示的薄膜电容器的制造方法的图。此外，图2～图4将制造的中途阶段的薄膜电容器1的一部分放大表示。实际上，在一次形成多个薄膜电容器1后，单片化为各个薄膜电容器1。此外，在以下的实施方式中，对通过烧成而形成电介质层12的情况进行说明，但也可以不进行烧成而形成电介质层12。
首先，如图2(a)所示，准备基底电极层13，在基底电极层13上交替层叠内部电极层11(11A、11B、11C)和成为电介质层12(12A、12B、12C)的电介质膜12’(电介质膜12A’、12B’、12C’)，形成层叠体W(层叠工序)。通过该工序，在层叠体W上，成为从层叠方向的下侧起在基底电极层13、电介质膜12A’、内部电极层11A、电介质膜12B’、内部电极层11B、电介质膜12C’、内部电极层11C上依次层叠有各层的状态，形成成为电容部10的部分。作为内部电极层11的形成方法，例如可举出DC溅射等。另外，作为电介质膜12’的形成方法，可使用溶液法、溅射等PVD(Physical Vapor Deposition)法、或CVD(Chemical Vapor Deposition)法等成膜技术，但例如也可选择溅射法。
接着，如图2(b)所示，在层叠体W上形成开口14(开口14A、14B)(蚀刻工序)。后述该工序的详情。
然后，对层叠体W进行烧成。通过该工序，烧结电介质膜12’而形成电介质层12，形成电容部10(参照图2(c))。烧成时的温度优选为电介质膜12’烧结(结晶化)的温度，具体而言，优选为800℃～1000℃左右。另外，烧成时间可以设为5分钟～2小时左右。烧成时的气氛没有特别限定，也可以是氧化性气氛、还原性气氛、中性气氛中的任一种，但至少可以设为在内部电极层11未氧化的程度的氧分压下进行烧成的结构。此外，烧成的定时没有限定，例如，也可以在形成开口14之前进行烧成。
接着，如图2(c)所示，形成钝化层41。由此，成为层叠体W的上表面和开口14的底面及侧面由钝化层41覆盖的状态。钝化层41例如可以通过溅射等PVD法形成。
接着，如图3(a)所示，在以覆盖钝化层41的方式形成第一绝缘层42A后，将形成于开口14的底面的钝化层41除去。而且，在第一绝缘层42A上形成第一配线层43A。第一绝缘层42A例如也可以在涂布了未固化的状态的热固化性树脂后，通过加热等使其固化并进行图形化而形成。另外，也可以使用溅射等其它方法形成第一绝缘层42A。第一配线层43A例如可以通过在溅射或蒸镀了铜(Cu)等导电性材料后，进行基于蚀刻的图形化等而形成。通过该工序，形成相互电独立的多个第一配线层43A，形成各第一配线层43A与各内部电极层11A、11B、11C电连接的状态。
接着，如图3(b)所示，在第一绝缘层42A上及第一配线层43A上形成第二绝缘层42B。而且，在第二绝缘层42B上形成第二配线层43B。第二绝缘层42B与第一绝缘层42A相同，例如通过在涂布了未固化的状态的热固化性树脂后，通过加热等使其固化并进行图形化而形成。第二配线层43B与第一配线层43A相同，例如通过在溅射或蒸镀了铜(Cu)等导电性材料后，进行基于蚀刻的图形化而形成。通过该工序，形成相互电独立的多个第二配线层43B。各第二配线层43B为与各第一配线层43A电连接的状态，形成配线部40。
然后，在各第二配线层43B上形成用于将薄膜电容器1与外部的电子部件电连接的电极端子20A、20B、20C。电极端子20A、20B、20C例如通过在通过镀敷等形成铜(Cu)等导电性材料的层后进行蚀刻等而形成。最后，通过切割等进行单片化，由此得到图1所示的薄膜电容器1。
接着，参照图4详细说明蚀刻工序。蚀刻工序包含第一蚀刻工序和第二蚀刻工序。在薄膜电容器1的制造方法中，首先在进行了第一蚀刻工序后，进行第二蚀刻工序。
在第一蚀刻工序中，如图4(a)所示，在层叠体W上形成沿层叠方向延伸的开口14’。在开口14’的底面上，使在多个电极层(内部电极层11或基底电极层13)中一个电极层的正上方层叠的电介质膜12’露出。具体而言，形成之后成为开口14A、14B的开口14A’、14B’。由此，在开口14A’，内部电极层11A的正上方的电介质膜12B’露出，在开口14B’，内部电极层11B的正上的电介质膜12C’露出。作为第一蚀刻工序中使用的蚀刻气体，例如可举出氩(Ar)气、或Ar和CHF3的混合气体。此外，在图4(a)中，示出蚀刻至电介质膜12B’、12C’的中途的状态，但在第一蚀刻工序中，只要蚀刻至电介质膜12B’、12C’的上表面露出即可。
在第二蚀刻工序中，如图4(b)所示，在开口14’的底面上，使作为目标的一个电极层(即内部电极层11A、11B)露出。由此，在层叠体W上形成开口14(开口14A、14B)。另外，成为在内部电极层11A、11B形成有露出部15的状态。作为第二蚀刻工序中使用的蚀刻气体，例如可举出Ar和CHF3的混合气体。
第二蚀刻工序中的蚀刻对象的一个电极层(内部电极层11或基底电极层13)的蚀刻速率比第一蚀刻工序中的多个电极层的蚀刻速率低。作为一例，第一蚀刻工序中的多个电极层的蚀刻速率可以设为30nm/min以上600nm/min以下的程度，第二蚀刻工序中的电极层的蚀刻速率可以设为5nm/min以上50nm/min以下的程度。另外，在第二蚀刻工序中，成为蚀刻对象的电极层的蚀刻速率比电介质膜12’的蚀刻速率低。作为一例，第二蚀刻工序中的电极层的蚀刻速率可以设为第二蚀刻工序中的成为蚀刻对象的电介质膜12’的蚀刻速率的1/4左右。此外，第一蚀刻工序中的电极层的蚀刻速率可以设为第一蚀刻工序中的成为蚀刻对象的电介质膜12’的蚀刻速率的1.5倍～3倍左右，但也可以与第二蚀刻工序相同，电极层的蚀刻速率比电介质膜12’的蚀刻速率低。第一蚀刻工序及第二蚀刻工序中的内部电极层11或基底电极层13的蚀刻速率例如可以通过变更蚀刻气体的种类、流量、及混合比等而进行调整。另外，例如在使用ICP－RIE装置等干式蚀刻装置进行第一蚀刻工序及第二蚀刻工序的情况下，通过变更用于从蚀刻气体生成等离子体的输出和/或用于将等离子体引入层叠体W的输出而能够调整内部电极层11或基底电极层13的蚀刻速率。例如，在电极层为Ni且电介质膜为BaTiO3的情况下，在第一蚀刻工序中，可以将电极层的蚀刻速率设为120nm/min，将电介质膜12’的蚀刻速率设为60nm/min，在第二蚀刻工序中，可以将电极层的蚀刻速率设为10nm/min，将电介质膜12’的蚀刻速率设为40nm/min。
如以上所说明，在本实施方式的薄膜电容器的制造方法中，包括：将层叠于多个电极层(内部电极层11或基底电极层13)中的一个电极层的正上方的电介质膜12’蚀刻至露出的第一蚀刻工序和使一个电极层露出的第二蚀刻工序，在第二蚀刻工序中，一个电极层(内部电极层11或基底电极层13)的蚀刻速率比电介质膜12’的蚀刻速率低。由此，能够在难以蚀刻电极层的条件下使目标的电极层露出，因此，能够抑制与接触部44A相接且经由第一配线层43A及第二配线层43B与电极端子20连接的一个电极层被过度蚀刻。因此，能够抑制电极层的强度降低。
另外，第二蚀刻工序中的一个电极层的蚀刻速率比第一蚀刻工序中的多个电极层的蚀刻速率低。由此，能够在电极层的蚀刻速率低的条件下使目标的电极层露出，因此，能够抑制与接触部44A相接且经由第一配线层43A及第二配线层43B与电极端子20连接的一个电极层被过度蚀刻。因此，能够抑制电极层的强度降低。
另外，在第一蚀刻工序中，能够在电极层的蚀刻速率高的条件下蚀刻层叠体W，因此，能够缩短薄膜电容器1的制造的时间，并且，能够抑制电极层被过度蚀刻。
另外，本实施方式的薄膜电容器1的一个电极层(内部电极层11或基底电极层13)具有在开口14的底面露出的露出部15，露出部15的厚度T1比一个电极层的其它部分的厚度T2薄，且为一个电极层的其它部分的厚度T2的50％以上。即，因为蚀刻的电极层的量为厚度T2的50％以下，所以可抑制与接触部44A相接且经由第一配线层43A及第二配线层43B与电极端子20连接的电极层的过度的蚀刻。由此，电极层的强度降低被抑制。此外，通过抑制电极层的过度的蚀刻，薄膜电容器1的电阻值的上升等之类的电气性能的降低也被抑制，因此，薄膜电容器1的成品率大幅提高。
以上，对本公开的实施方式进行说明，但本公开不限于上述的实施方式，可以进行各种变更。例如，在上述的实施方式中，对薄膜电容器1的电容部10具有两个内部电极层11、三个电介质层12、一个基底电极层13的情况进行了说明，但电容部10具有的内部电极层11及电介质层12的层数没有特别限定，可以任意变更。例如，电容部10可以具有一个内部电极层11、一个电介质层12、一个基底电极层13，也可以具有更多的内部电极层11及电介质层12。另外，也可以代替基底电极层13而具备绝缘基材，且在绝缘基材上交替层叠内部电极层11及电介质层12。
另外，在上述的实施方式中，通过烧成电介质膜12’，提高电介质层12的相对介电常数，但也可以不烧成电介质层12。
另外，在上述的实施方式中，在第二蚀刻工序中，对电极层的蚀刻速率比电介质膜12’的蚀刻速率低的例子进行了说明，但第二蚀刻工序中的电极层的蚀刻速率也可以与电介质膜12’的蚀刻速率大致相同、或比电介质膜12’的蚀刻速率高。
另外，在上述的实施方式中，在第一蚀刻工序及第二蚀刻工序中，对同时形成多个开口14(14A、14B)的例子进行了说明，但也可以重复第一蚀刻工序及第二蚀刻工序并逐一形成开口14。

Claims (2)

1.一种薄膜电容器的制造方法，其特征在于，
所述薄膜电容器具备将至少一个电介质层夹持于多个电极层中所包含的一对电极层的电容部，
所述制造方法包括：
层叠工序，将所述多个电极层和成为所述电介质层的电介质膜交替层叠而形成成为所述电容部的层叠体；
第一蚀刻工序，形成所述层叠体中沿层叠方向延伸的开口，在所述开口的底面，使层叠于所述多个电极层中的一个电极层的正上方的所述电介质膜露出；以及
第二蚀刻工序，在所述开口的底面使所述一个电极层露出，
在所述第二蚀刻工序中，所述一个电极层的蚀刻速率比所述电介质膜的蚀刻速率低。
2.根据权利要求1所述的薄膜电容器的制造方法，其特征在于，
所述第二蚀刻工序中的所述一个电极层的蚀刻速率比所述第一蚀刻工序中的层叠于所述一个电极层之上的电极层的蚀刻速率低。
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