KR20070106165A - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 고집적화에 따른 디자인 룰(design rule)의 감소에 따라 소자가 요구하는 커플링 비를 만족시키면서, 우수한 누설전류 특성을 확보하여 신뢰성을 향상시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 플로팅 게이트, 유전체막 및 컨트롤 게이트를 포함하는 비휘발성 메모리 소자에 있어서, 상기 유전체막은, 제1 산화막과, 상기 제1 산화막 상부에 유전상수가 적어도 9를 갖는 물질 중 선택된 어느 하나의 물질 또는 상기 물질들 중 적어도 두종류의 물질이 혼합된 혼합물로 이루어진 고유전막과, 상기 고유전막 상부에 형성된 질화막과, 상기 질화막 상부에 형성된 제2 산화막을 포함하는 비휘발성 메모리 소자를 제공한다.
반도체 소자, 플래시 메모리 소자, IPO, IPD, 유전체막, 고유전막
Description
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 도시한 단면도.
도 2a 내지 도 2e는 도 1에 도시된 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2 : 터널 산화막
3 : 플로팅 게이트
4 : 산화막
5 : 고유전막
7 : 질화막
8 : 산화막
9 : 유전체막
10 : 컨트롤 게이트
본 발명은 반도체 소자 및 그 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자의 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate) 간에 개재된 IPD(Inter Poly Dielectric) 또는 IPO(Inter Poly Oxide) 및 그 형성방법에 관한 것이다.
반도체 메모리 소자의 집적도가 증가함에 따라 플래시 메모리 소자의 제조공정에서 IPO(Inter Poly Oxide) 또는 IPD(Inter Poly Dielectric) 즉, 플로팅 게이트와 컨트롤 게이트 사이에 존재하는 유전체막으로 기존의 ONO(Oxide/Nitride/Oxide) 구조를 계속 사용할 경우 소자 간의 간격이 좁아짐에 따라 후속 공정에서 매립 특성이 어려워져 소자 간의 고립이 이루어지지 않는 문제가 발생할 수 있다. 또한, 소자의 크기가 줄어들면서 전하를 저장하기 위한 저장 능력이 열화되기 때문에 IPD 물질로 실제 두께는 얇으면서 높은 유전율을 갖는 박막이 필요하게 되었다.
이에 따라, 최근에는 산화막/HfO2/산화막, 산화막/HfSiO/산화막 등과 같은 고유전체막을 사용하는 공정 개발이 진행되고 있다. 그러나, 고유전체막을 사용하는 경우 후속 열처리 공정시 열 버짓(thermal budget)에 의한 결정화로 누설전류가 증가하거나, 후속 식각공정에서 고유전체막이 식각되지 않는 문제가 발생하고 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 메모리 소자의 고집적화에 따른 디자인 룰(design rule)의 감소에 따라 소자가 요구하는 커플링 비를 만족시키면서, 우수한 누설전류 특성을 확보하여 신뢰성을 향상시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 플로팅 게이트, 유전체막 및 컨트롤 게이트를 포함하는 비휘발성 메모리 소자에 있어서, 상기 유전체막은, 제1 산화막과, 상기 제1 산화막 상부에 유전상수가 적어도 9를 갖는 물질 중 선택된 어느 하나의 물질 또는 상기 물질들 중 적어도 두종류의 물질이 혼합된 혼합물로 이루어진 고유전막과, 상기 고유전막 상부에 형성된 질화막과, 상기 질화막 상부에 형성된 제2 산화막을 포함하는 비휘발성 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 플로팅 게이트가 형성된 기판을 제공하는 단계와, 상기 플로팅 게이트 상부에 제1 산화막을 형성하는 단계와, 상기 제1 산화막 상부에 유전상수가 적어도 9를 갖는 물질 중 선 택된 어느 하나의 물질 또는 상기 물질들 중 적어도 두종류의 물질이 혼합된 혼합물로 이루어진 고유전막을 형성하는 단계와, 상기 고유전막의 일부를 질화시켜 질화막을 형성하는 단계와, 상기 질화막 상부에 제2 산화막을 형성하는 단계와, 상기 제2 산화막 상부에 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 유전체막을 설명하기 위하여 일례로 도시한 스택(stack) 구조를 갖는 플래시 메모리 소자의 게이트 전극 단면도이다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 유전체막(9)은 산화막(4)-고유전막(5)-질화막(7)-산화막(8)의 적층 구조를 갖는다.
산화막(4, 8)은 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 우수한 SiH2Cl2와 H2O 가스를 이용하여 고온 산화막(High Temperature Oxide)으로 30~60Å의 두께로 형성한다. 예컨대, SiO2막으로 형성한다. 또한, 고유전막(5)은 산화막(4, 8)의 유전상수보다 높은 유전상수가 적어도 9 이상(9<k)인 물질 또는 이들이 적절이 혼합된 조성비를 갖는 물질로 형성한다. 또한, 질화막(7)은 고유전막(5)의 일부를 플라즈마 질화(plasma nitridation) 또는 NH3를 이용한 어닐링 공정을 통해 질화시켜 형성한다.
참고로, 표 1은 [G.D. Wilk et al., Journal of Applied Physics, vol. 89; no. 10, pp5243-5275(2001)]이 문헌에 개시된 유전체막 및 그의 특성을 나타낸 것이다.
| 물질 | 유전상수(k) | 밴드갭 Eg(eV) | 결정 구조(들) |
| SiO2 | 3.9 | 8.9 | 무정형 |
| Si3N4 | 7 | 5.1 | 무정형 |
| Al2O3 | 9 | 8.7 | 무정형 |
| Y2O3 | 15 | 5.6 | 입방체형 |
| La2O3 | 30 | 4.3 | 육방정계형, 입방체형 |
| Ta2O5 | 26 | 4.5 | 사방정계형 |
| TiO2 | 80 | 3.5 | 정방정계형(루타일, 아나타제) |
| HfO2 | 25 | 5.7 | 단사정계형, 사방정계형, 입방체형 |
| ZrO2 | 25 | 7.8 | 단사정계형, 사방정계형, 입방체형 |
고유전막(5)은 표 1에 나타낸 바와 같이, Al2O3, Y2O3, La2O3, Ta2O5, TiO2, HfO2 및 ZrO2과 같은 일군의 물질 중 선택된 어느 하나의 물질로 형성한다. 바람직하게는 유전율을 고려하여 유전상수가 9~25 범위를 갖는 Al2O3, Y2O3, HfO2 및 ZrO2 중 선택된 어느 하나의 물질로 형성한다. 또한, Al2O3, Y2O3, La2O3, Ta2O5, TiO2, HfO2 및 ZrO2과 같은 일군의 물질 중 선택된 두 종류의 물질이 적절히 혼합된 조성비를 갖는 혼합물, 예컨대 HfOxAlyOz, ZrOxAlyOz 및 LaOxAlyOz와 같은 혼합물 중 선택된 어느 하나의 혼합물로 형성한다. 바람직하게는 HfOxAlyOz로 형성한다. 여기서, x, y, z는 0 또는 자연수로서, 혼합물을 구성하는 각 물질의 조성비를 의미한다.
또한, 고유전막(5)은 HfSiO, ZrSiO 등과 같은 고유전 실리케이트(high-k silicate)를 이용하여 형성할 수도 있다.
한편, 질화막(7)은 고유전막(5)의 일부를 플라즈마 질화 공정을 통해 질화시켜 형성하는데, 고유전막(5) 내에 질소 원자가 들어가서 산소 원자와 질소 원자가 상호 결합하고, 또한 질소 원자로 인해 연속적인 결정 성장이 억제되게 된다. 이 때문에 고유전막의 결정화 온도도 상승하게 된다. 또한, 질소가 들어간 막의 표면은 거칠기도 감소하게 된다. 이를 통해, 후속 열처리 공정에서 고유전막(5)의 결정화를 억제하고, 거칠기가 낮은 고유전막을 얻을 수 있어 신뢰성이 유전체막을 얻을 수 있다. 이로 인해, 소자의 전하 저장 능력을 개선시켜 더 좋은 소자 특성을 얻을 수 있다.
한편, 도 1에서 미설명된 '1'은 기판, '2'는 터널 산화막, '3'은 플로팅 게이트, '10'은 컨트롤 게이트이다.
이하, 도 1에 도시된 비휘발성 메모리 소자의 유전체막 형성방법을 설명하기로 한다.
도 2a 내지 도 2e는 플래시 메모리 소자의 유전체막 형성방법을 도시한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 일련의 제조공정을 통해 반도체 구조물층이 형성된 반도체 기판(1) 상부에 터널 산화막(또는 게이트 산화막)(2)을 형성한다. 이때, 터널 산화막(2)은 건식 또는 습식산화방식으로 형성한다. 예컨대, 습식산화방식은 750~800℃ 정도의 온도에서 습식산화공정을 먼저 진행한 후 900~910℃ 정도의 온도범위 내에서 질소(N2) 분위기로 20~30분 동안 어닐링(annealing)을 진행하여 형성한다.
한편, 반도체 구조물층은 STI(Shallow Trench Isolation) 공정을 통해 형성되는 소자 분리막, 임플란트(implant) 공정으로 형성되는 웰(well) 영역을 포함한다.
이어서, 도 2b에 도시된 바와 같이, 터널 산화막(2) 상부에 플로팅 게이트용 폴리 실리콘막(3)을 증착한다. 이때, 폴리 실리콘막(3)은 도프트(doped) 또는 언도프트(undoped) 폴리 실리콘막을 형성한다. 예컨대, 폴리 실리콘막(3)은 SiH4 또는 Si2H6와 PH3 가스를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 500~2000Å의 두께로 형성한다. 이때, 폴리 실리콘막의 그레인 사이즈(grain size)가 최소화되도록 증착하는 것이 바람직하다. 예컨대 580~620℃의 온도범위 내에서 0.1~3Torr 정도의 낮은 압력으로 형성한다.
이어서, 플로팅 게이트용 폴리 실리콘막(3) 상부에 유전체막의 최하부층으로 산화막(4)을 형성한다. 이때, 산화막(4)은 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 우수한 SiH2Cl2와 H2O 가스를 소스(source) 가스로 이용하여 고온 산화막(High Temperature Oixde)으로 30~60Å의 두께로 형성한다. 예컨대, SiO2막으로 형성한다.
이어서, 도 2c에 도시된 바와 같이, 산화막(4) 상부에 피복성이 우수한 단원자증착법(Atomic Layer Deposition, 이하, ALD라 함) 또는 CVD(Chemical Vapor Depostion) 공정을 이용하여 고유전막(5)을 형성한다. 이때, 고유전막(5)은 산화막(4)보다 유전상수가 높은 고유전막, 예컨대 Al2O3, Y2O3, La2O3, Ta2O5, TiO2, HfO2 및 ZrO2과 같은 일군의 고유전막 중 선택된 어느 하나의 막으로 형성하거나, HfSiO, ZrSiO와 같은 일군의 고유전 실리케이트막 중 선택된 어느 하나의 막으로 형성한다.
이어서, 도 2d에 도시된 바와 같이, 고유전막(5)에 대하여 플라즈마 질화공정(6)을 실시하여 고유전막(5)의 일부를 질화시킨다. 이로써, 고유전막(4)의 일부가 질화되어 질화막(7)이 형성된다. 이때, 플라즈마 질화공정(6)은 마이크로웨이브(microwave) 또는 고주파 플라즈마(radio frequency plasma)를 이용하여 N2, NH3, N2/H2, N2/Ar 또는 NH3/Ar 가스 분위기에서 1mTorr~10Torr의 압력과 25~800℃의 온도로 5~300초 동안 실시한다.
한편, 고유전막(5)은 플라즈마 질화공정(6) 대신에 NH3 어닐링 공정을 통해 질화처리될 수도 있다. 이때, NH3 어닐링 공정은 500~800℃의 온도에서 5초~5분 동안 실시한다.
이어서, 도 2e에 도시된 바와 같이, 질화막(7) 상부에 산화막(8)을 형성한다. 이때, 산화막(8)은 산화막(4)과 마찬가지로 우수한 내압과 TDDB 특성이 우수한 SiH2Cl2와 H2O 가스를 소스 가스로 이용하여 SiO2막으로 형성하거나, Al2O3막으로 형성한다. 이로써, 산화막-고유전막-질화막-산화막(Oxide/High-k/Nitride/Oxide)의 적층 구조로 이루어진 유전체막(9)이 형성된다. 이때, 유전체막(9)은 50~200Å의 두께로 형성한다.
이어서, 유전체막(9) 상부에 컨트롤 게이트용 폴리 실리콘막(10)을 형성한다. 이때, 폴리 실리콘막(10)은 폴리 실리콘막(3)과 마찬 가지로 SiH4 또는 Si2H6와 PH3 가스를 이용하여 LPCVD 방식으로 500~2000Å의 두께로 형성한다.
상기에서 설명한 본 발명의 실시예들은 플래시 메모리 소자의 유전체막에 실시예에 대해서만 설명되어 있으나, 이는 일례로서 유전체막을 포함하는 EEPROM, EPROM 등과 같은 비휘발성 메모리 소자에도 적용할 수 있다. 또한, 70nm급 이하의 플래시 메모리 소자의 제조공정시 SA-STI(Self Aligned-Shallow Trench Isolation) 공정 또는 SAFG(Self Aligned Floating Gate) 공정을 적용한 경우에도 모두 적용할 수 있다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 플래시 메모리 소자와 같은 비휘발성 메모리 소자의 유전체막을 산화막-고유전막-질화막-산화막 구조로 형성함으로써 플래시 메모리 소자의 고집적화에 따른 디자인 룰의 감소에 따라 소자가 요구하는 커플링 비를 만족시키면서, 우수한 누설전류 특성을 확보하여 신뢰성을 향상시킬 수 있다.
Claims (18)
- 플로팅 게이트, 유전체막 및 컨트롤 게이트를 포함하는 비휘발성 메모리 소자에 있어서,상기 유전체막은,제1 산화막;상기 제1 산화막 상부에 유전상수가 적어도 9를 갖는 물질 중 선택된 어느 하나의 물질 또는 상기 물질들 중 적어도 두종류의 물질이 혼합된 혼합물로 이루어진 고유전막;상기 고유전막 상부에 형성된 질화막; 및상기 질화막 상부에 형성된 제2 산화막을 포함하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 물질은 Al2O3, Y2O3, HfO2 및 ZrO2과 같은 일군의 물질 중 선택된 어느 하나의 물질인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 고유전막은 HfOxAlyOz, ZrOxAlyOz 및 LaOxAlyOz(여기서, x, y, z는 0 또는 자연수)와 같은 일군의 혼합물 중 선택된 어느 하나의 혼합물로 이루어진 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 고유전막은 HfSiO 또는 ZrSiO으로 이루어진 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 고유전막은 상기 제1 산화막보다 높은 유전상수를 갖는 물질로 이루어진 비휘발성 메모리 소자.
- 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,상기 제1 및 제2 산화막은 SiO2막으로 이루어진 비휘발성 메모리 소자.
- 제 6 항에 있어서,상기 제2 산화막은 Al2O3로 이루어진 비휘발성 메모리 소자.
- 플로팅 게이트가 형성된 기판을 제공하는 단계;상기 플로팅 게이트 상부에 제1 산화막을 형성하는 단계;상기 제1 산화막 상부에 유전상수가 적어도 9를 갖는 물질 중 선택된 어느 하나의 물질 또는 상기 물질들 중 적어도 두종류의 물질이 혼합된 혼합물로 이루어진 고유전막을 형성하는 단계;상기 고유전막의 일부를 질화시켜 질화막을 형성하는 단계;상기 질화막 상부에 제2 산화막을 형성하는 단계; 및상기 제2 산화막 상부에 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 8 항에 있어서,상기 물질은 Al2O3, Y2O3, HfO2 및 ZrO2과 같은 일군의 물질 중 선택된 어느 하나의 물질인 비휘발성 메모리 소자의 제조방법.
- 제 8 항 또는 제 9 항에 있어서,상기 고유전막은 HfOxAlyOz, ZrOxAlyOz 및 LaOxAlyOz(여기서, x, y, z는 0 또는 자연수)와 같은 일군의 혼합물 중 선택된 어느 하나의 혼합물을 이용하여 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 9 항에 있어서,상기 고유전막은 ALD 또는 CVD 공정으로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 9 항에 있어서,상기 고유전막을 질화처리하는 단계는 플라즈마 질화공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
- 제 12 항에 있어서,상기 플라즈마 질화공정은 마이크로웨이브 또는 고주파 플라즈마를 이용하여 실시하는 비휘발성 메모리 소자의 제조방법.
- 제 12 항에 있어서,상기 플라즈마 질화공정은 N2, NH3, N2/H2, N2/Ar 또는 NH3/Ar 가스 분위기에서 실시하는 비휘발성 메모리 소자의 제조방법.
- 제 14 항에 있어서,상기 플라즈마 질화공정은 1mTorr~10Torr의 압력과 25~800℃의 온도로 5~300초 동안 실시하는 비휘발성 메모리 소자의 제조방법.
- 제 14 항에 있어서,상기 고유전막을 질화처리하는 단계는 NH3 어닐링 공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
- 제 16 항에 있어서,상기 NH3 어닐링 공정은 500~800℃의 온도에서 5초~5분 동안 실시하는 비휘 발성 메모리 소자의 제조방법.
- 제 12 항에 있어서,상기 고유전막은 상기 제1 산화막보다 유전상수가 높은 물질로 형성하는 비휘발성 메모리 소자의 제조방법.
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