KR20070099971A - 플라즈마 디스플레이 장치 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것으로, 제 1 서스테인 상승 펄스, 서스테인 하강 펄스를 서스테인 전극(Z)에 인가하여 노이즈 및 전자파 장애의 발생을 저감시킴으로써, 구동을 안정시키는 효과가 있다.
이러한 본 발명의 플라즈마 디스플레이 장치는 스캔 전극과 서스테인 전극을 포함하는 플라즈마 디스플레이 패널과, 초기화를 위한 리셋 기간 동안 상기 서스테인 전극에 실질적으로 제 1 전압을 유지하는 제 1 서스테인 바이어스 펄스를 인가하고, 상기 제 1 서스테인 바이어스 펄스의 끝단에서는 제 1 전압부터 제 2 전압까지 전압이 점진적으로 상승하는 제 1 서스테인 상승 펄스를 인가하고, 상기 서스테인 상승 펄스의 끝단에서는 실질적으로 제 2 전압을 유지하는 제 2 서스테인 바이어스 펄스를 인가하고, 상기 제 2 서스테인 바이어스 펄스의 끝단에서는 제 2 전압부터 제 3 전압까지 전압이 점진적으로 상승하는 제 2 서스테인 상승 펄스를 인가하는 서스테인 구동부를 포함하는 것이 바람직하다.

Description

플라즈마 디스플레이 장치{Plasma Display Apparatus}
도 1은 본 발명의 플라즈마 디스플레이 장치의 구성을 설명하기 위한 도면.
도 2a 내지 도 2b는 본 발명의 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널의 구조의 일례를 설명하기 위한 도면.
도 3은 본 발명의 플라즈마 디스플레이 장치의 구동부가 영상의 계조를 구현하기 위해 사용하는 프레임(Frame)에 대해 설명하기 위한 도면.
도 4는 본 발명의 플라즈마 디스플레이 장치의 구동부의 하나의 서브필드에서의 동작의 일례를 상세히 설명하기 위한 도면.
도 5는 스캔 전극에 스캔 상승 펄스가 인가되고 서스테인 전극에 제 1 서스테인 상승 펄스가 인가되는 경우의 노이즈(Noise) 발생에 대해 설명하기 위한 도면.
도 6은 서스테인 전극에 제 2 서스테인 상승 펄스 및 서스테인 하강 펄스가 인가되는 경우의 노이즈(Noise) 발생에 대해 설명하기 위한 도면.
도 7은 본 발명의 플라즈마 디스플레이 장치에서 스캔 구동부와 서스테인 구동부의 구성에 대해 설명하기 위한 도면.
도 8은 에너지 회수 회로부에 대해 보다 상세히 설명하기 위한 도면.
도 9는 상승 램프 형태의 제 1 서스테인 상승 펄스를 직접 서스테인 전극에 인가하기 위한 서스테인 구동부의 구성에 대해 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 플라즈마 디스플레이 패널 101 : 데이터 구동부
102 : 스캔 구동부 103 : 서스테인 구동부
본 발명은 플라즈마 디스플레이 장치(Plasma Display Apparatus)에 관한 것이다.
일반적으로 플라즈마 디스플레이 장치는 복수의 전극들이 형성된 플라즈마 디스플레이 패널과 이러한 플라즈마 디스플레이 패널의 전극을 구동시키기 위한 구동부를 포함하여 이루어진다.
여기서, 플라즈마 디스플레이 패널에는 복수의 전극이 형성되고, 구동부는 이러한 플라즈마 디스플레이 패널의 전극에 소정의 구동 펄스를 인가한다. 그러면, 이러한 구동 펄스에 의해 플라즈마 디스플레이 패널의 방전 셀 내에서 리셋 방전, 어드레스 방전, 서스테인 방전 등의 방전이 발생한다.
이와 같이, 소정의 구동 펄스가 인가되어 방전 셀 내에서 방전이 될 때, 방전 셀 내에 충진되어 있는 방전 가스는 진공 자외선(Vacuum Ultraviolet rays) 등의 고주파 광을 발생한다.
이러한 고주파 광이 방전 셀 내에 형성된 형광체를 발광시키고, 여기서 형광 체 층이 가시광선을 발생시킴으로써 영상이 구현된다.
이와 같은 플라즈마 디스플레이 장치는 얇고 가벼운 구성이 가능하므로 차세대 표시장치로서 각광받고 있다.
한편, 종래의 플라즈마 디스플레이 장치에서는 인접하는 전극들의 커플링(Coupling) 효과 등의 원인으로 인해 방전 셀 내에서 방전을 발생시키기 위해 인가되는 구동 펄스에 노이즈(Noise)가 발생하는 문제점이 있다.
이러한, 구동 펄스에 발생하는 노이즈는 전자파 장애(EMI : Electro Magnetic Interference)를 발생시키며, 플라즈마 디스플레이 장치의 전체 구동을 불안정하게 하는 원인이 된다.
상술한 문제점을 해결하기 위해 본 발명은 인접하는 전극들의 커플링 효과를 저감시켜 노이즈의 발생을 줄이는 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
상술한 목적을 이루기 위한 본 발명의 플라즈마 디스플레이 장치는 스캔 전극과 서스테인 전극을 포함하는 플라즈마 디스플레이 패널과, 초기화를 위한 리셋 기간 동안 상기 서스테인 전극에 실질적으로 제 1 전압을 유지하는 제 1 서스테인 바이어스 펄스를 인가하고, 상기 제 1 서스테인 바이어스 펄스의 끝단에서는 제 1 전압부터 제 2 전압까지 전압이 점진적으로 상승하는 제 1 서스테인 상승 펄스를 인가하고, 상기 서스테인 상승 펄스의 끝단에서는 실질적으로 제 2 전압을 유지하 는 제 2 서스테인 바이어스 펄스를 인가하고, 상기 제 2 서스테인 바이어스 펄스의 끝단에서는 제 2 전압부터 제 3 전압까지 전압이 점진적으로 상승하는 제 2 서스테인 상승 펄스를 인가하는 서스테인 구동부를 포함하는 것이 바람직하다.
여기서, 상기 서스테인 구동부는 상기 제 2 서스테인 상승 펄스의 끝단에서 실질적으로 제 3 전압을 유지하는 제 3 서스테인 바이어스 펄스와, 상기 제 3 서스테인 바이어스 펄스의 끝단에서 제 3 전압부터 제 4 전압까지 전압이 점진적으로 하강하는 서스테인 하강 펄스를 상기 서스테인 전극에 더 인가하는 것을 특징으로 한다.
또한, 상기 제 3 전압은 서스테인 기간에서 인가되는 서스테인 펄스의 전압과 대략 동일한 것을 특징으로 한다.
또한, 상기 제 4 전압은 제 1 전압과 대략 동일한 것을 특징으로 한다.
또한, 상기 서스테인 하강 펄스의 하강 기울기는 서스테인 기간에서 인가되는 서스테인 펄스의 하강 기울기와 대략 동일한 것을 특징으로 한다.
또한, 상기 제 1 서스테인 상승 펄스는 상기 리셋 기간 이후의 어드레스 기간에서 상기 스캔 전극으로 첫 번째 스캔 펄스가 인가되기 이전까지의 기간에서 인가되는 것을 특징으로 한다.
또한, 상기 제 1 서스테인 상승 펄스의 기울기는 제 2 서스테인 상승 펄스의 기울기보다 더 완만한 것을 특징으로 한다.
또한, 상기 제 1 서스테인 상승 펄스의 기울기는 대략 2V/㎲이상 20V/㎲이하인 것을 특징으로 한다.
또한, 상기 리셋 기간에 상기 스캔 전극으로 제 10 전압부터 제 20 전압까지 전압이 점진적으로 상승하는 제 1 셋업 펄스를 인가하고, 상기 제 20 전압부터 제 30 전압까지 전압이 점진적으로 상승하는 제 2 셋업 펄스를 인가하고, 상기 제 2 셋업 펄스 이후에 상기 제 10 전압부터 제 40 전압까지 전압이 점진적으로 하강하는 셋다운 펄스를 인가하고, 상기 셋다운 펄스의 끝단에서는 제 40 전압부터 제 50 전압까지 전압이 점진적으로 상승하는 스캔 상승 펄스를 인가하는 스캔 구동부를 더 포함하는 것을 특징으로 한다.
또한, 상기 스캔 상승 펄스는 제 1 서스테인 상승 펄스보다 먼저 인가되는 것을 특징으로 한다.
또한, 상기 제 2 셋업 펄스의 상승 기울기는 상기 스캔 상승 펄스의 상승 기울기와 대략 동일한 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 플라즈마 디스플레이 장치를 상세히 설명하기로 한다.
도 1은 본 발명의 플라즈마 디스플레이 장치의 구성을 설명하기 위한 도면이다.
도 1을 살펴보면, 본 발명의 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널(100)과, 서스테인 구동부(103)를 포함한다. 아울러, 본 발명의 플라즈마 디스플레이 장치는 데이터 구동부(101)와 스캔 구동부(102)를 더 포함하는 것이 바람직하다.
여기서, 데이터 구동부(101)는 플라즈마 디스플레이 패널(100)의 어드레스 전극(X)에 데이터 펄스를 인가하는 방법 등을 통해 어드레스 전극(X)을 구동시킨다.
스캔 구동부(102)는 플라즈마 디스플레이 패널(100)의 스캔 전극(Y)에 리셋 펄스, 스캔 펄스, 서스테인 전압(Vs)의 서스테인 펄스를 인가하는 방법 등을 통해 스캔 전극(Y)을 구동시킨다.
서스테인 구동부(103)는 플라즈마 디스플레이 패널(100)의 서스테인 전극(Z)에 서스테인 바이어스 전압(Vz), 서스테인 전압(Vs)의 서스테인 펄스를 인가하는 방법 등을 통해 서스테인 전극(Z)을 구동시킨다.
여기서, 본 발명의 플라즈마 디스플레이 장치의 주요 특징인 서스테인 구동부(103)는 이후의 설명을 통해 보다 명확히 될 것이다. 아울러, 본 발명의 플라즈마 디스플레이 장치의 또 다른 특징인 스캔 구동부(102)도 이후의 설명을 통해 보다 명확히 하도록 한다.
여기서, 플라즈마 디스플레이 패널(100)의 구조의 일례를 첨부된 도 2a 내지 도 2b를 결부하여 상세히 살펴보면 다음과 같다.
도 2a 내지 도 2b는 본 발명의 플라즈마 디스플레이 장치에 포함되는 플라즈마 디스플레이 패널의 구조의 일례를 설명하기 위한 도면이다.
먼저, 도 2a를 살펴보면 본 발명의 플라즈마 디스플레이 패널은 전극(Electrode), 바람직하게는 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 형성되는 전면 기판(201)을 포함하는 전면 패널(200)과, 전술한 스캔 전극(202, Y) 및 서스테인 전극(203, Z)과 교차하는 전극, 바람직하게는 어드레스 전극(213, X)이 형성되는 후면 기판(211)을 포함하는 후면 패널(210)이 합착되어 이루어진다.
여기서, 전면 기판(201) 상에 형성되는 전극, 바람직하게는 스캔 전극(202, Y)과 서스테인 전극(203, Z)은 방전 공간, 즉 방전 셀(Cell)에서 방전을 발생시키고 아울러 방전 셀의 방전을 유지한다.
이러한 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 형성된 전면 기판(201)의 상부에는 스캔 전극(202, Y)과 서스테인 전극(203, Z)을 덮도록 유전체 층, 바람직하게는 상부 유전체 층(204)이 형성된다.
이러한, 상부 유전체 층(204)은 스캔 전극(202, Y) 및 서스테인 전극(203, Z)의 방전 전류를 제한하며 스캔 전극(202, Y)과 서스테인 전극(203, Z) 간을 절연시킨다.
이러한, 상부 유전체 층(204) 상면에는 방전 조건을 용이하게 하기 위한 보호 층(205)이 형성된다. 이러한 보호 층(205)은 산화마그네슘(MgO) 등의 재료를 상부 유전체 층(204) 상부에 증착하는 방법 등을 통해 형성된다.
한편, 후면 기판(211) 상에 형성되는 전극, 바람직하게는 어드레스 전극(213, X)은 방전 셀에 데이터(Data)를 인가한다.
이러한 어드레스 전극(213, X)이 형성된 후면 기판(211)의 상부에는 어드레스 전극(213, X)을 덮도록 유전체 층, 바람직하게는 하부 유전체 층(215)이 형성된다.
이러한, 하부 유전체 층(215)은 어드레스 전극(213, X)을 절연시킨다.
이러한 하부 유전체 층(215)의 상부에는 방전 공간 즉, 방전 셀을 구획하기 위한 스트라이프 타입(Stripe Type) 또는 웰 타입(Well Type) 등의 격벽(212)이 형성된다. 이에 따라, 전면 기판(201)과 후면 기판(211)의 사이에서 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 등의 방전 셀이 형성된다.
여기서, 격벽(212)에 의해 구획된 방전 셀 내에는 소정의 방전 가스가 채워진다.
아울러, 격벽(212)에 의해 구획된 방전 셀 내에는 어드레스 방전 시 화상표시를 위한 가시 광을 방출하는 형광체 층(214)이 형성된다. 예를 들면, 적색(Red : R), 녹색(Green : G), 청색(Blue : B) 형광체 층이 형성될 수 있다.
이상에서 설명한 본 발명의 플라즈마 디스플레이 패널은 스캔 전극(202, Y), 서스테인 전극(203, Z) 또는 어드레스 전극(213, X) 중 적어도 하나 이상의 전극으로 구동 전압이 인가되면, 격벽(212)에 의해 구획된 방전 셀 내에서 방전이 발생한다.
그러면, 방전 셀 내에 채워진 방전 가스에서 진공 자외선이 발생하고, 이러한 진공 자외선이 방전 셀 내에 형성된 형광체 층(214)에 가해진다. 그러면, 형광체 층(214)에서 소정의 가시광선이 발생되고, 이렇게 발생된 가시광선이 상부 유전체 층(204)이 형성된 전면 기판(201)을 통해 외부로 방출되고, 이에 따라 전면 기판(201)의 외부 면에 소정의 영상이 표시된다.
한편, 여기 도 2a의 설명에서는 스캔 전극(202, Y) 및 서스테인 전극(203, Z)이 각각 하나의 층(Layer)으로 이루어지는 경우만을 도시하고 설명하였지만, 이와는 다르게 스캔 전극(202, Y) 또는 서스테인 전극(203, Z) 중 하나 이상이 복수 의 층으로 이루어지는 것도 가능하다. 이에 대해 도 2b를 참조하여 살펴보면 다음과 같다.
도 2b를 살펴보면, 스캔 전극(202, Y)과 서스테인 전극(203, Z)은 각각 두 개의 층(Layer)으로 이루어질 수 있다.
특히, 광 투과율 및 전기 전도도를 고려하면 방전 셀 내에서 발생한 광을 외부로 방출시키며 아울러 구동 효율을 확보하는 차원에서 스캔 전극(202, Y)과 서스테인 전극(203, Z)은 불투명한 은(Ag) 재질의 버스 전극(202b, 203b)과 투명한 인듐 틴 옥사이드(Indium Tin Oxide : ITO) 재질의 투명 전극(202a, 203a)을 포함하는 것이 바람직하다.
이와 같이, 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 투명 전극(202a, 203a)을 포함하도록 하는 이유는, 방전 셀 내에서 발생한 가시 광이 플라즈마 디스플레이 패널의 외부로 방출될 때 효과적으로 방출되도록 하기 위해서이다.
아울러, 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 버스 전극(202b, 203b)을 포함하도록 하는 이유는, 스캔 전극(202, Y)과 서스테인 전극(203, Z)이 투명 전극(202a, 203a)만을 포함하는 경우에는 투명 전극(202a, 203a)의 전기 전도도가 상대적으로 낮기 때문에 구동 효율이 감소할 수 있어서, 이러한 구동 효율의 감소를 야기할 수 있는 투명 전극(202a, 203a)의 낮은 전기 전도도를 보상하기 위해서이다.
이상의 도 2a 내지 도 2b에서는 본 발명의 플라즈마 디스플레이 패널의 일례만을 도시하고 설명한 것으로써, 본 발명이 여기 도 2a 내지 도 2b와 같은 구조의 플라즈마 디스플레이 패널에 한정되는 것은 아님을 밝혀둔다. 예를 들면, 여기 도 2a 내지 도 2b의 플라즈마 디스플레이 패널에는 상부 유전체 층(204) 및 하부 유전체 층(215)이 각각 하나의 층(Layer)인 경우만을 도시하고 있지만, 상부 유전체 층(204) 및 하부 유전체 층(215) 중 적어도 하나 이상은 복수의 층으로 이루지는 것도 가능한 것이다.
다음, 본 발명의 플라즈마 디스플레이 장치의 구동부들, 즉 도 1에서의 스캔 구동부(102), 데이터 구동부(101), 서스테인 구동부(103)의 동작에 대해 첨부된 도 3 내지 도 4를 결부하여 살펴보면 다음과 같다.
도 3은 본 발명의 플라즈마 디스플레이 장치의 구동부가 영상의 계조를 구현하기 위해 사용하는 프레임(Frame)에 대해 설명하기 위한 도면이다.
또한, 도 4는 본 발명의 플라즈마 디스플레이 장치의 구동부의 하나의 서브필드에서의 동작의 일례를 상세히 설명하기 위한 도면이다.
먼저, 도 3을 살펴보면, 영상의 계조(Gray Level)를 구현하기 위한 프레임은 발광횟수가 다른 여러 서브필드로 나누어진다. 또한, 도시하지는 않았지만 각 서브필드는 다시 모든 방전 셀을 초기화시키기 위한 리셋 기간(Reset Period), 방전될 방전 셀을 선택하기 위한 어드레스 기간(Address Period) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(Sustain Period)으로 나누어진다.
예를 들어, 256 계조로 영상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임기간(16.67ms)은 예컨대, 여기 도 3과 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기 간 및 서스테인 기간으로 다시 나누어지게 된다.
여기서, 각 서브필드의 리셋 기간 및 어드레스 기간은 각 서브필드마다 동일하다.
한편, 서스테인 기간에 인가되는 서스테인 펄스의 개수를 조절하여 해당 서브필드의 계조 가중치를 설정할 수 있다. 즉, 서스테인 기간을 이용하여 각각의 서브필드에 소정의 계조 가중치를 부여할 수 있다. 예를 들면, 제 1 서브필드의 계조 가중치를 20 으로 설정하고, 제 2 서브필드의 계조 가중치를 21 으로 설정하는 방법으로 각 서브필드의 계조 가중치가 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가되도록 각 서브필드의 계조 가중치를 결정할 수 있다. 이와 같이 각 서브필드에서 계조 가중치에 따라 각 서브필드의 서스테인 기간에서 인가되는 서스테인 펄스의 개수를 조절함으로써, 다양한 영상의 계조를 구현하게 된다.
이러한 본 발명의 플라즈마 디스플레이 장치는 1초의 영상을 표시하기 위해 복수의 프레임을 사용한다. 예를 들면, 1초의 영상을 표시하기 위해 60개의 프레임을 사용하는 것이다.
여기 도 3에서는 하나의 프레임이 8개의 서브필드로 이루어진 경우만으로 도시하고 설명하였지만, 이와는 다르게 하나의 프레임을 이루는 서브필드의 개수는 다양하게 변경될 수 있다. 예를 들면, 제 1 서브필드부터 제 12 서브필드까지의 12개의 서브필드로 하나의 프레임을 구성할 수도 있고, 10개의 서브필드로 하나의 프레임을 구성할 수도 있는 것이다.
이러한, 프레임으로 영상의 계조를 구현하는 플라즈마 디스플레이 장치가 구현하는 영상의 화질은 프레임에 포함되는 서브필드의 개수에 따라 결정될 수 있다. 즉, 프레임에 포함되는 서브필드가 12개인 경우는 212 가지의 영상의 계조를 표현할 수 있고, 프레임에 포함되는 서브필드가 8개인 경우는 28 가지의 영상의 계조를 구현할 수 있게 되는 것이다.
또한, 여기 도 3에서는 하나의 프레임에서 계조 가중치의 크기가 증가하는 순서에 따라 서브필드들이 배열되었지만, 이와는 다르게 하나의 프레임에서 서브필드들이 계조 가중치가 감소하는 순서에 따라 배열될 수도 있고, 또는 계조 가중치에 관계없이 서브필드들이 배열될 수도 있는 것이다.
다음, 도 4를 살펴보면 도 3과 같은 프레임에 포함된 복수의 서브필드 어느 하나의 서브필드(Subfield)에서의 본 발명의 플라즈마 디스플레이 장치의 동작의 일례가 나타나 있다.
프리 리셋(Pre-reset) 기간에서 스캔 구동부(102)는 스캔 전극(Y)에 전압이 점진적으로 하강하는 하강 램프(Ramp-Down) 형태의 프리 하강 펄스를 인가할 수 있다. 여기서 프리 하강 펄스는 바람직하게는 그라운드 레벨의 전압에서부터 그 전압이 점진적으로 제 50 전압(V50)까지 하강한다.
스캔 구동부(102)가 스캔 전극(Y)에 프리 하강 펄스를 인가하는 동안에 서스테인 구동부(103)는 서스테인 전극(Z) 정극성의 전압을 인가할 수 있다. 여기서, 정극성의 전압은 실질적으로 제 5 전압(V5)을 유지하는 것이 바람직하다. 여기서, 제 5 전압(V5)은 서스테인 기간에서 인가되는 서스테인 펄스(SUS)의 전압, 즉 서스테인 전압(Vs)과 대략 동일한 전압인 것이 바람직하다.
이와 같이, 프리 리셋 기간에서 스캔 전극(Y)에 프리 하강 펄스가 인가되고, 이와 함께 서스테인 전극(Z)에 정극성의 전압이 인가되면 스캔 전극(Y) 상에 양(+)의 벽 전하(Wall Charge)가 쌓이고, 서스테인 전극(Z) 상에는 음(-)의 벽 전하가 쌓이게 된다.
이에 따라, 이후의 리셋 기간에서 스캔 전극(Y)으로 인가되는 셋업(Set-Up) 펄스의 전압이 더 작아지더라도 충분한 세기의 셋업 방전을 발생시킬 수 있게 된다.
프리 리셋 기간 이후, 초기화를 위한 리셋 기간의 셋업(Set-Up) 기간에서는 스캔 구동부(102)는 스캔 전극(Y)으로 제 10 전압(V10)부터 제 20 전압(V20)까지 전압이 점진적으로 상승하는 상승 램프(Ramp-Up) 형태의 제 1 셋업 펄스를 인가한다. 여기서, 제 10 전압(V10)은 그라운드 레벨의 전압인 것이 바람직하다.
이후, 제 20 전압(V20)부터 제 30 전압(V30)까지 전압이 점진적으로 상승하는 상승 램프 형태의 제 2 셋업 펄스를 스캔 전극(Y)으로 인가한다.
이러한, 제 1 셋업 펄스 및 제 2 셋업 펄스에 의해 방전 셀 내에는 약한 암방전(Dark Discharge), 즉 셋업 방전이 일어난다. 이 셋업 방전에 의해 방전 셀 내에는 어느 정도의 벽 전하(Wall Charge)가 쌓이게 된다.
셋업 기간 이후의 셋다운(Set-Down) 기간에서는 스캔 구동부(102)는 제 2 셋업 펄스 이후에 제 10 전압(V10)부터 제 40 전압(V40)까지 전압이 점진적으로 하강 하는 하강 램프 형태의 셋다운 펄스를 스캔 전극(Y)으로 인가한다.
보다 자세하게는, 스캔 구동부(102)는 스캔 전극(Y)의 전압을 제 30 전압(V30)에서 제 20 전압(V20)까지 하강시키고, 다시 제 20 전압(V20)부터 제 10 전압(V10)까지 하강시킨 이후에 셋다운 펄스를 스캔 전극(Y)에 인가한다.
여기서, 서스테인 구동부(103)는 초기화를 위한 리셋 기간 동안 서스테인 전극(Z)에 실질적으로 제 1 전압(V1)을 유지하는 제 1 서스테인 바이어스 펄스(Vz1)를 인가한다.
이에 따라, 방전 셀 내에서 미약한 소거 방전(Erase Discharge), 즉 셋다운 방전이 발생한다. 이 셋다운 방전에 의해 이전의 셋업 방전에 의해 방전 셀 내에 쌓여있던 벽 전하의 일부가 소거되어 방전 셀 내에는 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 균일하게 잔류된다.
리셋 기간 이후의 어드레스 기간에서 스캔 구동부(102)는 셋다운 펄스의 끝단에서 제 40 전압(V40)부터 제 50 전압(V50)까지 전압이 점진적으로 상승하는 상승 램프 형태의 스캔 상승 펄스를 스캔 전극(Y)에 인가한다.
이러한, 스캔 상승 펄스의 상승 기울기는 앞선 제 2 셋업 펄스의 상승 기울기와 대략 동일한 것이 바람직하다.
이후, 스캔 구동부(102)는 실질적으로 제 50 전압(V50)을 유지하는 스캔 기준 펄스를 스캔 전극(Y)에 인가한다.
여기서, 서스테인 구동부(103)는 스캔 구동부(102)가 스캔 전극(Y)에 스캔 상승 펄스를 인가한 이후 d1기간의 시간이 지난 이후에 제 1 서스테인 바이어스 펄 스(Vz1)의 끝단에서 제 1 전압(V1)부터 제 2 전압(V2)까지 전압이 점진적으로 상승하는 제 1 서스테인 상승 펄스를 인가한다.
즉, 스캔 상승 펄스는 제 1 서스테인 상승 펄스보다 d1기간만큼 먼저 인가되는 것이다.
아울러, 제 1 서스테인 상승 펄스는 리셋 기간 이후의 어드레스 기간에서 스캔 전극(Y)으로 첫 번째 스캔 펄스가 인가되기 이전까지의 기간에서 인가되는 것이 바람직하다.
또한, 서스테인 구동부(103)는 서스테인 상승 펄스의 끝단에서는 실질적으로 제 2 전압(V2)을 유지하는 제 2 서스테인 바이어스 펄스(Vz2)를 인가한다.
여기서, 스캔 전극(Y)에 스캔 상승 펄스가 인가되고 아울러 서스테인 전극(Z)에 제 1 서스테인 상승 펄스가 인가되는 경우의 노이즈(Noise) 발생에 대해 도 5를 결부하여 살펴보면 다음과 같다.
도 5는 스캔 전극에 스캔 상승 펄스가 인가되고 서스테인 전극에 제 1 서스테인 상승 펄스가 인가되는 경우의 노이즈(Noise) 발생에 대해 설명하기 위한 도면이다.
도 5를 살펴보면, (a)와 같이 스캔 전극(Y)에는 스캔 상승 펄스가 인가되는 반면에 서스테인 전극(Z)에는 제 1 서스테인 상승 펄스가 인가되지 않는 경우에는, 서스테인 전극(Z)의 전압이 제 1 서스테인 바이어스 전압(Vz1)부터 제 2 서스테인 바이어스 전압(Vz2)까지 상승하는 시점에서 인접하는 서스테인 전극(Z)들 간의 커플링(Coupling) 효과에 의해 상대적으로 큰 노이즈(Noise)가 발생한다.
예를 들면, 서스테인 전극(Z)의 전압이 최대 Vr2전압까지 상승하는 상승 피킹(Peaking) 노이즈가 발생하고, 아울러 스캔 전극(Y)의 전압이 최대 Vr1전압까지 상승하는 상승 피킹 노이즈가 발생할 수 있다. 이러한 노이즈에 의해 전자파 장애(EMI : Electro Magnetic Interference)의 발생이 증가한다.
다음, (b)를 살펴보면 스캔 전극(Y)에는 스캔 상승 펄스가 인가되고, 아울러 서스테인 전극(Z)에는 제 1 서스테인 상승 펄스가 인가되는 경우에는, 서스테인 전극(Z)의 전압이 제 1 서스테인 바이어스 전압(Vz1)부터 제 2 서스테인 바이어스 전압(Vz2)까지 상승하는 시점에서 서스테인 전극(Z)의 시간당 전압 변화율이 (a)의 경우에 비해 저감됨으로써 서로 인접하는 서스테인 전극(Z)들 간의 커플링(Coupling) 효과가 감소되고, 이에 따라 노이즈 및 전자파 장애의 발생이 저감된다.
여기서, 총 구동 시간의 과도한 증가를 방지하며 이와 함께 노이즈 및 전자파 장애의 발생을 보다 용이하게 저감시키기 위해 서스테인 전극(Z)에 인가되는 제 1 서스테인 상승 펄스의 기울기는 대략 2V/㎲이상 20V/㎲이하인 것이 바람직하다.
이상으로 도 5의 설명을 마친다.
한편, 어드레스 기간에서는 스캔 구동부(102)는 실질적으로 제 50 전압(V50)을 유지하는 스캔 기준 펄스로부터 부극성 스캔 전압(-Vy)까지 하강하는 스캔 펄스를 모든 스캔 전극(Y1~Yn)에 인가한다.
예를 들면, 제 1 스캔 전극(Y1)에 첫 번째 스캔 펄스를 인가하고, 이후에 제 2 스캔 전극(Y2)에 두 번째 스캔 펄스를 인가하고, 제 n 스캔 전극(Yn)에는 n 번째 스캔 펄스를 인가한다.
이러한 스캔 구동부(102)가 부극성 스캔 전압(-Vy)까지 하강하는 스캔 펄스를 스캔 전극(Y)으로 인가할 때, 이에 대응되게 데이터 구동부(101)는 어드레스 전극(X)에 데이터 전압(Vd)까지 상승하는 데이터 펄스를 인가한다.
이때, 서스테인 전극(Z)에는 실질적으로 제 2 전압(V2)을 유지하는 제 2 서스테인 바이어스 펄스(Vz2)가 인가되는 상태이다.
이에 따라, 스캔 펄스의 부극성 스캔 전압(-Vy)과 데이터 펄스의 전압(Vd) 간의 전압 차와 리셋 기간에 생성된 벽 전하들에 의한 벽 전압이 더해지면서 데이터 펄스의 전압(Vd)이 인가되는 방전 셀 내에는 어드레스 방전이 발생된다.
이러한, 어드레스 방전에 의해 선택된 방전 셀 내에는 이후의 서스테인 기간에서 서스테인 펄스(SUS)가 인가될 때 서스테인 방전이 일어날 수 있게 하는 정도의 벽 전하가 형성된다.
아울러, 이러한 어드레스 기간에서 서스테인 구동부(103)는 제 2 서스테인 바이어스 펄스(Vz2)의 끝단에서 제 2 전압(V2)부터 제 3 전압(V3)까지 전압이 점진적으로 상승하는 제 2 서스테인 상승 펄스를 인가한다.
아울러, 서스테인 구동부(103)는 제 2 서스테인 상승 펄스의 끝단에서 실질적으로 제 3 전압(V3)을 유지하는 제 3 서스테인 바이어스 펄스(Vz3)를 인가한다.
여기서, 제 2 서스테인 상승 펄스의 기울기는 제 1 서스테인 상승 펄스의 기울기보다 더 가파른 것이 바람직하다.
여기서, 제 3 전압(V3)은 서스테인 기간에서 인가되는 서스테인 펄스(SUS)의 전압, 즉 서스테인 전압(Vs)과 대략 동일한 것이 바람직하다.
또한, 서스테인 구동부(103)는 제 3 서스테인 바이어스 펄스(Vz3)의 끝단에서 제 3 전압(V3)부터 제 4 전압(V4)까지 전압이 점진적으로 하강하는 서스테인 하강 펄스를 서스테인 전극(Z)에 인가한다.
여기서, 제 4 전압(V4)은 제 1 전압(V1)과 대략 동일한 것이 바람직하다. 예를 들면, 제 1 전압(V1)과 제 4 전압(V4)은 그라운드 레벨의 전압으로 동일하다.
또한, 서스테인 하강 펄스의 하강 기울기는 서스테인 기간에서 인가되는 서스테인 펄스(SUS)의 하강 기울기와 대략 동일한 것이 바람직하다.
여기서, 서스테인 전극(Z)에 제 2 서스테인 상승 펄스가 인가되는 경우의 노이즈(Noise) 발생에 대해 도 6을 결부하여 살펴보면 다음과 같다.
도 6은 서스테인 전극에 제 2 서스테인 상승 펄스 및 서스테인 하강 펄스가 인가되는 경우의 노이즈(Noise) 발생에 대해 설명하기 위한 도면이다.
도 6을 살펴보면, (a)와 같이 서스테인 전극(Z)에 제 2 서스테인 상승 펄스와 서스테인 하강 펄스가 인가되지 않는 경우에는, 서스테인 전극(Z)의 전압이 제 2 서스테인 바이어스 전압(Vz3)부터 제 4 전압(V4)까지 하강하는 시점에서 인접하는 서스테인 전극(Z)들 간의 커플링(Coupling) 효과에 의해 상대적으로 큰 노이즈(Noise)가 발생한다.
예를 들면, 서스테인 전극(Z)의 전압이 최대 Vr4전압까지 하강하는 하강 피킹(Peaking) 노이즈가 발생하고, 아울러 스캔 전극(Y)의 전압이 최대 Vr3전압까지 하강하는 하강 피킹 노이즈가 발생할 수 있다. 이러한 노이즈에 의해 전자파 장애 의 발생이 증가한다.
다음, (b)를 살펴보면 서스테인 전극(Z)에 제 2 서스테인 상승 펄스와 서스테인 하강 펄스가 인가되는 경우에는, 서스테인 전극(Z)의 전압이 제 2 서스테인 바이어스 전압(Vz2)으로부터 제 3 서스테인 바이어스 전압(Vz3)까지 상승하는 동안 소정의 기울기를 가지고 점진적으로 상승하기 때문에 인접하는 서스테인 전극(Z)들 간의 커플링 효과가 저감됨으로써 노이즈 및 전자파의 발생이 감소하고, 아울러 서스테인 전극(Z)의 전압이 제 3 서스테인 바이어스 전압(Vz3)부터 제 4 전압(V4)까지 하강하는 동안 소정의 기울기를 가지고 점진적으로 하강하기 때문에 서로 인접하는 서스테인 전극(Z)들 간의 커플링 효과가 감소되고, 이에 따라 노이즈 및 전자파 장애의 발생이 저감된다.
이상으로 도 6의 설명을 마친다.
이후, 서스테인 기간에서는 스캔 구동부(102)와 서스테인 구동부(103)는 스캔 전극(Y) 또는 서스테인 전극(Z)에 서스테인 펄스(SUS)를 인가한다. 바람직하게는 스캔 전극(Y)과 서스테인 전극(Z)에 교번되게 서스테인 펄스(SUS)를 인가한다.
이에 따라 어드레스 방전에 의해 선택된 방전 셀은 방전 셀 내의 벽 전압과 서스테인 펄스(SUS)의 서스테인 전압(Vs)이 더해지면서 매 서스테인 펄스(SUS)가 인가될 때 마다 스캔 전극(Y)과 서스테인 전극(Z) 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다. 이에 따라, 플라즈마 디스플레이 패널 상에 소정의 영상이 구현되는 것이다.
이상에서 설명한 본 발명의 플라즈마 디스플레이 장치의 주요한 특징인 서스 테인 구동부(103)는 초기화를 위한 리셋 기간 동안 서스테인 전극(Z)에 실질적으로 제 1 전압(V1)을 유지하는 제 1 서스테인 바이어스 펄스(Vz1)를 인가하고, 제 1 서스테인 바이어스 펄스(Vz1)의 끝단에서는 제 1 전압(V1)부터 제 2 전압(V2)까지 전압이 점진적으로 상승하는 제 1 서스테인 상승 펄스를 인가하고, 서스테인 상승 펄스의 끝단에서는 실질적으로 제 2 전압(V2)을 유지하는 제 2 서스테인 바이어스 펄스(Vz2)를 인가하고, 제 2 서스테인 바이어스 펄스(Vz2)의 끝단에서는 제 2 전압(V2)부터 제 3 전압(V3)까지 전압이 점진적으로 상승하는 제 2 서스테인 상승 펄스를 인가하는 것이다.
아울러, 서스테인 구동부(103)는 제 2 서스테인 상승 펄스의 끝단에서 실질적으로 제 3 전압(V3)을 유지하는 제 3 서스테인 바이어스 펄스(Vz3)와, 제 3 서스테인 바이어스 펄스(Vz3)의 끝단에서 제 3 전압(V3)부터 제 4 전압(V4)까지 전압이 점진적으로 하강하는 서스테인 하강 펄스를 서스테인 전극(Z)에 더 인가하는 것이다.
아울러, 이상에서 설명한 본 발명의 플라즈마 디스플레이 장치의 주요한 특징인 스캔 구동부(102)는 리셋 기간에 스캔 전극(Y)으로 제 10 전압(V10)부터 제 20 전압(V20)까지 전압이 점진적으로 상승하는 제 1 셋업 펄스를 인가하고, 제 20 전압(V20)부터 제 30 전압(V30)까지 전압이 점진적으로 상승하는 제 2 셋업 펄스를 인가하고, 제 2 셋업 펄스 이후에 제 10 전압(V10)부터 제 40 전압(V40)까지 전압이 점진적으로 하강하는 셋다운 펄스를 인가하고, 셋다운 펄스의 끝단에서는 제 40 전압(V40)부터 제 50 전압(V50)까지 전압이 점진적으로 상승하는 스캔 상승 펄스를 인가하는 것이다.
이러한, 본 발명의 스캔 구동부(102)와 서스테인 구동부(103)의 구성의 일례에 대해 살펴보면 다음과 같다.
도 7은 본 발명의 플라즈마 디스플레이 장치에서 스캔 구동부와 서스테인 구동부의 구성에 대해 설명하기 위한 도면이다. 여기, 도 7은 본 발명의 플라즈마 디스플레이 장치의 스캔 구동부 및 서스테인 구동부의 구성의 일례만을 나타낸 것으로서, 본 발명이 여기 도 7에 한정되는 것은 아님을 미리 밝혀둔다.
도 7을 살펴보면, 본 발명에 따른 스캔 구동부는 에너지 회수 회로부(Energy Recovery Circuit : 700)와, 스캔 드라이브 집적회로부(Scan Drive Integrated Circuit : 710)와, 서스테인 전압 인가부(701)와, 기저 전압 인가부(702)와, 제 1 셋업 펄스 인가부(703)와, 역전류 방지부(704)와, 셋다운 펄스 인가부(705)와, 스캔 펄스 인가부(706)와, 제 2 셋업 및 스캔 기준 펄스 인가부(707)와, 완충부(708)와, 전류 경로 선택부(709)를 포함한다.
그리고 본 발명의 플라즈마 디스플레이 장치의 서스테인 구동부는 에너지 회수 회로부(711)와, 서스테인 전압 인가부(712)와, 기저 전압 인가부(713)와, 서스테인 바이어스 전압 인가부(714)를 포함한다.
여기서, 스캔 구동부와 서스테인 구동부에 공통으로 포함되는 에너지 회수 회로부(700, 711)는 미리 저장된 전압을 에너지 인가 경로를 통해 스캔 전극(Y) 또는 서스테인 전극(Z)으로 인가하고, 스캔 전극(Y) 또는 서스테인 전극(Z)의 무효 에너지를 에너지 회수 경로를 통해 회수한다.
이러한, 에너지 회수 회로부(700, 711)에 대해 첨부된 도 8을 결부하여 보다 상세히 살펴보면 다음과 같다.
도 8은 에너지 회수 회로부에 대해 보다 상세히 설명하기 위한 도면이다. 여기, 도 8은 에너지 회수 회로부의 구성의 일례만을 나타낸 것으로서, 본 발명이 여기 도 8에 한정되는 것은 아님을 밝혀둔다.
도 8을 살펴보면, 스캔 구동부와 서스테인 구동부에 공통으로 포함되는 에너지 회수 회로부(700, 711)는 전압 저장부(800)와, 에너지 인가 경로 형성부(801)와, 에너지 회수 경로 형성부(802)와, 공진부(803)를 포함한다.
전압 저장부(800)는 전압 저장용 캐패시터부(C1)를 포함하고, 이러한 전압 저장용 캐패시터부(C1)를 이용하여 스캔 전극(Y) 또는 서스테인 전극(Z)으로부터 회수되는 전압을 저장한다.
에너지 인가 경로 형성부(801)는 에너지 인가 경로 형성용 스위치부(Q10)와 제 1 역전류 방지용 다이오드부(D10)를 포함한다. 그리고 에너지 인가 경로 형성부(801)는 에너지 인가 경로 형성용 스위치부(Q10)를 이용하여 전압 저장부(800)에 저장된 전압이 스캔 전극(Y) 또는 서스테인 전극(Z)으로 인가되도록 한다.
제 1 역전류 방지용 다이오드부(D10)는 에너지 회수 경로 형성용 스위치부(Q10)를 통하여 전압 저장부(800)로 흐르는 역전류를 차단한다.
에너지 회수 경로 형성부(802)는 에너지 인가 경로 형성용 스위치부(Q20)와 제 2 역전류 방지용 다이오드부(D20)를 포함한다. 그리고 에너지 회수 경로 형성부(802)는 에너지 회수 경로 형성용 스위치부(Q20)를 이용하여 스캔 전극(Y) 또는 서스테인 전극(Z)의 무효 전압이 전압 저장부(800)에 회수되어 저장되도록 한다.
제 2 역전류 방지용 다이오드부(D20)는 전압 저장부(800)로부터 에너지 회수 경로 형성용 스위치부(Q10)를 통해 흐르는 역전류를 차단한다.
공진부(803)는 공진용 인덕터부(L)를 포함하고, 이러한 공진용 인덕터부(L)를 이용하여 스캔 전극(Y) 또는 서스테인 전극(Z)으로 인가되거나 스캔 전극(Y) 또는 서스테인 전극(Z)으로부터 회수되는 전압을 LC 공진시킨다.
다음, 본 발명의 플라즈마 디스플레이 장치의 스캔 구동부에 대해 설명하기로 한다.
스캔 드라이브 집적회로부는(710)는 스캔 탑(Top) 스위치부(S9)와 스캔 바텀(Bottom) 스위치부(S10)를 포함하고, 이러한 스캔 탑(Top) 스위치부(S9)와 스캔 바텀(Bottom) 스위치부(S10)를 이용하여 자신에게 인가되는 전압을 미리 정해진 스위칭(Switching) 동작을 통해 플라즈마 디스플레이 패널의 스캔 전극(Y)에 인가한다.
여기서, 스캔 탑 스위치부(S9)와 스캔 바텀 스위치부(S10)의 사이에서 스캔 전극(Y)과 접속된다.
서스테인 전압 인가부(701)는 서스테인 전압 인가용 스위치부(Q1)를 포함하고, 이러한 서스테인 전압 인가용 스위치부(Q1)를 이용하여 스캔 전극(Y)으로 서스테인 전압(Vs)을 인가한다.
기저 전압 인가부(702)는 기저 전압 인가용 스위치부(Q2)를 포함하고, 이러한 기저 전압 인가용 스위치부(Q2)를 이용하여 스캔 전극(Y)에 기저 전압을 인가한 다. 즉 스캔 전극(Y)을 접지(GND)시킨다.
제 1 셋업 펄스 인가부(703)는 제 1 가변 저항부(VR1)와 제 1 셋업 펄스 인가용 스위치부(Q3)를 포함한다. 여기서 제 1 가변 저항부(VR1)는 제 1 셋업 펄스 인가용 스위치부(Q3)의 게이트(Gate) 단자에 접속된다.
이러한 제 1 셋업 펄스 인가부(703)는 제 1 가변 저항부(VR1)와 제 1 셋업 펄스 인가용 스위치부(Q3)를 이용하여 스캔 전극(Y)으로 제 1 셋업 펄스를 인가한다.
역전류 방지부(704)는 역전류 방지용 스위치부(Q4)를 포함하고, 이러한 역전류 방지용 스위치부(Q4)를 이용하여 접지(GND)로부터 기저 전압 인가부(702)를 거쳐 셋다운 펄스 인가부(705) 또는 스캔 펄스 인가부(706)의 방향으로 흐르는 역전류를 방지한다.
셋다운 펄스 인가부(705)는 셋다운 펄스 인가용 스위치부(Q5)와 제 2 가변 저항부(VR2)를 포함한다. 이러한 셋다운 펄스 인가부(705)는 셋다운 펄스 인가용 스위치부(Q5)와 제 2 가변 저항부(VR2)를 이용하여 스캔 전극(Y)으로 셋다운 펄스를 인가한다.
스캔 펄스 인가부(706)는 스캔 펄스 인가용 스위치부(Q6)를 포함하고, 이러한 스캔 펄스 인가용 스위치부(Q6)를 이용하여 스캔 전극(Y)으로 스캔 펄스를 인가한다.
제 2 셋업 및 스캔 기준 펄스 인가부(707)는 제 2 셋업 및 스캔 기준 펄스 인가용 공통 스위치부(Q8)와 제 3 가변 저항부(VR3)를 포함한다. 이러한 제 2 셋업 및 스캔 기준 펄스 인가부(707)는 제 2 셋업 및 스캔 기준 펄스 인가용 공통 스위치부(Q8)와 제 3 가변 저항부(VR3)를 이용하여 스캔 전극(Y)으로 제 2 셋업 펄스를 인가하거나 또는 스캔 기준 펄스를 인가한다.
완충부(708)는 완충용 캐패시터부(C2)를 포함하고, 이러한 완충용 캐패시터부(C2)를 이용하여 스캔 전극(Y)으로 인가되는 스캔 기준 펄스 및 제 2 셋업 펄스의 전압의 흔들림을 저감시킨다.
전류 경로 선택부(709)는 전류 경로 선택용 스위치부(Q7)를 포함하고, 이러한 전류 경로 선택용 스위치부(Q7)를 이용하여 스캔 드라이브 집적회로부(710)로 향하는 전류의 경로를 선택한다.
다음, 본 발명의 플라즈마 디스플레이 장치의 서스테인 구동부에 대해 살펴보면, 서스테인 구동부는 에너지 회수 회로부(711)와, 서스테인 전압 인가부(712)와, 기저 전압 인가부(713)와, 서스테인 바이어스 전압 인가부(714)를 포함한다.
서스테인 전압 인가부(712)는 서스테인 전압 인가용 스위치부(Q13)를 포함하고, 이러한 서스테인 전압 인가용 스위치부(Q13)를 이용하여 서스테인 전극(Z)으로 서스테인 전압(Vs)을 인가한다.
기저 전압 인가부(713)는 기저 전압 인가용 스위치부(Q14)를 포함하고, 이러한 기저 전압 인가용 스위치부(Q14)를 이용하여 서스테인 전극(Z)에 기저 전압을 인가한다. 즉 서스테인 전극(Z)을 접지(GND)시킨다.
서스테인 바이어스 전압 인가부(714)는 제 1 서스테인 바이어스 전압 인가용 스위치부(Q11)와 제 2 서스테인 바이어스 전압 인가용 스위치부(Q12)를 포함한다.
여기서, 제 1 서스테인 바이어스 전압 인가용 스위치부(Q11)와 제 2 서스테인 바이어스 전압 인가용 스위치부(Q12)는 그 내부 다이오드의 방향이 서로 반대이다.
이러한 서스테인 바이어스 전압 인가부(714)는 제 1 서스테인 바이어스 전압 인가용 스위치부(Q11)와 제 2 서스테인 바이어스 전압 인가용 스위치부(Q12)를 이용하여 서스테인 전극(Z)에 제 2 서스테인 바이어스 전압(Vz2)을 인가한다.
한편, 이상의 도 7 내지 도 8에서는 본 발명의 플라즈마 디스플레이 장치의 스캔 구동부 및 서스테인 구동부에 사용되는 스위칭 소자들이 전계 효과 트랜지스터(Field Effect Transistor : FET)인 경우만을 도시하고 설명하였지만, 본 발명의 플라즈마 디스플레이 장치의 스캔 구동부 및 서스테인 구동부에 사용되는 스위칭 소자는 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor : IGBT) 등의 다른 트랜지스터일 수도 있다.
이와 같은 절연 게이트 양극성 트랜지스터를 하나 이상의 스위칭 소자로 이용하게 되면, 본 발명의 플라즈마 디스플레이 장치의 스캔 구동부의 전류 용량이 증가하게 되어, 구동이 더욱 안정된다.
이상의 도 7 내지 도 8에서 설명한 본 발명의 스캔 구동부 및 서스테인 구동부의 동작을 앞선 도 4를 결부하여 살펴보면 다음과 같다.
먼저, 프리 리셋 기간에서는 스캔 구동부의 셋다운 펄스 인가부(705)의 셋다운 펄스 인가용 스위치부(Q5)가 온 되면, 부극성 스캔 전압원이 발생시킨 부극성 스캔 전압(-Vy)이 제 5 노드(n5)를 통해 셋다운 펄스 인가용 스위치부(Q5)에 인가 된다.
여기서, 셋다운 펄스 인가용 스위치부(Q5)는 그 채널(Channel) 폭이 제 2 가변 저항부(VR2)에 조절되고, 이에 따라 스캔 전극(Y)에는 제 3 노드(n3), 스캔 드라이브 집적회로부(710)의 스캔 바텀 스위치부(Q10)를 통해 전압이 점진적으로 하강하는 프리하강 펄스가 인가된다.
아울러, 서스테인 구동부에서는 서스테인 전압 인가부(712)의 서스테인 전압 인가용 스위치부(Q11)가 온 된다. 그러면 서스테인 전압원이 발생시킨 서스테인 전압(Vs)이 서스테인 전압 인가용 스위치부(Q11), 제 6 노드(n6)를 통해 서스테인 전극(Z)으로 인가된다.
이에 따라, 제 5 전압(V5)이 서스테인 전압(Vs)과 대략 동일하게 설정된다.
다음, 프리 리셋 기간의 끝단에서는 스캔 구동부의 기저 전압 인가부(702)의 기저 전압 인가용 스위치부(Q2)가 온 된다. 이에 따라 스캔 전극(Y)이 접지(GND)된다.
여기는 제 10 전압(V10)이 기저 전압(GND)인 경우이다.
그리고 서스테인 구동부에서도 기저 전압 인가부(713)의 기저 전압 인가용 스위치부(Q14)가 온 된다. 이에 따라 서스테인 전극(Z)이 접지(GND)된다. 여기는 제 1 서스테인 바이어스 전압(Vz1)이 기저 전압(GND)인 경우이다.
리셋 기간의 셋업 기간에서는 스캔 구동부에서는 제 1 셋업 펄스 인가부(703)의 제 1 셋업 펄스 인가용 스위치부(Q3)와 역전류 방지부(704)의 역전류 방지용 스위치부(Q4)가 온 된다. 그러면, 서스테인 전압원이 발생시킨 서스테인 전 압(Vs)이 제 2 노드(n2)를 통해 제 1 셋업 펄스 인가용 스위치부(Q3)에 인가된다.
이때, 제 1 셋업 펄스 인가용 스위치부(Q3)의 채널 폭이 제 1 가변 저항부(VR1)에 의해 조절되고, 이에 따라 제 10 전압(V10)부터 제 20 전압(V20)까지 전압이 점진적으로 상승하는 제 1 셋업 펄스가 역전류 방지부(704), 제 3 노드(n3), 스캔 드라이브 집적회로부(710)를 거쳐 스캔 전극(Y)으로 인가된다.
여기는 제 20 전압(V20)이 서스테인 전압(Vs)과 대략 동일한 전압인 경우이다.
이후, 스캔 구동부의 제 2 셋업 및 스캔 기준 펄스 인가부(707)의 제 2 셋업 및 스캔 기준 펄스 인가용 스위치부(Q8)가 추가로 온 된다. 그러면, 스캔 기준 전압원이 발생시키는 스캔 기준 전압(Vsc)이 제 8 노드(n8)을 통해 제 2 셋업 및 스캔 기준 펄스 인가용 스위치부(Q8)에 인가된다.
이때, 제 2 셋업 및 스캔 기준 펄스 인가용 스위치부(Q8)의 채널 폭이 제 3 가변 저항부(VR3)에 의해 조절되고, 이에 따라 제 20 전압(V20)부터 제 30 전압(V30)까지 전압이 점진적으로 상승하는 제 2 셋업 펄스가 스캔 전극(Y)으로 인가되는 것이다.
여기는 제 30 전압(V30)은 서스테인 전압(Vs)과 스캔 기준 전압(Vsc)과의 합인 경우이다.
이러한 셋업 기간의 끝단에서 스캔 구동부의 제 2 셋업 및 스캔 기준 펄스 인가용 스위치부(Q8)가 오프 된다. 그러면 제 1 셋업 펄스 인가부(703)에 의해 스캔 전극(Y)으로 제 20 전압(V2), 즉 서스테인 전압(Vs)만이 인가되는 상태가 된다. 이에 따라, 스캔 전극(Y)의 전압이 제 30 전압(V30)부터 제 20 전압(V20)까지 하강한다.
이후, 스캔 구동부의 제 1 셋업 펄스 인가부(703)의 제 1 셋업 펄스 인가용 스위치부(Q3)와 역전류 방지부(704)의 역전류 방지용 스위치부(Q4)가 오프 되고, 기저 전압 인가부(702)의 기저 전압 인가용 스위치부(Q2)가 온 된다. 그러면, 스캔 전극(Y)이 접지(GND)된다.
이후, 리셋 기간의 셋다운 기간에서는 스캔 구동부의 셋다운 펄스 인가부(705)의 셋다운 펄스 인가용 스위치부(Q5)가 온 되면, 부극성 스캔 전압원이 발생시킨 부극성 스캔 전압(-Vy)이 제 5 노드(n5)를 통해 셋다운 펄스 인가용 스위치부(Q5)에 인가된다.
여기서, 셋다운 펄스 인가용 스위치부(Q5)는 그 채널(Channel) 폭이 제 2 가변 저항부(VR2)에 조절되고, 이에 따라 스캔 전극(Y)에는 제 3 노드(n3), 스캔 드라이브 집적회로부(710)의 스캔 바텀 스위치부(Q10)를 통해 전압이 제 10 전압(V10), 즉 기저 전압(GND)으로부터 제 40 전압(V40)까지 점진적으로 하강하는 셋다운 펄스가 인가된다.
여기는 프리하강 펄스와 셋다운 펄스의 하강 기울기가 동일한 경우이다.
이러한 리셋 기간의 셋업 기간 및 셋다운 기간 동안 서스테인 구동부에서는 기저 전압 인가부(713)의 기저 전압 인가용 스위치부(Q14)가 계속 온 된 상태를 유지한다.
리셋 기간 이후의 어드레스 기간에서 스캔 구동부에서는 제 2 셋업 및 스캔 기준 전압 인가부(707)의 제 2 셋업 및 스캔 기준 전압 인가용 스위치부(Q8)가 온 된다.
그러면, 스캔 기준 전압원이 발생시키는 스캔 기준 전압(Vsc)이 제 8 노드(n8)을 통해 제 2 셋업 및 스캔 기준 펄스 인가용 스위치부(Q8)에 인가된다.
이때, 제 2 셋업 및 스캔 기준 펄스 인가용 스위치부(Q8)의 채널 폭이 제 3 가변 저항부(VR3)에 의해 조절되고, 이에 따라 제 40 전압(V40)부터 제 50 전압(V50)까지 전압이 점진적으로 상승하는 스캔 상승 펄스가 스캔 전극(Y)으로 인가되는 것이다.
이에 따라, 스캔 상승 펄스의 상승 기울기와 제 2 셋업 펄스의 상승 기울기가 대략 동일하게 설정된다.
이와 같이, 스캔 전극(Y)에 스캔 상승 펄스가 인가되기 시작하는 시점부터 d1기간이 지난 이후에 서스테인 구동부의 기저 전압 인가부(713)의 기저 전압 인가용 스위치부(Q14)가 오프 된다. 이에 따라, 서스테인 구동부는 전체 스위칭 소자들이 모두 오프 상태가 된다. 따라서 서스테인 전극(Z)은 플로팅(Floating) 상태가 된다.
이에 따라, 서스테인 전극(Z)의 전압은 스캔 전극(Y)에 인가되는 있는 스캔 상승 펄스에 연동하여 점진적으로 상승하게 된다. 즉, 서스테인 전극(Z)의 전압은 스캔 전극(Y)에 인가되는 스캔 상승 펄스와의 커플링 효과에 의해 점진적으로 상승하게 된다.
결국, 서스테인 전극(Z)의 플로팅에 의해 서스테인 전극(Z)에는 제 1 서스테 인 상승 펄스가 인가되는 것이다.
이와 같이, 서스테인 전극(Z)에 제 1 서스테인 상승 펄스가 인가되는 끝단에서는 서스테인 바이어스 전압 인가부(714)의 제 1 서스테인 바이어스 전압 인가용 스위치부(Q11)와 제 2 서스테인 바이어스 전압 인가용 스위치부(Q12)가 함께 온 된다. 그러면, 서스테인 바이어스 전압원이 발생시키는 서스테인 바이어스 전압(Vz)이 제 1 서스테인 바이어스 전압 인가용 스위치부(Q11)와 제 2 서스테인 바이어스 전압 인가용 스위치부(Q12)를 거쳐 서스테인 전극(Y)으로 인가된다.
이에 따라, 서스테인 전극(Z)의 전압은 제 2 서스테인 바이어스 전압(Vz2)으로 설정된다. 여기는, 서스테인 바이어스 전압원이 제 2 서스테인 바이어스 전압(Vz2)을 발생시키는 경우이다.
한편, 스캔 구동부에서는 스캔 상승 펄스를 인가하는 도중에 스캔 펄스 인가부(706)의 스캔 펄스 인가용 스위치부(Q6)가 순간적으로 온 된다. 그러면, 스캔 전극(Y)에 스캔 펄스가 인가된다. 즉 스캔 전극(Y)의 전압이 제 50 전압(V50)으로부터 부극성 스캔 전압(-Vy)까지 하강한다.
어드레스 기간 이후의 서스테인 기간에서는 스캔 구동부에서는 제 2 셋업 및 스캔 기준 펄스 인가부(707)의 제 2 셋업 및 스캔 기준 펄스 인가용 스위치부(Q8)가 오프 되고, 기저 전압 인가부(702)의 기저 전압 인가용 스위치부(Q2)가 온 된다. 그러면 스캔 전극(Y)의 전압이 기저 전압(GND)으로 설정된다.
이러한 서스테인 기간에서는 스캔 전극(Y)에는 서스테인 펄스(SUS)가 인가되는데, 이러한 서스테인 펄스(SUS)를 인가하기 위한 스캔 구동부의 동작을 살펴보면 다음과 같다.
스캔 구동부에서는 전술한 도 8에서와 같은 에너지 회수 회로부(700)의 에너지 인가 경로 형성부(801)의 에너지 인가 경로 형성용 스위치부(Q10)와 역전류 방지부(704)의 역전류 방지용 스위치부(Q4)가 온 된다.
그러면, 전압 저장부(800)에 저장된 전압이 공진부(803)에 의한 LC 공진을 통해 스캔 전극(Y)으로 인가된다. 그러면 스캔 전극(Y)의 전압이 최대 서스테인 전압(Vs)까지 상승한다.
이후, 서스테인 전압 인가부(701)의 서스테인 전압 인가용 스위치부(Q1)가 온 되면, 스캔 전극(Y)의 전압이 서스테인 전압(Vs)으로 설정된다.
이후, 서스테인 전압 인가부(701)의 서스테인 전압 인가용 스위치부(Q1)와 에너지 인가 경로 형성부(801)의 에너지 인가 경로 형성용 스위치부(Q10)가 오프 되고, 에너지 회수 경로 형성용 스위치부(802)가 온 된다.
그러면, 스캔 전극(Y)의 무효 전압이 공진부(803)에 의한 LC 공진을 통해 전압 저장부(800)에 회수되어 저장된다. 이에 따라, 스캔 전극(Y)의 전압이 서스테인 전압(Vs)부터 최대 기저 전압(GND)까지 하강한다.
이후, 기저 전압 인가부(702)의 기저 전압 인가용 스위치부(Q2)가 온 된다. 그러면, 스캔 전극(Y)의 전압이 기저 전압(GND)으로 설정된다.
이러한 과정을 통해 스캔 전극(Y)에 서스테인 펄스(SUS)가 인가되는 것이다.
한편, 어드레스 기간에서 끝단에서 서스테인 구동부는 서스테인 바이어스 전압 인가부(714)의 제 1 서스테인 바이어스 전압 인가용 스위치부(Q11)와 제 2 서스 테인 바이어스 전압 인가용 스위치부(Q12)가 함께 온 되어, 서스테인 전극(Z)에 제 2 서스테인 바이어스 전압(Vz2)을 인가하다가 제 1 서스테인 바이어스 전압 인가용 스위치부(Q11)와 제 2 서스테인 바이어스 전압 인가용 스위치부(Q12)가 모두 오프 된다. 그러면, 서스테인 전극(Z)은 플로팅(Floating) 상태가 된다.
이에 따라, 서스테인 전극(Z)의 전압은 스캔 전극(Y)의 전압이 제 50 전압(V50)부터 기저 전압(GND)까지 상승하는 것에 연동하여 점진적으로 상승하게 된다. 즉, 서스테인 전극(Z)의 전압은 스캔 전극(Y)의 전압이 상승하는 것과의 커플링 효과에 의해 점진적으로 상승하게 된다.
결국, 서스테인 전극(Z)의 플로팅에 의해 서스테인 전극(Z)에는 제 2 서스테인 상승 펄스가 인가되는 것이다.
이후, 서스테인 전압 인가부(712)의 서스테인 전압 인가용 스위치부(Q13)가 온 되면, 서스테인 전압원이 발생시킨 서스테인 전압(Vs)이 제 6 노드(n6)를 거쳐 서스테인 전극(Z)으로 인가된다.
이에 따라, 서스테인 전압(Vs)이 제 3 서스테인 바이어스 전압(Vz3)으로서 서스테인 전극(Z)에 인가되는 것이다.
이후, 서스테인 전압 인가부(712)의 서스테인 전압 인가용 스위치부(Q13)가 오프 되고, 도 8에서와 같은 서스테인 구동부의 에너지 회수 회로부(711)의 에너지 회수 경로 형성용 스위치부(802)가 온 된다.
그러면, 서스테인 전극(Z)의 무효 전압이 공진부(803)에 의한 LC 공진을 통해 전압 저장부(800)에 회수되어 저장된다. 이에 따라, 서스테인 전극(Z)의 전압이 서스테인 전압(Vs)부터 최대 기저 전압(GND)까지 하강한다.
이에 따라, 서스테인 전극(Z)으로 서스테인 하강 펄스가 인가되는 것이다.
서스테인 구동부의 서스테인 기간에서의 동작은 스캔 구동부와 동일하므로 중복되는 설명은 생략하기로 한다.
한편, 이상의 설명에서는 서스테인 전극(Z)을 플로팅 시키는 방법을 통해 서스테인 전극(Z)에 제 1 서스테인 상승 펄스를 인가하였지만, 이와는 다르게 상승 램프 형태의 제 1 서스테인 상승 펄스를 직접 서스테인 전극(Z)에 인가하는 것도 가능하다. 이를 위한 본 발명의 플라즈마 디스플레이 장치의 서스테인 구동부에 대해 살펴보면 다음과 같다.
도 9는 상승 램프 형태의 제 1 서스테인 상승 펄스를 직접 서스테인 전극에 인가하기 위한 서스테인 구동부의 구성에 대해 설명하기 위한 도면이다.
도 9를 살펴보면, 상승 램프 형태의 제 1 서스테인 상승 펄스를 직접 서스테인 전극(Z)에 인가하기 위한 서스테인 구동부는 제 1 저항부(R1), 제 2 저항부(R2), 제 3 저항부(R3), 제 4 저항부(R4) 및 전류 패스(Pass)용 다이오드부(D1)를 포함한다.
제 4 저항부(R4)는 그 일단이 서스테인 바이어스 전압 인가부(714)의 제 2 서스테인 바이어스 전압 인가용 스위치부(Q12)의 게이트 단자에 연결된다.
제 1 서스테인 바이어스 전압 인가용 스위치부(Q11)의 게이트 단자에는 제 2 저항부(R2)의 일단이 연결된다. 아울러 제 1 서스테인 바이어스 전압 인가용 스위치부(Q11)의 드레인(Drain) 단자와 서스테인 바이어스 전압원의 사이에는 제 1 저 항부(R1)의 일단이 연결된다. 즉, 제 12 노드(n12)에 제 1 저항부(R1)의 일단이 연결된다.
제 1 저항부(R1)의 타단에는 램프 발생용 캐패시터부(Cr)의 일단이 연결된다. 아울러 램프 발생용 캐패시터부(Cr)의 타단은 제 13 노드(n13)에서 제 2 저항부(R2)의 타단, 제 3 저항부(R3)의 일단 및 전류 패스용 다이오드부(D1)의 타단과 공통 연결된다.
전류 패스용 다이오드부(D1)와 제 3 저항부(R3)는 병렬 배치되며, 아울러 전류 패스용 다이오드부(D1)의 타단, 제 3 저항부(R3)의 타단, 제 4 저항부(R4)의 타단은 제 14 노드(n14)에서 제어 신호 인가원(부호 미지정)의 일단과 공통 연결된다.
아울러, 제어 신호 인가원의 타단은 제 1 서스테인 바이어스 전압 인가용 스위치부(Q11)와 제 2 서스테인 바이어스 전압 인가용 스위치부(Q12)의 사이, 즉 제 7 노드(n7)와 연결된다.
예를 들어, 제어 신호 인가원이 제 14 노드(n14) 방향으로 소정의 전압 값을 갖는 제어 신호를 인가하는 경우에, 제 2 서스테인 바이어스 전압 인가용 스위치부(Q12)는 제 4 저항부(R4)에 전술한 제어 신호의 전압이 걸리게 됨으로써 상대적으로 빠르게 온 된다.
여기서, 제 1 서스테인 바이어스 전압 인가용 스위치부(Q11)도 제 3 저항부(R3)에 제어 신호의 전압이 걸리게 됨으로써 온 된다. 이때 서스테인 바이어스 전압원이 발생시키는 서스테인 바이어스 전압이 제 1 저항부(R1)를 통해 램프 발생 용 캐패시터부(Cr)에 저장되고, 이에 따라 램프 발생용 캐패시터부(Cr)에 전압이 풀(Full) 충전되기까지 제 1 서스테인 바이어스 전압 인가용 스위치부(Q11)는 상대적으로 천천히 온 된다.
결국, 제 1 서스테인 바이어스 전압 인가용 스위치부(Q11)가 램프 발생용 캐패시터부(Cr)에 전압이 충전되는 동안 상대적으로 천천히 온 됨으로써, 앞선 도 4에서와 같은 제 1 서스테인 상승 펄스를 발생시키게 되는 것이다.
이와 같이, 본 발명의 플라즈마 디스플레이 장치는 서스테인 전극(Z)의 플로팅을 통해 제 1 서스테인 상승 펄스를 서스테인 전극(Z)에 인가할 수도 있고, 도 9에서와 같이 서스테인 구동부에 램프 발생용 캐패시터부(Cr) 및 제 1, 2, 3, 4 저항부(R1, R2, R3, R4)를 더 추가함으로써 직접 제 1 서스테인 상승 펄스를 서스테인 전극(Z)에 인가할 수도 있는 것이다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 상세히 설명한 바와 같이, 본 발명의 플라즈마 디스플레이 장치는 제 1 서스테인 상승 펄스, 서스테인 하강 펄스를 서스테인 전극(Z)에 인가하여 노이즈 및 전자파 장애의 발생을 저감시킴으로써, 구동을 안정시키는 효과가 있다.

Claims (11)

  1. 스캔 전극과 서스테인 전극을 포함하는 플라즈마 디스플레이 패널과,
    초기화를 위한 리셋 기간 동안 상기 서스테인 전극에 실질적으로 제 1 전압을 유지하는 제 1 서스테인 바이어스 펄스를 인가하고, 상기 제 1 서스테인 바이어스 펄스의 끝단에서는 제 1 전압부터 제 2 전압까지 전압이 점진적으로 상승하는 제 1 서스테인 상승 펄스를 인가하고, 상기 서스테인 상승 펄스의 끝단에서는 실질적으로 제 2 전압을 유지하는 제 2 서스테인 바이어스 펄스를 인가하고, 상기 제 2 서스테인 바이어스 펄스의 끝단에서는 제 2 전압부터 제 3 전압까지 전압이 점진적으로 상승하는 제 2 서스테인 상승 펄스를 인가하는 서스테인 구동부
    를 포함하는 플라즈마 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 서스테인 구동부는
    상기 제 2 서스테인 상승 펄스의 끝단에서 실질적으로 제 3 전압을 유지하는 제 3 서스테인 바이어스 펄스와, 상기 제 3 서스테인 바이어스 펄스의 끝단에서 제 3 전압부터 제 4 전압까지 전압이 점진적으로 하강하는 서스테인 하강 펄스를 상기 서스테인 전극에 더 인가하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 제 3 전압은 서스테인 기간에서 인가되는 서스테인 펄스의 전압과 대략 동일한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제 2 항에 있어서,
    상기 제 4 전압은 제 1 전압과 대략 동일한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제 2 항에 있어서,
    상기 서스테인 하강 펄스의 하강 기울기는 서스테인 기간에서 인가되는 서스테인 펄스의 하강 기울기와 대략 동일한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 제 1 서스테인 상승 펄스는
    상기 리셋 기간 이후의 어드레스 기간에서 상기 스캔 전극으로 첫 번째 스캔 펄스가 인가되기 이전까지의 기간에서 인가되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제 1 항에 있어서,
    상기 제 1 서스테인 상승 펄스의 기울기는 제 2 서스테인 상승 펄스의 기울 기보다 더 완만한 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제 1 항에 있어서,
    상기 제 1 서스테인 상승 펄스의 기울기는 대략 2V/㎲이상 20V/㎲이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  9. 제 1 항에 있어서,
    상기 리셋 기간에 상기 스캔 전극으로 제 10 전압부터 제 20 전압까지 전압이 점진적으로 상승하는 제 1 셋업 펄스를 인가하고, 상기 제 20 전압부터 제 30 전압까지 전압이 점진적으로 상승하는 제 2 셋업 펄스를 인가하고, 상기 제 2 셋업 펄스 이후에 상기 제 10 전압부터 제 40 전압까지 전압이 점진적으로 하강하는 셋다운 펄스를 인가하고, 상기 셋다운 펄스의 끝단에서는 제 40 전압부터 제 50 전압까지 전압이 점진적으로 상승하는 스캔 상승 펄스를 인가하는 스캔 구동부를 더 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  10. 제 9 항에 있어서,
    상기 스캔 상승 펄스는 제 1 서스테인 상승 펄스보다 먼저 인가되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  11. 제 9 항에 있어서,
    상기 제 2 셋업 펄스의 상승 기울기는 상기 스캔 상승 펄스의 상승 기울기와 대략 동일한 것을 특징으로 하는 플라즈마 디스플레이 장치.
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