KR20070093178A - 불휘발성 메모리 장치의 제조 방법 - Google Patents

불휘발성 메모리 장치의 제조 방법 Download PDF

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KR20070093178A
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Abstract

향상된 특성을 갖는 불휘발성 메모리 장치의 제조 방법에 있어서, 기판 내의 트렌치를 채우는 제1 부분 및 기판 상부로 돌출된 제2 부분을 포함하는 소자 분리막을 형성한다. 소자 분리막 사이의 기판 상에 터널 산화막을 형성한 후, 터널 산화막 상에 플로팅 게이트를 형성한다. 소자 분리막의 제1 부분 및 제2 부분의 일부를 제거하여 상기 플로팅 게이트의 측면 및 터널 산화막을 노출시킨 다음, 터널 산화막에 대하여 질화 공정을 수행하고 질화 처리된 터널 산화막에 대하여 열 산화 공정을 수행한다. 손상된 터널 산화막에 대하여 산화막을 형성하여 얇게 형성된 가장 자리를 보완할 수 있다. 또한 질화 공정을 수행한 후 열 산화 공정에 의해 산화막을 형성함으로써, 플로팅 게이트의 측면 및 상면이 함께 과도하게 산화되는 것을 방지할 수 있다.

Description

불휘발성 메모리 장치의 제조 방법{Method of manufacturing a flash memory device}
도 1a 내지 1d는 종래의 방법에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 종래의 방법에 따라 제조된 불휘발성 메모리 장치의 단면을 도시하는 주자 전자 현미경(scanning electron microscopy, SEM)사진이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200 : 기판 120 : 개구
125 : 트렌치 135 : 소자 분리막
140, 205 : 터널 산화막 145, 240: 플로팅 게이트
155, 215 : 유전막 160, 230 : 컨트롤 게이트
본 발명은 불휘발성 메모리 장치의 제조 방법에 대한 것으로 보다 상세하게는 터널 산화막의 가장자리가 얇아지는 현상을 방지할 수 있는 불휘발성 메모리 장치의 제조 방법에 대한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 전원 공급이 끊어지면 데이터를 잃어버리는 휘발성(volatile) 메모리 장치와 전원 공급이 끊어져도 데이터가 보존되는 불휘발성(non-volatile) 메모리 장치로 크게 구분할 수 있다. 상기 불휘발성 메모리 장치는 데이터가 입력되면 시간이 지나도 그 상태를 유지할 수 있는 특성을 갖는 바, 최근에는 전기적으로 데이터의 입력 및 출력이 가능한 플래시 메모리 장치에 대한 수요가 늘고 있다.
이러한 플래시 메모리 장치에서 데이터를 저장하는 메모리 셀은 일반적으로 실리콘 기판의 상부에 개재된 터널 산화막, 상기 터널 산화막 상에 형성된 플로팅 게이트, 상기 플로팅 게이트의 상부에 ONO(Oxide/Nitride/Oxide) 복합막과 같은 구조를 갖는 유전막, 상기 유전막 상에 개재하여 형성된 컨트롤 게이트를 구비하는 구조를 갖는다. 이와 같은 구조를 갖는 플래시 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 드레인 영역에 소정의 전압을 인가하여 상기 플로팅 게이트 내부에 전자들이 저장됨으로써 이루어진다.
최근에는 플래시 메모리 장치에서 유전막의 커패시턴스를 증가시키면서 게이트의 정렬 마진을 확보하기 위한 방법으로써 자기 정렬(self-aligned)되는 방식으 로 플로팅 게이트를 형성하기 위한 방법이 시도되고 있다.
도 1a 내지 도 1d는 종래의 자기 정렬 방식에 따른 플래시 메모리 장치의 제조 방법을 설명하기 위한 단면도를 도시한 것이다.
도 1a를 참조하면, 기판(10) 상에 버퍼 산화막(15)을 형성한다. 그 다음, 버퍼 산화막(15) 상에 몰드막(20)을 형성한다. 몰드막(20)은 예를 들어, 질화물을 사용하여 형성한다.
몰드막(20) 상에 하드 마스크 패턴(도시되지 않음)을 형성한 후, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 몰드막(20), 버퍼 산화막(15) 및 기판(10)을 차례로 이방성 식각함으로써 개구(25)를 형성한다. 개구(25)는 몰드막(20) 및 버퍼 산화막(15)을 통하여 기판(10) 하부로 소정의 깊이를 갖도록 형성된다.
상기 하드 마스크 패턴을 제거한 후 개구(25)를 충분히 채우면서 몰드막(20)상에 실리콘 산화물을 이용하여 산화막을 형성한다. 다음에, 몰드막(20)이 노출되도록 상기 산화막을 부분적으로 제거함으로써, 개구(25)를 채우는 소자 분리막(30)을 형성한다.
도 1b를 참조하면, 소자 분리막(30) 사이의 기판(10)이 노출되도록 소자 분리막(30) 사이의 몰드막(20) 및 버퍼 산화막(15)을 차례로 모두 제거한다.
다음에, 소자 분리막(30) 사이로 노출된 기판(10) 상에 터널 산화막(35)을 형성한다. 그리고 터널 산화막(35) 상에 플로팅 게이트(40)를 형성한다. 터널 산화막(35)은 실리콘 산화물을 이용하여 열 산화(thermal oxidation) 공정에 의하여 형성한다. 또한 플로팅 게이트(40)는 불순물로 도핑된 폴리실리콘을 이용하여 형성한 다.
플래시 메모리 셀이 제대로 작동하기 위해서는 데이터의 저장이 이루어지게 되는 전극의 문턱 전압(threshold voltage)값이 일정해야 한다. 그런데, 약 90nm급 이하의 디자인 룰을 갖는 고집적도의 플래시 메모리 셀의 형성 공정에 있어서 상기와 같은 방법으로 터널 산화막(35)을 형성할 때, 도 1b에 도시된 바와 같이 터널 산화막(35)의 중앙 부분의 두께보다 가장 자리 부분의 두께가 더 얇게 형성될 수 있다. 이를 에지 씨닝(edge thinning) 현상이라 한다. 상기 에지 씨닝 현상에 의해 터널 산화막(35)의 가장 자리 부분이 중앙 부분보다 더 얇은 두께를 가지게 되면, 문턱 전압의 분포가 일정하지 않고 불량하게 되며 누설 전류가 증가하게 되어 메모리 셀이 제대로 작동하기 어렵다.
도 1c를 참조하면, 소자 분리막(30)을 부분적으로 제거하여, 플로팅 게이트(40)의 측면 및 터널 산화막(35)이 노출되도록 한다.
도 1d를 참조하면, 상기 에지 씨닝 현상에 의해 얇게 형성된 터널 산화막(35)의 가장 자리를 두껍게 하기 위하여 터널 산화막(35)의 가장 자리 부분과 플로팅 게이트(40)의 하부를 산화시키는 산화 공정을 수행한다. 상기 산화 공정은 예를 들어, 화학 기상 증착(chemical vapor deposition, CVD) 공정에 의해 수행된다.
그런데, CVD 공정에 의해 플로팅 게이트(40)의 하부를 산화시킬 때, 도 1d에 도시된 바와 같이 플로팅 게이트(35)의 하부뿐만 아니라 측면 및 상면도 함께 산화되어 플로팅 게이트(35)의 측면 및 상면에 산화막(45)이 형성된다. 따라서 플로팅 게이트(35)와 후속하여 형성되는 유전막 사이의 접촉 면적이 감소함으로써 유전막 의 커플링 비(coupling ratio)가 감소하는 문제점이 발생한다.
도 2는 플로팅 게이트(40)의 측면 및 상면이 산화되어 산화막(45)이 형성되어 있는 단면을 보여주는 주사 전자 현미경(scanning electron microscopy, SEM) 사진이다.
도 2를 참조하면, CVD 공정에 의해 플로팅 게이트(40)의 하부뿐 아니라 측면 및 상면이 과도하게 산화되어 플로팅 게이트(40)의 측면 및 상면에 산화막(45)이 형성되었다. 이와 같이 터널 산화막(35)의 에지 씨닝 현상을 완화하고자 CVD 공정을 사용하여 플로팅 게이트(40)에 대하여 산화 공정을 실시하면 플로팅 게이트(40)의 측면 및 상면까지도 산화된다는 단점이 생긴다. 과도하게 형성된 플로팅 게이트(40)의 측면 및 상면의 산화막(45)을 제거하기 위하여 식각 공정을 더 수행할 수 있으나 이 경우에, 공정이 복잡해져 제조 비용이 증가한다는 문제점이 있다. 또한, 식각 공정에 의해 플로팅 게이트(40)의 측면 및 상면의 산화막(45)을 제거하면, 플로팅 게이트(40)의 유효 면적이 감소되어 이에 따라 커플링 비가 저하될 수 있다.
따라서 플로팅 게이트(40)의 측면 및 상부의 산화를 최소화하면서 상대적으로 플로팅 게이트(40)의 하부만 산화되도록 함으로써 터널 산화막(35)의 에지 씨닝 현상을 효과적으로 방지할 수 있는 공정이 요구된다.
본 발명의 목적은 플로팅 게이트의 과도한 산화를 방지하면서 터널 산화막의 가장 자리가 얇아지는 현상을 개선시킬 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
전술한 본 발명의 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법에 있어서, 기판 내의 트렌치를 채우는 제1 부분 및 기판 상부로 돌출된 제2 부분을 포함하는 소자 분리막을 형성한다. 상기 소자 분리막 사이의 상기 기판 상에 터널 산화막을 형성한 다음, 상기 터널 산화막 상에 플로팅 게이트를 형성한다. 상기 소자 분리막의 제1 부분 및 제2 부분의 일부를 제거하여 상기 플로팅 게이트의 측면을 노출시킨다. 상기 플로팅 게이트에 대하여 질화 처리를 수행한 다음, 상기 질화 처리된 플로팅 게이트 상에 산화막을 형성한다.
또한 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법에 있어서, 기판 상에 터널 산화막을 형성한다. 상기 터널 산화막 상에 제1 도전막을 형성한 다음, 상기 제1 도전막 상에 유전막을 형성한다. 상기 유전막 상에 제2 도전막을 형성한 후, 상기 제2 도전막 상에 하드 마스크를 형성한다. 상기 하드 마스크를 식각 마스크로 하여 상기 제2 도전막, 유전막, 제1 도전막 및 터널 산화막을 차례로 식각하여 각각 컨트롤 게이트, 유전막 패턴, 플로팅 게이트 및 터널 산화막 패턴을 형성한다. 상기 터널 산화막 패턴에 대하여 질화 공정을 수행한 다음, 상기 질화 처리된 터널 산화막 패턴에 대하여 열 산화 공정을 수행한다.
본 발명에 따르면, 질화 공정을 수행한 후 열 산화 공정을 수행함으로써 플로팅 게이트의 하부에 산화막을 형성하여 얇게 형성된 터널 산화막의 가장 자리를 보완한다. 질화 공정을 수행한 후 열 산화 공정에 의해 산화막을 형성함으로써, 플로팅 게이트의 측면 및 상면이 함께 과도하게 산화되는 것을 방지할 수 있다. 또 한, 플로팅 게이트의 측면 및 상면의 일부에 형성된 산화막은 유전막의 하부막으로 사용되므로 제거할 필요가 없어 공정 단계가 단축된다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 불휘발성 메모리 장치의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 "제1", "제2", "제3" 및/또는 "제4"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "제4"는 각 층(막), 영역, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제 조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 3a를 참조하면, 기판(100) 상에 버퍼 산화막(105)을 형성한다. 그 다음, 버퍼 산화막(105) 상에 몰드막(110)을 형성한다. 기판(100)은 실리콘 웨이퍼(silicon wafer), 게르마늄(germanium) 기판, 실리콘 게르마늄(silicon germanium) 기판 또는 SOI(silicon on insulator) 기판 등과 같은 반도체 기판을 이용할 수 있다.
본 발명의 일 실시예에 따르면, 몰드막(110)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 사용하여 형성할 수 있다. 이때 몰드막(110)의 높이에 의하여 불휘발성 메모리 장치의 플로팅 게이트의 높이가 대체로 정해지므로 형성하고자 하는 플로팅 게이트의 높이를 고려하여 몰드막(110)을 형성한다.
몰드막(110) 상에 마스크 패턴(115)을 형성한다. 본 발명의 일 실시예에 따르면, 몰드막(110) 상에 마스크막을 형성한 후, 상기 마스크막 상에 포토레지스트 패턴을 더 형성하여 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 마스크막을 패터닝함으로써 마스크 패턴(115)을 형성할 수 있다. 또한 본 발명의 다른 실시예에 따르면, 상기 마스크막 및 상기 포토레지스트 패턴 사이에 반사 방지막을 더 형성할 수 있다.
도 3b를 참조하면, 마스크 패턴(115)을 식각 마스크로 사용하여 몰드막(110) 및 버퍼 산화막(105)을 차례로 이방성 식각하여, 몰드막(110) 및 버퍼 산화막(115)을 통하여 기판(100)을 노출시키는 개구(120)를 형성한다.
이어서, 개구(120)를 통하여 노출된 기판(100)을 식각하여 기판(100) 하부로 소정 깊이를 갖는 트렌치(125)를 형성한다. 즉, 개구(120)와 트렌치(125)는 실질적으로 동일한 위치에 형성된다. 트렌치(120)는 후에 플로팅 게이트가 형성될 위치를 정의하며 트렌치(125)는 소자 분리막이 형성될 위치를 정의한다. 따라서 플로팅 게이트 영역과 소자 분리막 영역이 동시에 정렬되면서 형성된다.
도 3c를 참조하면, 마스크 패턴(115)을 제거한다. 그 다음, 트렌치(125) 및 개구(120)를 채우며 몰드막(110) 상에 산화막(130)을 형성한다. 산화막(130)은 예를 들면, boro phosphor silicate glass(BPSG), phosphor silicate glass(PSG), boro silicate glass(BSG), undoped silicate glass(USG), spin on glass(SOG), tetra ethyl ortho silicate(TEOS), plasma enhanced-TEOS(PE-TEOS), high density plasma-chemical vapor deposition(HDP-CVD) 산화물 등과 같은 실리콘 산화물을 사용하여 형성할 수 있다. 본 발명의 일 실시예에 따르면, 트렌치(125) 및 개구(120)를 매립하기 위하여 갭 필링(gap filling) 특성이 우수한 산화물을 화학 기상 증착(CVD) 방법으로 증착하여 기판(100) 상에 산화막(130)을 형성한다. 이 경우, 산화막(130)은 HDP 산화물로 이루어질 수 있다.
산화막(130)을 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정, 에치백 공정 또는 CMP 및 에치백을 조합한 공정에 의해 몰드막(110)이 노출될 때까지 부분적으로 제거한다. 이때, 몰드막(110)을 연마 정지막으로 사용할 수 있다.
도 3d를 참조하면, 산화막(130) 사이의 몰드막(110)을 제거한다. 몰드막(110)은 산화막(130)에 대하여 식각 선택비를 갖는 식각 물질을 이용하여 제거할 수 있다. 본 발명의 일 실시예의 따르면, 인산(phosphoric acid)을 포함하는 용액을 사용하는 스트립(strip) 공정에 의해 제거할 수 있다.
이어서, 기판(100)이 노출되도록 버퍼 산화막(105)을 제거한다. 본 발명의 일 실시예에 따르면, 버퍼 산화막(105)은 습식 식각 공정에 의하여 제거된다. 이에 따라, 개구(120) 및 트렌치(125)를 매립하며, 기판(100)에 액티브 영역을 정의하는 예비 소자 분리막(135)이 형성된다. 본 발명의 일 실시예에 따르면, 예비 소자 분리막(135)은 트렌치(125)를 채우면서 기판(100) 내에 형성된 제1 부분과 기판(100) 상부로 돌출되어 필러(pillar) 모양을 갖는 제2 부분을 포함한다.
이때, 본 발명의 일 실시예에 따르면, 예비 소자 분리막(135) 중에서 기판(100) 상부로 돌출된 상기 제1 부분도 버퍼 산화막(105)의 식각 공정에서 부분적으로 제거된다. 따라서, 예비 소자 분리막(135) 중에서 기판(100) 상부로 돌출된 제1 부분은 개구(120)보다 좁은 폭을 갖는다. 본 발명의 일 실시예에 따르면, 본 발명의 플래시 메모리 장치의 플로팅 게이트는 예비 소자 분리막(135)의 상기 제1 부분 사이의 영역에 자기 정렬된(self-aligned) 형태로 형성된다. 이에 따라, 예비 소자 분리막(135)의 상기 제1 부분 사이의 영역으로 정의되는 기판(100)의 액티브 영역 상부에 보다 넓은 영역을 확보할 수 있다. 이에 따라, 상기 액티브 영역에 형성될 플로팅 게이트의 면적이 증가될 수 있다.
도 3e를 참조하면, 예비 소자 분리막(135) 사이로 노출된 기판(100) 상에 터널 산화막(140)을 형성한다. 터널 산화막(140)은 예를 들어, 열 산화 공정(thermal oxidation) 또는 화학 기상 증착(chemical vapor deposition, CVD) 공정과 같은 공 정에 의해 형성된다. 이때, 도 3e에 도시된 바와 같이 터널 산화막(140)의 중앙 부분의 두께보다 가장 자리 부분의 두께가 더 얇아지게 되는 에지 씨닝(edge thinning) 현상이 발생할 수 있다.
터널 산화막(140) 및 예비 소자 분리막(135) 상에 예비 플로팅 게이트를 형성한다. 본 발명의 실시예에 따르면, 상기 예비 플로팅 게이트는 불순물로 도핑된 폴리실리콘을 이용하여 형성한다. 구체적으로 폴리실리콘막을 형성한 후, 확산 공정, 이온 주입 공정, 또는 인-시튜(in-situ) 도핑 공정 등을 통하여 상기 폴리실리콘막에 불순물을 도핑하여 형성한다.
상기 예비 플로팅 게이트를 예비 소자 분리막(135)의 상면이 노출될 때까지 CMP 공정, 에치백 공정 또는 이들의 혼합 공정에 의해 평탄화함으로써 플로팅 게이트(145)를 형성한다.
도 3f를 참조하면, 예비 소자 분리막(135)을 부분적으로 제거하여 플로팅 게이트(145)의 측면을 노출시킨다. 본 발명의 일 실시예에 따르면, 플로팅 게이트(145)의 측면 및 터널 산화막(140)이 완전히 노출될 때까지 예비 소자 분리막(135)을 부분적으로 제거한다. 본 발명의 일 실시예에 따르면, 예비 소자 분리막(135) 중에서 기판(100)의 상부에 형성된 상기 제1 부분을 모두 제거하고 트렌치를 채우는 제2 부분을 부분적으로 제거함으로써 기판(100) 하부까지 리세스(recess)된 형태를 갖는 소자 분리막(137)을 형성한다.
다음에, 노출된 터널 산화막(140) 및 플로팅 게이트(145)에 대하여 질화 공정을 수행한다. 상기 질화 공정은 열 질화(thermal nitration) 공정 또는 플라즈마 질화(plasma nitration) 공정 등을 포함한다. 본 발명의 일 실시예에 따르면, 상기 질화 공정은 상온에서 질소(N2) 및/또는 암모니아(NH3)와 같은 질소를 포함하는 기체를 플라즈마 처리하여 공급함으로써 수행될 수 있다. 본 발명의 다른 실시예에 따르면, 상기 질화 공정은 약 600℃ 이상의 온도에서 질소 가스를 공급하여 열 처리함으로써 수행될 수 있다.
상기 질화 공정을 수행한 후, 산화 공정을 수행한다. 본 발명의 일 실시예에 따르면, 상기 산화 공정은 열 산화(thermal oxidation) 공정에 의해 수행된다. 상기 열 산화 공정은 건식 열 산화(dry thermal oxidation) 공정, 습식 열 산화(wet thermal oxidation) 공정 또는 라디칼 열 산화(radical thermal oxidation) 공정 등을 포함할 수 있다.
또한 상기 질화 공정 및 산화 공정은 퍼니스식(furnace type) 또는 매엽식(single type)으로 수행될 수 있다.
상기 산화 공정에 의해 노출된 터널 산화막(140)의 가장 자리 부분에 인접하는 플로팅 게이트(145)의 하부가 산화되어 실리콘 산화물이 형성됨으로써 터널 산화막(140)의 가장 자리 부분이 상기 산화 공정 전보다 두꺼워진다. 따라서 터널 산화막(140)의 가장 자리 부분이 중앙 부분보다 얇게 형성되어 문턱 전압이 불안정해지는 현상을 방지할 수 있다. 또한 질화 처리 공정을 수행한 후에 상기 산화 공정을 수행함으로써, 노출된 플로팅 게이트(145)의 상면 및 측면 부분이 과도하게 산화되는 것으로 방지할 수 있다.
노출된 플로팅 게이트(145)의 상면 및 측면 부분의 일부에 형성된 산화막은 후속하는 공정에서 플로팅 게이트(145) 상에 ONO 구조의 유전막(도 3g 참조)을 형성할 때, 상기 ONO 구조의 유전막 하부의 산화막 역할을 하므로 별도의 공정에 의해 제거할 필요가 없다.
도 3g를 참조하면, 플로팅 게이트(145) 상에 유전막(150)을 형성한다. 본 발명의 일 실시예에 따르면, 유전막(150)은 산화물/질화물/산화물(Oxide/Nitride/Oxide)이 차례로 적층된 ONO 구조를 가질 수 있다. 유전막(150)이 ONO 구조를 가지도록 형성할 때, 상기 산화 공정에 의해 형성된 산화막이 상기 ONO 구조의 하부 산화막 구조 역할을 한다. 따라서 터널 산화막(140)의 에지가 얇아지는 현상(edge thinning)을 방지하면서 ONO 구조의 하부 산화막을 동시에 형성할 수 있으므로, 전기적 특성이 향상된 불휘발성 메모리 장치를 효율적으로 제조할 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 유전막(150)은 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 티타늄 산화물, 루비듐 산화물, 마그네슘 산화물, 스트론튬 산화물, 보론 산화물, 납 산화물 또는 칼슘 산화물 등과 같은 고유전율 물질을 사용하여 형성될 수 있다. 이 경우, 유전막(150)은 얇은 등가 산화막 두께(Equivalent Oxide Thickness; EOT)를 유지하면서 유전막(150)을 통하여 발생되는 누설 전류를 줄일 수 있다.
본 발명의 또 다른 실시예에 따르면, 유전막(150)은 실리콘 산화막, 실리콘 질화막 및 고유전율을 갖는 물질로 이루어진 박막이 순차적으로 적층된 다층 구조 를 가질 수 있다.
유전막(150) 상에는 컨트롤 게이트(155)를 형성한다. 본 발명의 일 실시예에 따르면, 상기 컨트롤 게이트(155)는 도핑된 폴리실리콘 또는 금속과 같은 도전 물질을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 컨트롤 게이트(155)는 도핑된 폴리실리콘막 및 금속 실리사이드막으로 구성된 폴리사이드 구조를 가질 수 있다. 또한, 상기 컨트롤 게이트(155)는 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 스퍼터링 공정 등을 사용하여 형성될 수 있다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 실리콘 웨이퍼 등과 같은 반도체 기판(200) 상에 쉘로우 트렌치 분리 공정(shallow trench isolation, STI) 공정과 같은 소자 분리 공정에 의해 소자 분리막(도시되지 않음)을 형성하여 액티브 영역 및 필드 영역을 정의한다.
상기 액티브 영역이 정의된 반도체 기판(200) 상에 터널 산화막(205)을 형성한다. 터널 산화막(205)은 열 산화 공정, 화학 기상 증착 (CVD) 또는 라디칼 산화 공정 등을 통하여 형성될 수 있다.
이어서, 터널 산화막(205) 상에 제1 도전막(210)을 형성한다. 제1 도전막(210)은 폴리실리콘 또는 아몰퍼스 실리콘으로 이루어질 수 있다. 본 발명의 일 실시예에 따르면, 제1 도전막(210)은 화학 기상 증착 공정을 이용하여 터널 산화막 (205) 상에 폴리실리콘막 또는 아몰퍼스 실리콘막을 형성한 다음, POCl3 확산 공정, 이온 주입 공정 또는 인-시튜(in-situ) 도핑 공정을 통하여 상기 폴리실리콘막 또는 아몰퍼스 실리콘막에 불순물을 도핑하여 형성한다.
제1 도전막(210) 상에 유전막(215)을 형성한다. 본 발명의 일 실시예에 따르면, 유전막(215)은 산화물/질화물/산화물(Oxide/Nitride/Oxide)이 차례로 적층된 ONO 구조를 가질 수 있다. 또한, 본 발명의 다른 실시예에 따르면, 유전막(215)은 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 티타늄 산화물, 루비듐 산화물, 마그네슘 산화물, 스트론튬 산화물, 보론 산화물, 납 산화물 또는 칼슘 산화물 등과 같은 고유전율 물질을 사용하여 형성될 수 있다. 이 경우, 유전막(215)은 얇은 등가 산화막 두께(EOT)를 유지하면서 유전막(215)을 통하여 발생되는 누설 전류를 줄일 수 있다.
본 발명의 또 다른 실시예에 따르면, 유전막(215)은 실리콘 산화막, 실리콘 질화막 및 고유전율을 갖는 물질로 이루어진 박막이 순차적으로 적층된 다층 구조를 가질 수 있다.
유전막(215) 상에는 제2 도전막(220)을 형성한다. 본 발명의 일 실시예에 따르면, 제2 도전막(220)은 도핑된 폴리실리콘 또는 금속과 같은 도전 물질을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 제2 도전막(220)은 도핑된 폴리실리콘막 및 금속 실리사이드막으로 구성된 폴리사이드 구조를 가질 수 있다. 또한, 제2 도전막(220)은 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 스퍼터링 (sputtering) 공정 등을 사용하여 형성될 수 있다.
제2 도전막(220) 상에 하드 마스크층을 형성한다. 상기 하드 마스크층은 제2 도전막(220)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 하드 마스크층은 실리콘 질화물 또는 실리콘 산질화물로 구성된다.
상기 하드 마스크층 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하드 마스크층을 패터닝함으로써, 제2 도전막(220) 상에 컨트롤 게이트 및 플로팅 게이트가 형성될 영역을 정의하는 하드 마스크 패턴(225)을 형성한다.
도 4b를 참조하면, 애싱 및/또는 스트립 공정을 통하여 상기 포토레지스트 패턴을 제거한 다음, 하드 마스크 패턴(225)을 식각 마스크로 이용하여 제2 도전막(220), 유전막(215), 제1 도전막(210) 및 터널 산화막(205)을 차례로 이방성 식각한다. 그리하여 반도체 기판(200) 상에 하드 마스크 패턴(225), 컨트롤 게이트(230), 유전막 패턴(235), 플로팅 게이트(240) 및 터널 산화막 패턴(245)을 포함하는 게이트 구조물(250)을 형성한다.
게이트 구조물(250)의 형성을 위한 상기 식각 공정에서 터널 산화막(205)이 식각 손상을 입어 도 4b에 도시된 바와 같이 터널 산화막 패턴(245)의 가장 자리 부분(260)이 중앙 부분보다 얇아지게 된다.
도 4c를 참조하면, 손상된 가장 자리(260)를 갖는 터널 산화막 패턴(245)에 대하여 질화 공정을 수행한다. 상기 질화 공정은 열질화 공정 또는 플라즈마 질화 공정 등을 포함한다. 본 발명의 일 실시예에 따르면, 상기 질화 공정은 상온에서 질소(N2) 및/또는 암모니아(NH3)와 같이 질소를 포함하는 기체를 플라즈마 처리함으로써 수행될 수 있다. 본 발명의 다른 실시예에 따르면, 상기 질화 공정은 약 600℃ 이상의 온도에서 질소 가스를 공급함으로써 수행될 수 있다.
상기 질화 공정을 수행한 후, 산화 공정을 수행한다. 본 발명의 일 실시예에 따르면, 상기 산화 공정은 열 산화 공정을 포함한다. 또한 상기 열 산화 공정은 식 열 산화 공정, 습식 열 산화 공정 또는 라디칼 열 산화 공정 등을 포함할 수 있다.
또한 상기 질화 공정 및 산화 공정은 퍼니스식(furnace type) 또는 매엽식(single type)으로 수행될 수 있다.
상기 산화 공정에 의해 노출된 터널 산화막 패턴(245)의 가장 자리 부분에 실리콘 산화물이 형성됨으로써 터널 산화막 패턴(245)의 손상된 가장 자리(260)가 상기 산화 공정 전보다 두꺼워져 에지 씨닝 현상이 완화된다. 또한 상기 질화 처리 공정 후 상기 산화 공정을 수행함으로써, 노출된 플로팅 게이트(240)의 상면 및 측면 부분이 과도하게 산화되는 것으로 방지할 수 있다.
상술한 바와 같이 본 발명에 의하면, 손상된 터널 산화막에 대하여 질화 공정을 수행한 후 열 산화 공정을 수행함으로써 산화막을 형성하여 얇게 형성된 터널 산화막의 가장 자리를 보완한다. 질화 공정을 수행한 후 열 산화 공정에 의해 산화막을 형성함으로써, 플로팅 게이트의 측면 및 상면이 함께 과도하게 산화되는 것을 방지할 수 있다. 또한, 플로팅 게이트의 측면 및 상면의 일부에 형성된 산화막은 유전막의 하부막으로 사용되므로 제거할 필요가 없어 공정 단계가 단축된다.
상기한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 기판 내의 트렌치를 채우는 제1 부분 및 기판 상부로 돌출된 제2 부분을 포함하는 소자 분리막을 형성하는 단계;
    상기 소자 분리막 사이의 상기 기판 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상에 플로팅 게이트를 형성하는 단계;
    상기 소자 분리막의 제1 부분 및 제2 부분의 일부를 제거하여 상기 플로팅 게이트의 측면 및 터널 산화막을 노출시키는 단계;
    상기 터널 산화막에 대하여 질화 공정을 수행하는 단계; 및
    상기 질화 처리된 터널 산화막에 대하여 열 산화 공정을 수행하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 질화 공정은 플라즈마 질화(plasma nitridation) 공정 또는 열 질화(thermal nitridation) 공정을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  3. 제2항에 있어서, 상기 플라즈마 질화 공정은 질소(N2) 또는 암모니아(NH3)를 플라즈마화하여 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  4. 제2항에 있어서, 상기 열 질화 공정은 600℃이상의 온도에서 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  5. 제1항에 있어서, 상기 열 산화 공정은 건식 열 산화 공정, 습식 열 산화 공정 및 라디칼 열 산화 공정으로 이루어지는 그룹 중에서 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  6. 제1항에 있어서, 상기 질화 공정 및 상기 열 산화 공정은 퍼니스식(furnace type) 또는 매엽식(single type)으로 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  7. 제1항에 있어서, 상기 소자 분리막을 형성하는 단계는,
    상기 기판 상에 버퍼 산화막을 형성하는 단계;
    상기 버퍼 산화막 상에 질화막을 형성하는 단계;
    상기 질화막 및 버퍼 산화막을 식각하여 상기 기판을 노출시키는 개구를 형성하는 단계;
    상기 개구를 통하여 상기 기판을 식각하여 상기 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치 및 상기 개구를 채우면서 산화막을 형성하는 단계; 및
    상기 질화막 및 상기 버퍼 산화막을 제거하는 단계를 포함하는 것을 특징으 로 하는 불휘발성 메모리 장치의 제조 방법.
  8. 기판 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상에 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 유전막을 형성하는 단계;
    상기 유전막 상에 제2 도전막을 형성하는 단계;
    상기 제2 도전막 상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 식각 마스크로 하여 상기 제2 도전막, 유전막, 제1 도전막 및 터널 산화막을 차례로 식각하여 각각 컨트롤 게이트, 유전막 패턴, 플로팅 게이트 및 터널 산화막 패턴을 형성하는 단계;
    상기 터널 산화막 패턴에 대하여 질화 공정을 수행하는 단계; 및
    상기 질화 처리된 터널 산화막 패턴에 대하여 열 산화 공정을 수행하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
  9. 제8항에 있어서, 상기 질화 공정은 플라즈마 질화(plasma nitridation) 공정 또는 열 질화(thermal nitridation) 공정을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  10. 제9항에 있어서, 상기 플라즈마 질화 공정은 질소 또는 암모니아를 플라즈마화하여 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  11. 제8항에 있어서, 상기 열 질화 공정은 600℃이상의 온도에서 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  12. 제8항에 있어서, 상기 열 산화 공정은 건식 열 산화 공정, 습식 열 산화 공정 및 라디칼 열 산화 공정으로 이루어지는 그룹 중에서 적어도 하나를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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