KR20070088614A - 금속 게이트 전극을 포함하는 반도체 디바이스의 제조 방법 - Google Patents

금속 게이트 전극을 포함하는 반도체 디바이스의 제조 방법 Download PDF

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Abstract

본 명세서에는 반도체 디바이스의 제조 방법이 기술되었다. 이 방법은 기판 상에 유전층과 제 1 층 및 제 2 층을 포함하는 희생 구조체를 형성하는 것을 포함하며 이때 제 1 층 상에 제 2 층이 제 1 층보다 넓게 형성된다. 희생 구조체가 제거되어 트렌치를 생성한 후, 금속 게이트 전극이 트렌치 내에 형성된다.

Description

금속 게이트 전극을 포함하는 반도체 디바이스의 제조 방법{A METHOD FOR MAKING A SEMICONDUCTOR DEVICE THAT INCLUDES A METAL GATE ELECTRODE}
본 발명은 반도체 디바이스의 제조 방법에 관한 것으로, 보다 구체적으로는, 금속 게이트 전극을 구비한 반도체 디바이스의 제조 방법에 관한 것이다.
금속 게이트 전극을 포함하는 CMOS 디바이스 제조 시, 서로 다른 금속으로 게이트 전극을 형성하는 데에 대체 게이트 프로세스(replacement gate process)가 사용될 수 있다. 이 프로세스에서, 한 쌍의 스페이서에 의해 브래킷된(bracketed) 제 1 폴리실리콘 층이 제거되어 스페이서 사이에 트렌치를 형성할 수 있다. 이 트렌치는 제 1 금속으로 충진된다. 그 다음 제 2 폴리실리콘 층이 제거되어, 제 1 금속과는 다른 제 2 금속으로 대체된다.
이러한 대체 게이트 프로세스에서, (금속으로 대체될) 제 1 및 제 2 폴리실리콘 층은 이어서 형성되는 금속 게이트 전극에서의 게이트 길이를 정의하는 에칭된 폴리실리콘 층이다. 특정한 애플리케이션에서, 45nm인 (또는 이보다 짧은) 게이트 길이를 갖는 금속 게이트 전극을 생산해야할 수 있다. 그러나, 종래의 포토리소 그래픽 기술을 사용하여 고 볼륨 제조(high volume manufacturing)에 적합한 약 45nm(또는 그 미만)의 폭을 갖는 에칭된 폴리실리콘 층을 형성하는 것은 불가능할 수 있다.
극도로 얇은 에칭된 폴리실리콘 층을 형성하는 것이 어려울 뿐 아니라, 만약 패터닝된 폴리실리콘 층이 실질적으로 수직인 측벽을 구비하는 경우, 이것은 또 다른 문제를 발생시킬 수 있다. 이러한 패터닝된 폴리실리콘 층을 제거한 후, 다양한 재료를 사용하여 결과적인 트렌치의 측벽을 균일하게 코팅하는 것이 어려울 수 있다. 또한, 트렌치 중심에 공간이 생성되어 이러한 트렌치를 금속을 사용하여 완전히 충진하는 것이 불가능할 수 있다.
따라서, 금속 게이트 전극을 포함하는 반도체 디바이스의 개선된 형성 방법에 대한 필요성이 존재한다. 또한 금속 게이트 전극 형성을 촉진시키는 프로파일을 갖는 동시에, 45nm(또는 그 미만)의 게이트 길이를 가능케 하는 패터닝된 희생 구조체의 생성 방법에 대한 필요성이 존재한다. 본 발명은 그러한 방법을 제공한다.
도 1a 내지 도 1l는 본 발명의 방법의 실시예를 실행할 때 형성될 수 있는 구조체의 단면도.
첨부된 도면에 도시된 형태는 실제 축적대로 도시되지 않았다.
본 명세서에는 반도체 디바이스의 제조 방법이 개시되었다. 이 방법은 기판 상에 유전층을 형성하고, 유전층 상에 제 1 층 및 제 2 층을 포함하는 희생 구조체를 형성하는 단계를 포함하며, 이때 제 2 층은 제 1층보다 넓다. 트렌치를 생성하도록 희생 구조체를 제거한 후, 트렌치 내에 금속 게이트 전극이 형성된다.
하기의 설명에서, 본 발명에 대한 철저한 이해를 제공하도록 다수의 세부 사항이 설정되었다. 그러나, 당업자에게, 본 발명이 본 명세서에 특별히 기술된 것과는 다른 다양한 방법으로 실시될 수 있다는 점은 명백할 것이다. 따라서 본 발명이 하기에 기술된 특정 세부 사항으로 제한되는 것은 아니다.
도 1a 내지 도 1l는 본 발명의 방법의 실시예를 실행할 때 형성될 수 있는 구조체의 단면도이다. 먼저, 제 1 유전층(101)이 기판(100) 상에 형성되고, 제 1 유전층(101) 상에 제 1 층(102)이 형성되고, 제 1 층(102) 상에 제 2 층(103)이 형성되어 도 1a의 구조체가 생성된다. 기판(100)은 반도체 디바이스가 자신의 위에 설계될 수 있는 기반으로서의 역할을 할 수 있는 임의의 재료를 포함할 수 있다. 제 1 유전층(101)은 실리콘 이산화물, 질화규소 이산화물, 높은-k 유전층, 또는 기판(100)을 보호할 수 있는 다른 재료를 포함할 수 있다.
이 실시예에서, 제 1 층(102)d은 적절한 습식 에칭 프로세스를 사용하여 제거될 수 있는 재료를 포함할 수 있다. 제 1 층(102)은, 예를 들어, 실리콘, 실리콘을 포함하는 합금, 게르마늄, 또는 게르마늄을 포함하는 합금을 포함할 수 있다. 제 1 층(102)은 바람직하게 약 100Å 내지 약 500Å의 두께를 가질 수 있다. 제 2 층(103)은, 제 1 층(102)과 같이, 실리콘, 실리콘을 포함하는 합금, 게르마늄, 또 는 게르마늄을 포함하는 합금을 포함할 수 있다. 제 2 층(103)은 바람직하게 약 400Å 내지 약 800Å의 두께를 가질 수 있다. 당업자에게 명백한 바와 같이, 제 1 유전층(101), 제 1 층(102) 및 제 3 층(103)은 종래의 프로세스 단계를 사용하여 형성될 수 있다.
이러한 실시예에서, 제 1 층(102)은 선택적으로 제거될 수 있는 재료를 포함해야 한다. 예를 들어, 만약 제 1 층(102)이 게르마늄을 포함한다면, 제 2 층(103)은 적절한 에칭 화학 작용을 받았을 때 제 1 층(102)이 제거되는 것보다 느린 속도로 제거될 수 있는 실리콘 또는 다른 재료를 포함해야 한다. 이와 유사하게, 제 1 층(102)이 실리콘을 포함하면, 제 2 층(103)은 제 1 층(102)이 제거되는 속도보다 느린 속도로 제거될 수 있는 게르마늄 또는 다른 재료를 포함해야 한다. 제 1 층(102) 및 제 2 층(103)이 형성될 수 있는 재료의 몇몇 예가 본 명세서에 명시되었지만, 제 2 층(103)에 대해 선택적으로 제 1 층(102)이 제거되도록 하는 다양한 다른 재료가 본 발명의 사상 및 범주로부터 벗어나지 않는 범위에서 대신 사용될 수 있다.
도 1a의 구조체를 형성한 후, 도 1b의 구조체를 생성하기 위해 종래의 리소그래피 및 건식 에칭 프로세스를 사용하여 제 1 층(102) 및 제 2 층(103)이 패터닝될 수 있다. 바람직한 실시예에서, 프로세스 내의 이 단계에서의 제 1 층(102) 및 제 2 층(103)은 각각 약 1000Å 미만의 폭을 가져야 하며, 바람직하게는 약 400Å 내지 약 600Å의 폭을 가져야 한다.
도 1b의 구조체가 형성된 후, 제 2 층(103)보다 제 1 층(102)을 실질적으로 더 제거하는 수용액에 제 1 층(102) 및 제 2 층(103)을 노출시킴으로써 희생 구조체(104, 114)가 형성된다. 그 결과, 제 2 층(103)은 제 1 층(102)보다 더 넓다. 만약 제 1 층(102)이 게르마늄을 포함하고 제 2 층(103)이 실리콘을 포함한다면, 희생 구조체(104, 114)는 층(102, 103)을 과산화수소를 포함하는 수용액에 노출시킴으로써 형성될 수 있다. 바람직한 실시예에서, 이러한 수용액은 부피 단위로 약 2% 내지 약 5%의 과산화수소를 포함한다. 이러한 솔루션은 부피 단위로 약 1% 내지 약 10%의 수산화암모늄을 더 포함할 수 있다.
만약 제 1 층(102)이 실리콘을 포함하고 제 2 층(103)이 게르마늄을 포함한다면, 희생 구조체(104, 114)는 층(102, 103)을 예를 들어, 수산화암모늄 또는 테트라메틸 수산화암모늄("TMAH": tetramethyl ammonium hydroxide)과 같은 수산화물 소스를 포함하는 수용액에 노출시킴으로써 형성될 수 있다. 바람직한 실시예에서, 이러한 수용액은 부피의 단위로 약 2% 내지 약 15%의 수산화암모늄 또는 TMAH를 포함한다. 제 1 층(102) 부분은 제 1 층(102)이 제 2 층(103)의 폭보다 적어도 약 100Å 더 작은 폭을 가질 때까지 제거될 수 있다. 특히 바람직한 실시예에서, 제 1 층(102)은, 이 층의 일부분이 제거된 후 약 300Å 미만의 폭을 갖는다. 희생 구조체(104, 114)가 형성된 후, 도 1c의 구조체를 형성하도록 제 1 유전층(101)의 커버되지 않은 부분이 예를 들어 종래의 에칭 프로세스를 통해 제거될 수 있다.
하기에서 설명된 바와 같이, 하단의 제 1 희생층보다 넓은 제 2 희생층을 포함하는 희생 구조체를 형성하는 데에 본 발명의 방법을 적용하는 것은 금속 게이트 전극을 포함하는 매우 작은 트랜지스터를 형성하는 데에 대체 게이트 프로세스를 사용하는 것을 가능케 한다. 도 1d 내지 도 1l는 본 발명의 방법을 이러한 프로세스에 결합하였을 때 형성될 수 있는 구조체를 도시한다.
도 1c의 구조체를 형성한 후, 제 2 유전층(105)이 디바이스 위에 증착되어 도 1d의 구조체를 형성할 수 있다. 제 2 유전층(105)은 예를 들어 실리콘 이산화물 또는 낮은-k 재료를 포함할 수 있다. 프로세스의 이러한 단계에 의해, 소스 및 드레인 영역이 미리 형성된다. 당업자에게 명확한 바와 같이, 종래의 프로세스 단계, 재료 및 장비가 이러한 구조체를 생성하는 데에 사용될 수 있다. 이와 관련하여, 처음 증착되었을 때, 희생 구조체(104, 114) 상에 형성된 제 2 유전층(105)의 부분을 제거하는 데에 종래의 화학적 기계적 폴리싱("CMP") 동작이 사용될 수 있다.
도 1d의 구조체를 형성한 후, 제 2 유전층(105) 내에 둘러싸인 트렌치(106)를 생성하도록 희생 구조체(104)가 제거되어 도 1e의 구조체를 생성한다. 바람직한 실시예에서, 희생 구조체(104)를 제거하는 데에 습식 에칭 프로세스가 사용된다. 이러한 습식 에칭 프로세스는 희생 구조체(104)를 적절한 수용액, 또는 솔루션에 충분한 온도에서 충분한 시간 동안 노출시켜 실질적으로 전체 희생 구조체(104)를 제거하는 것을 포함할 수 있다.
예를 들어, 만약 제 1 층(102)이 게르마늄을 포함하고 제 2 층(103)이 실리콘을 포함하면, 희생 구조체(104)를 제거하는 데에 두 단계의 습식 에칭 프로세스가 사용될 수 있다. 상단의 실리콘 층을 제거하도록, 이 층은 부피의 단위로 2% 내지 15%의 수산화암모늄 또는 TMAH를 포함하는 수용액에 노출될 수 있다. 상단의 층 을 제거한 후, 하단의 게르마늄 층을 제거하도록, 이 층은 부피의 단위로 약 2% 내지 약 5%의 과산화수소 및 부피의 단위로 약 1% 내지 약 10%의 수산화암모늄을 포함하는 수용액에 노출될 수 있다.
만약, 대신 제 1 층(102)이 실리콘을 포함하고 제 2 층(103)이 게르마늄을 포함하면, 희생 구조체(104)는 이러한 동일한 두 가지의 습식 에칭 단계를 역순으로 사용하여 제거될 수 있다. 상단의 게르마늄 층을 제거하도록, 이 층은 부피의 단위로 약 2% 내지 약 5%의 과산화수소 및 부피의 단위로 약 1% 내지 약 10%의 수산화암모늄을 포함하는 수용액에 노출될 수 있다. 상단의 층을 제거한 후, 하단의 실리콘 층을 제거하도록, 이 층은 부피의 단위로 2% 내지 15%의 수산화암모늄 또는 TMAH를 포함하는 수용액에 노출될 수 있다. 희생 구조체(104)가 제거될 때, 하단의 기판(100)을 보호하도록 제 1 유전층(101)을 유지해야할 수 있다.
도 1e에 도시된 바와 같이, 희생 구조체(104)가 제거될 때, 희생 구조체(104)를 제거하기에 앞서 희생 구조체(114)의 제거를 방지하기 위해 희생 구조체(114) 상에 마스크(115)가 형성된다. 마스크(115)는 종래의 프로세스 및 마스킹 재료를 이용하여 형성될 수 있다. 희생 구조체(104)가 제거된 후, 마스크(115)가 제거될 수 있다.
트렌치(106)를 형성하도록 희생 구조체(104)가 제거되었을 때, 희생 구조체(104)의 제 2 층(103)이 하단의 제 1 층(102)보다 넓었기 때문에 결과적인 트렌치는 바닥보다 상부가 더 넓은 폭을 갖는다. 이러한 트렌치의 측면은 바닥과 상부가 같은 폭을 갖는 트렌치의 측면보다 더 균일하게 코팅될 수 있다. 또한, 이러한 트렌치를 금속으로 충진하는 것은, 트렌치 중심에 공간이 형성되지 않으며 바닥과 상부가 같은 폭을 갖는 트렌치를 충진하는 경우에 비교하여 더 용이할 수 있다.
이러한 실시예에서, 희생 구조체(104)를 제거한 후, 하단 부분인 제 1 유전층(101)이 제거된다. 제 1 유전층(101)이 실리콘 이산화물을 포함할 때, 도 1f의 구조체를 형성하도록, 이것은 실리콘 이산화물에 대해 선택적인 에칭 프로세스를 사용하여 제거될 수 있다. 이러한 에칭 프로세스는 탈이온수 내에 약 1%의 HF를 포함하는 솔루션에 층(101)을 노출시키는 것을 포함할 수 있다. 제 1 유전층(101)을 제거하기 위한 에칭 프로세스는 제 2 유전층(105)의 일부도 제거할 수 있기 때문에, 층(101)은 예를 들어 약 60초 미만의 제한된 시간 동안 노출되어야 한다.
제 1 유전층(101)을 제거한 후, 이 실시예에서 높은-k인 게이트 유전층(107)이 기판(100) 상의 트렌치(106) 내에 형성되어 도 1g의 구조체를 형성한다. 높은-k 게이트 유전층(107)을 제조하는 데에 사용될 수 있는 일부 재료는, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염을 포함한다. 특히 바람직한 재료는 하프늄 산화물, 지르코늄 산화물 및 알루미늄 산화물이다. 높은-k인 게이트 유전층(107)을 형성하는 데에 사용될 수 있는 재료의 몇몇 예가 본 명세서에서 개시되었지만, 이 층은 다른 재료로 제조될 수도 있다.
높은-k 게이트 유전층(107)은 예를 들어, 종래의 화학적 증착("CVD"), 저압 CVD, 또는 물리적 증착("PVD") 프로세스와 같은 종래의 증착 방법을 사용하여 기판(100) 상에 형성될 수 있다. 바람직하게는, 종래의 원자층 CVD 프로세스가 사용된다. 이 프로세스에서, 금속 산화물 전구체(precursor)(예를 들어, 금속 클로라이드) 및 스팀(steam)이 선택된 유속으로 CVD 리액터에 제공될 수 있으며, 선택된 온도 및 압력에서 동작되어 기판(100)과 높은-k 게이트 유전층(107) 사이에 원자적으로 원만한 경계면을 생성한다. CVD 리액터는 원하는 두께를 갖는 층을 형성하기 위해 충분히 긴 시간 동안 동작되어야 한다. 대부분의 애플리케이션에서, 높은-k 게이트 유전층(107)은 약 60Å 미만의 두께를 가져야 하고, 보다 바람직하게는 약 5Å 내지 약 40Å의 두께를 갖는다.
도 1g에 도시된 바와 같이, 높은-k 게이트 유전층(107)을 형성하는 데에 원자층 CVD 프로세스가 사용되었을 때, 이 층은 트렌치의 바닥 위에 형성될 뿐만 아니라 트렌치(106)의 측면 상에도 형성될 것이다. (도 1g는 처음 증착되었을 때 제 2 유전층(105) 상에 형성된 높은-k 게이트 유전층(107)의 부분이 제거된 구조체를 도시한다.) 만약 높은-k 게이트 유전층(107)이 산화물을 포함하면, 이것을 제조하는 데에 사용된 프로세스에 의존하여, 임의의 표면 부분에서의 산소 공동 및 바람직하지 않은 불순물 레벨을 나타낼 수 있다. 층(107)이 형성된 후, 거의 이상화된 금속:산소 화학량론을 갖는 층을 생성하도록 층(107)으로부터 불순물을 제거하고 산화시켜야할 수 있다.
이 층으로부터 불순물을 제거하고 이 층의 산소 함유량을 증가시키기 위해, 높은-k 게이트 유전층(107)에 습식 화학적 처리가 사용될 수 있다. 이러한 습식 화 학적 처리는, 높은-k 게이트 유전층(107)으로부터 불순물을 제거하고 높은-k 게이트 유전층(107)의 산소 함유량을 증가시키도록, 높은-k 게이트 유전층(107)을 충분한 온도에서 충분한 시간 동안 과산화수소를 포함하는 솔루션에 노출시키는 것을 포함할 수 있다. 높은-k 게이트 유전층(107)이 노출되는 적절한 시간 및 온도는 높은-k 게이트 유전층(107)에 대해 원하는 두께 및 다른 특성에 의존할 수 있다.
높은-k 게이트 유전층(107)이 과산화수소 기반의 솔루션에 노출될 때, 부피의 단위로 약 2% 내지 약 30%의 과산화수소를 포함하는 수용액이 사용될 수 있다. 이러한 노출 단계는 적어도 약 1분간 약 15℃ 내지 약 40℃의 온도에서 수행되어야 한다. 특히 바람직한 실시예에서, 높은-k 게이트 유전층(107)은 약 25℃의 온도에서 약 10분간 부피의 단위로 약 6.7%의 H2O2를 함유하는 수용액에 노출된다. 이러한 노출 단계 동안, 약 10㎑ 내지 약 2,000㎑의 주파수이며, 약 1 내지 약 10watts/㎠에서 소산되는 음파 에너지를 사용하는 것을 필요로 할 수 있다. 바람직한 실시예에서, 약 5watts/㎠에서 소산되는, 약 1,000㎑ 주파수에서의 음파 에너지가 사용될 수 있다.
일부 실시예에서, 이러한 프로세스 단계가 희생 구조체(114)를 현저하게 에칭하지 않는 것을 보장하도록 이러한 습식 화학적 처리 동안 (예를 들어 마스크(115)를 유지함으로써) 희생 구조체(114)를 마스킹해야 할 수 있다. 만약 높은-k 게이트 유전층(107)에 이러한 습식 화학적 처리가 적용되는 동안 희생 구조체(114)가 마스킹되면, 마스크는 이러한 프로세스 단계 후에 제거될 수 있다.
도 1g에 도시되지 않았지만, 높은-k 게이트 유전층(107) 상에 5 단분자막 두께 이하의 캡핑층이 형성되어야 할 수 있다. 이러한 캡핑층은 높은-k 게이트 유전층(107) 상에 1 내지 5 단분자막의 실리콘 또는 다른 재료를 스퍼터링함으로써 형성될 수 있다. 캡핑층은 예를 들어 플라스마 인핸스된 화학적 증착(PECVD-plasma enhanced chemical vapor deposition) 프로세스 또는 산화제를 포함하는 솔루션을 사용함으로써 산화되어 캡핑 유전체 산화물을 형성할 수 있다.
일부 실시예에서 게이트 유전층(107) 상에 캡핑층을 형성해야할 수 있지만, 도시된 실시예에서, 트렌치(106)를 충진하여 도 1h의 구조체를 생성하기 위해 n-형 금속층(108)이 층(107) 상에 직접 형성될 수 있다. n-형 금속층(108)은 금속 NMOS 게이트 전극이 파생될 수 있는 n-형 도전성 재료를 포함할 수 있다. n-형 금속 층(108)을 형성하는 데에 사용될 수 있는 재료는, 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄 및 예를 들어 이러한 원소를 포함하는 금속 탄화물, 즉 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈 탄화물 및 알루미늄 탄화물과 같은 그들의 합금을 포함할 수 있다. n-형 금속층(108)은 이와는 달리 예를 들어 하프늄, 지르코늄, 티타늄, 탄탈 또는 텅스텐을 포함하는 알루미나이드를 포함할 수 있다.
n-형 금속층(108)은 예를 들어 종래의 스퍼터링 또는 원자층 CVD 프로세스와 같은 잘 알려진 PVD 또는 CVD 프로세스를 사용하여 높은-k 게이트 유전층(107) 상에 형성될 수 있다. 도 1i에 도시된 바와 같이, n-형 금속층(108)은 트렌치(106)를 충진한 부분을 제외하고 제거된다. 층(108)은 적절한 CMP 동작을 통해 디바이스의 다른 부분으로부터 제거될 수 있다. 제 2 유전층(105)은 층(108)이 자신의 표면으 로부터 제거될 때, 폴리싱 스톱으로서의 역할을 할 수 있다.
n-형 금속층(108)은 약 3.9V 내지 약 4.2V의 일함수를 갖는 금속 NMOS 게이트 전극으로서의 역할을 하는 것이 바람직하다. 도 1h 내지 도 1i에 도시된 구조체에서는 n-형 금속층(108)이 트렌치(106)의 전체를 충진하지만, 다른 실시예에서, n-형 금속층(108)은 예를 들어 텅스텐, 알루미늄, 티타늄 또는 질화티타늄과 같이 쉽게 폴리싱될 수 있는 재료를 사용하여 충진되는 트렌치 부분을 남겨둔 채, 트렌치(106)의 단지 부분만을 충진할 수 있다.
도시된 실시예에서, 트렌치(106) 내에 n-형 금속층(108)을 형성한 후, 희생 구조체(114)가 제거되어 제 2 유전층(105) 내에 둘러싸인 트렌치(109)를 생성함으로써 도 1j의 구조체를 생성한다. 바람직한 실시예에서, 희생 구조체(104)를 제거하는 데에 사용된 습식 에칭 프로세스와 동일한 프로세스가 희생 구조체(114)를 제거하는 데에 사용될 수 있다. 일부 실시예에서, 희생 구조체(114) 및 n-형 금속층(108)을 제조하는 재료와, 희생 구조체(114)를 제거하는 프로세스는 희생 구조체(114)가 n-형 금속층(108)으로부터 선택적으로 제거될 수 있도록 한다. 그러나, 만약 희생 구조체(114)가 n-형 금속층(108)으로부터 선택적으로 제거될 수 없으면, 희생 구조체(114)를 제거하기에 앞서 n-형 금속층(108)을 마스킹해야 할 필요성이 있을 수 있다.
희생 구조체(114)가 제거된 후, 전술된 것과 동일한 프로세스 단계를 사용하여 하단 부분인 제 1 유전층(101)이 제거되고 높은-k 게이트 유전층(110)으로 대체된다. 선택적으로, 전술된 바와 같이, (증착된 후 산화될 수 있는) 트렌치(109)를 p-형 금속으로 충진하기에 앞서 캡핑층이 높은-k 게이트 유전층(110) 상에 형성될 수 있다. 그러나, 이 실시예에서, 제 1 유전층(101)을 높은-k 게이트 유전층(110)으로 대체한 후, p-형 금속층(111)이 트렌치(109)를 충진하도록 높은-k 게이트 유전층(110) 상에 직접 형성되어 도 1k의 구조체를 생성한다.
p-형 금속층(111)은 금속 PMOS 게이트 전극이 파생될 수 있는 임의의 p-형 도전성 재료를 포함할 수 있다. p-형 금속층(111)을 형성하는 데에 사용될 수 있는 재료는 루테늄, 팔라듐, 백금, 코발트, 니켈 및 예를 들어 산화루테늄과 같은 도전성 금속 산화물을 포함한다. p-형 금속층(111)은 예를 들어 종래의 스퍼터링 또는 원자층 CVD 프로세스와 같은 잘 알려진 PVD 또는 CVD 프로세스를 사용하여 높은-k 게이트 유전층(110) 상에 형성될 수 있다. 도 1l에 도시된 바와 같이, p-형 금속층(111)은 트렌치(109)를 충진하는 부분을 제외하고 제거된다. 층(111)은 적절한 CMP 동작을 통해 디바이스의 다른 부분으로부터 제거될 수 있으며, 이때 제 2 유전층(105)은 폴리싱 스톱으로서의 역할을 한다. p-형 금속층(111)은 약 4.9eV 내지 약 5.2eV의 일함수를 갖는 금속 PMOS 게이트 전극으로서의 역할을 할 수 있다.
도 1k 내지 도 1l에 도시된 구조체에서는 p-형 금속층(111)이 트렌치(109) 전체를 충진하지만, 다른 실시예에서, p-형 금속층(111)은 트렌치(109)의 단지 부분만을 충진할 수 있다. 금속 NMOS 게이트 전극에서와 같이, 트렌치의 나머지 부분은 예를 들어, 텅스텐, 알루미늄, 티타늄 또는 질화티타늄과 같이 쉽게 폴리싱될 수 있는 재료로 충진될 수 있다. 금속층(108, 111)을 형성하는 재료의 몇몇 예가 본 명세서에 개시되었지만, 이러한 금속층이 다양한 다른 재료로 제조될 수 있다는 점이 당업자에게 명백할 것이다. 이 실시예는 금속 PMOS 게이트 전극을 형성하기에 앞서 금속 NMOS 게이트 전극을 형성하도록 기술되었지만, 다른 실시예에서 금속 NMOS 게이트 전극을 형성하기에 앞서 금속 PMOS 게이트 전극이 형성될 수 있다.
설명된 실시예에서, 희생 구조체(104, 114)가 제거된 후 제 1 유전층(101)은 높은-k 게이트 유전층으로 대체된다. 다른 실시예에서, 제 1 유전층(101)은 희생 구조체(104, 114)가 제거된 후에도 유지되는 높은-k 게이트 유전층을 포함할 수 있다. 이러한 다른 실시예에서, 금속층(108, 111)은 제 1 유전층(101)을 높은-k 게이트 유전층으로 제 1 대체 하지 않고 제 1 유전층(101) 상에 직접 형성된다.
전술된 실시예에서, 마스크(115)는 희생 구조체(104)가 제거될 때 희생 구조체(114)가 제거되는 것을 방지한다. 다른 실시예에서, 마스크(115)는 희생 구조체(114) 상에 형성되지 않는다. 대신, 두 개의 희생 구조체(104, 114)가, 예를 들어 적절한 습식 에칭 프로세스에 의해 동시에 제거된다. 두 개의 희생 구조체(104, 114)가 동시에 제거된 후, NMOS 및 PMOS 금속 게이트 전극이 다양한 방법으로 형성될 수 있다.
두 개의 희생 구조체(104, 114)를 동시에 제거한 후 NMOS 및 PMOS 금속 게이트 전극이 형성될 수 있는 한 방법은 제 1 금속층을 오직 트렌치(106) 또는 트렌치(109) 내에만 형성하는 것으로 시작한다. 제 1 금속층은, 두 개의 트렌치 내에 금속층을 증착시키고, 두 개의 트렌치 중 하나의 트렌치 내에 형성된 금속층을 마스킹하고, 노출된 금속을 마스킹되지 않은 다른 트렌치로부터 제거한 후, 마스크를 제거함으로써 오직 하나의 트렌치 내에만 형성될 수 있다. 오직 하나의 트렌치 내 에만 제 1 금속층을 형성한 후, 두 개의 트렌치 내에 제 2 금속층이 증착되어 하나의 트렌치 내의 제 1 금속층을 커버하고, 다른 트렌치 내의 높은-k 게이트 유전층을 커버한다. 이러한 다른 실시예에서, 제 1 금속층은 디바이스(즉, NMOS 또는 PMOS) 중 하나에 대한 일함수를 설정할 수 있으며, 제 2 금속층은 디바이스 중 다른 하나에 대한 일함수를 설정할 수 있다.
두 개의 희생 구조체(104, 114)를 동시에 제거한 후 NMOS 및 PMOS 금속 게이트 전극을 형성하는 다른 방법도, 두 개의 트렌치 내에 단일 금속층을 증착시키는 것으로 시작한다. 이 금속층의 부분은 마스킹 및 제거되지 않고, 이것의 부분(또는 부분들)은 NMOS 및 PMOS 디바이스에 대해 원하는 일함수를 설정하도록 수정된다. 기술된 실시예가 본 발명의 방법이 대체 게이트 프로세스에서 사용될 수 있는 방법의 예를 제공하지만, 당업자는 이러한 방법이 다양한 다른 방법으로 프로세스에 결합되어 사용될 수 있다는 점을 인지할 것이다.
트렌치(109)를 충진하는 부분을 제외하고 금속층(111)을 제거한 후, 종래의 증착 프로세스를 사용하여 (도시되지 않은) 캡핑 유전층이 제 2 유전층(105), 금속 NMOS 게이트 전극(108) 및 금속 PMOS 게이트 전극(111) 상에 증착될 수 있다. 예를 들어, 디바이스의 콘택트, 금속 상호접속부 및 패시베이션 층의 형성과 같이, 이러한 캡핑 유전층의 증착 후 디바이스를 완성하기 위해 이어지는 프로세스 단계는 당업자에게 잘 알려져 있으며 본 명세서에서 기술되지 않을 것이다.
전술된 방법은 종래의 포토리소그래픽 기술이 수행하는 것보다 더욱 짧은 길이의 게이트를 구비하는 금속 게이트 전극을 갖는 트랜지스터의 형성을 가능케 할 수 있다. 또한, 전술된 방법은 선택된 재료를 사용하여 측면이 균일하게 코팅될 수 있고 자신의 중심에 공간이 생성되지 않은 채 금속으로 완전히 충진될 수 있는 좁은 트렌치가 형성되는 것을 가능케 할 수 있다. 전술된 실시예는 이러한 트렌치를 포함하는 디바이스를 형성하는 프로세스의 예를 제공하지만, 본 발명이 이러한 특정 실시예로 제한되는 것은 아니다.
전술된 설명이 본 발명에서 사용될 수 있는 특정한 단계 및 재료를 포함하지만, 당업자는 다양한 변경 및 대체가 가능하다는 점을 이해할 것이다. 따라서, 그러한 모든 변경, 대안, 대체 및 첨부는 첨부된 특허청구범위에 의해 정의된 본 발명의 사상 및 범주 내에 포함되는 것으로 간주된다.

Claims (20)

  1. 반도체 디바이스의 제조 방법에 있어서,
    기판 상에 유전층을 형성하는 단계와,
    상기 유전층 상에 제 1 층 및 제 2 층을 포함하는 희생 구조체(sacrificial structure) - 상기 제 2 층은 상기 제 1 층 상에 형성되며 상기 제 2 층은 상기 제 1 층보다 넒음 - 를 형성하는 단계와,
    상기 희생 구조체를 제거하여 트렌치를 생성하는 단계와,
    상기 트렌치 내에 금속 게이트 전극을 형성하는 단계를 포함하는
    반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 희생 구조체를 제거한 후 유전층을 제거하는 단계와,
    상기 기판 상에 높은-k 게이트 유전층을 형성하는 단계와,
    상기 높은-k 게이트 유전층 상의 트렌치 내에 상기 금속 게이트 전극을 형성하는 단계를 더 포함하는
    반도체 디바이스의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 층은 게르마늄을 포함하고 상기 제 2 층은 실리콘을 포함하는
    반도체 디바이스의 제조 방법.
  4. 제 3 항에 있어서,
    상기 희생 구조체는 게르마늄 함유 층 상에 실리콘 함유 층을 형성한 후, 상기 실리콘 함유 층 및 상기 게르마늄 함유 층을 과산화수소를 포함하는 수용액에 노출시킴으로써 형성되는
    반도체 디바이스의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 층은 실리콘을 포함하고 상기 제 2 층은 게르마늄을 포함하는
    반도체 디바이스의 제조 방법.
  6. 제 5 항에 있어서,
    상기 희생 구조체는 실리콘 함유 층 상에 게르마늄 함유 층을 형성한 후, 상 기 게르마늄 함유 층 및 상기 실리콘 함유 층을 수산화물을 포함하는 수용액에 노출시킴으로써 형성되는
    반도체 디바이스의 제조 방법.
  7. 제 6 항에 있어서,
    상기 수산화물 소스는 수산화암모늄 또는 테트라메틸 수산화암모늄을 포함하는
    반도체 디바이스의 제조 방법.
  8. 제 1 항에 있어서,
    상기 유전층은 높은-k 게이트 유전층인
    반도체 디바이스의 제조 방법.
  9. 반도체 디바이스의 제조 방법에 있어서,
    기판 상에 제 1 유전층을 형성하는 단계와,
    상기 제 1 유전층 상에 제 1 층을 형성하는 단계와,
    상기 제 1 층 상에 제 2 층을 형성하는 단계와,
    상기 제 1 층을 상기 제 2 층보다 실질적으로 더 제거하는 수용액에 상기 제 1 층 및 상기 제 2 층을 노출시키는 단계와,
    상기 기판 상에 제 2 유전층을 형성하는 단계와,
    상기 제 1 유전층, 상기 제 1 층 및 상기 제 2 층을 제거하여 상기 제 2 유전층 내에 트렌치를 생성하는 단계와,
    상기 기판 상의 상기 트렌치 내에 높은-k 게이트 유전층을 형성하는 단계와,
    상기 트렌치 내부의 상기 높은-k 게이트 유전층 상에 금속 게이트 전극을 형성하는 단계를 포함하는
    반도체 디바이스의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 층은 게르마늄을 포함하고 약 100Å 내지 약 500Å의 두께를 가지며, 상기 제 2 층은 실리콘을 포함하고 약 400Å 내지 약 800Å의 두께를 갖는
    반도체 디바이스의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 층 및 상기 제 2 층은, 부피의 단위로 약 2% 내지 약 5%의 과산화수소를 포함하는 수용액에 노출되는
    반도체 디바이스의 제조 방법.
  12. 제 9 항에 있어서,
    상기 제 1 층은 실리콘을 포함하고 약 100Å 내지 약 500Å의 두께를 가지며, 상기 제 2 층은 게르마늄을 포함하고 약 400Å 내지 약 800Å의 두께를 갖는
    반도체 디바이스의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 층 및 상기 제 2 층은, 부피의 단위로 약 2% 내지 약 15%의 수산화암모늄 또는 테트라메틸 수산화암모늄을 포함하는 수용액에 노출되는
    반도체 디바이스의 제조 방법.
  14. 반도체 디바이스의 제조 방법에 있어서,
    기판 상에 제 1 유전층을 형성하는 단계와,
    상기 제 1 유전층 상에 제 1 희생층을 형성하는 단계와,
    상기 제 1 희생층 상에 제 2 희생층을 형성하는 단계와,
    상기 제 1 희생층이 상기 제 2 희생층의 폭보다 적어도 약 100Å 더 작은 폭 을 가질 때까지 상기 제 1 희생층의 부분을 제거하는 단계와,
    상기 기판 상에 제 2 유전층을 형성하는 단계와,
    상기 제 1 유전층, 상기 제 1 희생층 및 상기 제 2 희생층을 제거하여 상기 제 2 유전층 내에 둘러싸인 트렌치를 생성하는 단계와,
    상기 기판 상의 상기 트렌치 내에 높은-k 게이트 유전층을 형성하는 단계와,
    상기 트렌치의 내부의 상기 높은-k 게이트 유전층 상에 금속 게이트 전극을 형성하는 단계를 포함하는
    반도체 디바이스의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 1 희생층은 게르마늄을 포함하고 약 100Å 내지 약 500Å의 두께를 가지며,
    상기 제 2 희생층은 실리콘을 포함하고 약 400Å 내지 약 800Å의 두께를 가지며,
    상기 제 1 희생층의 부분이 제거된 후 상기 제 1 희생층은 약 300Å 미만의 폭을 갖는
    반도체 디바이스의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 1 희생층의 부분은, 부피의 단위로 약 2% 내지 약 5%의 과산화수소를 포함하는 수용액에 상기 제 1 희생층을 노출시킴으로써 제거되는
    반도체 디바이스의 제조 방법.
  17. 제 14 항에 있어서,
    상기 제 1 희생층은 실리콘을 포함하고 약 100Å 내지 약 500Å의 두께를 가지며,
    상기 제 2 희생층은 게르마늄을 포함하고 약 400Å 내지 약 800Å의 두께를 가지며,
    상기 제 1 희생층의 부분이 제거된 후 상기 제 1 희생층은 약 300Å 미만의 폭을 갖는
    반도체 디바이스의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 1 희생층의 부분은, 부피의 단위로 약 2% 내지 약 15%의 수산화암모늄 또는 테트라메틸 수산화암모늄을 포함하는 수용액에 상기 제 1 희생층을 노출시 킴으로써 제거되는
    반도체 디바이스의 제조 방법.
  19. 제 14 항에 있어서,
    상기 높은-k 게이트 유전층은 약 40Å 미만의 두께를 갖고, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 티타늄 산화물, 탄탈 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염으로 구성되는 그룹에서 선택되는 재료를 포함하는
    반도체 디바이스의 제조 방법.
  20. 제 14 항에 있어서,
    상기 금속 게이트 전극은 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 금속 탄화물, 알루미나이드, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 산화물로 구성되는 그룹에서 선택되는 금속을 포함하는
    반도체 디바이스의 제조 방법.
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