KR20070087329A

KR20070087329A - Method for fabricating the same of semiconductor device with recess gate of flask shape

Info

Publication number: KR20070087329A
Application number: KR1020060017627A
Authority: KR
Inventors: 이정석; 김승범
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-02-23
Filing date: 2006-02-23
Publication date: 2007-08-28

Abstract

A method for manufacturing a semiconductor device having a flask type recess gate is provided to improve breakdown voltage characteristic and refresh characteristic by increasing a channel area. A mask pattern(23) exposing a recess forming region is formed on a semiconductor substrate(21). The semiconductor substrate is etched by using the mask pattern as an etch mask to form a first recess(25). A spacer is formed on the entire surface including the first recess. A bottom unit of the spacer under the first recess is removed. The semiconductor substrate under the first recess is isotropic-etched to form a second rounded recess whose width is wider than that of the first recess. A gate pattern is formed on a recess comprised of the first recess and the second recess. The spacer oxidizes surfaces of the first recess and the mask pattern to form a spacer oxide layer(26).

Description

Method for manufacturing a semiconductor device having a flask-type recess gate {METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR DEVICE WITH RECESS GATE OF FLASK SHAPE}

도 1a 내지 도 1b는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.1A to 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

도 3과 도 4는 종래기술과 본 발명의 리세스 프로파일을 비교하기 위한 단면도.3 and 4 are cross-sectional views for comparing the recess profile of the prior art with the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 소자분리막21 semiconductor substrate 22 device isolation film

23 : 마스크패턴 24 : 감광막23 mask pattern 24 photosensitive film

25 : 제1리세스 26 : 스페이서산화막25: first recess 26: spacer oxide film

27 : 제2리세스 28 : 게이트절연막27: second recess 28: gate insulating film

29 : 게이트패턴29: gate pattern

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a flask-type recess gate.

반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 이온주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 접합 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.As the semiconductor devices become highly integrated, the conventional planar gate wiring forming method for forming a gate over a flat active region becomes smaller as the gate channel length and the ion implantation doping concentration increase. As a result, an increase in electric filed causes junction leakage, which makes it difficult to secure refresh characteristics of the device.

이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스패턴으로 식각 후 게이트를 형성하는 리세스게이트 공정이 실시되고 있다. 상기 리세스게이트 공정을 적용하면 숏채널효과(Short Channel Effect)를 방지하고, 채널길이 증가와 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다.In order to improve this, a recess gate process is performed in which an active region substrate is etched into a recess pattern and a gate is formed using a gate wiring method. Applying the recess gate process prevents short channel effects, increases channel length, and reduces ion implantation doping concentration, thereby improving refresh characteristics of the device.

도 1a 내지 도 1b는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.1A to 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(11) 상에 활성영역을 정의하는 소자분리막(12)을 형성한다. 소자분리막(12) 상에 마스크패턴(13)을 형성한다. 여기서 마스크패턴(13)은 희생산화막(13a), 하드마스크(13b), 감광막(13c)으로 구성된다.Referring to FIG. 1A, an isolation layer 12 defining an active region is formed on a semiconductor substrate 11. The mask pattern 13 is formed on the device isolation layer 12. The mask pattern 13 includes a sacrificial oxide film 13a, a hard mask 13b, and a photosensitive film 13c.

도 1b를 참조하면, 마스크패턴(13)을 식각마스크로 반도체 기판(11)의 소정 부분을 한번에 식각하여 리세스(14)를 형성한다. 이때, 리세스(14)가 형성되는 시점에서 마스크패턴(13)은 소실된다.Referring to FIG. 1B, a recess 14 is formed by etching a predetermined portion of the semiconductor substrate 11 at a time using the mask pattern 13 as an etching mask. At this time, the mask pattern 13 is lost when the recess 14 is formed.

상기한 종래기술은 플라나 게이트(Planar Gate)보다 채널길이가 길고, 리프레시 특성이 향상되었지만, 반도체 소자가 더욱 작아짐에 따라 패턴은 미세해지고, 소자와 소자 사이가 가까워짐에 따라 더욱 채널 간의 길이를 넓힐 필요가 있다.In the above-described conventional technique, although the channel length is longer than that of the planar gate and the refresh characteristics are improved, the pattern becomes finer as the semiconductor device becomes smaller, and the length between the channels needs to be wider as the device and device become closer. There is.

또한, 상기한 종래기술은 리세스형성 후 소자분리막에 접하는 액티브 영역의 에지에 첨점(Horn)이 형성되 전하가 몰리는 특성이 있어 누설전류(Leakage)가 발생한다.In addition, the above-described conventional technology has a characteristic that a peak is formed at the edge of the active region in contact with the device isolation layer after the recess is formed, and thus charges are generated, thereby causing leakage current.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 첨점을 제거하면서, 채널길이를 늘리는 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device having a flask-type recess gate that increases channel length while eliminating dot.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판 상에 리세스 예정지역을 노출시킨 마스크패턴을 형성하는 단계, 상기 마스크패턴을 식각마스크로 상기 반도체 기판을 식각하여 제1리세스를 형성하는 단계, 상기 제1리세스를 포함한 전면에 스페이서를 형성하는 단계, 상기 제1리세스 아래 스페이서의 바닥부를 제거하는 단계, 상기 제1리세스 아래 반도체 기판을 등방성 식각 하여 상기 제1리세스보다 폭이 넓고 라운드 형태의 제2리세스를 형성하는 단계, 상기 제1 및 제2리세스로 이루어진 리세스 상에 게이트 패턴을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including forming a mask pattern exposing a predetermined region of a recess on a semiconductor substrate, and etching the semiconductor substrate using the mask pattern as an etch mask. Forming a spacer, forming a spacer on a front surface including the first recess, removing a bottom portion of the spacer under the first recess, and isotropically etching the semiconductor substrate under the first recess. Forming a second recess that is wider than the recess and has a round shape, and forming a gate pattern on the recess including the first and second recesses.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(21)에 STI공정을 통해 소자분리막(22)을 형성한다. 여기서, 상기 소자분리막(22)은 활성영역을 정의하기 위한 것으로, 적어도 3000Å 의 깊이로 형성한다.As shown in FIG. 2A, the device isolation layer 22 is formed on the semiconductor substrate 21 through an STI process. The device isolation layer 22 is used to define an active region, and is formed to a depth of at least 3000 microns.

이를 위해, 반도체 기판(21)의 소정영역을 식각하여 트렌치를 형성한다. 상기 트렌치에 절연막을 매립하고, 화학적기계적연마(Chemical Mechanical Polishing:CMP)로 분리하여 형성한다.To this end, a trench is formed by etching a predetermined region of the semiconductor substrate 21. An insulating film is embedded in the trench and separated by chemical mechanical polishing (CMP).

이어서, 소자분리막(22) 상에 희생산화막(23a)을 형성한다. 이때, 희생산화막(23a)은 소자분리막 공정시 사용된 패드산화막일 수 있다.Subsequently, a sacrificial oxide film 23a is formed on the device isolation film 22. In this case, the sacrificial oxide layer 23a may be a pad oxide layer used in the device isolation process.

다음으로, 희생산화막(23a) 상에 하드마스크(23b)를 형성한다. 여기서, 하드마스크(23b)는 후속 반도체 기판(21)을 식각시 감광막(24)의 마진을 확보하기 위한 하드마스크로 사용하기 위한 것으로, 폴리실리콘으로 형성한다.Next, a hard mask 23b is formed on the sacrificial oxide film 23a. Here, the hard mask 23b is to use the subsequent semiconductor substrate 21 as a hard mask to secure the margin of the photosensitive film 24 during etching, and is formed of polysilicon.

다음으로, 하드마스크(23b) 상에 감광막(24)을 형성하고, 노광 및 현상으로 패터닝한다. 패터닝된 감광막(24)을 식각마스크로 하드마스크(23b)와 희생산화막(23a)을 식각한다. 하드마스크(23b)는 HBr과 Cl₂ 가스를 사용하여 식각한다.Next, the photosensitive film 24 is formed on the hard mask 23b and patterned by exposure and development. The hard mask 23b and the sacrificial oxide film 23a are etched using the patterned photoresist 24 as an etch mask. The hard mask 23b is etched using HBr and Cl ₂ gas.

이하, 하드마스크(23b)와 희생산화막(23a)을 후속 리세스 공정시 식각마스크로 사용할 마스크패턴(23)이라 한다.Hereinafter, the hard mask 23b and the sacrificial oxide film 23a are referred to as a mask pattern 23 to be used as an etching mask in a subsequent recess process.

도 2b에 도시된 바와 같이, 감광막(24)을 제거한다. 상기 감광막(24)은 산소플라즈마를 이용하여 제거한다.As shown in FIG. 2B, the photosensitive film 24 is removed. The photosensitive film 24 is removed using oxygen plasma.

이어서, 마스크패턴(23)을 식각마스크로 반도체 기판(21)의 소정부분을 식각하여 제1리세스(25)를 형성한다.Subsequently, a predetermined portion of the semiconductor substrate 21 is etched using the mask pattern 23 as an etch mask to form a first recess 25.

이때, 제1리세스(25)는 버티컬식각특성을 갖는 Cl₂와 O₂가스를 혼합하여 식각을 실시하되, 제1리세스와 후속 제2리세스로 이루어진 리세스의 총 깊이의 반만큼 식각한다. 일예로 리세스의 총 깊이가 1200Å일 경우 500Å∼600Å의 깊이로 형성한다. 따라서, 제1리세스는 식각모양이 수직형태를 갖는다.At this time, the first recess 25 performs etching by mixing Cl ₂ and O ₂ gas having a vertical etching characteristic, and etch by half of the total depth of the recess consisting of the first recess and the subsequent second recess. . For example, if the total depth of the recess is 1200Å, it is formed to a depth of 500Å ~ 600Å. Thus, the first recess has an etched vertical shape.

도 2c에 도시된 바와 같이, 제1리세스(25)와 마스크패턴(23)의 표면을 산화시켜 스페이서산화막을 형성한다.As shown in FIG. 2C, the surface of the first recess 25 and the mask pattern 23 are oxidized to form a spacer oxide film.

여기서, 스페이서산화막(26)은 후속 제2리세스 식각시 식각배리어로 사용하기 위한 것으로, 제1리세스(25) 형성시와 동일 챔버에서 플라즈마산화 공정으로 형성한다.Here, the spacer oxide layer 26 is used as an etching barrier in the subsequent etching of the second recess, and is formed by the plasma oxidation process in the same chamber as the formation of the first recess 25.

플라즈마산화 공정은, 바이어스파워는 인가하지 않고 소스파워만 인가하여 300mT∼500mT의 압력과, 200sccm∼300sccm의 유량으로 O₂를 플로우하여 형성하는데, 스페이서산화막(26)이 40Å∼80Å의 두께가 되도록 형성한다. 이때, 제1리세스(25)는 반도체 기판이 실리콘이기 때문에 산화되고, 마스크패턴(23)은 하드마스크가 폴리실리콘이기 때문에 산화되어 실리콘옥사이드를 형성한다.The plasma oxidation process is performed by applying O ₂ at a pressure of 300 mT to 500 mT and a flow rate of 200 sccm to 300 sccm without applying bias power, so that the spacer oxide film 26 has a thickness of 40 kPa to 80 kPa. Form. At this time, the first recess 25 is oxidized because the semiconductor substrate is silicon, and the mask pattern 23 is oxidized because the hard mask is polysilicon to form silicon oxide.

따라서, 제1리세스(25)의 측벽, 제1리세스 아래의 반도체 기판(21)과 마스크패턴(23)의 표면을 따라 산화막이 형성된다.Accordingly, an oxide film is formed along the sidewalls of the first recesses 25 and the surfaces of the semiconductor substrate 21 and the mask pattern 23 under the first recesses.

도 2d에 도시된 바와 같이, 제1리세스(25) 아래 스페이서산화막(26)의 바닥부를 식각하여 반도체 기판(21)을 오픈시킨다.As shown in FIG. 2D, the bottom portion of the spacer oxide layer 26 is etched under the first recess 25 to open the semiconductor substrate 21.

스페이서산화막(26)의 바닥부 반도체 기판(21)이 오픈되는 시점에서, 하드마스크(23b) 상부의 스페이서산화막(26)도 식각되어 마스크패턴(23)과 제1리세스(25)의 측벽에만 스페이서산화막(26)이 잔류한다(26a).When the bottom semiconductor substrate 21 of the spacer oxide film 26 is opened, the spacer oxide film 26 on the hard mask 23b is also etched so that only the sidewalls of the mask pattern 23 and the first recess 25 are etched. The spacer oxide film 26 remains (26a).

이하, 마스크패턴(23)과 제1리세스(25)의 측벽에 잔류하는 스페이서산화막(26)을 '스페이서산화막(26a)'이라고 한다.Hereinafter, the spacer oxide film 26 remaining on the sidewalls of the mask pattern 23 and the first recess 25 is referred to as a 'spacer oxide film 26a'.

도 2e에 도시된 바와 같이, 제1리세스(25) 아래 바닥부의 반도체 기판(21)을 등방성 식각하여 제1리세스(25)보다 폭이 크고 라운드 형태의 제2리세스(27)를 형성한다.As shown in FIG. 2E, the semiconductor substrate 21 in the bottom portion of the bottom of the first recess 25 is isotropically etched to form a second recess 27 having a width larger than that of the first recess 25 and having a round shape. do.

등방성 식각은 스페이서산화막(26)의 형성공정과 동일 챔버에서 진행하되, Cl₂와 플루오르카본계 가스를 사용하여 진행한다. 여기서, 바이어스파워는 인가하지 않고 소스파워만 인가하여 라디칼만이 하부를 식각하면서 표면적을 전체적으로 넓히면서 제2리세스(27)가 형성되도록 한다.Isotropic etching proceeds in the same chamber as the formation process of the spacer oxide film 26, but proceeds using Cl ₂ and fluorocarbon gas. In this case, only the source power is applied without the bias power applied, so that only the radicals are etched to lower the entire surface area, thereby forming the second recess 27.

제2리세스(27)가 형성되는 시점에서, 마스크패턴(23)의 하드마스크(23b)는 소실되고, 제1리세스(25)의 측벽에 형성된 스페이서산화막(26a)과 희생산화막(23a)은 일부 남는다. 또한, 스페이서산화막(26a)은 결합에너지가 커서 등방성식각시 소스파워만 인가하므로, 고선택비를 이룰수 있어 마스크패턴(23)및 제1리세스(25)측벽의 식각없이 제1리세스(25) 바닥부의 반도체 기판(21)만 등방성식각을 진행할 수 있다.At the time when the second recess 27 is formed, the hard mask 23b of the mask pattern 23 is lost, and the spacer oxide film 26a and the sacrificial oxide film 23a formed on the sidewalls of the first recess 25 are removed. Leaves some. In addition, the spacer oxide layer 26a has a high coupling energy, so that only the source power is applied during isotropic etching, so that a high selectivity can be achieved. Only the bottom of the semiconductor substrate 21 can perform isotropic etching.

위 공정 후, 제1리세스(25)와 제2리세스(27)으로 이루어진 리세스는 종래의 'Ｕ'자형 리세스보다 채널길이가 늘어난 플라스크형 리세스를 형성한다.After the above process, the recess consisting of the first recess 25 and the second recess 27 forms a flask-type recess having a longer channel length than the conventional 'Ｕ'-shaped recess.

또한, 제2리세스(27)를 제1리세스(25)보다 폭이 크고 라운드지도록 형성하여 소자분리막에 접하는 액티브 영역의 끝단에 생기는 첨점(Horn)의 형성이 방지된다.In addition, the second recess 27 is formed to be wider and rounder than the first recess 25 to prevent the formation of a horn at the end of the active region in contact with the device isolation layer.

도 2f에 도시된 바와 같이, 세정공정을 진행하여, 식각 후 잔류물, 희생산화막(23)과 제1리세스의 측벽에 잔류하는 스페이서산화막(26a)를 제거한다. As shown in FIG. 2F, the cleaning process is performed to remove the residue, the sacrificial oxide film 23, and the spacer oxide film 26a remaining on the sidewalls of the first recess after etching.

이후에, 라운딩공정을 실시한다. 라운딩공정은 리세스의 탑코너를 라운딩시키기 위한 것으로, CF₄와 O₂의 혼합가스로 대미지층(DAMAGED LAYER)을 식각하는 LET공정을 실시한다.Thereafter, a rounding process is performed. The rounding process is for rounding the top corner of the recess, and performs a LET process for etching the damage layer (DAMAGED LAYER) with a mixed gas of CF ₄ and O ₂ .

따라서, 리세스(25,27)의 탑코너가 라운딩되어, 누설전류의 스트레스 포인트를 제거하므로 리프레시특성이 개선된다.Accordingly, the top corners of the recesses 25 and 27 are rounded to eliminate stress points of the leakage current, thereby improving the refresh characteristics.

도 2g에 도시된 바와 같이, 제1리세스(25)와 제2리세스(27)로 이루어진 리세스를 포함한 반도체 기판 상에 게이트절연막(28)을 형성한다.As shown in FIG. 2G, a gate insulating film 28 is formed on a semiconductor substrate including a recess including a first recess 25 and a second recess 27.

이어서, 게이트절연막(28) 상에 리세스(25, 27)에 일부가 매립되고, 나머지는 반도체 기판(21)의 상부로 노출된 게이트패턴(29)을 형성한다.Subsequently, a portion of the recesses 25 and 27 are embedded in the gate insulating layer 28, and the gate pattern 29 exposed to the upper portion of the semiconductor substrate 21 is formed.

게이트패턴(29)은 게이트전극(29a)과 게이트하드마스크(29b)가 순차적으로 적층된 구조를 갖는다. 여기서, 게이트전극(29a)은 폴리실리콘과 WSix가 적층된 구조로 형성하고, 게이트하드마스크(29b)는 Si₃N₄로 형성한다.The gate pattern 29 has a structure in which the gate electrode 29a and the gate hard mask 29b are sequentially stacked. Here, the gate electrode 29a is formed of a stacked structure of polysilicon and WSix, and the gate hard mask 29b is formed of Si ₃ N ₄ .

도 3과 도 4는 종래기술과 본 발명의 리세스 프로파일을 비교하기 위한 단면도이다.3 and 4 are cross-sectional views for comparing the recess profile of the present invention with the prior art.

도 3을 참조하면, 종래에는 'Ｕ'자형 리세스 프로파일로 d₁의 채널길이를 갖고, 리세스의 탑코너(40)에 스트레스 포인트가 형성된 것을 볼 수 있다.Referring to FIG. 3, it can be seen that conventionally, a 'Ｕ'-shaped recess profile has a channel length of d ₁ , and a stress point is formed in the top corner 40 of the recess.

도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 플라스크형 리세스 프로파일은 d₂의 채널길이를 갖고, 리세스의 탑코너(50)가 라운딩 되어 있는 것을 볼 수 있다.Referring to FIG. 4, the flask-type recess profile according to the preferred embodiment of the present invention has a channel length of d ₂ , and it can be seen that the top corner 50 of the recess is rounded.

여기서, d₂는 d₁보다 더 길다. 이는 d₂가 플라스크형 리세스 프로파일을 갖기 때문에 d₁의 'Ｕ'자형 프로파일에 비해 라운드진 만큼 채널길이가 늘어났기 때문이다.Where d ₂ is longer than d ₁ . This is because the channel length is increased by rounding compared to the 'Ｕ' profile of d ₁ because d ₂ has a flask-shaped recess profile.

상기한 본 발명은, 플라스크형 리세스를 형성하여 채널길이를 증가시킴과 동시에 첨점의 형성을 방지하고, 라운딩 공정을 실시하여 리세스 탑코너의 스트레스 포인트를 없애서 누설전류를 방지할 수 있는 장점이 있다.The present invention has the advantage of preventing the leakage current by forming a flask-type recess to increase the channel length and at the same time to prevent the formation of a peak, and to eliminate the stress point of the recess top corner by performing a rounding process have.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명에 의한 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법은 채널면적을 증가시켜 문턱전압이 높아지고, 이로 인해 항복전압특성이 좋아지며, 라운딩 공정으로 리프레시 특성이 향상되는 효과가 있다.In the method of manufacturing a semiconductor device having a flask-type recess gate according to the present invention, the threshold voltage is increased by increasing the channel area, and thus the breakdown voltage characteristic is improved, and the refreshing characteristic is improved by the rounding process.

Claims

Forming a mask pattern exposing a recess predetermined area on the semiconductor substrate;

Etching the semiconductor substrate using the mask pattern as an etch mask to form a first recess;

Forming a spacer on the front surface including the first recess;

Removing a bottom portion of the spacer under the first recess;

Isotropically etching the semiconductor substrate under the first recess to form a second recess that is wider than the first recess and has a round shape; And

Forming a gate pattern on the recess including the first and second recesses

Method of manufacturing a semiconductor device comprising a.

The method of claim 1,

The spacer,

And oxidizing the surfaces of the first recess and the mask pattern to form a spacer oxide film.

The method of claim 2,

Forming the spacers,

Proceeding in the same chamber as the step of forming the first recess, the pressure is applied to 300mT ~ 500mT and bias power is applied without the source power only to form a flow of oxygen (O ₂ ) at a flow rate of 200sccm ~ 300sccm A method of manufacturing a semiconductor device, characterized in that.

The method of claim 3,

The spacer is a manufacturing method of a semiconductor device, characterized in that formed so as to have a thickness of 40 ~ 80Å.

The method of claim 1,

The mask pattern,

A method of manufacturing a semiconductor device, characterized in that it is formed in a laminated structure of a sacrificial oxide film and a polysilicon hard mask.

The method of claim 1,

The first recess,

A method of manufacturing a semiconductor device, characterized in that it is formed in half of the total depth of the recess consisting of the first recess and the second recess, and to a depth of 500 to 600 Å.

The method of claim 6,

The first recess,

A method of manufacturing a semiconductor device, characterized by etching with Cl ₂ and oxygen gas (O ₂ ).

The method of claim 1,

And said recess is a flask-type recess.

The method according to any one of claims 1 to 8,

The isotropic etching is,

The method of manufacturing a semiconductor device, characterized in that performed in the same chamber as the spacer formation, using Cl ₂ and fluorocarbon gas.

The method of claim 9,

The fluorocarbon-based gas is CF ₄ using a method of manufacturing a semiconductor device, characterized in that carried out at a flow rate of 100sccm ~ 200sccm.