KR20060087876A - Method for manufacturing semiconductor device with recess gate - Google Patents

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KR20060087876A KR1020050008744A KR20050008744A KR20060087876A KR 20060087876 A KR20060087876 A KR 20060087876A KR 1020050008744 A KR1020050008744 A KR 1020050008744A KR 20050008744 A KR20050008744 A KR 20050008744A KR 20060087876 A KR20060087876 A KR 20060087876A
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정태우
오상원
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주식회사 하이닉스반도체
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Abstract

본 발명은 셀문턱전압이 낮아지는 것을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체 기판 상에 셀산화막을 형성하는 단계, 상기 셀산화막 상에 하드마스크와 반사방지막을 차례로 형성하는 단계, 상기 반사방지막 상에 리세스마스크를 형성하는 단계, 상기 리세스마스크를 식각배리어로 상기 반사방지막을 식각하되, 상기 반사방지막의 식각단면이 경사진 형상을 갖도록 식각하는 단계, 상기 리세스마스크를 식각배리어로 상기 반사방지막 아래의 하드마스크와 셀산화막을 식각하되, 상기 하드마스크의 식각단면이 수직형상을 갖도록 식각하는 단계, 상기 리세스마스크와 반사방지막을 제거하는 단계, 상기 하드마스크를 식각배리어로 상기 반도체 기판을 식각하여 리세스패턴을 형성하는 단계, 상기 리세스패턴의 탑코너를 라운딩처리하는 단계, 상기 탑코너가 라운딩처리된 리세스패턴을 포함한 전면에 게이트산화막을 형성하는 단계, 및 상기 게이트산화막 상에 상기 리세스패턴에 일부가 매립되는 형태의 리세스게이트를 형성하는 단계를 포함한다The present invention is to provide a semiconductor device and a method of manufacturing the same that can prevent the cell threshold voltage is lowered, the method of manufacturing a semiconductor device of the present invention comprises the steps of forming a cell oxide film on a semiconductor substrate, the cell oxide film on Forming a hard mask and an anti-reflection film in order, forming a recess mask on the anti-reflection film, and etching the anti-reflection film with the recess mask as an etch barrier, wherein the etch cross section of the anti-reflection film is inclined. Etching to have a recess, and etching the hard mask and the cell oxide layer under the anti-reflection film using the recess mask as an etch barrier, and etching the etched cross-section of the hard mask to have a vertical shape, the recess mask and the anti-reflection film Removing the recess by etching the semiconductor substrate using the hard mask as an etching barrier; Forming a top corner of the recess pattern; forming a gate oxide film on the entire surface of the top pattern including the rounded recess pattern; and forming a portion of the recess pattern on the gate oxide layer. Forming a recess gate having a buried shape

DRAM, 셀산화막, 리세스패턴, 리세스게이트, DICDDRAM, cell oxide film, recess pattern, recess gate, DICD

Description

리세스게이트를 구비한 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE} Method for manufacturing a semiconductor device having a recess gate {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}             

도 1은 종래기술에 따른 반도체소자의 구조를 도시한 도면, 1 is a view showing the structure of a semiconductor device according to the prior art,

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention;

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 평면도.3A to 3D are process plan views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 소자분리막21 semiconductor substrate 22 device isolation film

23 : 셀산화막 24 : 하드마스크폴리실리콘23 cell oxide film 24 hard mask polysilicon

25 : 반사방지막 26 : 마스크25: antireflection film 26: mask

27 : 리세스패턴 28 : 게이트산화막27 recess pattern 28 gate oxide film

29 : 게이트전극 30 : 게이트하드마스크29: gate electrode 30: gate hard mask

본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스게이트를 구비한 반도체소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a method of manufacturing a semiconductor device having a recess gate.

DRAM에서 리프레시타임(Refresh time)을 증가시켜 리프레시 특성을 향상시키기 위해 주로 캐패시터의 특성을 향상시키고 있으나, 소자가 집적화됨에 따라 캐패시터의 특성 향상만으로는 리프레시 타임을 증가시키는데 한계가 있다.In order to improve the refresh characteristics by increasing the refresh time in DRAM, the characteristics of the capacitor are mainly improved. However, as the device is integrated, there is a limit in increasing the refresh time by only improving the characteristics of the capacitor.

일반적으로 채널길이(channel length)에 따라 문턱전압이 변화하게 되며, 이에 따라 셀의 리프레시 특성이 변화한다. 리프레시 특성 향상을 위해서는 채널 길이를 증가시켜야 하고, 이를 위해 게이트전극의 선폭(Critical Dimension)을 증가시키는 방법을 이용하고 있다. In general, the threshold voltage changes according to the channel length, and thus the refresh characteristics of the cell change. In order to improve the refresh characteristics, the channel length must be increased, and for this purpose, a method of increasing the critical dimension of the gate electrode is used.

그러나, 채널길이를 증가시키기 위해 게이트전극의 선폭을 증가시키면 전기장이 상대적으로 많이 걸려서 문턱전압(Threshold voltage, Vt)이 급격하게 줄어드는 문제가 발생하고, 또한 게이트전극의 선폭이 증가되면 셀의 집적도를 저하시키는 문제가 있다.However, if the line width of the gate electrode is increased to increase the channel length, the electric field is relatively high and the threshold voltage (Vt) decreases rapidly. Also, if the line width of the gate electrode is increased, the cell density is increased. There is a problem of deterioration.

최근에 반도체 소자의 고집적화에 따라 게이트 전극의 선폭(CD) 감소를 불가피하며, 이로 인해 채널 길이도 감소하게 된다. 이와 같이 채널길이가 감소하게 되면 문턱전압이 급격하게 줄어드는 단채널효과(Short Channel Effect)를 유발하고, 이로 인해, 리프레시 특성이 저하되는 문제를 초래한다.Recently, due to the high integration of semiconductor devices, it is inevitable to reduce the line width (CD) of the gate electrode, thereby reducing the channel length. As such, when the channel length is reduced, a short channel effect in which the threshold voltage is rapidly reduced may cause a problem in that the refresh characteristic is deteriorated.

도 1은 종래기술에 따른 반도체소자의 구조를 도시한 도면이다.1 is a view showing the structure of a semiconductor device according to the prior art.

도 1을 참조하면, 반도체 기판(11)에 STI 구조의 소자분리막(12)이 형성되고, 반도체 기판(11) 상부에 게이트절연막(13), 게이트전극(14) 및 하드마스크(15)의 순서로 적층된 게이트패턴이 형성된다. 그리고, 게이트패턴의 양측벽에는 산화막스페이서(16)와 질화막스페이서(17)로 이루어진 게이트스페이서가 형성된다.Referring to FIG. 1, an element isolation film 12 having an STI structure is formed on a semiconductor substrate 11, and a sequence of a gate insulating film 13, a gate electrode 14, and a hard mask 15 is disposed on the semiconductor substrate 11. The stacked gate patterns are formed. Gate spacers including an oxide spacer 16 and a nitride spacer 17 are formed on both sidewalls of the gate pattern.

그리고, 게이트패턴 사이의 반도체 기판(11)에 이온주입을 통해 제1접합층(18)과 제2접합층(19)이 형성되어 있는데, 제1접합층(18)은 비트라인이 콘택될 비트라인콘택지역이고, 제2접합층(19)은 스토리지노드가 콘택될 스토리지노드콘택지역이다.In addition, the first junction layer 18 and the second junction layer 19 are formed on the semiconductor substrate 11 between the gate patterns through ion implantation. The first junction layer 18 includes bits to which bit lines are to be contacted. It is a line contact region, and the second bonding layer 19 is a storage node contact region to which the storage node is to be contacted.

도 1과 같이, 게이트전극(14)이 반도체 기판(11)의 표면 상에 직접 형성되어 게이트전극(14)의 선폭에 의해 채널길이가 한정되는 트랜지스터(이하, 평판 트랜지스터라고 약칭함)는 DRAM의 셀트랜지스터로 사용되는 경우 전기장(Electric field)이 상대적으로 많이 걸려서 최종적으로 셀트랜지스터의 문턱전압이 낮아지는 심각한 불량이 발생한다.As shown in FIG. 1, a transistor in which the gate electrode 14 is directly formed on the surface of the semiconductor substrate 11 and whose channel length is limited by the line width of the gate electrode 14 (hereinafter, referred to as a planar transistor) is a type of DRAM. When used as a cell transistor, a relatively bad electric field takes a relatively large amount and finally a threshold voltage of the cell transistor is lowered.

예컨대, 평판트랜지스터를 셀트랜지스터를 이용하는 종래기술은, 셀트랜지스터의 문턱전압(C-VT)이 1.7E13이고, 전기장이 0.58MV/cm, 리프레시(S-tREF)가 190ms로 측정되었다.For example, in the prior art using a cell transistor as a cell transistor, the threshold voltage (C-VT) of the cell transistor was 1.7E13, the electric field was 0.58 MV / cm, and the refresh (S-tREF) was measured at 190 ms.

이와 같이, 리프레시가 190ms로 현저히 떨어지면 DRAM 제조시 수율을 저하시키는 문제가 100nm급 DRAM에서는 심각하게 발생되고 있는 실정이다.As such, when the refresh rate drops significantly to 190 ms, the problem of lowering the yield in DRAM manufacturing is a serious problem in 100 nm DRAM.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 셀문턱전압이 낮아지는 것을 방지할 수 있는 리세스게이트를 구비한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device having a recess gate which can prevent the cell threshold voltage from being lowered.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체 기판 상에 셀산화막을 형성하는 단계, 상기 셀산화막 상에 하드마스크와 반사방지막을 차례로 형성하는 단계, 상기 반사방지막 상에 리세스마스크를 형성하는 단계, 상기 리세스마스크를 식각배리어로 상기 반사방지막을 식각하되, 상기 반사방지막의 식각단면이 경사진 형상을 갖도록 식각하는 단계, 상기 리세스마스크를 식각배리어로 상기 반사방지막 아래의 하드마스크와 셀산화막을 식각하되, 상기 하드마스크의 식각단면이 수직형상을 갖도록 식각하는 단계, 상기 리세스마스크와 반사방지막을 제거하는 단계, 상기 하드마스크를 식각배리어로 상기 반도체 기판을 식각하여 리세스패턴을 형성하는 단계, 상기 리세스패턴의 탑코너를 라운딩처리하는 단계, 상기 탑코너가 라운딩처리된 리세스패턴을 포함한 전면에 게이트산화막을 형성하는 단계, 및 상기 게이트산화막 상에 상기 리세스패턴에 일부가 매립되는 형태의 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.The method of manufacturing a semiconductor device of the present invention for achieving the above object comprises the steps of: forming a cell oxide film on a semiconductor substrate, sequentially forming a hard mask and an antireflection film on the cell oxide film, a recess mask on the antireflection film Forming an etching barrier so that the antireflection layer is etched using the recess mask as an etch barrier, and an etched cross-section of the antireflection layer is inclined, and the recess mask is hard under the antireflection layer as an etch barrier. Etching a mask and a cell oxide film, but etching so that the etching cross-section of the hard mask has a vertical shape, removing the recess mask and the anti-reflection film, etching the semiconductor substrate with an etching barrier to the hard mask to recess Forming a pattern, rounding a top corner of the recess pattern, and the top corner And forming a gate oxide film on the entire surface including a rounded recess pattern, and forming a recess gate in which a portion of the recess pattern is buried on the gate oxide film.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이고, 도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 평면도이다.2A through 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, and FIGS. 3A through 3D are plan views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a 및 도 3a에 도시된 바와 같이, 반도체 기판(21)의 소정 영역에 소자분리막(22)을 형성한다.As shown in FIGS. 2A and 3A, the device isolation layer 22 is formed in a predetermined region of the semiconductor substrate 21.

이때, 소자분리막(22)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다.In this case, the device isolation layer 22 is formed using a shallow trench isolation (STI) process.

다음으로, 소자분리막(22)에 의해 평판 형태로 드러난 활성영역(100) 표면 상에 셀산화(Cell oxidation) 공정을 진행하여 셀산화막(23)을 형성한다. 이때, 셀산화막(23)은 50Å∼200Å 두께로 형성한다.Next, a cell oxidation process is performed on the surface of the active region 100 exposed by the device isolation layer 22 in the form of a plate to form a cell oxide layer 23. At this time, the cell oxide film 23 is formed to have a thickness of 50 kPa to 200 kPa.

다음으로, 셀산화막(23) 상부에 하드마스크폴리실리콘(24)을 증착한 후, 하드마스크폴리실리콘(24) 상에 반사방지막(Organic Anti-Reflecitve Coating layer, 25)을 600Å 두께로 형성한다. Next, after the hard mask polysilicon 24 is deposited on the cell oxide layer 23, an anti-reflective coating layer 25 is formed on the hard mask polysilicon 24 to a thickness of 600 μs.

여기서, 하드마스크폴리실리콘(24)의 두께는 후속 리세스의 깊이보다 작게 하여 리세스 식각시 하드마스크폴리실리콘이 모두 제거되도록 한다. 예컨대, 하드마스크폴리실리콘(24)은 1100Å 두께로 형성한다.Here, the thickness of the hard mask polysilicon 24 is smaller than the depth of the subsequent recess so that all of the hard mask polysilicon is removed during the recess etching. For example, the hard mask polysilicon 24 is formed to a thickness of 1100 kPa.

다음으로, 반사방지막(25) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크(26)를 형성한다. 이때, 마스크(26)는 활성영역을 리세스시키기 위한 식각마스크로서 리세스지역의 CD가 DICD(Develop Infection Critical Dimension)로 정의되어 있다. 여기서, DICD는 75nm이다.Next, a photosensitive film is coated on the antireflection film 25 and patterned by exposure and development to form a mask 26. At this time, the mask 26 is an etching mask for recessing the active region, and the CD of the recess region is defined as a development infection critical dimension (DICD). Here, the DICD is 75 nm.

다음으로, 마스크(26)를 식각배리어로 하여 반사방지막(25)을 단독 식각한다. 이때, 반사방지막(25)의 단독 식각은 CF4/CHF3/O2의 혼합가스를 이용하여 CD 손실(Critical Dimension loss)을 수반하도록 하여 반사방지막(25)의 식각단면이 경사지도록 한다. 여기서, 반사방지막(25)의 CD 손실은 20nm이다.Next, the antireflection film 25 is etched alone using the mask 26 as an etching barrier. At this time, the single etching of the anti-reflection film 25 is accompanied by CD loss (Critical Dimension loss) by using a mixed gas of CF 4 / CHF 3 / O 2 to incline the etch end surface of the anti-reflection film 25. Here, the CD loss of the antireflection film 25 is 20 nm.

이어서, 반사방지막(25) 식각후 드러난 하드마스크폴리실리콘(24)과 셀산화막(23)을 식각한다. 이때, 하드마스크폴리실리콘(24)의 식각은 식각단면이 수직형상(Vertical profile)을 갖도록 하는데, 예컨대 HBr/Cl2 가스로 진행한다.Subsequently, the hard mask polysilicon 24 and the cell oxide film 23 exposed after the anti-reflection film 25 are etched are etched. At this time, the etching of the hard mask polysilicon 24 allows the etching cross section to have a vertical profile, for example, HBr / Cl 2 gas.

위와 같은 식각공정후에 하드마스크폴리실리콘(24)의 개구 CD는 마스크에 의해 정의된 DICD에 비해 일정 부분 감소한 'CD1'이 된다. 여기서, 'CD1'은 DICD 대비 20nm만큼 감소한 55nm이다. After the above etching process, the opening CD of the hard mask polysilicon 24 becomes 'CD1' which is partially reduced compared to the DICD defined by the mask. Here, 'CD1' is 55nm, which is reduced by 20nm compared to DICD.

결국, 하드마스크폴리실리콘(24)의 식각은 DICD 대비 10nm∼20nm만큼 줄여서 공정을 진행하는 것이다. As a result, the etching of the hard mask polysilicon 24 is to reduce the process by 10nm to 20nm compared to the DICD.

도 2b 및 도 3b에 도시된 바와 같이, 마스크(26)를 스트립한 후 세정공정을 진행한다. 이때, 반사방지막(25)도 마스크(26) 스트립시에 동시에 제거된다.As shown in FIGS. 2B and 3B, the mask 26 is stripped and then the cleaning process is performed. At this time, the anti-reflection film 25 is also removed at the time of stripping the mask 26.

위와 같이, 마스크(26)를 스트립한 후에 하드마스크폴리실리콘(24)의 FICD를 측정한다.As above, the FICD of the hard mask polysilicon 24 is measured after stripping the mask 26.

이어서, 하드마스크폴리실리콘(24)을 식각배리어로 노출된 활성영역을 소정 깊이(1000Å∼2000Å)로 식각하여 리세스패턴(27)을 형성한다. Subsequently, the recessed pattern 27 is formed by etching the active area exposed to the hard mask polysilicon 24 as an etch barrier to a predetermined depth (1000 to 2000 microseconds).

이때, 리세스패턴(27) 형성은, CD를 다시 5nm∼30nm으로 조절하여 DICD 대비 노바이어스 조건으로 조절한다. At this time, the recess pattern 27 is formed by adjusting the CD to 5 nm to 30 nm again under a no-bias condition compared to the DICD.

상기한 리세스패턴(27) 형성시 하드마스크폴리실리콘(24)도 모두 제거된다.When the recess pattern 27 is formed, all of the hard mask polysilicon 24 is also removed.

도 2c 및 도 3c에 도시된 바와 같이, 잔류하고 있는 셀산화막(23)을 제거한다. 이때, 셀산화막(23)은 습식케미컬을 이용하여 제거하는데, BOE(Buffered Oxide Etchant, NH4F:HF), HF 또는 SC-1(NH4OH:H2O2:H2O) 용액을 이용한다.As shown in Figs. 2C and 3C, the remaining cell oxide film 23 is removed. At this time, the cell oxide film 23 is removed by using a wet chemical, BOE (Buffered Oxide Etchant, NH 4 F: HF), HF or SC-1 (NH 4 OH: H 2 O 2 : H 2 O) solution I use it.

다음으로, CDE(Chemical Dry Etch) 식각을 진행한다.Next, the CDE (Chemical Dry Etch) etching is performed.

예컨대, CDE 식각은 셀산화막(26) 제거후에 리세스패턴(27)을 등방성식각 방법으로 추가 식각하는 것으로, 이를 통해 리세스패턴(27)의 모서리를 라운딩(Rounding, R)처리한다.For example, in the CDE etching process, the recess pattern 27 is additionally etched after the cell oxide layer 26 is removed, thereby rounding the corners of the recess pattern 27.

이때, 리세스패턴(27)의 모서리를 라운딩(R) 처리하기 위한 등방성 식각은 다운스트림(Down stream) 방식으로 하되, 플라즈마 방식을 마이크로웨이브(Microwave) 또는 ICP 형태로 하여 소프트(soft) 식각한다. 예컨대, 등방성식각 조건은 CF4/O2의 혼합가스 또는 NF3/O2/He의 혼합가스를 단독으로 사용하거나, 이들 혼합가스들을 혼합하여 식각하며, 식각속도가 150Å/분(min)이 되도록 제어한다.At this time, the isotropic etching for rounding the corners of the recess pattern 27 is performed in a downstream stream, but the etching is soft by using the plasma method as a microwave or ICP. . For example, the isotropic etching condition is a mixture of CF 4 / O 2 gas or NF 3 / O 2 / He gas alone, or by mixing these gas mixtures, the etching rate is 150Å / min (min) Control as possible.

후속 공정으로, 도시되지 않았지만, 라운딩처리된 리세스패턴(27)을 포함한 전면에 스크린산화막(Screen oxide)을 형성한 후, 웰 및 문턱전압 조절을 위한 이온주입공정들(well implant & Vt implant)을 진행하고, 스크린산화막을 스트립한다. 상기한 스크린산화막은 800℃∼1000℃ 온도 범위의 건식산화(Dry oxidation) 공정을 통해 형성하되, 50Å∼120Å 두께로 범위로 형성한다.As a subsequent process, although not shown, after forming a screen oxide on the front surface including the rounded recess pattern 27, ion implantation processes for well and threshold voltage adjustment (well implant & Vt implant) Proceed to strip the screen oxide. The screen oxide film is formed through a dry oxidation process in a temperature range of 800 ° C. to 1000 ° C., but is formed in a range of 50 μs to 120 μm.

도 2d 및 도 3d에 도시된 바와 같이, 게이트산화막 전세정 공정을 진행하고, 전면에 게이트산화막(28)을 형성한다. 이때, 게이트산화막(28)은 850℃∼1000℃ 범위의 온도에서 건식산화 공정을 통해 100Å∼150Å 두께로 형성한다.As shown in FIGS. 2D and 3D, the gate oxide film pre-cleaning process is performed, and the gate oxide film 28 is formed on the entire surface. At this time, the gate oxide film 28 is formed to a thickness of 100 ~ 150Å by a dry oxidation process at a temperature in the range of 850 ℃ to 1000 ℃.

이어서, 게이트산화막(28) 상에 게이트전극(29) 및 하드마스크(30)의 순서로 적층되는 리세스게이트(200)를 형성한다. Subsequently, a recess gate 200 is formed on the gate oxide layer 28 in the order of the gate electrode 29 and the hard mask 30.

상술한 실시예에서는 하드마스크물질로 폴리실리콘막을 사용하였으나, 하드마스크 물질로는 질화막도 적용가능하다.In the above-described embodiment, a polysilicon film is used as the hard mask material, but a nitride film is also applicable as the hard mask material.

그리고, 활성영역(100)과 소자분리막(22)간에도 단차가 발생되는데, 이때 단차는 -50Å∼+150Å 범위이다. 여기서, 활성영역(100)과 소자분리막(22)간에 단차가 발생하는 이유는 리세스패턴(27)을 형성하기 위한 식각공정 및 후속으로 진행되는 여러번의 세정 공정(CMP 후속 세정, 셀산화막 제거, 희생산화막 제거, 게이트산화막 전세정 등)의 시간 조절에 의해 결정된다.In addition, a step is generated between the active region 100 and the device isolation layer 22, wherein the step is in the range of -50 mV to +150 mV. Here, the reason why the step is generated between the active region 100 and the device isolation layer 22 is due to the etching process for forming the recess pattern 27 and subsequent cleaning processes (following CMP cleaning, cell oxide film removal, Removal of the sacrificial oxide film, precleaning the gate oxide film), and the like.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 리세스게이트를 구현하므로써 후속 공정에서 이온주입된 도펀트의 누설전류를 억제하여 소자의 리프레시 특성을 향상시킬 수 있는 효과가 있다.The present invention described above has the effect of improving the refresh characteristics of the device by suppressing the leakage current of the dopant implanted with ion in the subsequent process by implementing the recess gate.

Claims (7)

반도체 기판 상에 셀산화막을 형성하는 단계;Forming a cell oxide film on the semiconductor substrate; 상기 셀산화막 상에 하드마스크와 반사방지막을 차례로 형성하는 단계;Sequentially forming a hard mask and an anti-reflection film on the cell oxide film; 상기 반사방지막 상에 리세스마스크를 형성하는 단계;Forming a recess mask on the anti-reflection film; 상기 리세스마스크를 식각배리어로 상기 반사방지막을 식각하되, 상기 반사방지막의 식각단면이 경사진 형상을 갖도록 식각하는 단계;Etching the anti-reflection film using the recess mask as an etch barrier, and etching the etched end surface of the anti-reflection film to have an inclined shape; 상기 리세스마스크를 식각배리어로 상기 반사방지막 아래의 하드마스크와 셀산화막을 식각하되, 상기 하드마스크의 식각단면이 수직형상을 갖도록 식각하는 단계;Etching the hard mask and the cell oxide layer under the anti-reflection film by using the recess mask as an etching barrier, and etching the hard mask to have a vertical cross-section of the hard mask; 상기 리세스마스크와 반사방지막을 제거하는 단계;Removing the recess mask and the anti-reflection film; 상기 하드마스크를 식각배리어로 상기 반도체 기판을 식각하여 리세스패턴을 형성하는 단계;Etching the semiconductor substrate using the hard mask as an etching barrier to form a recess pattern; 상기 리세스패턴의 탑코너를 라운딩처리하는 단계;Rounding a top corner of the recess pattern; 상기 탑코너가 라운딩처리된 리세스패턴을 포함한 전면에 게이트산화막을 형성하는 단계; 및Forming a gate oxide layer on a top surface of the top corner including a recessed pattern of rounded corners; And 상기 게이트산화막 상에 상기 리세스패턴에 일부가 매립되는 형태의 리세스게이트를 형성하는 단계Forming a recess gate in which a portion of the recess pattern is buried on the gate oxide layer 를 포함하는 반도체소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 리세스패턴은,The recess pattern is 1000Å∼2000Å 깊이로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that it is formed at a depth of 1000 GPa to 2000 GPa. 제1항에 있어서,The method of claim 1, 상기 반사방지막을 식각하는 단계는,Etching the anti-reflection film, CF4/CHF3/O2의 혼합가스를 이용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that it proceeds using a mixed gas of CF 4 / CHF 3 / O 2 . 제1항에 있어서,The method of claim 1, 상기 하드마스크는,The hard mask, 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that formed of polysilicon. 제4항에 있어서,The method of claim 4, wherein 상기 하드마스크를 식각하는 단계는,Etching the hard mask, HBr/Cl2 가스로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that it proceeds with HBr / Cl 2 gas. 제1항에 있어서,The method of claim 1, 상기 하드마스크는,The hard mask, 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that it is formed of a nitride film. 제1항에 있어서,The method of claim 1, 상기 리세스패턴을 형성하는 단계는,Forming the recess pattern, 상기 리세스마스크에 의해 정의된 DICD 대비 노바이어스 수준으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of manufacturing a semiconductor device, characterized in that it proceeds to the no-bias level compared to the DICD defined by the recess mask.
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