KR20060113263A - Method for manufacturing semiconductor device with recess gate - Google Patents

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KR20060113263A
KR20060113263A KR1020050036545A KR20050036545A KR20060113263A KR 20060113263 A KR20060113263 A KR 20060113263A KR 1020050036545 A KR1020050036545 A KR 1020050036545A KR 20050036545 A KR20050036545 A KR 20050036545A KR 20060113263 A KR20060113263 A KR 20060113263A
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박원성
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Abstract

A method for fabricating a semiconductor device having a recess gate is provided to improve refresh characteristic while increasing a channel length by forming a recess pattern without a horn in a recess gate process. A predetermined region of a semiconductor substrate(21) is etched to form an isolation trench(24) by using DPS(decoupled plasma source) equipment wherein the etch section of the trench has a negative type. A wall oxidation process is performed on the surface of the isolation trench to change the negative type of the isolation trench into a vertical type. An isolation layer is filled in the isolation trench. An active region defined by the isolation layer is etched by a predetermined depth to form a recess pattern. A gate insulation layer is formed on the resultant structure. A recess gate is formed on the gate insulation layer wherein the lower part of the recess gate is buried in the recess pattern and the upper part of the recess gate protrudes from the surface of the semiconductor substrate.

Description

리세스게이트를 구비한 반도체장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}Method for manufacturing semiconductor device with recess gate {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}

도 1은 종래기술에 따른 리세스게이트 공정의 리세스패턴을 도시한 평면도,1 is a plan view illustrating a recess pattern of a recess gate process according to the prior art;

도 2a 내지 도 2c는 도 1의 리세스패턴의 형성 방법을 도시한 공정 단면도,2A to 2C are cross-sectional views illustrating a method of forming the recess pattern of FIG. 1;

도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 리세스게이트 공정을 이용한 반도체장치의 제조 방법을 도시한 공정 단면도,3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device using a recess gate process according to a first embodiment of the present invention;

도 4a 내지 도 4g는 본 발명의 제2실시예에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 도시한 공정 단면도.4A to 4G are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess gate in accordance with a second embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 패드산화막21 semiconductor substrate 22 pad oxide film

23 : 패드질화막 24 : 트렌치23: pad nitride film 24: trench

24a : 네가티브 형상 25 : 측벽산화막24a: negative shape 25: sidewall oxide film

26 : 고밀도플라즈마산화막 30 : 리세스패턴26: high density plasma oxide film 30: recess pattern

본 발명은 반도체 제조 방법에 관한 것으로, 특히 리세스게이트 공정을 이용한 반도체장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing method, and more particularly, to a manufacturing method of a semiconductor device using a recess gate process.

0.10㎛ 미만의 반도체장치의 DRAM 공정 진행시 소자의 전기적특성 관점에서의 채널길이 증가와 문턱전압 험프(Vt hump) 특성 개선을 위하여 리세스게이트 공정(Recess gate process)을 적용하고 있다.A recess gate process is applied to increase the channel length and improve the threshold voltage hump characteristic in terms of the electrical characteristics of the device during the DRAM process of less than 0.10 μm.

도 1은 종래기술에 따른 리세스게이트 공정의 리세스패턴을 도시한 평면도로서, 필드산화막(12)에 의해 정의된 활성영역(11a)의 일부(게이트예정지역)에 실리콘리세스식각 공정을 통해 리세스패턴(16)을 형성하고 있다.1 is a plan view illustrating a recess pattern of a recess gate process according to the related art, through a silicon recess etching process in a portion (a gate region) of an active region 11a defined by a field oxide film 12. The recess pattern 16 is formed.

위 리세스패턴(16)은 주변의 필드산화막(12)과 인접하는 형태를 갖는데, 도 2a 내지 도 2c는 도 1의 리세스패턴의 형성 방법을 도시한 공정 단면도이다. 이하, 도면의 좌측부분은 도 1의 Ⅰ-Ⅰ'선에 따른 공정 단면도이고, 우측부분은 Ⅱ-Ⅱ'선에 따른 공정 단면도이다.The recess pattern 16 has a form adjacent to the surrounding field oxide layer 12. FIGS. 2A to 2C are cross-sectional views illustrating a method of forming the recess pattern of FIG. Hereinafter, the left part of the figure is a process sectional view along the line II ′ of FIG. 1, and the right part is a process sectional view along the II-II ′ line.

도 2a에 도시된 바와 같이, 실리콘기판(11)의 소정영역에 필드산화막(12)을 형성하여 활성영역(11a)을 정의한다.As shown in FIG. 2A, the field oxide film 12 is formed in a predetermined region of the silicon substrate 11 to define the active region 11a.

이어서, 실리콘기판(11) 상에 패드산화막(13)과 하드마스크폴리실리콘(14)을 차례로 형성한다.Subsequently, the pad oxide film 13 and the hard mask polysilicon 14 are sequentially formed on the silicon substrate 11.

이어서, 하드마스크폴리실리콘(14) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 리세스마스크패턴(15)을 형성한다.Subsequently, a photoresist film is applied on the hard mask polysilicon 14 and patterned by exposure and development to form the recess mask pattern 15.

도 2b에 도시된 바와 같이, 리세스마스크패턴(15)을 식각배리어로 하여 하드마스크폴리실리콘(14)을 식각한 후, 리세스마스크패턴(15)을 제거한다.As shown in FIG. 2B, the hard mask polysilicon 14 is etched using the recess mask pattern 15 as an etch barrier, and then the recess mask pattern 15 is removed.

도 2c에 도시된 바와 같이, 하드마스크폴리실리콘(14)을 식각배리어로 하여 패드산화막(13)을 식각하고, 패드산화막(13) 식각후 노출된 활성영역(11a)의 게이트예정지역을 소정 깊이로 식각하는 실리콘리세스식각 공정(Si recess etch process)을 진행하여 리세스패턴(16)을 형성한다.As shown in FIG. 2C, the pad oxide layer 13 is etched using the hard mask polysilicon 14 as an etch barrier, and the gate scheduled region of the exposed active region 11a after the pad oxide layer 13 is etched to a predetermined depth. The recess pattern 16 is formed by performing a silicon recess etch process to etch.

후속 공정으로, 패드산화막(13)을 제거한 후 리세스패턴(16)을 포함한 전면에 게이트절연막을 형성하고, 게이트절연막 상에 게이트전극용 도전막을 증착한 후 패터닝을 진행하여 게이트(도시 생략)를 형성한다.In a subsequent process, after the pad oxide film 13 is removed, a gate insulating film is formed on the entire surface including the recess pattern 16, a gate electrode conductive film is deposited on the gate insulating film, and patterning is performed to form a gate (not shown). Form.

위와 같이, 종래기술은 리세스식각공정을 통해 리세스패턴(16)을 형성한 후, 리세스패턴(16)에 자신의 하부가 매립되고 상부는 반도체 기판(11)의 표면 위로 돌출되는 리세스 게이트(Recess gate)를 구현하고 있다. 따라서, 리세스 게이트 아래에서 정의되는 채널영역의 채널길이를 길게 하고 있다.As described above, according to the related art, after the recess pattern 16 is formed through the recess etching process, a recess is formed in the recess pattern 16 and the upper portion protrudes over the surface of the semiconductor substrate 11. It implements a gate. Therefore, the channel length of the channel region defined under the recess gate is lengthened.

그러나, 종래기술은 리세스식각공정시에 발생하는 뿔 형상(Horn profile)에 기인하여 표면 펀치 특성이 악화되고 리프레시특성또한 열화되는 문제가 발생한다(도 2c의 'H' 참조).However, in the related art, a problem arises in that the surface punch characteristics are deteriorated and the refresh characteristics are also deteriorated due to a horn profile generated during the recess etching process (see 'H' in FIG. 2C).

이와 같은 뿔 형상의 프로파일(H)은 필드산화막(12)이 매립된 트렌치의 식각프로파일에 의해 발생하는 것으로, 트렌치의 식각프로파일이 약간의 파지티브 형상(Positive profile)(또는 슬로프(slope))를 갖기 때문에 리세스식각공정시에 뿔 형상의 프로파일을 증가시키는 원인이 된다.The horn-shaped profile H is generated by the etching profile of the trench in which the field oxide film 12 is embedded, and the trench profile has a slight positive profile (or slope). This causes the horn profile to be increased during the recess etching process.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세스게이트 공정시 발생하는 뿔 형상의 프로파일로 인한 리프레시 특성 열화를 방지할 수 있는 반도체장치의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device capable of preventing deterioration of refresh characteristics due to a horn-shaped profile generated during a recess gate process. .

상기 목적을 달성하기 위한 본 발명의 반도체장치의 제조 방법은 반도체 기판의 소정영역을 식각하여 식각단면이 네가티브 형상을 갖는 소자분리용 트렌치를 형성하는 단계, 상기 소자분리용 트렌치의 표면을 측벽산화시켜 상기 소자분리용 트렌치의 상기 네가티브 형상을 수직 형상으로 바꾸는 단계, 상기 소자분리용 트렌치에 매립되는 소자분리막을 형성하는 단계, 상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계, 상기 리세스패턴을 포함한 전면에 게이트절연막을 형성하는 단계, 및 상기 게이트절연막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.The method of manufacturing a semiconductor device of the present invention for achieving the above object comprises etching a predetermined region of a semiconductor substrate to form a device isolation trench having an etched cross section having a negative shape, and oxidizing the surface of the device isolation trench by sidewall oxidation. Changing the negative shape of the device isolation trench to a vertical shape, forming a device isolation film embedded in the device isolation trench, and etching the active region defined by the device isolation film to a predetermined depth. Forming a gate insulating film on the entire surface including the recess pattern, and a recess gate having a lower portion embedded in the recess pattern and an upper portion protruding above the surface of the semiconductor substrate. It characterized by comprising the step of forming.

또한, 본 발명의 반도체장치의 제조 방법은 반도체 기판의 소정영역을 식각하여 소자분리용 트렌치를 형성하는 단계, 상기 소자분리용 트렌치의 표면을 측벽산화시키는 단계, 상기 소자분리용 트렌치에 매립되는 소자분리막을 형성하는 단계, 상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계, 상기 리세스 패턴 형성시 발생된 뿔을 제거하기 위해 후처리 식각을 진행하는 단계, 상기 리세스패턴을 포함한 전면에 게이트절연막을 형성하는 단계, 및 상기 게이트절연막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, in the method of manufacturing a semiconductor device of the present invention, forming a device isolation trench by etching a predetermined region of the semiconductor substrate, sidewall oxidation of the surface of the device isolation trench, and a device embedded in the device isolation trench. Forming a separator, etching a active region defined by the device isolation layer to a predetermined depth, forming a recess pattern, and performing post-treatment etching to remove an horn generated when the recess pattern is formed; Forming a gate insulating film on the entire surface including the recess pattern, and forming a recess gate having a lower portion embedded in the recess pattern and an upper portion protruding over the surface of the semiconductor substrate on the gate insulating layer; It is characterized by including.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 리세스게이트 공정을 이용한 반도체장치의 제조 방법을 도시한 공정 단면도이다. 도 3a 내지 도 3f에서 좌측부분은 도 1의 Ⅰ-Ⅰ'선에 대응하는 공정 단면도이고, 우측부분은 도 1의 Ⅱ-Ⅱ'선에 대응하는 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device using a recess gate process according to a first embodiment of the present invention. 3A to 3F, the left portion is a process sectional view corresponding to line II ′ of FIG. 1, and the right portion is a process sectional view corresponding to line II-II ′ of FIG. 1.

도 3a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 반도체 기판(21)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 장치가 형성될 셀영역이다. 그리고, 패드산화막(22)은 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다. As shown in FIG. 3A, the pad oxide film 22 and the pad nitride film 23 are sequentially stacked on the semiconductor substrate 21. Here, the semiconductor substrate 21 is a silicon substrate containing predetermined impurities, and is a cell region where a memory device is to be formed. The pad oxide film 22 is formed to have a thickness of 50 kPa to 150 kPa and the pad nitride film 23 is formed to have a thickness of 1000 kPa to 2000 kPa.

다음에, 반도체 기판(21)의 소자분리 예정영역이 노출되도록 패드질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용한 마스크(도시 생략)로 식각한다. 다음으로, 마스크를 식각마스크로 하여, 반도체 기판(21)을 1000Å∼ 1500Å의 깊이로 식각하여 트렌치(24)를 형성한다. 이때, 트렌치(24)는 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치로서, 식각단면이 네가티브 형상(Negative profile, 24a)을 갖도록 식각조건을 조절하여 진행한다. Next, the pad nitride film 23 and the pad oxide film 22 are etched with a mask (not shown) using a known photolithography process so that the device isolation region of the semiconductor substrate 21 is exposed. Next, using the mask as an etching mask, the trench 24 is formed by etching the semiconductor substrate 21 to a depth of 1000 GPa to 1500 GPa. At this time, the trench 24 is a trench for separating the elements formed in the cell region, and proceeds by adjusting the etching conditions such that the etching cross section has a negative profile (24a).

트렌치(24)을 형성을 위한 식각장비는 DPS(Decoupled Plasma Source) 장비를 사용하는데, 트렌치(24)의 식각단면이 네가티브 형상(24a)을 갖도록 하기 위해 바텀파워(통상적으로 바이어스파워라고도 일컬음), 압력 및 식각가스를 적절히 조절한다.Etching equipment for forming the trench 24 uses a Decoupled Plasma Source (DPS) equipment, the bottom power (commonly referred to as bias power), so that the etching cross-section of the trench 24 has a negative shape (24a), Adjust pressure and etching gas properly.

첫째, 바텀파워(Bottom power)는 파지티브 형상을 갖는 트렌치 식각시에는 100W∼800W로 매우 높게 사용하였으나, 네가티브 형상(24a)을 위해 바텀파워를 100W 미만으로 한다. 바람직하게, 바텀파워는 30W∼90W 범위로 사용한다.First, the bottom power is very high (100W to 800W) during the trench etching having the positive shape, but the bottom power is less than 100W for the negative shape 24a. Preferably, the bottom power is used in the range of 30W to 90W.

둘째, 압력은 파지티브 형상을 갖는 트렌치 식각시에는 10mTorr∼50mTorr를 사용하였으나, 네가티브 형상(24a)을 위해 10mTorr 미만으로 한다. 바람직하게, 압력은 1mTorr∼9mTorr 범위로 한다.Second, the pressure is 10mTorr ~ 50mTorr was used in the trench etching having a positive shape, but less than 10mTorr for the negative shape (24a). Preferably, the pressure is in the range of 1 mTorr to 9 mTorr.

셋째, 식각가스는 파지티브 형상을 갖는 트렌치 식각시에는 Cl2/HBr/N2/O2 가스만을 사용하였으나, 네가티브 형상(24a)을 위해 불소기 가스(Fluorine base gas)를 첨가한다. 예를 들어 불소계 가스는 CF4가 사용될 수 있다.Third, the etching gas used only Cl 2 / HBr / N 2 / O 2 gas in the trench etching having a positive shape, but a fluorine base gas is added for the negative shape 24a. For example, CF 4 may be used as the fluorine-based gas.

전술한 바에 따르면, 트렌치(24) 형성을 위한 식각공정시 바텀파워를 100W 미만, 압력을 10mTorr 미만, 식각가스를 Cl2/HBr/N2/O2/불소기 가스의 혼합가스를 사용하므로써, 트렌치(24)의 식각단면을 네가티브 형상(24a)으로 만들어줄 수 있 다.As described above, by using a mixed gas of bottom power of less than 100W, pressure of less than 10mTorr, etching gas of Cl 2 / HBr / N 2 / O 2 / fluorine gas in the etching process for forming the trench 24, The etching section of the trench 24 can be made into a negative shape 24a.

한편, 트렌치(24)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용되므로, 이러한 건식 식각 공정으로, 트렌치(24) 표면에 실리콘 격자 결함 및 식각데미지(Etch damage)와 같은 누설 전류원이 발생될 수 있다. On the other hand, since the etching process for forming the trench 24 is a dry etching process using a plasma, such a dry etching process, the leakage current source such as silicon lattice defect and etching damage on the surface of the trench 24 Can be generated.

이러한 격자결함 및 식각데미지를 제거하기 위해 측벽산화(Wall oxidation) 공정을 진행한다.In order to remove such lattice defects and etching damage, a wall oxidation process is performed.

도 3b에 도시된 바와 같이, 마스크를 제거한 후 측벽산화 공정을 진행하여 트렌치(24)의 바닥 및 측벽을 덮는 측벽산화막(Wall oxide, 25)을 형성한다. As shown in FIG. 3B, after the mask is removed, a sidewall oxidation process is performed to form a wall oxide 25 covering the bottom and sidewalls of the trench 24.

상기 측벽산화막(25)을 형성하기 위한 측벽산화공정시에 건식산화공정을 이용하는데, 이러한 건식 산화공정이 트렌치(24)의 측벽에 비해 탑코너에서 더 산화가 잘되는 산화공정이므로 측벽산화막(25) 형성시에 트렌치(24)의 식각단면은 네가티브 형상(24a)에서 수직 형상(Vertical profile, 24b)으로 바뀐다.A dry oxidation process is used in the sidewall oxidation process for forming the sidewall oxide film 25. Since the dry oxidation process is an oxidation process that is more oxidized at the top corner than the sidewall of the trench 24, the sidewall oxide film 25 Upon formation, the etch section of the trench 24 changes from negative shape 24a to vertical profile 24b.

위와 같은 측벽산화공정은 탑코너에서 더 산화가 잘되는 조건이므로, 트렌치(24)의 탑코너를 라운딩시킬 수 있는 부가 효과가 있다.Since the sidewall oxidation process as described above is more oxidized condition in the top corner, there is an additional effect that can round the top corner of the trench 24.

도 3c에 도시된 바와 같이, 측벽산화막(25) 상에 트렌치(24)를 충분히 매립하는 두께로 절연막, 예컨대, 고밀도플라즈마산화막(High Density Plasma Oxide, 26)을 증착한다. As shown in FIG. 3C, an insulating film, for example, High Density Plasma Oxide 26, is deposited on the sidewall oxide film 25 to a sufficient thickness to fill the trench 24.

다음으로, 고밀도플라즈마산화막(26)을 패드질화막(23)의 표면이 노출될때까지 화학적기계적연마(CMP)한다. Next, the high density plasma oxide film 26 is subjected to chemical mechanical polishing (CMP) until the surface of the pad nitride film 23 is exposed.

후속 공정으로, 패드질화막(23)을 제거하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행한다. 이때, 패드산화막(22)은 제거하지 않고 잔류시키는데, 이는 후속 리세스패턴 공정시에 버퍼층으로 사용하기 위함이다.In a subsequent process, a cleaning process using a phosphoric acid solution (H 3 PO 4 ) is performed to remove the pad nitride film 23. At this time, the pad oxide film 22 is left without being removed, for use as a buffer layer in a subsequent recess pattern process.

이에 따라, 트렌치(24) 내에 고밀도플라즈마산화막(26)이 매립되어 소자분리막 구조가 완성되고, 소자분리막 구조를 제외한 나머지 반도체 기판(21)은 활성영역(200)으로 정의된다. Accordingly, the high density plasma oxide layer 26 is embedded in the trench 24 to complete the device isolation layer structure, and the remaining semiconductor substrate 21 except the device isolation layer structure is defined as the active region 200.

다음으로, 활성영역(200)에 대해 통상적인 웰 형성을 위한 이온주입을 진행한다.Next, ion implantation is performed in the active region 200 to form a conventional well.

도 3d에 도시된 바와 같이, 패드산화막(22)을 포함한 활성영역(200)의 전면에 하드마스크폴리실리콘(Hard mask polysilicon, 27)를 형성한다. 이때, 하드마스크폴리실리콘(27)는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법을 이용하여 800Å∼1000Å의 두께로 증착한다. 여기서, 하드마스크폴리실리콘(27)의 두께는 후속 리세스패턴의 식각 깊이보다 작게 한다.As shown in FIG. 3D, a hard mask polysilicon 27 is formed on the entire surface of the active region 200 including the pad oxide layer 22. At this time, the hard mask polysilicon 27 is deposited to a thickness of 800 kPa to 1000 kPa using a low pressure chemical vapor deposition (LPCVD) method. Here, the thickness of the hard mask polysilicon 27 is made smaller than the etching depth of the subsequent recess pattern.

다음으로, 하드마스크폴리실리콘(27) 상에 반사방지막(28)을 증착한 후, 반사방지막 상에 포토리소그래피 공정을 통해 마스크(29)를 형성한다.Next, after the antireflection film 28 is deposited on the hard mask polysilicon 27, a mask 29 is formed on the antireflection film through a photolithography process.

이어서, 마스크(29)를 식각배리어로 반사방지막(28)을 단독으로 식각한다. 이때, 반사방지막(28)의 단독 식각은, CF4/CHF3/O2를 혼합하여 진행한다.Subsequently, the antireflection film 28 is etched alone using the mask 29 as an etching barrier. At this time, the single etching of the antireflection film 28 is performed by mixing CF 4 / CHF 3 / O 2 .

다음으로, 마스크(29)를 식각배리어로 하드마스크폴리실리콘(27)과 패드산화막(22)을 식각하여 리세스패턴이 형성될 활성영역(200) 표면을 노출시킨다. 이때, 하드마스크폴리실리콘(27)의 식각프로파일이 수직(Vertical) 형상을 갖도록 식각한다.Next, the hard mask polysilicon 27 and the pad oxide layer 22 are etched using the mask 29 as an etching barrier to expose the surface of the active region 200 in which the recess pattern is to be formed. In this case, the etching profile of the hard mask polysilicon 27 is etched to have a vertical shape.

도 3e에 도시된 바와 같이, 마스크(29)를 스트립한다. 이때, 마스크(29) 스트립시에 반사방지막(28)도 동시에 제거된다.As shown in FIG. 3E, the mask 29 is stripped. At this time, the anti-reflection film 28 is also removed at the time of stripping the mask 29.

다음으로, 하드마스크폴리실리콘(27)을 식각배리어로 하여 노출된 활성영역(200)을 소정 깊이로 식각하여 리세스패턴(30)을 형성한다. 이때, 리세스패턴(30)의 깊이는 1000Å∼1700Å의 범위로 조절하며, 하드마스크폴리실리콘(27)은 리세스패턴(30)을 형성하기 위한 식각공정시에 모두 소모되어 잔류하지 않는다.Next, the recess pattern 30 is formed by etching the exposed active region 200 to a predetermined depth using the hard mask polysilicon 27 as an etch barrier. At this time, the depth of the recess pattern 30 is adjusted in the range of 1000 kPa to 1700 kPa, and the hard mask polysilicon 27 is not consumed and remains during the etching process for forming the recess pattern 30.

상기한 리세스패턴(30) 형성을 위한 활성영역(200)의 식각은, HBr/Cl2/O2의 혼합가스를 식각가스로 사용한다.In the etching of the active region 200 for forming the recess pattern 30, a mixed gas of HBr / Cl 2 / O 2 is used as an etching gas.

이하, HBr/Cl2/O2의 혼합가스를 식각가스를 이용한 식각공정을 '리세스 식각'이라고 약칭한다.Hereinafter, an etching process using an etching gas of a mixed gas of HBr / Cl 2 / O 2 is abbreviated as “recess etching”.

위와 같은 리세스 식각시에 리세스패턴(30)의 바닥부분에서 뿔(H)이 형성될 수 있으나, 본 발명은 소자분리막 구조를 형성하기 위한 STI 공정시에 식각단면을 네가티브 형상(24a)으로 형성해준 후 측벽산화공정시에 수직 형상(24b)으로 바꾸어 주어 실질적으로 수직 단면을 제공하므로써 뿔이 발생되는 최소화하고, 바람직하게는 뿔의 높이를 현저히 낮춘다.The horn (H) may be formed at the bottom of the recess pattern 30 during the above etching process, the present invention in the STI process to form the device isolation layer structure in the etching cross-section negative shape (24a) After forming, it is changed to a vertical shape 24b during the sidewall oxidation process to provide a substantially vertical cross section, thereby minimizing the generation of horns, and preferably lowering the height of the horns significantly.

도 3f에 도시된 바와 같이, 패드산화막(22)을 제거한 후, 전면에 문턱전압조절을 위한 이온주입공정을 진행한다. 이때, 문턱전압조절을 위한 이온주입공정은 도시되지 않았지만, 희생산화막 또는 스크린산화막을 800℃∼1000℃ 온도 범위의 건식산화(Dry oxidation) 공정을 통해 형성한 상태에서 진행하고, 이온주입공정후에는 희생산화막을 스트립한다.As shown in FIG. 3F, after the pad oxide layer 22 is removed, an ion implantation process for adjusting the threshold voltage is performed on the entire surface. At this time, although the ion implantation process for adjusting the threshold voltage is not shown, the sacrificial oxide film or the screen oxide film proceeds in a state formed through a dry oxidation process of 800 ℃ to 1000 ℃ temperature range, and after the ion implantation process Strip the sacrificial oxide film.

다음으로, 희생산화막 스트립한 후, 게이트산화막 전세정 공정을 진행하고, 전면에 게이트산화막(31)을 형성한다. 이때, 게이트산화막(31)은 850℃∼1000℃ 범위의 온도에서 건식산화 공정을 통해 100Å∼150Å 두께로 형성한다.Next, after stripping the sacrificial oxide film, the gate oxide film pre-cleaning process is performed, and the gate oxide film 31 is formed on the entire surface. At this time, the gate oxide film 31 is formed to a thickness of 100 ~ 150Å by a dry oxidation process at a temperature in the range of 850 ℃ to 1000 ℃.

이어서, 게이트산화막(31) 상에 게이트전극(32)용 도전막을 증착한 후 패터닝을 진행하여 게이트전극(32)을 형성한다. Subsequently, the gate electrode 32 is formed by depositing a conductive film for the gate electrode 32 on the gate oxide film 31 and then patterning the gate electrode 32.

위와 같이, 본 발명은 리세스패턴(30)에 자신의 하부가 매립되고 상부는 반도체 기판(21)의 표면 위로 돌출되는 게이트전극(32)을 포함하는 리세스 게이트를 구현하고 있다. 따라서, 게이트전극(32) 아래에서 정의되는 채널영역의 채널길이를 길게 하고 있다. 한편, 리세스게이트의 FICD(Final Inspection Critical Dimension)는 리세스패턴(30)의 FICD보다 크게 하여 게이트전극(32)의 패터닝시에 어택이 발생하지 않도록 한다.As described above, the present invention implements a recess gate including a gate electrode 32 having a lower portion thereof embedded in the recess pattern 30 and an upper portion protruding over the surface of the semiconductor substrate 21. Therefore, the channel length of the channel region defined under the gate electrode 32 is lengthened. On the other hand, the final inspection critical dimension (FICD) of the recess gate is larger than the FICD of the recess pattern 30 so that an attack does not occur during patterning of the gate electrode 32.

도 4a 내지 도 4g는 본 발명의 제2실시예에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 도시한 공정 단면도로서, 이하 도 4a 내지 도 4f에서 좌측부분은 도 1의 Ⅰ-Ⅰ'선에 대응하는 공정 단면도이고, 우측부분은 도 1의 Ⅱ-Ⅱ'선에 대응하는 공정 단면도이다.4A through 4G are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess gate in accordance with a second embodiment of the present invention. The left portion of FIGS. 4A through 4F is a line II ′ of FIG. 1. Is a process cross section corresponding to the cross-sectional view, and the right part is a process cross section corresponding to the line II-II 'of FIG. 1.

도 4a에 도시된 바와 같이, 반도체 기판(41) 상에 패드산화막(42)과 패드질화막(43)을 순차적으로 적층한다. 여기서, 반도체 기판(41)은 소정의 불순물을 포 함한 실리콘 기판으로, 메모리 장치가 형성될 셀영역이다. 그리고, 패드산화막(42)은 50Å∼150Å 두께로 형성되고, 패드질화막(43)은 1000Å∼2000Å 두께로 형성된다. As shown in FIG. 4A, the pad oxide film 42 and the pad nitride film 43 are sequentially stacked on the semiconductor substrate 41. Here, the semiconductor substrate 41 is a silicon substrate containing predetermined impurities, and is a cell region in which a memory device is to be formed. The pad oxide film 42 is formed to have a thickness of 50 kPa to 150 kPa, and the pad nitride film 43 is formed to have a thickness of 1000 kPa to 2000 kPa.

다음에, 반도체 기판(41)의 소자분리 예정영역이 노출되도록 패드질화막(43) 및 패드산화막(42)을 공지의 포토리소그라피 공정을 이용한 마스크(도시 생략)로 식각한다. 다음으로, 마스크를 식각마스크로 하여, 반도체 기판(41)을 1000Å∼1500Å의 깊이로 식각하여 트렌치(44)를 형성한다. 이때, 트렌치(44)는 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치로서, 통상적인 플라즈마 식각 방법을 이용하므로써 식각단면이 파지티브 형상(Positive profile, 44a)을 갖는다.Next, the pad nitride film 43 and the pad oxide film 42 are etched with a mask (not shown) using a known photolithography process so that the device isolation region of the semiconductor substrate 41 is exposed. Next, using the mask as an etching mask, the trench 44 is formed by etching the semiconductor substrate 41 to a depth of 1000 GPa to 1500 GPa. At this time, the trench 44 is a trench for separating the elements formed in the cell region. The trench 44 has a positive profile 44a by using a conventional plasma etching method.

한편, 트렌치(44)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 트렌치(44) 표면에 실리콘 격자 결함 및 식각데미지(Etch damage)와 같은 누설 전류원이 발생될 수 있다. Meanwhile, the etching process for forming the trench 44 may be a dry etching process using plasma. With this dry etching process, leakage current sources such as silicon lattice defects and etching damage may be generated on the trench 44 surface.

이러한 격자결함 및 식각데미지를 제거하기 위해 측벽산화(Wall oxidation) 공정을 진행한다.In order to remove such lattice defects and etching damage, a wall oxidation process is performed.

도 4b에 도시된 바와 같이, 마스크를 제거한 후 측벽산화 공정을 진행하여 트렌치(44)의 바닥 및 측벽을 덮는 측벽산화막(Wall oxide, 45)을 형성한다. As shown in FIG. 4B, after the mask is removed, a sidewall oxidation process is performed to form a wall oxide 45 covering the bottom and sidewalls of the trench 44.

상기 측벽산화막(45)을 형성하기 위한 측벽산화공정시에 건식산화공정을 이용하는데, 이러한 건식 산화공정이 트렌치(44)의 측벽에 비해 탑코너에서 더 산화가 잘되는 산화공정이다.A dry oxidation process is used in the sidewall oxidation process for forming the sidewall oxide layer 45. The dry oxidation process is an oxidation process that is more oxidized at the top corner than the sidewall of the trench 44.

위와 같이 측벽산화공정을 거친다 하더라도 트렌치(44)의 식각단면은 여전히 파지티브 형상으로 남는다.Even through the sidewall oxidation process as described above, the etching section of the trench 44 still remains in a positive shape.

도 4c에 도시된 바와 같이, 측벽산화막(45) 상에 트렌치(44)를 충분히 매립하는 두께로 절연막, 예컨대, 고밀도플라즈마산화막(High Density Plasma Oxide, 46)을 증착한다. As shown in FIG. 4C, an insulating film, for example, High Density Plasma Oxide 46, is deposited on the sidewall oxide film 45 to a thickness sufficient to fill the trench 44.

다음으로, 고밀도플라즈마산화막(46)을 패드질화막(43)의 표면이 노출될때까지 화학적기계적연마(CMP)한다. Next, the high density plasma oxide film 46 is subjected to chemical mechanical polishing (CMP) until the surface of the pad nitride film 43 is exposed.

후속 공정으로, 패드질화막(43)을 제거하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행한다. 이때, 패드산화막(42)은 제거하지 않고 잔류시키는데, 이는 후속 리세스패턴 공정시에 버퍼층으로 사용하기 위함이다.In a subsequent process, a cleaning process using a phosphoric acid solution (H 3 PO 4 ) is performed to remove the pad nitride film 43. At this time, the pad oxide film 42 is left without being removed, for use as a buffer layer in a subsequent recess pattern process.

이에 따라, 트렌치(44) 내에 고밀도플라즈마산화막(46)이 매립되어 소자분리막 구조가 완성되고, 소자분리막 구조를 제외한 나머지 반도체 기판(41)은 활성영역(300)으로 정의된다. 이하, 고밀도플라즈마산화막(46)을 '필드산화막(46)'이라고 약칭한다.Accordingly, the high density plasma oxide layer 46 is embedded in the trench 44 to complete the device isolation layer structure, and the remaining semiconductor substrate 41 except the device isolation layer structure is defined as the active region 300. Hereinafter, the high density plasma oxide film 46 is abbreviated as "field oxide film 46".

다음으로, 활성영역(300)에 대해 통상적인 웰 형성을 위한 이온주입을 진행한다.Next, ion implantation is performed in the active region 300 to form a conventional well.

도 4d에 도시된 바와 같이, 패드산화막(42)을 포함한 활성영역(300)의 전면에 하드마스크폴리실리콘(Hard mask polysilicon, 47)를 형성한다. 이때, 하드마스크폴리실리콘(47)는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법을 이용하여 800Å∼1000Å의 두께로 증착한다. 여기서, 하드마스크폴리실리콘(47)의 두께 는 후속 리세스패턴의 식각 깊이보다 작게 한다.As shown in FIG. 4D, a hard mask polysilicon 47 is formed on the entire surface of the active region 300 including the pad oxide layer 42. At this time, the hard mask polysilicon 47 is deposited to a thickness of 800 kPa to 1000 kPa using a low pressure chemical vapor deposition (LPCVD) method. Here, the thickness of the hard mask polysilicon 47 is smaller than the etching depth of the subsequent recess pattern.

다음으로, 하드마스크폴리실리콘(47) 상에 반사방지막(48)을 증착한 후, 반사방지막 상에 포토리소그래피 공정을 통해 마스크(49)를 형성한다.Next, after the antireflection film 48 is deposited on the hard mask polysilicon 47, a mask 49 is formed on the antireflection film through a photolithography process.

이어서, 마스크(49)를 식각배리어로 반사방지막(48)을 단독으로 식각한다. 이때, 반사방지막(48)의 단독 식각은, CF4/CHF3/O2를 혼합하여 진행한다.Subsequently, the antireflection film 48 is etched alone using the mask 49 as an etching barrier. At this time, the single etching of the antireflection film 48 is performed by mixing CF 4 / CHF 3 / O 2 .

다음으로, 마스크(49)를 식각배리어로 하드마스크폴리실리콘(47)과 패드산화막(42)을 식각하여 리세스패턴이 형성될 활성영역(300) 표면을 노출시킨다. 이때, 하드마스크폴리실리콘(47)의 식각프로파일이 수직(Vertical) 형상을 갖도록 식각한다.Next, the hard mask polysilicon 47 and the pad oxide layer 42 are etched using the mask 49 as an etch barrier to expose the surface of the active region 300 where the recess pattern is to be formed. In this case, the etching profile of the hard mask polysilicon 47 is etched to have a vertical shape.

도 4e에 도시된 바와 같이, 마스크(49)를 스트립한다. 이때, 마스크(49) 스트립시에 반사방지막(48)도 동시에 제거된다.As shown in FIG. 4E, the mask 49 is stripped. At this time, the anti-reflection film 48 is also removed at the time of stripping the mask 49.

다음으로, 하드마스크폴리실리콘(47)을 식각배리어로 하여 노출된 활성영역(300)을 소정 깊이로 식각하여 리세스패턴(50)을 형성한다. 이때, 리세스패턴(50)의 깊이는 1000Å∼1700Å의 범위로 조절하며, 하드마스크폴리실리콘(47)은 리세스패턴(50)을 형성하기 위한 식각공정시에 모두 소모되어 잔류하지 않는다.Next, the recess pattern 50 is formed by etching the exposed active region 300 to a predetermined depth using the hard mask polysilicon 47 as an etch barrier. At this time, the depth of the recess pattern 50 is adjusted in the range of 1000 kPa to 1700 kPa, and the hard mask polysilicon 47 does not remain exhausted during the etching process for forming the recess pattern 50.

상기한 리세스패턴(50) 형성을 위한 활성영역(300)의 식각은, HBr/Cl2/O2의 혼합가스를 식각가스로 사용한다.In the etching of the active region 300 for forming the recess pattern 50, a mixed gas of HBr / Cl 2 / O 2 is used as an etching gas.

이하, HBr/Cl2/O2의 혼합가스를 식각가스를 이용한 식각공정을 '리세스 식각'이라고 약칭한다.Hereinafter, an etching process using an etching gas of a mixed gas of HBr / Cl 2 / O 2 is abbreviated as “recess etching”.

위와 같은 리세스 식각시에 필드산화막(46)과 접하는 리세스패턴(50)의 에지지역에서 뿔(H)이 형성되는 것을 피할 수 없다.It is inevitable that the horn H is formed in the edge region of the recess pattern 50 in contact with the field oxide layer 46 during the above etching process.

도 4f에 도시된 바와 같이, 케미컬건식식각(Chemical Dry Etching; 이하 'CDE'라 약칭함) 처리를 진행하여 뿔(H)을 제거한다.As shown in FIG. 4F, the chemical dry etching (hereinafter, abbreviated as 'CDE') treatment is performed to remove the horn (H).

CDE 처리는 리세스패턴(50)의 프로파일 변형을 방지하기 위해 바텀파워(또는 바이어스파워)를 사용하지 않는 매트슨(Maattson) 식각 장비 또는 개소닉(Gasonic) 식각 장비를 이용한다. 즉, 소스파워만을 사용하는 플라즈마 식각 장비에서 진행하여 바이어스파워를 인가함에 따른 이온의 충돌을 최대한 억제하여 리세스패턴의 프로파일 변형을 방지한다.The CDE process uses Matson etching equipment or Gasonic etching equipment that does not use bottom power (or bias power) to prevent profile deformation of the recess pattern 50. That is, in the plasma etching apparatus using only source power, collision of ions caused by applying bias power is suppressed to the maximum, thereby preventing profile deformation of the recess pattern.

그리고, 케미컬 식각 효과를 최대화하기 위하여 고압(300mT 이상, 바람직하게 300mT∼500mT 범위)에서 진행하고, CDE 처리시의 플라즈마에 노출되는 웨이퍼의 플라즈마 오염을 최소화하기 위하여 비교적 깨끗한 가스인 불소기(Fluorine base gas)를 주 식각가스(Main etch)로 사용한다. 여기서, 불소기 가스는 CF4 또는 NF3를 이용한다.In addition, in order to maximize the chemical etching effect, at a high pressure (300 mT or more, preferably 300 mT to 500 mT), a fluorine base, which is a relatively clean gas, is used to minimize plasma contamination of the wafer exposed to the plasma during CDE treatment. gas is used as the main etch gas. Here, the fluorine group gas uses CF 4 or NF 3 .

그리고, 필드산화막(46)의 손실없이 실리콘 물질인 뿔(H)만을 선택적으로 식각할 수 있도록 산화막 대 실리콘의 선택비를 높이기 위하여 다량(10sccm∼100sccm)의 산소(O2)를 첨가한다.A large amount (10 sccm to 100 sccm) of oxygen (O 2 ) is added to increase the selectivity of the oxide film to silicon so that only the horn H, which is a silicon material, can be selectively etched without losing the field oxide film 46.

전술한 바와 같이 뿔(H)을 제거하기 위해 진행하는 CDE 처리는, 바텀파워를 사용하지 않으므로 이온의 직진성 효과를 배재하여 리세스패턴(50)의 프로파일 변 형을 막고 다량의 산소가스를 사용하므로 필드산화막(46)의 어택또한 발생하지 않는다.As described above, the CDE treatment proceeding to remove the horn H does not use bottom power, thus preventing the profile deformation of the recess pattern 50 by excluding the linearity effect of ions and using a large amount of oxygen gas. The attack of the field oxide film 46 also does not occur.

도 4g에 도시된 바와 같이, 패드산화막(42)을 제거한다. 이때, 패드산화막(42)은 습식케미컬을 이용하여 제거하는데, BOE(Buffered Oxide Etchant, NH4F:HF), HF 또는 SC-1(NH4OH:H2O2:H2O) 용액을 이용한다.As shown in FIG. 4G, the pad oxide film 42 is removed. At this time, the pad oxide layer 42 is removed by using a wet chemical, BOE (Buffered Oxide Etchant, NH 4 F: HF), HF or SC-1 (NH 4 OH: H 2 O 2 : H 2 O) solution I use it.

다음으로, 전면에 문턱전압조절을 위한 이온주입공정을 진행한다. 이때, 문턱전압조절을 위한 이온주입공정은 도시되지 않았지만, 희생산화막 또는 스크린산화막을 800℃∼1000℃ 온도 범위의 건식산화(Dry oxidation) 공정을 통해 형성한 상태에서 진행하고, 이온주입공정후에는 희생산화막을 스트립한다.Next, the ion implantation process for adjusting the threshold voltage on the front. At this time, although the ion implantation process for adjusting the threshold voltage is not shown, the sacrificial oxide film or the screen oxide film proceeds in a state formed through a dry oxidation process of 800 ℃ to 1000 ℃ temperature range, and after the ion implantation process Strip the sacrificial oxide film.

다음으로, 희생산화막 스트립한 후, 게이트산화막 전세정 공정을 진행하고, 전면에 게이트산화막(51)을 형성한다. 이때, 게이트산화막(51)은 850℃∼1000℃ 범위의 온도에서 건식산화 공정을 통해 100Å∼150Å 두께로 형성한다.Next, after the sacrificial oxide film is stripped, the gate oxide film pre-cleaning process is performed, and the gate oxide film 51 is formed on the entire surface. At this time, the gate oxide film 51 is formed to a thickness of 100 ~ 150Å by a dry oxidation process at a temperature in the range of 850 ℃ to 1000 ℃.

이어서, 게이트산화막(51) 상에 게이트전극(52)용 도전막을 증착한 후 패터닝을 진행하여 게이트전극(52)을 형성한다. Subsequently, the gate electrode 52 is formed by depositing a conductive film for the gate electrode 52 on the gate oxide film 51 and then patterning the gate electrode 52.

위와 같이, 제2실시예는 리세스패턴(50)에 자신의 하부가 매립되고 상부는 반도체 기판(41)의 표면 위로 돌출되는 게이트전극(52)을 포함하는 리세스 게이트를 구현하고 있다. 따라서, 게이트전극(52) 아래에서 정의되는 채널영역의 채널길이를 길게 하고 있다. 한편, 리세스게이트의 FICD(Final Inspection Critical Dimension)는 리세스패턴(50)의 FICD보다 크게 하여 게이트전극(52)의 패터닝시에 어택이 발생하지 않도록 한다.As described above, the second embodiment implements a recess gate including a gate electrode 52 having a lower portion thereof embedded in the recess pattern 50 and an upper portion protruding over the surface of the semiconductor substrate 41. Therefore, the channel length of the channel region defined under the gate electrode 52 is lengthened. On the other hand, the final inspection critical dimension (FICD) of the recess gate is larger than the FICD of the recess pattern 50 so that an attack does not occur during patterning of the gate electrode 52.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 리세스게이트 공정시 첨점이 없는 리세스패턴을 형성하므로써 채널길이를 증가시키면서도 리프레시 특성을 향상시킬 수 있는 효과가 있다.The present invention described above has the effect of improving the refresh characteristics while increasing the channel length by forming a recessless recess pattern in the recess gate process.

Claims (14)

반도체 기판의 소정영역을 식각하여 식각단면이 네가티브 형상을 갖는 소자분리용 트렌치를 형성하는 단계;Etching a predetermined region of the semiconductor substrate to form a device isolation trench having an etching cross-section having a negative shape; 상기 소자분리용 트렌치의 표면을 측벽산화시켜 상기 소자분리용 트렌치의 상기 네가티브 형상을 수직 형상으로 바꾸는 단계;Converting the negative shape of the device isolation trench into a vertical shape by sidewall oxidation of the surface of the device isolation trench; 상기 소자분리용 트렌치에 매립되는 소자분리막을 형성하는 단계;Forming an isolation layer buried in the isolation trench; 상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계;Forming a recess pattern by etching the active region defined by the device isolation layer to a predetermined depth; 상기 리세스패턴을 포함한 전면에 게이트절연막을 형성하는 단계; 및Forming a gate insulating film on the entire surface including the recess pattern; And 상기 게이트절연막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계Forming a recess gate having a lower portion embedded in the recess pattern and an upper portion protruding from the surface of the semiconductor substrate on the gate insulating layer; 를 포함하는 반도체장치의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 소자분리용 트렌치를 형성하는 단계는,Forming the device isolation trench, 바텀파워를 100W 미만, 압력을 10mTorr 미만, 식각가스를 Cl2/HBr/N2/O2/불소기 가스의 혼합가스를 사용하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.A method of manufacturing a semiconductor device, characterized in that the bottom power is less than 100 W, the pressure is less than 10 mTorr, and the etching gas is performed using a mixed gas of Cl 2 / HBr / N 2 / O 2 / fluorine gas. 제2항에 있어서,The method of claim 2, 상기 바텀파워는 30W∼90W 범위로 사용하는 것을 특징으로 하는 반도체장치의 제조 방법.And the bottom power is used in a range of 30W to 90W. 제2항에 있어서,The method of claim 2, 상기 압력은 1mTorr∼9mTorr 범위로 사용하는 것을 특징으로 하는 반도체장치의 제조 방법.And the pressure is in the range of 1 mTorr to 9 mTorr. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 트렌치를 형성하는 단계는,Forming the trench, DPS 장비를 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.A method for manufacturing a semiconductor device, comprising using a DPS device. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 소자분리용 트렌치의 표면을 측벽산화시키는 단계는,Sidewall oxidation of the surface of the device isolation trench, 건식산화로 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.A method of manufacturing a semiconductor device, characterized in that it proceeds by dry oxidation. 반도체 기판의 소정영역을 식각하여 소자분리용 트렌치를 형성하는 단계;Etching a predetermined region of the semiconductor substrate to form a trench for device isolation; 상기 소자분리용 트렌치의 표면을 측벽산화시키는 단계;Sidewall oxidation of the surface of the isolation trench; 상기 소자분리용 트렌치에 매립되는 소자분리막을 형성하는 단계;Forming an isolation layer buried in the isolation trench; 상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계;Forming a recess pattern by etching the active region defined by the device isolation layer to a predetermined depth; 상기 리세스 패턴 형성시 발생된 뿔을 제거하기 위해 후처리식각을 진행하는 단계;Performing post-treatment etching to remove the horns generated when the recess pattern is formed; 상기 리세스패턴을 포함한 전면에 게이트절연막을 형성하는 단계; 및Forming a gate insulating film on the entire surface including the recess pattern; And 상기 게이트절연막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계Forming a recess gate having a lower portion embedded in the recess pattern and an upper portion protruding from the surface of the semiconductor substrate on the gate insulating layer; 를 포함하는 반도체장치의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제7항에 있어서,The method of claim 7, wherein 상기 후처리식각은,The post-treatment etching, 케미컬건식식각(CDE) 처리로 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.A method of manufacturing a semiconductor device, characterized by a chemical dry etching (CDE) process. 제8항에 있어서,The method of claim 8, 상기 케미컬건식식각 처리는,The chemical dry etching treatment, 바텀파워를 사용하지 않는 매트슨 식각 장비 또는 개소닉 식각 장비를 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.A method of manufacturing a semiconductor device, characterized by using a Matson etching apparatus or a sonic etching apparatus that does not use bottom power. 제8항에 있어서,The method of claim 8, 상기 케미컬건식식각 처리는,The chemical dry etching treatment, 300mT∼500mT 범위의 고압에서 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.A method for manufacturing a semiconductor device, characterized in that it proceeds at a high pressure in the range of 300 mT to 500 mT. 제8항에 있어서,The method of claim 8, 상기 케미컬건식식각 처리는,The chemical dry etching treatment, 불소기 가스를 주 식각가스로 사용하는 것을 특징으로 하는 반도체장치의 제조 방법.A method of manufacturing a semiconductor device, wherein fluorine-based gas is used as a main etching gas. 제11항에 있어서,The method of claim 11, 상기 불소기 가스는The fluorine gas is CF4 또는 NF3를 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.A method for manufacturing a semiconductor device comprising CF 4 or NF 3 . 제11항에 있어서,The method of claim 11, 상기 케미컬건식식각 처리는,The chemical dry etching treatment, 상기 주 식각가스에 다량의 산소를 첨가하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.And a large amount of oxygen is added to the main etching gas to proceed. 제13항에 있어서,The method of claim 13, 상기 산소는, 10sccm∼100sccm으로 첨가하는 것을 특징으로 하는 반도체장치의 제조 방법.The said oxygen is added at 10 sccm-100 sccm, The manufacturing method of the semiconductor device characterized by the above-mentioned.
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