KR100792357B1 - Method for fabricating recess gate in semiconductor device - Google Patents

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KR100792357B1
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Abstract

A method for fabricating a recess gate in a semiconductor device is provided to increase a gap-fill margin of a gap-fill insulating layer by forming vertically a profile in all regions in a trench etching process. A trench having a vertical profile is formed by etching an isolation region of a semiconductor substrate by applying high-frequency bias power for generating the vertical profile. An isolation layer is formed within the trench. A recess gate pattern is formed by etching a part of an active region defined by the isolation layer. A gate insulating layer is formed on the recess gate pattern. A gate is formed on the gate insulating layer to fill up the recess gate pattern. The high-frequency bias power corresponds to 100 W and more. In the process for forming the trench, source power is set as 1350 to 1450 W and process pressure is set as 9-11 mTorr.

Description

반도체소자의 리세스게이트 제조 방법{METHOD FOR FABRICATING RECESS GATE IN SEMICONDUCTOR DEVICE}Recess gate manufacturing method of semiconductor device {METHOD FOR FABRICATING RECESS GATE IN SEMICONDUCTOR DEVICE}

도 1은 종래기술에 따른 첨점의 높이를 비교한 도면.1 is a view comparing the height of the cusp according to the prior art.

도 2는 종래기술에 따른 보잉프로파일을 도시한 사진.Figure 2 is a photograph showing a boeing profile according to the prior art.

도 3은 종래기술에 따른 보이드 발생을 나타낸 사진.Figure 3 is a photograph showing the generation of voids according to the prior art.

도 4a 및 도 4b는 본 발명의 실시예에 따른 소자분리막의 형성 방법을 도시한 공정 단면도.4A and 4B are cross-sectional views illustrating a method of forming an isolation layer in accordance with an embodiment of the present invention.

도 4c 및 도 4d는 본 발명의 실시예에 따른 리세스게이트의 제조 방법을 도시한 공정단면도.4C and 4D are cross-sectional views illustrating a method of manufacturing a recess gate according to an exemplary embodiment of the present invention.

도 5는 본 발명의 실시예에 따른 트렌치식각후의 스토리지노드쪽 프로파일을 나타낸 사진.Figure 5 is a photograph showing the storage node side profile after the trench etching in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 실리콘기판 32 : 패드층31 silicon substrate 32 pad layer

33 : 트렌치 34 : 활성영역33: trench 34: active area

35 : 소자분리막 36 : 식각장벽패턴35 device isolation layer 36 etch barrier pattern

37 : 리세스게이트패턴 38 : 게이트절연막37: recess gate pattern 38: gate insulating film

39 : 폴리실리콘막39: polysilicon film

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 리세스게이트(Recess Gate)의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a recess gate.

채널길이를 증가시켜 리프레시 특성을 개선시키는 방법의 하나인 리세스게이트(Recess Gate) 공정을 사용하는 반도체소자에서는 리세스게이트 식각 후 산화막과 폴리실리콘의 식각률(etch rate)의 차이에서 발생하는 첨점(Horn)의 높이(Height)를 줄이기 위해 STI(Shallow Trench Isolation) 공정의 트렌치 식각 단계에서 비트라인콘택노드(BLC NODE) 쪽의 프로파일(Profile)을 수직(Vertical) 하게 해야 한다.In the semiconductor device using the recess gate process, which is one of the methods of improving the refresh characteristics by increasing the channel length, it is possible to improve the refresh characteristics caused by the difference in the etch rate between the oxide film and the polysilicon after the recess gate etching. In order to reduce the height of the horn, the profile of the bit line contact node (VLC NODE) should be vertical during the trench etching step of the shallow trench isolation (STI) process.

도 1은 종래기술에 따른 첨점의 높이를 비교한 도면으로서, 비트라인콘택노드쪽의 ISO 트렌치의 프로파일이 경사(Slope)인 경우(H1)보다 수직(Vertical)한 경우(H2)에 첨점의 높이가 더 감소함을 알 수 있다.1 is a view comparing the heights of the peaks according to the prior art, and the height of the peaks in the case where the profile of the ISO trench on the bit line contact node is vertical than in the case of slope (H1). It can be seen that is further reduced.

도 1과 같이 첨점의 높이를 낮추기 위해서, 종래기술은 STI 공정의 트렌치 식각단계(Si Trench etch Step)에서 고주파 바이어스 파워(RF Bias Power)의 인가를 적게 한다.In order to reduce the height of the peak point as shown in FIG. 1, the prior art reduces the application of high frequency bias power (RF Bias Power) in the trench etching step of the STI process.

그러나, 고주파 바이어스 파워를 적게 인가하게 되면, 스토리지노드콘택노 드(SNC node) 쪽에 보잉(bowing) 프로파일이 발생하게 되어 후속 공정인 갭필절연막증착단계(ISO HDP Dep)에서 산화막을 채우기가 힘들어져 보이드(void)가 발생한다. However, when a small amount of high frequency bias power is applied, a bowing profile is generated on the storage node contact node (SNC node), so that it is difficult to fill the oxide layer in a subsequent gap fill insulating film deposition step (ISO HDP Dep). (void) occurs.

도 2는 종래기술에 따른 보잉프로파일을 도시한 사진으로서, 스토리지노드콘택노드쪽(SNC Node)에서 보잉프로파일(bowing profile)이 발생하고, 비트라인콘택노드쪽(BLC Node)에서는 수직프로파일이 발생함을 알 수 있다. 이처럼, 비트라인콘택노드쪽보다 스토리지노드콘택노드쪽에서 보잉이 발생하는 것은, 평면 레이아웃상에서 비트라인콘택노드쪽보다 스토리지노드콘택노드쪽에서 그 간격(spacing)이 더 조밀하기 때문이다.FIG. 2 is a photograph illustrating a bowing profile according to the prior art, in which a bowing profile occurs at the storage node contact node side and a vertical profile occurs at the bit line contact node side. It can be seen. As such, the bowing occurs on the storage node contact node side than on the bit line contact node side because the spacing is closer on the storage node contact node side than on the bit line contact node side in the planar layout.

도 3은 종래기술에 따른 보이드 발생을 나타낸 사진으로서, 이웃한 스토리지노드 사이에서 보이드가 발생하고 있음을 알 수 있다.3 is a photograph showing a void generation according to the prior art, it can be seen that the void is generated between neighboring storage nodes.

전술한 바와 같이, 스토리지노드쪽의 프로파일에 보잉(Bowing)이 형성되면 갭필절연막을 채울 때 갭필마진(Gap-Fill Margin)이 부족하여 스토리지노드쪽에 보이드가 발생하게 되고, 이처럼 보이드가 발생하면 인접 셀간 단선(Short)을 초래하여 게이트간 브릿지(Gate Bridge)가 유발되어 결국에는 셀 문턱전압(Cell Vt)을 측정 할 수 없게 되어 소자가 동작할 수 없게 된다.As described above, when bowing is formed in the profile of the storage node, voids are generated at the storage node due to lack of gap fill margin when filling the gap fill insulating layer. Short circuit causes short gate to gate gate and eventually cell threshold voltage (Cell Vt) cannot be measured, resulting in inoperable device.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 소자분리막이 매립될 트렌치의 프로파일을 모든 지역에서 수직하게 형성하여 갭필절 연막 형성시 보이드를 방지하고, 후속 리세스게이트 식각후 발생하는 첨점의 높이를 최소화할 수 있는 반도체소자의 리세스게이트 제조 방법을 제공하는데 있다.The present invention has been proposed to solve the above problems of the prior art, by forming a vertical profile of the trench in which the device isolation layer is to be buried vertically in all regions to prevent voids when forming the gap fill smoke, and occurs after subsequent recess gate etching. The present invention provides a method for manufacturing a recess gate of a semiconductor device capable of minimizing the height of a dot.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 리세스게이트 제조 방법은 수직프로파일을 발생시키는 고주파바이어스파워를 인가하여 반도체기판의 소자분리영역을 식각하므로써 수직 프로파일을 갖는 트렌치를 형성하는 단계; 상기 트렌치 내에 소자분리막을 형성하는 단계; 상기 소자분리막에 의해 정의된 활성영역의 일부를 식각하여 리세스게이트패턴을 형성하는 단계; 상기 리세스게이트패턴 상에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 상기 리세스게이트패턴을 채우는 게이트를 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 고주파바이어스파워는 100W를 인가하거나, 또는 100W보다 큰 파워를 인가하여 진행하는 것을 특징으로 하며, 상기 고주파바이어스파워는 100∼120W로 사용하고, 소스파워(Source power)를 1350∼1450W로 설정하고, 공정압력을 9∼11mTorr로 하며, HBr와 Cl2가 혼합된 HBr/Cl2/O2 혼합가스를 사용하여 트렌치를 형성하며, 상기 산소의 유량을 1.5∼2.5sccm으로 하고, Cl2의 유량을 15∼25sccm으로 하며, 상기 HBr 가스의 유량을 55∼75sccm으로 하는 것을 특징으로 한다.Recess gate manufacturing method of a semiconductor device of the present invention for achieving the above object comprises the steps of forming a trench having a vertical profile by etching the device isolation region of the semiconductor substrate by applying a high-frequency bias power generating a vertical profile; Forming an isolation layer in the trench; Etching a portion of the active region defined by the device isolation layer to form a recess gate pattern; Forming a gate insulating film on the recess gate pattern; And forming a gate filling the recess gate pattern on the gate insulating layer, wherein the high frequency bias power is applied by applying 100 W or applying a power greater than 100 W. the high frequency bias power is used as 100~120W, and a power source (source power) set to the 1350~1450W and, and a process pressure in 9~11mTorr, HBr and Cl HBr / Cl 2 / O 2 are mixed with 2 A trench is formed using a mixed gas, the flow rate of oxygen is 1.5 to 2.5 sccm, the flow rate of Cl 2 is 15 to 25 sccm, and the flow rate of the HBr gas is 55 to 75 sccm.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

후술하는 실시예는, 소자분리를 위한 STI 공정의 트렌치 식각 단계에서 고주파바이어스파워와 첨가사의 조절을 통해 비트라인콘택노드쪽과 스토리지노드콘택노드쪽에서 모두 수직형태의 프로파일을 형성하고자 한다.Embodiments described later are intended to form a vertical profile on both the bit line contact node side and the storage node contact node side by controlling high frequency bias power and additives in the trench etching step of the STI process for device isolation.

도 4a 및 도 4b는 본 발명의 실시예에 따른 소자분리막의 형성 방법을 도시한 공정 단면도이고, 도 4c 및 도 4d는 리세스게이트의 제조 방법을 도시한 공정단면도이다. 도 4a 내지 도 4d에서, 'A' 부분은 활성영역의 장축 방향에 따른 단면도이고, 'B' 부분은 비트라인콘택노드(BLC Node)쪽의 단면도이며, 'C' 부분은 스토리지노드콘택노드(SNC Node)쪽의 단면도이다.4A and 4B are cross-sectional views illustrating a method of forming an isolation layer according to an exemplary embodiment of the present invention, and FIGS. 4C and 4D are cross-sectional views illustrating a method of manufacturing a recess gate. 4A to 4D, the portion 'A' is a cross-sectional view along the major axis of the active region, and the portion 'B' is a cross-sectional view of the bit line contact node BLC node, and the portion 'C' is a storage node contact node ( SNC Node)

도 4a에 도시된 바와 같이, 실리콘기판(31) 상에 패드층(Pad layer, 32)을 형성한다. 이때, 패드층(32)은 패드산화막(pad oxide)과 패드질화막(pad nitride)을 적층한 것일 수 있다.As shown in FIG. 4A, a pad layer 32 is formed on the silicon substrate 31. In this case, the pad layer 32 may be formed by stacking a pad oxide film and a pad nitride film.

이후, 감광막을 이용한 소자분리마스크(도시 생략)를 이용하여 패드층(32)을 식각하여 실리콘기판(31)의 소자분리영역이 노출되도록 한다.Subsequently, the pad layer 32 is etched using a device isolation mask (not shown) using a photosensitive film to expose the device isolation region of the silicon substrate 31.

계속해서, 패드층(32)을 식각장벽으로 이용하여 트렌치 식각을 진행한다. 이때, 트렌치 식각은 HBr 가스 또는 Cl2 가스를 단독 또는 혼합하여 진행하며, 이로써 소자분리를 위한 트렌치(33)가 형성된다. 이때, 트렌치(33)는 소자분리영역이 되며, 트렌치(33)에 의해 활성영역(34)이 정의된다.Subsequently, the trench is etched using the pad layer 32 as an etch barrier. At this time, the trench etching is performed by mixing HBr gas or Cl 2 gas alone or by mixing, thereby forming a trench 33 for device isolation. At this time, the trench 33 becomes an isolation region, and the active region 34 is defined by the trench 33.

트렌치(33) 형성을 위한 트렌치 식각은 활성영역(34)의 스토리지노드콘택노 드쪽(SNC Node)과 비트라인콘택노드쪽(BLC Node)에서 모두 수직 형태의 프로파일(Vertical profile; 'VP'라 도시함)이 형성되도록 고주파 바이어스 파워를 크게 사용한다.Trench etching to form the trench 33 is shown as a vertical profile (VP) at both the storage node contact node side (SNC Node) and the bit line contact node side (BLC Node) of the active region 34. High frequency bias power is used.

즉, 고주파 바이어스 파워를 크게 사용하면, 간격이 넓은 비트라인콘택노드쪽(BLC Node)의 트레치 프로파일의 변형은 일으키지 않고 간격이 조밀한 스토리지노드콘택노드쪽(SNC Node)의 보잉프로파일을 억제할 수 있다.In other words, if a high frequency bias power is used, the boeing profile of the tightly spaced storage node contact node (SNC Node) can be suppressed without causing a deformation of the trench profile on the wider bit line contact node side (BLC Node). Can be.

다시 말하면, 고주파바이어스파워를 크게 사용함에 따라 이온들의 직진성을 유도하여 스토리지노드콘택노드쪽(SNC Node)의 트렌치(33)의 측벽에 이온들의 어택을 적게 가져가고 산소(O2)의 유량을 감소시켜 트렌치(33)의 측벽에 생성되는 폴리머(polymer)의 생성(generation)을 증진시켜 보잉이 없는 수직프로파일(VP)이 형성된다. 위와 같이 수직프로파일이 형성되면 후속 소자분리막의 갭필시 보이드가 방지된다.In other words, as the high frequency bias power is largely used, the linearity of the ions is induced to bring less ion attack on the sidewall of the trench 33 on the storage node contact node side, and decrease the flow rate of oxygen (O 2 ). By increasing the generation of the polymer (polymer) generated on the sidewalls of the trench 33 to form a vertical profile (VP) without bowing. When the vertical profile is formed as described above, voids are prevented during gap fill of the subsequent device isolation layers.

바람직하게, 보잉프로파일 억제를 위한 레시피는 다음과 같이 설정한다.Preferably, the recipe for suppressing the bowing profile is set as follows.

고주파 바이어스파워(RF Bias power)는 100∼120W를 사용하고, 산소의 유량은 1.5∼2.5sccm으로 사용하며, 소스파워(Source power)는 1350∼1450W, 공정압력은 9∼11mTorr, Cl2 유량은 15∼25sccm, HBr 유량은 55∼75sccm로 사용한다. RF Bias power is 100 ~ 120W, oxygen flow is 1.5 ~ 2.5sccm, source power is 1350 ~ 1450W, process pressure is 9 ~ 11mTorr, Cl 2 flow rate is 15 to 25 sccm, HBr flow rate is used at 55 to 75 sccm.

다음으로, 도 4b에 도시된 바와 같이, 트렌치(33)를 갭필할 때까지 소자분리막으로 사용된 절연막, 예컨대 고밀도플라즈마산화막(High density plasma oxide)을 갭필한 후 CMP(Chemical Mechanical Polishing) 공정을 진행한다. 이후, 패드 층(32)을 제거한다.Next, as shown in FIG. 4B, an insulating film, such as a high density plasma oxide, used as the device isolation film is gap-filled until the trench 33 is gap-filled, followed by a chemical mechanical polishing (CMP) process. do. The pad layer 32 is then removed.

이와 같은 일련의 공정에 의해 트렌치(33) 내부에 매립되는 소자분리막(35)이 형성되며, 트렌치(33)의 프로파일이 스토리지노드콘택노드쪽과 비트라인콘택노드쪽에서 모두 수직형태를 가지므로, 갭필마진이 충분히 확보되어 갭필절연막 형성시 보이드가 발생하지 않는다.A device isolation film 35 is formed in the trench 33 by a series of processes, and since the profile of the trench 33 has a vertical shape at both the storage node contact node side and the bit line contact node side, a gap fill is performed. The margin is sufficiently secured so that no voids are generated when the gap fill insulating film is formed.

이후, 도 4c 및 도 4d에 도시된 바와 같이, 리세스게이트 공정을 진행한다. Thereafter, as shown in FIGS. 4C and 4D, the recess gate process is performed.

도 4c에 도시된 바와 같이, 전면에 리세스게이트식각공정을 위한 식각장벽패턴(36)을 형성한다. 이때, 식각장벽패턴(36)은 산화막(Oxide) 또는 폴리실리콘(Polysilicon)이 단독으로 형성된 패턴이거나, 또는 산화막과 폴리실리콘의 적층으로 형성된 패턴이다. 그리고, 식각장벽패턴(36)은 활성영역(34) 중에서 리세스게이트패턴이 형성될 부분을 오픈시키는 라인 형태(Line type)의 패턴이고, 비트라인콘택노드쪽과 스토리지노드콘택노드쪽은 모두 덮는(Cover) 형태이다.As shown in FIG. 4C, an etch barrier pattern 36 for a recess gate etching process is formed on the entire surface. In this case, the etch barrier pattern 36 is a pattern in which an oxide film or polysilicon is formed alone, or a pattern formed by lamination of an oxide film and polysilicon. The etch barrier pattern 36 is a line type pattern that opens a portion of the active region 34 in which the recess gate pattern is to be formed, and covers both the bit line contact node side and the storage node contact node side. (Cover) form.

이어서, 식각장벽패턴(36)을 이용한 리세스게이트 식각공정을 진행한다. 이러한 리세스게이트식각을 통해 소정 깊이의 리세스게이트패턴(37)이 활성영역(34)에 형성된다. 그리고, 식각장벽패턴(36)은 일부가 소모될 수 있다. 예컨대, 리세스게이트식각공정은, HBr/Cl2/O2의 혼합가스를 이용할 수 있다.Subsequently, a recess gate etching process using the etching barrier pattern 36 is performed. Through the recess gate etching, a recess gate pattern 37 having a predetermined depth is formed in the active region 34. The etching barrier pattern 36 may be partially consumed. For example, the recess gate etching process may use a mixed gas of HBr / Cl 2 / O 2 .

상기 리세스게이트식각공정시 소자분리막(35)이 매립된 트렌치(33)의 프로파일이 수직형태를 가지므로 첨점의 높이가 최소화된다. Since the profile of the trench 33 in which the device isolation layer 35 is embedded is vertical during the recess gate etching process, the height of the peak is minimized.

도 4d에 도시된 바와 같이, 식각장벽패턴(36)을 제거한다. 이후, 추가로 LET(Light Etch Treatment)로 일컫는 식각을 진행하여 리세스게이트패턴(37)의 탑코너(Top corner)를 라운딩(Rounding)시킬 수 있다. 이처럼 탑코너를 라운딩시키면 누설전류의 원인이 되는 스트레스를 제거하게 되어 리프레시특성이 개선된다. 예를 들어, LET는 CF4와 O2의 혼합가스를 이용한 건식식각으로 진행한다.As shown in FIG. 4D, the etch barrier pattern 36 is removed. Thereafter, an etching called LET (Light Etch Treatment) may be performed to round the top corner of the recess gate pattern 37. As such, rounding the top corner eliminates the stress that causes leakage current and improves the refresh characteristics. For example, LET is performed by dry etching using a mixed gas of CF 4 and O 2 .

다음으로, 리세스게이트패턴(37) 및 실리콘 기판(31) 상에 게이트절연막(38)을 형성한 후 게이트절연막(38) 상에 리세스게이트패턴(37)을 매립할 때까지 폴리실리콘(39)을 증착한다. 이후, 폴리실리콘(39) 상에 텅스텐실리사이드(WSi, 40)와 게이트하드마스크질화막(41)을 증착한 후, 게이트 패터닝을 진행하여 리세스게이트를 완성한다. Next, after the gate insulating film 38 is formed on the recess gate pattern 37 and the silicon substrate 31, the polysilicon 39 is embedded until the recess gate pattern 37 is buried on the gate insulating film 38. E). Thereafter, after depositing the tungsten silicide (WSi, 40) and the gate hard mask nitride film 41 on the polysilicon 39, the gate patterning is performed to complete the recess gate.

도 5는 본 발명의 실시예에 따른 트렌치식각후의 비트라인콘택노드쪽(BLC Node) 및 스토리지노드콘택노드쪽(SNC Node) 프로파일을 나타낸 사진으로서, 비트라인콘택노드쪽과 스토리지노드콘택노드쪽 모두 측벽의 모양이 수직(Vertical)하게 형성됨을 알 수 있다. 도 5의 결과는 고주파바이어스파워를 110W로 사용한 경우이다.FIG. 5 is a photo showing a bit line contact node side (BLC Node) and a storage node contact node side (SNC Node) profile after trench etching according to an embodiment of the present invention, wherein both the bit line contact node side and the storage node contact node side are shown. FIG. It can be seen that the shape of the sidewall is formed vertically. The result of FIG. 5 is a case where the high frequency bias power is used as 110W.

상술한 실시예에 따르면, 본 발명은 소자간 분리를 목적으로 진행하는 트렌치(33) 식각시의 프로파일을 모든 지역에서 수직하게 형성하므로써 갭필절연막의 갭필마진을 증가시켜 조밀한 간격을 갖는 스토리지노드콘택노드쪽(SNC Node)의 소자분리막(35)의 보이드를 방지한다.According to the above-described embodiment, the present invention forms a vertical profile in all regions of the trench 33 for the purpose of device-to-device separation, thereby increasing the gap fill margin of the gap fill insulation layer, thereby having a storage node contact having a compact spacing. Void of the device isolation layer 35 at the node side (SNC Node) is prevented.

또한, 트렌치의 프로파일을 수직프로파일로 형성하므로써 후속 리세스게이트 식각공정시 발생하는 첨점의 높이를 최소화시킨다.In addition, the profile of the trench is formed into a vertical profile to minimize the height of the peaks generated during the subsequent recess gate etching process.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 소자간 분리를 목적으로 진행하는 트렌치 식각시의 프로파일을 모든 지역에서 수직하게 형성하므로써 갭필절연막의 갭필마진을 증가시켜 조밀한 간격을 갖는 스토리지노드콘택노드쪽(SNC Nole)의 소자분리막의 보이드를 방지할 수 있는 효과가 있다.According to the present invention, the profile of the trench etching proceeding for isolation between devices is vertically formed in all regions, thereby increasing the gap fill margin of the gap fill insulating layer, and thus, the devices of the storage node contact node side (SNC Nole) having a compact spacing. There is an effect that can prevent the void of the separator.

또한, 본 발명은 소자분리를 위한 트렌치의 프로파일을 수직프로파일로 형성하므로써 후속 리세스게이트 식각후 발생하는 첨점의 높이를 줄여 소자의 리프레시 특성을 개선시킬 수 있는 효과가 있다.In addition, the present invention has the effect of improving the refresh characteristics of the device by reducing the height of the peak generated after the subsequent recess gate etching by forming the profile of the trench for device isolation into a vertical profile.

Claims (8)

수직프로파일을 발생시키는 고주파바이어스파워를 인가하여 반도체기판의 소자분리영역을 식각하므로써 수직 프로파일을 갖는 트렌치를 형성하는 단계; Forming a trench having a vertical profile by etching the device isolation region of the semiconductor substrate by applying a high frequency bias power generating a vertical profile; 상기 트렌치 내에 소자분리막을 형성하는 단계; Forming an isolation layer in the trench; 상기 소자분리막에 의해 정의된 활성영역의 일부를 식각하여 리세스게이트패턴을 형성하는 단계; Etching a portion of the active region defined by the device isolation layer to form a recess gate pattern; 상기 리세스게이트패턴 상에 게이트절연막을 형성하는 단계; 및Forming a gate insulating film on the recess gate pattern; And 상기 게이트절연막 상에 상기 리세스게이트패턴을 채우는 게이트를 형성하는 단계Forming a gate filling the recess gate pattern on the gate insulating layer 를 포함하는 반도체소자의 리세스게이트 제조 방법.Recess gate manufacturing method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 고주파바이어스파워는 100W를 인가하거나, 또는 100W보다 큰 파워를 인가하여 진행하는 반도체소자의 리세스게이트 제조 방법.The high-frequency bias power is a method of manufacturing a recess gate of a semiconductor device to proceed by applying 100W or more than 100W. 제1항에 있어서,The method of claim 1, 상기 고주파바이어스파워는, 100∼120W로 사용하는 반도체소자의 리세스게이트 제조 방법.A method for manufacturing a recess gate of a semiconductor device, wherein the high frequency bias power is used at 100 to 120W. 제3항에 있어서,The method of claim 3, 상기 트렌치를 형성하는 단계는,Forming the trench, 소스파워(Source power)를 1350∼1450W로 설정하고, 공정압력을 9∼11mTorr로 하는 반도체소자의 리세스게이트 제조 방법.A method for manufacturing a recess gate in a semiconductor device, wherein the source power is set to 1350 to 1450W and the process pressure is 9 to 11 mTorr. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 트렌치를 형성하는 단계는,Forming the trench, 산소(O2) 가스를 포함하는 혼합가스를 식각가스로 사용하는 반도체소자의 리세스게이트 제조 방법.A method for manufacturing a recess gate of a semiconductor device using a mixed gas containing oxygen (O 2 ) gas as an etching gas. 제5항에 있어서,The method of claim 5, 상기 혼합가스는, HBr와 Cl2가 혼합된 HBr/Cl2/O2 혼합가스를 사용하는 반도체소자의 리세스게이트 제조 방법.The mixed gas is recessed gate process for producing a semiconductor device using a HBr / Cl 2 / O 2 mixed gas is HBr and Cl 2 mixed. 제6항에 있어서,The method of claim 6, 상기 산소의 유량을 1.5∼2.5sccm으로 하고, Cl2의 유량을 15∼25sccm으로 하며, 상기 HBr 가스의 유량을 55∼75sccm으로 하는 반도체소자의 리세스게이트 제조 방법.A method for manufacturing a recess gate of a semiconductor device, wherein the flow rate of oxygen is 1.5 to 2.5 sccm, the flow rate of Cl 2 is 15 to 25 sccm, and the flow rate of the HBr gas is 55 to 75 sccm. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 리세스게이트패턴을 형성하는 단계는,Forming the recess gate pattern, HBr/Cl2/O2의 혼합가스를 이용하여 식각하는 반도체소자의 리세스게이트 제조 방법.A method of manufacturing a recess gate of a semiconductor device, which is etched using a mixed gas of HBr / Cl 2 / O 2 .
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KR20010003454A (en) * 1999-06-23 2001-01-15 김영환 Method of manufacturing semiconductor device

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