KR20070087264A - 하부에 있는 메모리 소자와 접촉하기 위한 다마신 도전성라인 - Google Patents

하부에 있는 메모리 소자와 접촉하기 위한 다마신 도전성라인 Download PDF

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KR20070087264A
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찰스 에이치. 데니슨
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오보닉스, 아이엔씨.
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Abstract

다마신 접근 방식은 상 변화 메모리에서 하부 도전성 라인에의 전극을 형성하도록 이용될 수 있다. 상 변화 메모리는 복수의 격리된 메모리 셀로 형성될 수 있고, 각각의 메모리 셀은 상 변화 메모리 임계 스위치 및 상 변화 메모리 기억 소자를 포함한다.
다마신 비아, 상 변화 메모리, 칼코겐화물, 오보닛 재료, 측벽 스페이서, 희생 흡광 재료

Description

하부에 있는 메모리 소자와 접촉하기 위한 다마신 도전성 라인{DAMASCENE CONDUCTIVE LINE FOR CONTACTING AN UNDERLYING MEMORY ELEMENT}
본 발명은 일반적으로 상 변화 메모리에 관한 것이다.
상 변화 메모리(phase change memory) 장치는 상 변화 재료, 즉 전자 메모리로서 전반적인 비정질과 전반적인 결정 상태 사이에서 전기적으로 전환될 수 있는 재료를 사용한다. 메모리 소자의 유형 중 하나는 하나의 애플리케이션에서 전반적인 비정질과 전반적인 결정질 로컬 오더(order) 사이에서, 또는 완전한 비정질과 완전한 결정질 상태 사이의 스펙트럼 전체에 걸쳐서 로컬 오더의 서로 다른 검지가능한 상태들 사이에서 전기적으로 전환될 수 있는 상 변화 재료를 이용한다.
이러한 애플리케이션에 적합한 전형적인 재료는 각종 칼코겐(chalcogenide) 원소를 포함한다. 상 변화 재료의 상태는 또한 불휘발성이다. 메모리가, 저항값을 나타내는 결정, 반결정, 비정질, 또는 반비정질 상태 중 하나로 설정되면 그 저항값은 파워가 제거될지라도 재프로그램될 때까지 유지된다. 이는 프로그램 값이 메모리의 상 또는 물리적 상태(예를 들어, 결정 또는 비정질)를 나타내기 때문이다.
몇몇 경우에, 상 변화 메모리에서 이용되는 전극들 간에 각종 전기적인 접속을 제공하는 것이 바람직할 수 있다.
따라서, 상 변화 메모리용 전기적 접속을 제공하는 대안적인 방법이 요구된다.
본 발명은 상 변화 메모리용 전기적 접속을 제공하는 대안적인 방법 및 장치를 제공하는 것을 그 목적으로 한다.
다마신 접근 방식은 상 변화 메모리에서 하부 도전성 라인에의 전극을 형성하도록 이용될 수 있다. 상 변화 메모리는 복수의 격리된 메모리 셀로 형성될 수 있고, 각각의 메모리 셀은 상 변화 메모리 임계 스위치 및 상 변화 메모리 기억 소자를 포함한다.
본 발명에 따르면, 상 변화 메모리용 전기적 접속을 제공하는 대안적인 방법 및 장치가 제공된다.
도 1에서, 메모리 어레이(106)는 메모리 셀(100)의 로우(12)와 컬럼(34)으로 구성될 수 있다. 각각의 메모리 셀(100)은 상 변화 재료 임계 스위치(102) 및 상 변화 메모리 소자(104)를 포함할 수 있다. 스위치(102)는 메모리 소자(104)의 컬럼 또는 비트라인(34)으로의 접속을 제어한다. 따라서, 본 발명의 일 실시예에 따르면, 스위치(102)는 소자(104)용 선택 장치로서 작용하고 이 소자(104)는 기억 소자로서 작용한다.
본 발명의 몇몇 실시예에서, 임계 스위치(102) 및 메모리 소자(104)는 동일 한 집적 회로에서 하나의 상부에 다른 하나가 형성될 수도 있다. 몇몇 실시예에서, 다중 임계 스위치들(102) 및 다중 메모리 소자들(104)이 하나의 상부에 다른 하나가 적층되어 메모리 셀들(100)의 복수의 평면들을 형성할 수도 있다. 그러나, 다른 실시예들에서, 단일 임계 스위치(102)가 로우(12) 및 컬럼(34)으로 배열되는 메모리 셀의 어레이(106)에서 메모리 셀(100)을 형성하는 단일 메모리 소자(104) 위에 위치할 수도 있다.
도 2에서, 메모리 셀(100)의 어레이(106)의 제조는 패터닝될 수도 있는 막(16)을 형성함으로써 시작된다. 일 실시예에서, 막(16)은 폴리실리콘으로 이루어질 수 있다. 막(16) 아래에 실리콘 이산화물과 같은 절연체로 형성되는 층(14)이 있을 수 있다. 본 발명의 일 실시예에서 층(14) 아래에 로우 라인 도전체(12)가 있을 수 있고 로우 라인 도전체(12) 아래에 절연체(10)가 있을 수 있다. 이러한 실시예에서, 하나 위에 다른 하나가 메모리 어레이(106)의 적층으로 제공될 수 있다.
본 발명의 또다른 실시예에 따르면, 층(10)은 반도체 기판의 일부일 수 있고, 층(12)은 (기판의 반대 도전형의) 층(10)에 형성되는 매장형 워드 라인일 수 있고 층(14)은 기판 위의 절연체일 수 있다.
도 3에서, 기존의 리소그래피 기술로 형성될 수 있는 최소 특징 크기보다 더 작은 크기일 수 있는 서브리소그래피 구멍과 같은 축소된 크기의 구멍을 만들기 위하여, 각각의 개구(17) 내의 패터닝된 막(16) 상에 측벽 스페이서(18)가 규정될 수 있다. 일 실시예에서, 측벽 스페이서(18)는 폴리실리콘으로 형성될 수 있다. 작 은 구멍을 형성하기 위하여 다른 기술도 이용될 수 있다.
도 4에서, 구멍(20)의 크기를 제어하는 측벽 스페이서(18)를 이용하여 에칭함으로써 구멍(20)이 형성될 수 있다. 층(14)을 통하여 구멍(20)이 형성된 후에, 도 5에 나타낸 바와 같이 층(16) 및 측벽 스페이서(18)가 제거될 수 있다.
도 6에서, 그 후 구멍(20)은 상 변화 메모리 소자(104)의 하부 전극으로 작용하는 전극(22)으로 채워질 수 있다. 전극(22)은 일 실시예에서 TiSiN과 같은 저항성 재료일 수 있다.
도 7에서, 최종적으로 메모리 셀(100)이 되는 것을 규정하기 위하여 층들의 적층이 제공될 수 있다. 바닥에서 시작하여, 도 6에서 이미 규정된 구조체 위에 상 변화 재료의 층(24)이 있다. 그 층(24) 위에 상부 전극(26)이 있다. 광학 장벽층(28)은 하부에 놓이는 상 변화 메모리 소자(104)와 상부에 놓이는 임계 스위치(102) 사이에 위치할 수 있다.
일 실시예에서, 상 변화 재료층(24)은 불휘발성, 상 변화 재료일 수 있다. 본 실시예에서, 메모리 소자(104)는 상 변화 메모리로서 지칭될 수 있다. 상 변화 재료는, 예를 들어 열, 빛, 전위, 또는 전류와 같은 에너지 펄스의 인가를 통해 변화될 수 있는 전기적 특성(예를 들어 저항)을 갖는 재료일 수 있다. 상 변화 재료의 예는 칼코겐화물 재료 또는 오보닉 재료(ovonic material)를 포함할 수 있다.
오보닉 재료는 전기적 또는 구조적 변화를 겪는 재료일 수 있고 전위, 전류, 빛, 열 등을 일단 인가하면 반도체로서 작용한다. 칼코겐화물 재료는 주기율표의 4족 중에서 적어도 하나의 원소를 포함하는 재료일 수 있고, 또는 예를 들어 텔루 륨(tellurium), 황(sulfur), 또는 셀레늄(selenium) 원소 중 임의의 원소인, 칼코겐 원소 중 하나 이상을 포함하는 재료일 수 있다. 오보닉 및 칼코겐화물 재료는 정보를 저장하는데 사용될 수 있는 불휘발성 메모리 재료에 의해 이루어진다.
일 실시예에서, 메모리 재료는 텔루륨-게르마늄-안티몬(TexGeySbz) 재료 또는 GeSbTe 합금의 계열 중에서 칼코겐 원소 조성일 수 있지만, 본 발명의 범위는 이들에 한정되지 않는다.
일 실시예에서, 메모리 재료가 불휘발성, 상 변화 재료이면, 메모리 재료는 전기 신호를 메모리 재료에 인가함으로써 적어도 2개의 메모리 상태 중 하나로 프로그램될 수 있다. 전기 신호는 실질적인 결정질 상태와 실질적인 비정질 상태 사이에서 메모리 재료의 상을 변경할 수 있고, 여기서 실질적으로 비정질 상태에서의 메모리 재료의 저항은 실질적인 결정질 상태에서의 메모리 재료의 저항보다 크다. 따라서, 본 실시예에서, 메모리 재료는 정보의 단일 비트 또는 다중 비트 기억을 제공하기 위하여 저항값의 범위내의 적어도 2개의 저항값 중 하나로 변경되도록 적용될 수 있다.
메모리 재료의 상태 또는 상을 변경하기 위한 메모리 재료의 프로그래밍은, 전극(22, 26)에 전위를 인가하여, 메모리 재료에 걸리는 전압을 생성함으로써 수행될 수 있다. 인가된 전위에 대응하여 메모리 재료의 일부를 통하여 전류가 흐를 수 있고, 그 결과 메모리 재료가 가열될 수 있다.
이 가열 및 후속 냉각은 메모리 재료의 메모리 상태 또는 상을 변경시킬 수 있다. 메모리 재료의 상 또는 상태를 변경시킴으로써 메모리 재료의 전기적 특성을 변경시킬 수 있다. 예를 들어, 재료의 저항은 메모리 재료의 상을 변경시킴으로써 변경될 수 있다. 메모리 재료는 프로그램가능 저항성 재료 또는 단순한 프로그램가능 재료로서 지칭될 수도 있다.
일 실시예에서, 약 3 volt를 하부 전극(22)에 그리고 약 제로 volt를 상부 전극(26)에 인가함으로써 메모리 재료의 일부를 가로질러 약 3 volt의 전위차가 인가될 수 있다. 인가된 전위에 응답하여 메모리 재료를 통해 흐르는 전류는 메모리 재료를 가열시킬 수 있다. 이 가열 및 후속 냉각은 재료의 메모리 상태 또는 상을 변경시킬 수 있다.
"리셋" 상태에서 메모리 재료는 비정질 또는 반비정질 상태일 수 있고, "세트" 상태에서 메모리 재료는 결정질 또는 반결정질 상태일 수 있다. 비정질 또는 반비정질 상태에서 메모리 재료의 저항은 결정질 또는 반결정질 상태에서의 메모리 재료의 저항보다 더 클 수 있다. 각각 비정질 및 결정질 상태를 갖는 리셋 및 세트의 조합은 관례이다. 다른 관례가 채택될 수도 있다.
전류에 기인하여, 메모리 재료를 비정질화하고 메모리 재료를 "리셋"하기 위하여(예를 들어, 메모리 재료를 로직 "0"값으로 프로그래밍하기 위하여) 메모리 재료는 상대적으로 더 높은 온도로 가열될 수 있다. 메모리 재료를 상대적으로 더 낮은 결정화 온도로 가열함으로써 메모리 재료를 결정화하고 메모리 재료를 "세트"시킬 수 있다(예를 들어 메모리 재료를 로직 "1"값으로 프로그래밍할 수 있다). 메모리 재료의 각종 저항은, 메모리 재료에 대한 전류량 및 지속기간을 변화시킴으 로써 정보를 기억하도록 달성될 수 있다.
메모리 재료에 기억되는 정보는, 메모리 재료의 저항을 측정함으로써 판독될 수 있다. 예를 들어, 판독 전류는 대향 전극들(22, 26)을 이용하여 메모리 재료에 재공될 수 있고, 메모리 재료에 걸리는 생성된 판독 전압은 예를 들어 감지 증폭기(도시 안됨)를 이용하여 참조 전압에 대하여 비교될 수 있다. 판독 전압은 메모리 기억 소자에 의해 나타내어지는 저항에 비례할 수 있다. 따라서, 더 높은 전압은, 메모리 재료가 상대적으로 더 높은 저항 상태, 예를 들어 "리셋" 상태인 것을 나타낸다. 더 낮은 전압은, 메모리 재료가 상대적으로 더 낮은 저항 상태, 예를 들어 "세트" 상태인 것을 나타낸다.
임계 스위치(102)는, 일 실시예에서 탄소로 형성될 수 있는 하부 전극(30), 오보닉 임계 재료(32), 및 상부 전극(34)을 포함할 수 있다. 일 실시예에서, 재료(32)는 TaAsSiGe일 수 있다. 상부 전극은 일 실시예에서 티타늄 또는 질화 티타늄일 수 있다. 상부 전극(34)은 이하에서 보다 상세하게 설명하는 바와 같이 다마신 처리에서 추가의 처리 마진을 부여하고 비아 랜딩(via landing) 문제를 회피하기 위하여 상당한 수직 범위를 가질 수 있으며, 예컨대 이 수직 범위는 수평 범위의 적어도 2배일 수 있다. 다마신 처리는 유전체에서 금속 라인의 윤곽을 그리는데 사용된다.
도 8로 이동하여, 도 7에 나타낸 구조체는, 각각이 최종적으로 서로 다른 셀들(100)에 대응하는 아일랜드(36a 및 36b)를 형성하도록 리소그래피적으로 규정되고 에칭될 수 있다. 몇몇 실시예에서, 메모리 어레이(106)의 일부만이 도시되었으 나, 실제 많은 수의 아일랜드(36)가 제공될 수 있다.
도 9에 나타낸 대안적인 실시예에서, 상부 전극(34)은, 상부 전극(34)의 에칭을 규정하는데 사용되는 하드 마스크(40)에 의해 덮일 수 있다. 하드 마스크(40)가 규정되고 상부 전극(34)이 에칭된 후에, 측벽 스페이서(42)가 도 10에 나타낸 바와 같이 제공될 수 있다. 그 후 측벽 스페이서(42)는, 도 11에 나타낸 바와 같이, 전극(34)의 폭보다 넓은 폭으로 하부에 있는 층을 에칭하기 위한, 더 큰 크기의 에치 마스크를 형성하는데 이용될 수 있다. 그 결과, 각 측상의 추가의 정렬 허용오차가 달성된다. 추가의 정렬 허용오차의 량은 측벽 스페이서(42)의 폭과 같다. 층(24)이 하부 전극(22)을 중첩하는 총량은 도 11에서 "O"로서 나타내어진다. 이 치수는 측벽 스페이서(42)의 사용으로 인해 더 크다.
도 12에서 그리고 이미 도 8에 나타낸 실시예에 계속하여, 절연체(44)가 피착된다. 절연체(44)는 몇몇 실시예에서 언급되는 저유전 상수 유전체, 고밀도 플라즈마 산화물, 또는 스핀-온 글래스(spin-on glass)일 수 있다. 일 실시예에서 아일랜드(36) 위의 절연체(44)의 높이는 도 12에서 A로서 나타내어진다. 절연체(44) 상에 광학 에치 스탑(etch stop; 46)이 형성될 수 있다. 일 실시예에서, 에치 스탑(46)은 SiOxNy 또는 SiOxCy 또는 Si3N4일 수 있다. 에치 스탑(46)은 절연체(44) 및 층(14)을 통해 도전성 라인(12)까지 아래로 연장되는 비아(48)를 규정하는데 이용될 수 있다. 비아(48)는 본 발명의 일 실시예에 따라서 주변부(periphery; 38)에 형성된다.
도 13에서, 도 12에 나타낸 구조체는, 주변부 내의 비아(48)를 채우고 아일랜드(36)를 포함하는 메모리 어레이(106)를 덮는 희생 흡광 재료(sacrificial light absorbing material SLAM; 47)로 코팅될 수 있다. 포토레지스트(48)가 피착되고 원하는 패턴으로 패터닝되어 이하에서 설명하는 후속 구조체를 형성할 수 있다.
도 14에 나타낸 바와 같이, 포토레지스트(48)는 메모리 어레이(106)의 그루브(53) 및 주변부(38)의 그루브(55)를 규정하는데 이용될 수 있다. 그루브(53 및 55)는 몇몇 실시예에서 동일한 깊이를 가질 수 있다. SLAM(47)의 일부는 그루브(55) 아래에 남는다. 에치 스탑(46) 아래의 그루브(53)의 최소 깊이는 B로서 나타내어진다. 본 발명의 몇몇 실시예에서, 치수 B는 도 12에 나타낸 치수 A보다 크거나 같은 것이 바람직하다.
도 15에서, 그루브(53)는 일 실시예에서 최대 깊이 C까지 연장될 수 있다. 에천트가 절연체(44)를 에칭하지만 전극(34)은 에칭하지 않도록 통상의 선택 에칭 기술이 이용될 수 있다. 최대 에치 깊이는 본 발명의 몇몇 실시예에서 깊이 C보다 더 크지 않을 수 있다. 그 결과, 각각의 임계 스위치 상부 전극(34)과 상부 컬럼 라인 사이에 별도의 비아가 이용되지 않는다. 몇몇 실시예에서, 이렇게 함으로써 컬럼 금속 사이의 전용 비아를 형성하는데 요구되는 리소그래피 및 에치 단계들과 관련되는 처리 단계들을 줄일 수 있고, 이러한 비아와 임계 스위치 상부 전극의 오정렬에 대한 마진이 덜 필요하므로 셀 크기를 작게 할 수 있다. 컬럼 라인과 임계 스위치(102)의 상부 전극(34) 사이의 몇몇 오정렬은 허용될 수 있다.
도 16에서, 레지스트(48)와 SLAM(47)의 수평층이 스트립될 수 있고, 장벽 금속층(60)이 피착될 수 있고, 구리(62)가 전기도금될 수 있다. 일 실시예에서, 장벽층은 화학 기상 증착된 질화 탄탈륨이다. 그 결과 생긴 구조체는, 상부 표면을 평탄화하도록 화학 기계적으로 연마될 수 있다. 추가의 메모리 어레이들(106)이 이후의 몇몇 실시예에서 도 6에 나타낸 구조체 위에 형성될 수 있다.
몇몇 실시예에서, 깊이 A는 절연체(44)를 통하여 아래로 상부 전극(34)까지의 깊이이다. 깊이 B는 상부 전극(34)에 컨택트될 수 있게 해주는 그루브(53)의 최소 깊이이다. 모든 경우에, 더 큰 그루브(53) 깊이가 사용될 수 있지만, 일반적으로 깊이 B는 깊이 A보다 더 크다. 깊이 C는 몇몇 실시예에서 그루브(53)가 에칭될 수 있는 최대 깊이인데, 그 이유는 그 후 전극(34)을 지나서 단락될 가능성이 있기 때문이다.
본 발명의 몇몇 실시예에서, 임계 스위치(102)는 상부 컬럼 라인 도전체에 연결되고 메모리 소자(104)는 하부 로우 라인 도전체(12) 상에 연결된다. 본 기술분야의 숙련된 자라면 몇몇 실시예에서 스위치(102)가 로우에 연결될 수 있고 메모리 소자(104)가 컬럼에 연결될 수도 있다는 점에서 "로우" 및 "컬럼"의 지정은 임의적일 수 있다는 점을 이해할 것이다.
마찬가지로, 스위치(102)가 메모리 소자(104) 위에 있는 것으로 실시예에서 설명하고 있으나, 메모리 소자(104)가 스위치(102)의 상부에 있도록 위치는 교체될 수 있다. 그러나, 소자(104) 위에 스위치(102)가 있도록 하는 위치를 유지하는 몇몇 실시예에서는 몇몇 이점이 있다. 예를 들어, 메모리 소자(104)가 먼저 배치될 때 축소된 크기의 하부 전극(22)을 생성하기가 보다 쉬울 수 있다.
도 17에서, 본 발명의 실시예에 따른 시스템(500)의 일부를 설명한다. 시스템(500)은, 무선으로 정보를 전송하거나 수신하는데 적용될 수 있는, 예를 들어 개인용 정보 단말기(PDA), 무선 기능을 갖는 랩탑 또는 휴대용 컴퓨터, 웹 태블릿, 무선 전화, 페이저, 인스턴트 메시징 장치, 디지털 뮤직 플레이어, 디지털 카메라 등의 장치와 같은 무선 장치에 사용될 수 있다. 시스템(500)은 협역 무선망(WLAN) 시스템, 개인 영역 무선망(WPAN) 시스템, 또는 셀룰러 네트워크 중 임의의 하나에 사용될 수 있지만, 본 발명의 범위는 이 점에 한정되지 않는다.
시스템(500)은, 서로 버스(550)를 통하여 연결되는, 제어기(510), 입출력 장치(520)(예를 들어, 키패드 디스플레이), 메모리(530), 및 무선 인테페이스(540)를 포함할 수 있다. 본 발명의 범위는 임의의 하나 또는 모든 이들 구성요소를 갖는 실시예에 한정되지 않는다는 것이 주지되어야 한다.
제어기(510)는 예를 들어 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 등을 포함할 수 있다. 메모리(530)는 시스템에 또는 시스템에 의해 전송되는 메시지를 저장하는데 사용될 수 있다. 또한 메모리는 선택적으로 제어기(510)에 의해 실행되는 명령을 저장하는데 사용될 수도 있다. 시스템(500)의 동작 동안 이는 사용자 데이터를 저장하는데 사용될 수도 있다. 메모리(530)는 하나 이상의 상이한 타입의 메모리에 의해 제공될 수 있다. 예를 들어, 메모리(530)는 휘발성 메모리(임의의 타입의 랜덤 액세스 메모리), 플래시 메모리와 같은 불휘발성 메모리, 및/또는 예를 들어 메모리 소자(104) 및 스위치(102)와 같은 메모리를 포함하는 상 변화 메모리를 포함할 수 있다.
입출력 장치(520)는 메시지를 생성하는데 이용될 수 있다. 시스템(500)은 무선의(wireless) RF(무선 주파수) 신호를 갖는 무선 통신망과 메시지를 송수신하는 무선 인터페이스(540)를 사용할 수 있다. 무선 인터페이스(540)의 예는 이극 안테나(dipole antenna)와 같은 안테나 또는 무선 송수신기를 포함할 수 있지만, 본 발명의 범위는 이 점에 한정되지 않는다.
본 발명은 한정된 수의 실시예들에 대하여 설명하였으나, 본 기술분야의 숙련된 자라면 이들로부터 수많은 수정 및 변형을 인식할 것이다. 첨부된 특허청구범위는 모든 이러한 수정 및 변형을 본 발명의 진정한 사상 및 범위 내로서 포함하도록 의도하고 있다.
도 1은 본 발명의 일 실시예의 개략적인 도면.
도 2는 본 발명의 일 실시예에 따른 제조의 초기 단계에서 도 1에 나타낸 구조의 부분 확대 단면도.
도 3은 본 발명의 일 실시예에 따른 제조의 후속 단계에서의 부분 확대 단면도.
도 4는 본 발명의 일 실시예에 따른 제조의 후속 단계에서의 부분 확대 단면도.
도 5는 본 발명의 일 실시예에 따른 제조의 후속 단계에서의 부분 확대 단면도.
도 6은 본 발명의 일 실시예에 따른 제조의 후속 단계에서의 부분 확대 단면도.
도 7은 본 발명의 일 실시예에 따른 제조의 후속 단계에서의 부분 확대 단면도.
도 8은 본 발명의 일 실시예에 따른 제조의 후속 단계에서의 부분 확대 단면도.
도 9는 본 발명에 따른 대안적인 실시예의 부분 확대 단면도.
도 10은 본 발명의 일 실시예에 따른 도 9의 실시예의 제조의 후속 단계에서의 부분 확대 단면도.
도 11은 본 발명의 일 실시예에 따른 도 10의 실시예의 제조의 후속 단계에 서의 부분 확대 단면도.
도 12는 본 발명의 일 실시예에 따른 도 8에 나타낸 실시예의 제조의 후속 단계에서의 부분 확대 단면도.
도 13은 본 발명의 일 실시예에 따른 제조의 후속 단계에서의 부분 확대 단면도.
도 14는 본 발명의 일 실시예에 따른 제조의 후속 단계에서의 부분 확대 단면도.
도 15는 본 발명의 일 실시예에 따른 제조의 후속 단계에서의 부분 확대 단면도.
도 16은 본 발명의 일 실시예에 따른 제조의 후속 단계에서의 부분 확대 단면도.
도 17은 본 발명의 일 실시예의 시스템 도면.

Claims (36)

  1. 상 변화 메모리(phase change memory)의 주변부에 도전성 라인에의 다마신 비아(damascene via)를 형성하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상 변화 기억 소자 및 상 변화 임계 스위치를 포함하는 상 변화 메모리를 형성하는 단계를 포함하는 방법.
  3. 제2항에 있어서,
    상기 소자 위에 상기 스위치를 형성하는 단계를 포함하는 방법.
  4. 제3항에 있어서,
    기판 상에 구멍(pore)을 형성하는 단계를 포함하며,
    상기 구멍은 이용가능한 리소그래픽 기술들에 의해 가능한 특성 크기(feature size)보다 더 작은 치수를 갖는 방법.
  5. 제4항에 있어서,
    절연체를 통하여 개구를 형성함으로써 상기 구멍을 형성하는 단계, 및 상기 개구에 측벽 스페이서를 형성하는 단계를 포함하는 방법.
  6. 제5항에 있어서,
    상기 구멍에 상기 상 변화 기억 소자의 하부 전극을 형성하는 단계를 포함하는 방법.
  7. 제2항에 있어서,
    상기 임계 스위치 및 상기 기억 소자 사이에 장벽층을 형성하는 단계를 포함하는 방법.
  8. 제1항에 있어서,
    수평 범위의 적어도 2배의 수직 범위를 갖는 상부 전극을 형성하는 단계를 포함하는 방법.
  9. 제2항에 있어서,
    상기 상 변화 기억 소자 및 상기 임계 스위치 위에 상부 전극을 형성하는 단계를 포함하며,
    상기 전극은 측벽 스페이서들을 갖는 방법.
  10. 제9항에 있어서,
    상기 측벽 스페이서들을 마스크로서 사용하여 하부에 있는 층들을 에칭하는 단계를 포함하는 방법.
  11. 제1항에 있어서,
    복수의 셀들을 서로 이격되는 복수의 집적 아일랜드들로서 형성하는 단계를 포함하는 방법.
  12. 제11항에 있어서,
    상기 아일랜드들을 절연체로 둘러싸는 영역들을 채우는 단계를 포함하는 방법.
  13. 제12항에 있어서,
    상기 상부 전극들의 상부 범위 위의 높이로 상기 절연체를 형성하는 단계를 포함하는 방법.
  14. 제13항에 있어서,
    상기 절연체를 통하여 아래로 상기 상부 전극들의 상부 범위까지 그리고 상기 상부 전극의 상부 범위를 지나서 그루브(groove)를 형성하는 단계를 포함하는 방법.
  15. 제13항에 있어서,
    메모리 어레이 및 주변부에 수직 그루브를 형성하는 단계를 포함하는 방법.
  16. 제15항에 있어서,
    상기 주변부의 상기 그루브를 희생 흡광 재료(sacrificial light absorbing material)로 채우는 단계를 포함하는 방법.
  17. 제16항에 있어서,
    상기 주변부의 상기 그루브를 상기 희생 흡광 재료 내로 에칭하는 단계를 포함하는 방법.
  18. 제17항에 있어서,
    다마신 비아를 형성하는 상기 단계는 상기 그루브들을 도전성 재료로 채우는 단계를 포함하는 방법.
  19. 제18항에 있어서,
    상기 주변부의 상기 그루브를 상기 메모리 어레이의 상기 그루브들보다 더 깊게 형성하는 단계를 포함하는 방법.
  20. 제19항에 있어서,
    상기 주변부의 상기 그루브들을 상기 상부 전극의 상부 범위 아래 그리고 상 기 상부 전극의 하부 범위 위의 깊이로 형성하는 단계를 포함하는 방법.
  21. 상 변화 재료;
    상기 상 변화 재료에 연결되는 도전성 라인; 및
    상기 도전성 라인에의 다마신 비아를 포함하는 장치.
  22. 제21항에 있어서,
    상기 메모리는 상 변화 기억 소자 및 상 변화 임계 스위치를 포함하는 장치.
  23. 제22항에 있어서,
    상기 스위치는 상기 소자 위에 형성되는 장치.
  24. 제23항에 있어서,
    기판, 상기 기판 위의 구멍을 포함하며,
    상기 구멍은 이용가능한 리소그래피 기술들에 의해 가능한 특성 크기보다 더 작은 치수를 갖는 장치.
  25. 제24항에 있어서,
    상기 기판 위의 절연체를 포함하며,
    상기 구멍은 상기 절연체에 개구로서 형성되고,
    상기 구멍은 상기 개구에 측벽 스페이서를 갖는 장치.
  26. 제25항에 있어서,
    상기 구멍에 상기 상 변화 기억 소자용 전극을 포함하는 장치.
  27. 제22항에 있어서,
    상기 임계 스위치와 상기 기억 소자 사이에 장벽층을 포함하는 장치.
  28. 제21항에 있어서,
    수평 범위의 적어도 2배의 수직 범위를 갖는 상부 전극을 포함하는 장치.
  29. 제21항에 있어서,
    상기 다마신 비아는 절연체를 통하여 연장하는 금속 라인을 포함하는 장치.
  30. 제어기;
    프로세서-기반 장치에 연결되는 무선 인터페이스; 및
    상기 장치에 연결되는 메모리를 포함하는 시스템으로서,
    상기 메모리는 상 변화 재료, 상기 상 변화 재료에 연결되는 도전성 라인, 및 상기 도전성 라인에의 다마신 비아를 포함하는 시스템.
  31. 제30항에 있어서,
    상기 메모리는 상 변화 기억 소자 및 상 변화 임계 스위치를 포함하는 시스템.
  32. 제31항에 있어서,
    상기 스위치는 상기 소자 위에 형성되는 시스템.
  33. 제32항에 있어서,
    기판, 상기 기판 위의 구멍을 포함하며,
    상기 구멍은 이용가능한 리소그래피 기술들에 의해 이용가능한 특성 크기보다 더 작은 치수를 갖는 시스템.
  34. 제33항에 있어서,
    상기 기판 위의 절연체를 포함하며,
    상기 구멍은 상기 절연체에 개구로서 형성되고,
    상기 구멍은 상기 개구에 측벽 스페이서를 갖는 시스템.
  35. 제34항에 있어서,
    상기 구멍에 상기 상 변화 기억 소자용 전극을 포함하는 시스템.
  36. 제30항에 있어서,
    상기 무선 인터페이스는 이극 안테나(dipole antenna)를 포함하는 시스템.
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