KR20070087085A - 반도체 장치 - Google Patents

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KR20070087085A
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미츠오 스기노
타케시 호소미
유시 사카모토
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스미토모 베이클리트 컴퍼니 리미티드
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Abstract

반도체 장치(100)는 BGA 기판(110), 반도체 칩(101), 범프(106) 및 범프(106)의 주위에 충전된 언더필(108)을 구비하고 있다. 반도체 칩(101)의 층간절연막(104)은 저유전율막에 의해 구성되어 있다. 범프(106)는 무연 땜납(lead-free solder)으로 이루어진다. 언더필(108)은 탄성률이 150 MPa 이상 800 MPa 이하인 수지 재료에 의해 구성되며, BGA 기판(110)의 기판면 안쪽 방향의 선팽창률은 14 ppm/℃ 미만으로 되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 기판상에 반도체 소자가 실장(實裝)된 구성의 반도체 장치에 관한 것이다.
기판상에 반도체 칩을 페이스다운(face-down) 실장하는 경우, 기판과 칩 사이에 공극부가 생기기 때문에, 그 공극에 언더필(underfill)이라고 불리는 절연 재료를 충전하는 일이 필요해진다. 언더필의 재료로는 종래 에폭시 수지를 비롯한 열경화성 수지가 널리 사용되어 왔다(일본 특개평11-233571호 공보).
발명의 개시
여기서, 반도체 칩이 페이스다운 실장된 반도체 장치는 이하와 같은 과제를 가지고 있었다.
기판과 반도체 칩은 일반적으로 선팽창률이 다르다. 기판은 유기 수지를 함유하는 재료로 구성되어 있으며, 반도체 칩보다 큰 선팽창률을 갖는다. 이 때문에, 기판상에 반도체 칩을 실장한 구조의 반도체 장치가 열이력(熱履歷)을 받으면, 양자의 선팽창률이 서로 다름으로 인해 기판의 휨이 발생한다. 종래의 반도체 장치에서는 이 휨의 발생에 의해 반도체 칩이나 반도체 칩과 범프(bump)의 계면, 범프와 기판의 계면 등에 크랙(crack) 등의 손상이 발생하는 일이 있었다.
이에 덧붙여, 기판상에 반도체 칩이 실장된 패키지가 휘면, 전술한 바와 같은 손상의 발생뿐만 아니라, 패키지를 기판에 실장하는 것이 어려워진다. 따라서, 패키지의 휨을 억제하는 것이 요구되고 있다.
한편, 근래에는 반도체 칩의 구성 재료나 칩과 기판을 접속하는 범프의 재료로 종래와 다른 것이 이용되게 되어, 언더필에 대해서도 이들에 적합하도록 새로이 설계하는 것이 요구되게 되었다. 예를 들어, 반도체 칩에 대해서는 배선층을 구성하는 절연막 재료로 'low-k'라고 불리는 저유전율막이 사용되게 되었다. 이와 같은 막을 사용함으로써, 배선간의 크로스토크(crosstalk)가 억제되어 높은 신뢰성으로 고속 동작하는 반도체 장치를 실현할 수 있다. 또, 범프의 구성 재료로는 환경 조화의 관점에서 납을 함유하지 않는 재료가 주류가 되고 있다.
상술한 크랙 등의 손상의 발생은 low-k 막이나 무연 땜납을 사용한 경우 보다 현저해진다. low-k 막은 일반적으로 기계적 강도가 충분하지 않다. 이 때문에 패키지가 휘는 등 하여 칩에 응력이 발생하면, 그 정도가 극단적이지 않더라도 low-k 막 중에 크랙이 발생하는 일이 있었다. 또, 무연 땜납은 인성(靭性)이 충분하지 않기 때문에, 범프와, 칩이나 기판의 계면에서 크랙이 발생하기 쉽다.
반도체 칩의 손상 및 범프 주변 부분의 손상 양쪽 모두를 억제하기 위해서는, 언더필을 종래와 다른 시점에서 최적으로 설계하는 동시에, 그와 더불어 기판의 구성도 최적화하는 것이 중요해진다. 본 발명은 이러한 관점으로부터 이루어진 것이다.
본 발명에 의하면,
기판과,
상기 기판상에 실장된 반도체 소자와,
상기 기판과 상기 반도체 소자 사이에 설치된, 상기 기판과 상기 반도체 소자를 접속하는 범프 및 상기 범프 주위에 충전된 언더필을 구비하고,
상기 범프는 무연 땜납(lead-free solder)으로 이루어지고,
상기 언더필은 탄성률이 150 MPa 이상 3,000 MPa 이하인 수지 재료로 이루어지고,
상기 언더필의 선팽창률이 40 ppm/℃ 이하이고,
상기 기판의 기판면 안쪽 방향의 선팽창률이 14 ppm/℃ 미만이고,
상기 기판의 기판 두께 방향의 선팽창률이 30 ppm/℃ 미만인 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명에 의하면, 언더필이 높은 탄성률의 수지 재료에 의해 구성되어 있기 때문에, 범프의 주위가 강고하게 고정되어 범프 주변에서의 크랙의 발생이 억제된다. 덧붙여, 기판의 기판면 안쪽 방향의 선팽창률이 14 ppm/℃ 미만이고, 또 기판의 기판 두께 방향의 선팽창률이 30 ppm/℃ 미만이기 때문에, 기판의 휨이 저감되는 결과 반도체 소자의 손상이 효과적으로 억제된다. 또한, 기판의 휨이 저감되는 결과 반도체 장치의 기판에 대한 실장이 어려워지는 것을 방지할 수 있다.
여기서, 언더필의 탄성률은 125℃ 분위기하에서 측정한 것이다. 구체적으로는, 텐실론(Tensilon) 시험기로 속도 1 ㎜/분으로 하여 125℃ 분위기하에서 측정하여 얻어진 응력-변형도 곡선의 초기 기울기로부터 산출된 것이다.
발명을 실시하기 위한 최선의 형태
본 발명은 반도체 소자를 기판상에 실장해서 이루어진 것이다. 기판으로는 BGA와 같은 소자 탑재 기판(프린트 배선 기판에 탑재되는 기판으로서, 그 상부에는 반도체 소자가 탑재되는 지지 기판), 또는 프린트 배선 기판을 사용할 수 있다.
도 1은 본 발명에 관한 반도체 장치(100)의 일례를 나타내는 개략 구성을 나타내는 도면이다. 도 2는 다른 예를 나타내는 개략 구성을 나타내는 도면이다. 도 3은 도 1의 확대도이다. 이하, 도 1의 예에 대해 설명한다.
반도체 장치(100)는 BGA 기판(110)과, 그 위에 실장된 반도체 칩(101)과, 이들 사이에 설치된 BGA 기판(110) 및 반도체 칩(101)을 접속하는 범프(106)와, 범프(106)의 주위에 충전된 언더필(108)을 구비하고 있다.
반도체 칩(101)은 실리콘 기판(102)의 주면(主面)에 구리 배선(105)을 포함하는 층간절연막(104), 보호막(107)이 순차적으로 적층된 구조를 갖는다. 보호막(107)의 개구부에는 범프(106)가 설치되며, 이를 통해 반도체 칩(101)과 BGA 기판(110)의 접속이 이루어진다. 층간절연막(104)은 다층막이며, 비유전율(比誘電率) 3.3 이하의 저유전율막을 포함하고 있다. 범프(106)는 무연 땜납으로 이루어진다. 언더필(108)은 탄성률이 150 MPa 이상 3,000 MPa 이하, 바람직하게는 150 MPa 이상 800 MPa 이하인 수지 재료로 구성되어 있다. BGA 기판(110)의 기판면 안쪽 방향의 선팽창률은 14 ppm/℃ 미만이며, 언더필(108)의 선팽창률과 BGA 기판(110)의 기판면 안쪽 방향의 선팽창률의 차이는 20 ppm/℃ 이하로 되어 있다.
또한, 언더필(108)의 선팽창률은 40 ppm/℃ 이하이며, BGA 기판(110)의 기판 두께 방향의 선팽창률은 30 ppm/℃ 미만이다.
도 1에 나타낸 바와 같이, 반도체 장치(100)는 땜납 볼(114)을 통해 프리트 배선 기판(116)에 실장된다.
이하, 이 반도체 장치(100)의 작용 효과에 대해 설명한다.
low-k 막으로 이루어진 배선층(104)의 손상은 반도체 칩(101)과 BGA 기판(110)의 선팽창률이 다름으로 인한 열응력에 의해 발생한다. 이 손상을 억제하기 위해서는 반도체 칩(101)과 BGA 기판(110) 사이에 발생하는 열응력을 저감하는 것이 유효하다. 이 관점에서는 언더필(108)은 낮은 탄성률을 갖는 것이 바람직하다.
한편, 범프(106)와 반도체 칩(101)의 계면에서의 크랙은 반도체 칩(101)과 BGA 기판(110)의 선팽창률이 다름으로 인한 열뒤틀림에 의해 범프(106)의 변형이 일어나고, 이에 의해 범프(106)와 반도체 칩(101)의 계면에 큰 응력이 발생함으로써 생긴다. 이 크랙을 억제하기 위해서는 범프(106)의 변형을 억제하는 것이 유효하다. 이 관점에서는 언더필(108)은 높은 탄성률을 갖는 것이 바람직하다.
이들 과제를 언더필(108)의 설계만으로 해결하려고 하면 언더필(108)에 대해 상반되는 성능이 요구되게 된다. 따라서, 본 실시형태에서는 상기와 같이 언더필(108)로 고탄성률의 것을 사용하는 동시에, BGA 기판(110)의 기판면 안쪽 방향의 선팽창률을 낮게 억제함으로써 배선층(104)의 손상을 억제하고 있다.
이와 같은 특성을 갖는 언더필(108) 및 BGA 기판(110)은 여러 가지의 방법에 의해 실현할 수 있지만, 본 실시형태에서는 언더필(108)에 실리카를 고충전하는 등의 방법으로 고탄성률화를 도모하는 동시에, BGA 기판(110)으로 시아네이트 수지를 사용하는 등의 방법으로 저선팽창률화를 도모하고 있다.
본 실시형태에 관한 반도체 장치(100)에 의하면, 열이력을 받았을 때의 (i) low-k 막으로 이루어진 배선층(104)의 손상 및 (ⅱ) 범프(106)와 반도체 칩(101)의 계면에서의 크랙의 발생을 효과적으로 억제할 수 있다. 본 실시형태에 관한 반도체 장치(100)는 언더필(108)로서 높은 탄성률 범위인 150 MPa 이상 3,000 MPa 이하, 바람직하게는 150 MPa 이상 800 MPa 이하인 수지 재료를 사용하고 있다. 이에 의해, 범프(106)의 주위를 강고하게 고정하여 변형을 억제하고, 범프(106)와 반도체 칩(101)의 계면에서의 크랙의 발생이 억제된다. 또한, BGA 기판(110)의 기판면 안쪽 방향의 선팽창률을 14 ppm/℃ 미만으로 함으로써 low-k 막으로 이루어진 배선층(104)의 손상이 억제된다. 특히, 본 실시형태에서는 반도체 칩(101)의 선팽창 계수와 BGA 기판(110)의 기판면 안쪽 방향의 선팽창률의 차이를 20 ppm 이하로 하고 있어, 배선층(104)의 손상을 확실히 억제하고 있다.
여기서, 본 실시형태에서는 언더필(108)의 선팽창률을 BGA 기판(110)의 기판면 안쪽 방향의 선팽창률보다 크고, 범프(106)의 선팽창률보다 작게 설정하고 있다. 또, 언더필(108)과 범프(106)의 선팽창률 차를 10 ppm 이하로 하여 반도체 장치(100)의 신뢰성 향상을 한층 더 도모하고 있다. 종래기술의 항에서 기술한 바와 같이, 무연 땜납과 low-k 막을 사용한 반도체 칩을 조합했을 경우 low-k 막의 손상이 일어나기 쉽다. 이 원인은 반드시 분명하지는 않지만, 무연 땜납이 유연 땜납에 비해 탄성률이 높고 딱딱하고 무른 성질을 갖는 것이 원인의 하나가 된다고 추찰(推察)된다. 따라서, 본 발명에서는 언더필(108)의 재료를 적절히 설계함으로써, 범프(106)와 그 주위에 있는 언더필(108)의 선팽창률 차를 저감하고, 이들 계면에 발생하는 열응력·열뒤틀림을 저감하여 low-k 막의 손상을 억제하고 있다.
이하, 반도체 장치(100)의 각부의 구성에 대해 상술한다.
[기판]
BGA 기판(110)은 반도체 칩(101)을 지지하는 기판이다. BGA 기판(110)의 기판면 안쪽 방향의 선팽창률은 14 ppm/℃ 미만인 것이 바람직하며, 12 ppm/℃ 이하인 것이 보다 바람직하다. 또, BGA 기판(110)의 기판 두께 방향의 선팽창률은 30 ppm/℃ 미만인 것이 보다 바람직하다. 나아가서는, BGA 기판(110)의 기판 두께 방향의 선팽창률은 20 ppm/℃ 이하인 것이 보다 바람직하다. BGA 기판(110)의 선팽창률을 상기 범위내로 함으로써, low-k 막의 손상 억제와 범프 주변 부분의 손상 억제를 동시에 도모할 수 있다.
또, BGA 기판(110)은 높은 유리전이온도를 갖는 것이 바람직하다. 구체적으로는, 220℃ 이상으로 하는 것이 바람직하며, 230℃ 이상으로 하는 것이 보다 바람직하다. 이렇게 함으로써 내열성, 신뢰성이 뛰어난 반도체 장치를 얻을 수 있다.
BGA 기판(110)은 유리천(glass cloth) 등의 기재에 열경화성 수지를 함침시켜 얻어진 것이다.
기재로는 예를 들면 유리 직포, 유리 부직포, 유리 페이퍼 등의 유리 섬유 기재, 종이(펄프), 아라미드(aramid), 폴리에스테르, 불소 수지 등의 유기 섬유로 이루어진 직포나 부직포, 금속 섬유, 카본 섬유, 광물 섬유 등으로 이루어진 직포, 부직포, 매트류 등을 들 수 있다. 이들 기재는 단독 또는 혼합하여 사용해도 된다.
기재에 함침시키는 열경화성 수지로는 에폭시 수지, BT 레진, 시아네이트 수지 등을 사용할 수도 있으며, 이들을 단독으로 또는 복수 종류 조합하여 사용할 수 있다. 본 실시형태에서는 노볼락형 시아네이트 수지를 사용한다. 노볼락형 시아네이트 수지로는 예를 들면 화학식 1로 표시되는 것을 사용할 수 있다. 식 중, n은 정수를 나타낸다.
Figure 112007051339013-PCT00001
이에 의해, 기판의 선팽창률을 효과적으로 저감하여 기판의 휨을 억제할 수 있다. 노볼락형 시아네이트 수지는 분자량이 큰 것과 작은 것을 복수 종류 병용해 도 된다.
기재에 함침시키는 열경화성 수지로는 상기 시아네이트 수지에 더하여 비페닐알킬렌 골격을 갖는 에폭시 수지나 노볼락 수지를 사용해도 된다. 이와 같이 하면, 저선팽창률, 고탄성률의 특성을 유지하면서 난연성이나 내습성을 향상시킬 수 있다.
BGA 기판(110)을 구성하는 수지는 경화 촉매를 함유하고 있어도 된다. 경화 촉매로는, 예를 들면 나프텐산 아연, 나프텐산 코발트, 옥틸산 주석, 옥틸산 코발트 등의 유기 금속염, 트리에틸아민, 트리부틸아민, 디아자비시클로[2,2,2]옥탄 등의 3급 아민류, 2-페닐-4-메틸이미다졸, 2-에틸-4-메틸이미다졸, 2-페닐-4,5-디히드록시메틸이미다졸, 2-페닐-4-메틸-5-히드록시메틸이미다졸 등의 이미다졸류, 페놀, 비스페놀 A, 노닐 페놀 등의 페놀 화합물, 페놀 수지 및 유기산 등을 들 수 있다. 이들을 단독 또는 이들의 혼합물로 사용할 수 있다. 이들 중에서도 페놀 수지(특히, 페놀 노볼락 수지)를 사용할 수 있다.
BGA 기판(110)을 구성하는 수지 조성물은 충전제를 포함한다. 충전제로는, 예를 들면 탈크(talc), 클레이, 운모, 유리 등의 규산염, 알루미나, 실리카 등의 산화물, 탄산칼슘, 탄산마그네슘 등의 탄산염, 수산화알루미늄, 수산화마그네슘 등의 수산화물 등을 들 수 있다. 이들 중에서도 실리카가 바람직하다. 이렇게 함으로써 BGA 기판(110)의 선팽창률을 낮게 하는 동시에 탄성률을 높게 할 수 있다. 실리카의 함유율은 BGA 기판(110)의 수지 조성물 전체를 기준으로 하여 바람직하게는 60 중량% 이상, 보다 바람직하게는 65 중량% 이상으로 한다. 이에 의해, 선팽 창률을 한층 낮게 하는 동시에 탄성률을 한층 높게 할 수 있다.
충전제는 특별히 한정되지 않지만, 분말상인 것이 바람직하며, 특히 분말상의 무기 충전제를 사용할 수 있다. 이에 의해, 수지 조성물의 유동성을 보다 제어할 수 있다. 또, 프리프레그(prepreg)를 보다 저열팽창화할 수 있다.
실리카로는 용융 실리카가 바람직하게 사용된다. 그 형상은 구상(球狀)이 바람직하다. 실리카 함유량을 증대시키면 수지의 유동성이 저하되기 때문에 기판의 제조 안정성이 손상된다. 따라서, 수지의 유동성이 양호하게 유지되는 범위 내에서 실리카 함유량을 증대시키는 것이 중요하지만, 상기의 형상으로 함으로써 실리카 함유량을 향상시키는 것이 가능해져 BGA 기판(110)의 선팽창률을 저감할 수 있다.
또, 상기 충전제의 평균 입경은 특별히 한정되지 않지만, 2 ㎛ 이하가 바람직하고, 특히 0.2~1 ㎛가 바람직하다. 충전제의 평균 입경이 상기 범위 내이면 충전율을 높게 하는 것이 가능해진다.
실리카로는 실란 커플링제에 의한 표면 처리가 된 것을 사용해도 된다. 실란 커플링제로는 에폭시 실란, 아미노 실란, 비닐 실란 등, 여러 가지 것을 사용할 수 있다. 이와 같은 표면 처리 실리카를 사용함으로써 실리카 함유량을 한층 향상시키는 것이 가능해진다.
[반도체 칩]
반도체 칩(101)은 층간절연막으로서, 이른바 low-k 막을 구비하고 있다. low-k 막이란 비유전율이 3.3 이하인 막을 말한다. low-k 막으로는, 예를 들면 SiOC, MSQ(메틸실세스퀴옥산, methylsilsesquioxane), 벤조시클로부텐 등의 유기막이나, HSQ(히드록시실세스퀴옥산) 등의 무기막을 들 수 있으며, 이들을 다공질화한 막도 바람직하게 사용된다.
반도체 칩(101)은 실리콘 기판상에 상기 low-k 막으로 이루어진 배선층을 구비한 것이다. 그 기능은 특별히 한정되지 않으며, 로직 디바이스, 메모리 디바이스 혹은 이들의 조합 등을 들 수 있다.
[범프]
범프(106)는 무연 땜납으로 이루어진다. 본 실시형태에서는 주석-은계 땜납을 사용하고 있다. 범프(106)의 구성 재료는 이에 한정되지 않으며, 예를 들면 주석-비스무트계, 주석-아연계 등을 사용할 수 있다. 범프(106)는 예를 들면 선팽창률이 10 ppm/℃ 이상 25 ppm/℃ 이하인 것을 사용할 수 있다.
[언더필]
언더필(108)의 구성 재료로는 액상의 열경화성 수지나 필름 형상의 열경화성 수지를 사용할 수 있다. 이 중, 액상의 열경화성 수지가 바람직하다. 기판과 칩 사이의 간극을 효율적으로 메울 수 있기 때문이다. 본 실시형태에서는 언더필(108)을 고탄성률 재료로 구성하고 있다. 구체적으로는, 탄성률 범위가 150 MPa 이상, 더욱 바람직하게는 200 MPa 이상인 것을 사용한다. 탄성률의 상한은 특별히 제한이 없지만, 예를 들면 3,000 MPa 이하, 바람직하게는 800 MPa 이하로 한다. 이와 같은 탄성률 범위에 있는 수지 재료를 사용함으로써 범프(106) 주위의 크랙을 한층 효과적으로 억제할 수 있다.
여기서, 언더필(108)의 탄성률은 125℃ 분위기하에서 측정한 것이다. 구체적으로는, 텐실론 시험기로 속도 1 ㎜/분으로 하여 125℃ 분위기하에서 측정하여 얻어진 응력 변형도 곡선의 초기 기울기로부터 산출된 것이다.
언더필(108)은 BGA 기판(110) 및 반도체 칩(101)의 간극부에 배치된다. 언더필(108)의 형성 방법으로는 액상의 접착제를 간극부에 도입한 후 경화시키는 방법이나, 시트 접착제를 간극부에 배치하여 경화시키는 방법을 들 수 있다.
언더필(108)에 사용되는 수지 재료로는 여러 가지 것을 사용할 수 있다. 예를 들면, 에폭시 수지, BT 레진, 시아네이트 수지 등을 사용할 수도 있다. 시아네이트 수지로는 기판 재료의 항에서 기술한 노볼락형 시아네이트 수지가 바람직하게 사용된다.
언더필(108)을 구성하는 수지 재료는 다관능 에폭시 수지를 함유하는 것이 바람직하다. 이에 의해, 수지 경화체의 가교 밀도가 향상되어 높은 탄성률을 실현할 수 있다.
언더필(108)은 실리카 입자 등 무기 필러를 함유하고 있어도 된다. 이렇게 함으로써, 선팽창률을 저감하여 반도체 칩(101)이나, 반도체 칩(101)과 BGA 기판(110) 사이의 손상을 보다 효과적으로 저감할 수 있다.
언더필(108)은 커플링제를 함유하고 있어도 된다. 이렇게 함으로써, 범 프(106)나 무기 필러와 언더필(108)과의 밀착성을 향상시키고, 이로써 선팽창률을 저감하여 반도체 칩(101)이나, 반도체 칩(101)과 BGA 기판(110) 사이의 손상을 보다 효과적으로 저감할 수 있다. 커플링제로는 에폭시 실란, 아미노 실란 등의 실란 커플링제나 티타네이트계 커플링제 등을 사용할 수 있다. 이들을 복수 종류 사용해도 된다. 커플링제는 언더필(108)의 바인더 부분에 분산하는 형태여도 되고, 실리카 입자 등의 무기 필러의 표면에 부착한 형태여도 된다. 또는, 이들 형태가 혼재하고 있어도 된다. 예를 들면, 실리카 입자를 배합하는 경우에는 실리카 표면을 미리 커플링제로 처리해도 된다.
언더필(108)의 선팽창률은 40 ppm/℃ 이하인 것이 바람직하며, 30 ppm/℃ 이하인 것이 보다 바람직하다. BGA 기판(110)의 선팽창률을 상기 범위내로 함으로써 low-k 막의 손상 억제와 범프 주변 부분의 손상 억제를 보다 효과적으로 도모할 수 있다.
또한, 본 실시형태에서는 반도체 장치에 관한 기판으로 BGA 기판(110)을 사용하였으나, 기판으로 도 2에 나타내는 바와 같은 프린트 배선 기판(116)을 사용해도 된다.
상술한 목적 및 그 밖의 목적, 특징 및 이점은 전술한 바람직한 실시형태 및 그에 부수하는 이하의 도면에 의해 더욱 분명해진다.
도 1은 실시형태에 관한 반도체 장치의 구조를 나타내는 도면이다.
도 2는 실시형태에 관한 반도체 장치의 구조를 나타내는 도면이다.
도 3은 실시형태에 관한 반도체 장치의 부분 구조를 나타내는 도면이다.
도 4는 실시예에서 사용한 언더필 재료의 구성을 나타내는 도면이다.
도 5는 실시예에서 사용한 기판의 구성을 나타내는 도면이다.
도 6은 실시예의 평가 결과를 나타내는 도면이다.
도 7은 실시예에서 사용한 반도체 장치의 구성을 설명하기 위한 도면이다.
도 8은 실시예의 평가 결과를 나타내는 도면이다.
도 9는 실시예의 평가 결과를 나타내는 도면이다.
실시예 1
이하, 본 발명을 실시예 및 비교예를 이용하여 상세하게 설명하지만, 본 발명은 이에 한정되는 것은 아니다.
먼저, 본 실시예에서 사용하는 언더필 재료에 대해 기술한다.
실시예 1-1
수지 조성물의 조정: 비스페놀 F형 에폭시 수지(에폭시 당량 165)을 13.5 중량부, N-[2-메틸-4-(옥시라닐메톡시)페닐]-N-(옥시라닐메틸)옥시란메탄아민(스미토모화학 주식회사 제, ELM-100)을 13.5 중량부, 4,4'-메틸렌비스-(2-에틸아닐린)(일본화약 주식회사 제, 카야하드 AA)을 13 중량부, γ-글리시딜프로필트리에톡시실란을 1 중량부 및 구상 용융 실리카 SO-25R(주식회사 아드마텍스사 제) 65 중량부를 칭량하고, 3본 롤로 혼련하여 진공탈포(眞空脫泡)한 후 액상 수지 조성물을 얻었다.
실시예 1-2
수지 조성물의 배합을 이하와 같이 한 것 이외에는 실시예 1-1과 동일하게 하였다. 비스페놀 F형 에폭시 수지(에폭시 당량 165) 18 중량부, N-[2-메틸-4(옥시라닐메톡시)페닐]-N-(옥시라닐메틸)옥시란메탄아민(스미토모화학 주식회사 제, ELM-100) 6 중량부, 4,4'-메틸렌비스-(2-에틸아닐린)(일본화약 주식회사 제, 카야하드 AA) 10 중량부를 사용하였다.
비교예 1-1
수지 조성물의 배합을 이하와 같이 한 것 이외에는 실시예 1-1과 동일하게 하였다. 비스페놀 F형 에폭시 수지(에폭시 당량 165) 30 중량부, N-[2-메틸-4-(옥시라닐메톡시)페닐]-N-(옥시라닐메틸)옥시란메탄아민(스미토모화학 주식회사 제, ELM-100)을 사용하지 않고, 4,4'-메틸렌비스-(2-에틸아닐린)(일본화약 주식회사 제, 카야하드 AA) 10 중량부를 사용하였다.
비교예 1-2
수지 조성물의 배합을 이하와 같이 한 것 이외에는 실시예 1-1과 동일하게 하였다. 비스페놀 F형 에폭시 수지(에폭시 당량 165) 20 중량부, N-[2-메틸-4-(옥시라닐메톡시)페닐]-N-(옥시라닐메틸)옥시란메탄아민(스미토모화학 주식회사 제, ELM-100) 20 중량부, 4,4'-메틸렌비스(2-에틸아닐린)(일본화약 주식회사 제, 카야하드 AA) 19 중량부, γ-글리시딜프로필트리에톡시실란 1 중량부 및 구상 용융 실 리카 SO-25R(주식회사 아드마텍스사 제) 40 중량부를 사용하였다.
상기 실시예 및 비교예에서 얻어진 수지 조성물에 대해 다음의 평가를 수행하였다. 평가 항목을 평가 방법과 함께 나타낸다. 얻어진 결과를 도 4에 나타낸다.
탄성률: 페이스트를 폭 10 ㎜, 길이 약 150 ㎜, 두께 4 ㎜로 성형하고, 200℃ 오븐에서 30분간 경화한 후, 텐실론 시험기로 속도 1 ㎜/분으로 하여 125℃ 분위기하에서 측정하여 얻어진 응력 변형도 곡선의 초기 기울기로부터 탄성률을 산출하였다.
유리전이온도·열팽창률: 액상 주입 밀봉 언더필 재료를 150℃×120분에서 경화한 후 절삭에 의해 5×5×10 ㎜의 시험편을 얻었다. 이것을 세이코 제 TMA/SS120을 사용하여 압축 하중 5 g, -100℃ 내지 300℃의 온도 범위를 승온 속도 10℃/분의 조건에서 측정하였다. 동일한 측정에 의해 열팽창 계수(선팽창률)도 얻었다.
도 4 중의 수지 등에 대해 이하에 상세히 나타낸다.
ELM100(N-[2-메틸-4-(옥시라닐메톡시)페닐]-N-(옥시라닐메틸)옥시란메탄아민): 스미토모화학 주식회사 제
카야하드 AA(4,4'-메틸렌비스-(2-에틸아닐린)): 일본화약 주식회사 제
KBE403(γ-글리시딜프로필트리에톡시실란): 신에츠화학공업 주식회사 제
SO-25R(구상 용융 실리카, 평균 입경 0.5 ㎛): 주식회사 아드마텍스사 제
양면 구리 피복 적층판은 이하와 같이 하여 제작하였다.
실시예 2-1
수지 바니시의 조제: 노볼락형 시아네이트 수지(론더재팬 주식회사 제, 프리마세트 PT-60) 20 중량부, 비페닐디메틸렌형 에폭시 수지(일본화약 주식회사 제, NC-3000P) 6 중량부, 비페닐디메틸렌형 페놀 수지(메이와화성 주식회사 제, MEH-7851-S) 4 중량부 및 에폭시 실란형 커플링제(일본 유니카 주식회사 제, A-187) 0.3 중량부를 메틸에틸케톤에 상온에서 용해하고, 구상 용융 실리카 SO-25R(주식회사 아드마텍스사 제) 60 중량부 및 SFP-10X(평균 입경 0.3 ㎛: 덴키화학공업 주식회사 제) 10 중량부를 첨가하고, 고속 교반기를 사용하여 10분 교반하여 수지 바니시를 얻었다.
프리프레그의 제조: 상술한 수지 바니시를 유리 직포(두께 200 ㎛, 닛토방적 제, WEA-7628)에 함침하고, 120℃의 가열로(加熱爐)에서 2분 건조하여 바니시 고형분(프리프레그 중에 수지와 실리카가 차지하는 성분)이 약 50%인 프리프레그를 얻었다.
적층판의 제조: 상술한 프리프레그를 소정 매수 겹치고 양면에 18 ㎛의 구리박을 겹쳐서, 압력 4 MPa, 온도 200℃에서 2시간 가열가압 성형함으로써 양면 구리 피복 적층판을 얻었다.
실시예 2-2
수지 바니시의 배합을 이하와 같이 한 것 이외에는 실시예 2-1과 동일하게 하였다. 비페닐메틸렌형 에폭시 수지(일본화약 주식회사 제, NC-3000P) 11 중량 부, 비페닐디메틸렌형 페놀 수지(메이와화성 주식회사 제, MEH-7851-S) 9 중량부, 구상 용융 실리카로 SO-25R(주식회사 아드마텍스사 제) 60 중량부만을 사용하였다.
실시예 2-3
수지 바니시의 배합을 이하와 같이 한 것 이외에는 실시예 2-1과 동일하게 하였다. 노볼락형 시아네이트 수지로 론더재팬 주식회사 제 프리마세트 PT-60 30 중량부 및 프리마세트 PT-30(중량평균분자량 약 700) 10 중량부를 사용하였다. 에폭시 수지로 비페닐디메틸렌형 에폭시 수지 8 중량부를 사용하였다. 페놀 수지로 비페닐디메틸렌형 페놀 노볼락 수지 5 중량부 및 페놀 노볼락 수지(PR-51714, 수산기 당량 103, 스미토모베이크라이트 주식회사 제) 2 중량부를 사용하였다. 무기 충전재로 구상 용융 실리카 SO-25R(평균 입경 1.5 ㎛) 40 중량부 및 SFP-10X(평균 입경 0.3 ㎛: 덴키화학공업 주식회사 제) 5 중량부를 사용하였다.
실시예 2-4
수지 바니시의 배합을 이하와 같이 한 것 이외에는 실시예 2-1과 동일하게 하였다. 비페닐디메틸렌형 에폭시 수지(일본화약 주식회사 제, NC-3000P) 11 중량부, 비페닐디메틸렌형 페놀 노볼락 수지(메이와화성 주식회사 제, MEH-7851-S) 9 중량부, 구상 용융 실리카로 SO-25R(주식회사 아드마텍스사 제) 50 중량부만을 사용하였다.
실시예 2-5
수지 바니시의 배합을 이하와 같이 한 것 이외에는 실시예 2-1과 동일하게 하였다. 비페닐디메틸렌형 에폭시 수지(일본화약 주식회사 제, NC-3000P) 8 중량 부, 비페닐디메틸렌형 페놀 수지(메이와화성 주식회사 제, MEH-7851-S) 7 중량부, 구상 용융 실리카를 SO-25R(주식회사 아드마텍스사 제) 45 중량부만을 사용하였다.
비교예 2-1
시아네이트 수지를 사용하지 않고 수지 바니시의 배합을 이하와 같이 한 것 이외에는 실시예 2-1과 동일하게 하였다. 비페닐알킬렌형 에폭시 수지 NC-3000P(에폭시 당량 275: 일본화약 주식회사 제) 22.5 중량부, 비페닐디메틸렌형 페놀 수지 17.5 중량부, 구상 용융 실리카로 SO-25R(주식회사 아드마텍스사 제) 60 중량부만으로 한 것 이외에는 실시예 2-1과 동일하게 하였다.
비교예 2-2
수지 바니시의 배합을 이하와 같이 한 것 이외에는 실시예 2-1과 동일하게 하였다. 비페닐디메틸렌형 에폭시 수지(일본화약 주식회사 제, NC-3000P) 20 중량부, 비페닐디메틸렌형 페놀 수지(메이와화성 주식회사 제, MEH-7851-S) 15 중량부, 구상 용융 실리카로 SO-25R(주식회사 아드마텍스사 제) 25 중량부만을 사용하였다.
비교예 2-3
구상 용융 실리카를 사용하지 않고, 또한 수지 바니시의 배합을 도 5 기재와 같이 변경한 것 이외에는 실시예 2-1과 동일하게 하였다. 노볼락형 시아네이트 수지 50 중량부, 비페닐디메틸렌형 에폭시 수지 28 중량부, 비페닐디메틸렌형 페놀 수지 22 중량부로 한 것 이외에는 실시예 2-1과 동일하게 하였다.
실시예 및 비교예에서 얻어진 적층판에 대해 다음의 평가를 수행하였다. 평 가 항목을 평가 방법과 함께 나타낸다. 얻어진 결과를 도 5에 나타낸다.
(i) 선팽창 계수(도면 중, 「열팽창 계수」라고 표기)
두께 1.2 ㎜의 양면 구리 피복 적층판을 전면 에칭하고, 얻어진 적층판으로부터 2 ㎜×2 ㎜의 시험편을 잘라내어, TMA를 사용하여 면 안쪽 방향 및 두께 방향(XY 방향과 Z 방향)의 선팽창 계수를 5℃/분으로 측정하였다.
(ⅱ) 유리전이온도
두께 0.6 ㎜의 양면 구리 피복 적층판을 전면 에칭하고, 얻어진 적층판으로부터 10 ㎜×60 ㎜의 시험편을 잘라내고, TA 인스트루먼트사 제 동적(動的) 점탄성 측정장치 DMA983을 사용하여 3℃/분으로 승온시켜, tanδ의 피크 위치를 유리전이온도로 하였다.
도 5 중의 수지 등에 대해 이하에 상세하게 나타낸다.
프리마세트 PT-60(노볼락형 시아네이트 수지, 중량평균분자량 약 2,600): 론자 재팬 주식회사(Lonza Japan Ltd.) 제
프리마세트 PT-30(노볼락형 시아네이트 수지, 중량평균분자량 약 700): 론자 재팬 주식회사 제
MEH-7851-S(비페닐알킬렌형 노볼락 수지, 수산기 당량 203): 메이와화성 주식회사 제
PR-51714(노볼락 수지, 수산기 당량 103, 중량평균분자량 약 1,600): 스미토모베이크라이트 주식회사 제
SO-25R(구상 용융 실리카, 평균 입경 0.5 ㎛): 주식회사 아드마텍스 제
SFP-10X(구상 용융 실리카, 평균 입경 0.3 ㎛): 덴키화학공업 주식회사 제
A-187(에폭시 실란형 커플링제): 일본 유니카 주식회사 제
이하, 본 발명을 실시예 및 비교예를 이용하여 상세히 설명하지만, 본 발명은 이에 한정되는 것은 아니다.
실시예 2-1 내지 실시예 2-5 및 비교예 2-1 내지 비교예 2-3에서 작성한 양면 구리 피복 적층판을 사용하여 범프 전극을 미리 형성한 평가용 프린트 배선 기판을 작성하였다. 작성한 프린트 배선 기판에 플립 칩 본더(flip chip bonder)를 사용하여 무연 땜납(조성: Sn-3.5Ag, 융점: 221℃, 열팽창률: 22 ppm/℃, 탄성률 44 GPa)을 위치 결정하고, 저유전율 재료(CVD로 형성한 SiOC 막, 비유전율=2.2)를 층간절연막으로 사용한 반도체 소자와 가접합한 후, 리플로우(리플로우 조건: 최고 온도 260℃, 최저 온도 183℃에서 60 초의 IR 리플로우)로(爐)에 통과시켜 땜납 범프를 접합시켰다.
여기서, 반도체 소자의 선팽창률은 3 ppm/℃이므로, (평가용 프린트 배선 기판의 X-Y 방향 선팽창률)-(반도체 소자의 선팽창률)의 값은 실시예 2-1, 실시예 2-2, 실시예 2-3, 실시예 2-4, 실시예 2-5, 비교예 2-1, 비교예 2-2, 비교예 2-3의 순서로 6, 7, 8, 9, 9, 11, 12, 13 ppm/℃로 된다.
또, (평가용 프린트 배선 기판의 Z 방향 선팽창률)-(반도체 소자의 선팽창률)의 값은 실시예 2-1, 실시예 2-2, 실시예 2-3, 실시예 2-4, 실시예 2-5, 비교예 2-1, 비교예 2-2, 비교예 2-3의 순서로 9, 11, 13, 15, 17, 27, 32, 47 ppm/℃로 된다.
또, 땜납 범프의 선팽창률은 22 ppm/℃이므로, (언더필의 선팽창률)-(땜납 범프의 선팽창률)의 값은 실시예 1-1, 실시예 1-2, 비교예 1-1, 비교예 1-2의 순서로 3, 4, 4, 23 ppm/℃로 된다. 실시예 1-1, 실시예 1-2에서는 양자의 선팽창률 차가 작다.
이어서, 실시예 1-1, 실시예 1-2, 실시예 2-1, 실시예 2-2에서 작성한 수지 조성물을 봉입하여 평가용 플립 칩 패키지를 작성하였다. 플립 칩 실장한 반도체 칩은 실리콘 기판상에 다층 구리 배선이 형성된 구조를 갖는 로직 소자이다. 다층 구리 배선을 구성하는 층간절연막은 플라즈마 CVD 법으로 형성한 다공성 SiOC 막(유전율 2.5 이하)을 포함하고 있다.
얻어진 평가용 플립 칩 패키지를 사용하여 냉열 사이클 시험을 수행함으로써 무연 땜납 범프의 보호성, 저유전율 재료의 층간절연막 보호성의 비교 평가를 수행하였다. 이들 평가 패키지를 사용하여 냉열 사이클(냉각 상태 -55℃, 가열 상태 125℃에서 1,000 사이클) 처리한 후, 도통(導通) 시험을 수행하여 모든 범프가 도통한 것을 양품(良品) 패키지로 카운트하였다. 도 6에 시험 샘플 일람과 도통 시험 결과를 나타낸다. 도통 시험 결과는 시료수 10에 대해 도통 불량이 없는 합격품 수의 비율을 가지고, 그 지표로 한다.
도 7은 각 시험 샘플에 대해 (언더필(108)의 선팽창률)-(프린트 배선 기판의 기판면 안쪽 방향의 선팽창률)의 값을 나타낸 것이다.
도 8은 시험 샘플 일람과 층간절연막의 크랙 발생 결과를 나타내는 도면이 다. 냉열 사이클 처리 후의 패키지를 절단하여 반도체 소자 내의 층간 절연층에 크랙이 발생하고 있는지 여부를 관찰하였다.
또, 평가용 패키지를 사용하여 각 패키지 작성 공정 및 냉열 사이클 후의 패키지 휨을 측정하였다. 도 9는 시험 샘플 일람과 휨의 결과를 나타내며, 휨의 측정치는 3차원 형상 측정(주식회사 키엔스사 제 EMS2002AD-3D)으로 수행하였다. 또한, 도 9의 단위는 ㎛이다.
도 6에 나타낸 바와 같이, 실시예 1-1, 실시예 1-2의 수지 조성물을 사용하여 작성한 플립 칩 패키지에서는 모든 평가용 프린트 배선 기판과의 조합에서 도통 불량은 발생하지 않았다. 그에 비해, 비교예 1-1, 비교예 1-2의 수지 조성물을 사용하여 작성한 평가용 플립 칩 패키지에서는 모든 평가용 프린트 배선 기판과의 조성에서 도통 불량이 발생하였다. 도통 불량이 발생한 개소의 땜납 범프 접합 부분을 절단하고 단면을 관찰하면, 모든 도통 불량 개소에서 땜납 범프 접합 부분에 크랙이 관찰되었다. 이 결과로부터, 냉열 사이클 시험에서의 무연 땜납 접합 부분의 크랙 방지에는 가열 상태에서의 탄성률이 높고, 또한 무연 땜납과 수지 조성물의 열팽창률 차가 작은 것이 중요하다는 것을 알 수 있다. 이것은, 가열시의 탄성률을 높게 함으로써 반도체 소자와 프리트 배선 기판의 열팽창률 차에 의해 발생하는 뒤틀림으로 일어나는 무연 땜납 범프의 변형을 억제하며, 또한 수지 조성물의 열팽창률을 무연 땜납 범프의 열팽창률에 근접시키는 것이 중요함을 나타내고 있다.
도 8에 나타낸 바와 같이, 실시예 2-1, 실시예 2-2, 실시예 2-3, 실시예 2-4, 실시예 2-5의 프린트 배선 기판을 사용하여 작성한 플립 칩 패키지에서는 모든 평가용 수지 조성물과의 조합에서 냉열 사이클 처리 후에 층간절연막의 크랙은 발생하지 않았다. 그에 비해, 비교예 2-1, 비교예 2-2, 비교예 2-3의 프린트 배선 기판을 사용하여 작성한 평가용 플립 칩 패키지에서는 모든 수지 조성물과의 조합에서 층간절연막의 크랙이 발생하였다. 이 결과로부터, 층간절연막의 크랙 방지에는 XY 방향 및 Z 방향의 열팽창 계수가 작고 유리전이온도가 높은 양면 구리 피복 적층판을 프린트 배선 기판에 사용하는 것이 중요하다는 것을 알 수 있다. 이것은, 반도체 소자와 프린트 배선 기판의 열팽창률 차에 의해, 반도체 소자에 발생하는 응력을 XY 방향 및 Z 방향의 열팽창 계수를 작게 하고 유리전이온도를 높게 함으로써 억제하여, 저유전율 재료를 사용한 층간 절연층의 크랙을 방지할 수 있음을 나타내고 있다.
도 9에 나타낸 바와 같이, 실시예 2-3의 프린트 배선 기판을 사용하여 작성한 플립 칩 패키지는, 비교예 2-2의 프린트 배선 기판에 대해 모든 평가용 수지 조성물과의 조합에서 패키지 휨의 저감 효과가 관찰되었다. 이 결과로부터, 패키지 휨의 저감에는 XY 방향 및 Z 방향의 열팽창 계수가 작고, 유리전이온도가 높은 양면 구리 피복 적층판을 프린트 배선 기판에 사용하는 것이 중요하다는 것을 알 수 있다.

Claims (11)

  1. 기판과,
    상기 기판상에 실장된 반도체 소자와,
    상기 기판과 상기 반도체 소자 사이에 설치된, 상기 기판과 상기 반도체 소자를 접속하는 범프 및 상기 범프 주위에 충전된 언더필을 구비하고,
    상기 범프는 무연 땜납으로 이루어지고,
    상기 언더필은 탄성률이 150 MPa 이상 3,000 MPa 이하인 수지 재료로 이루어지고,
    상기 언더필의 선팽창률이 40 ppm/℃ 이하이고,
    상기 기판의 기판면 안쪽 방향의 선팽창률이 14 ppm/℃ 미만이고,
    상기 기판의 기판 두께 방향의 선팽창률이 30 ppm/℃ 미만인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 언더필은 탄성률이 150 MPa 이상 800 MPa 이하인 수지 재료로 이루어진 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 기판의 유리전이온도가 220℃ 이상인 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 반도체 소자는 실리콘 기판과, 상기 실리콘 기판상에 설치된 비유전율 3.3 이하의 저유전율막을 포함하는 층간절연막과, 상기 층간절연막 중에 설치된 배선을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 언더필의 선팽창률은 상기 기판의 기판면 안쪽 방향의 선팽창률보다 크고 상기 범프의 선팽창률보다 작은 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 언더필의 선팽창률과 상기 범프의 선팽창률의 차이가 10 ppm/℃ 이하인 것을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서,
    상기 기판은 시아네이트 수지를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제2항에 있어서,
    상기 기판의 기판면 안쪽 방향의 선팽창률과 상기 반도체 소자의 선팽창률의 차이가 20 ppm/℃ 이하인 것을 특징으로 하는 반도체 장치.
  9. 제2항에 있어서,
    상기 무연 땜납은 주석, 은을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제4항에 있어서,
    상기 저유전율막은 Si, 0 및 C를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제4항에 있어서,
    상기 저유전율막은 다공질막인 것을 특징으로 하는 반도체 장치.
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