KR20060123285A - 저-ｋ 유전재료-함유 반도체 소자와 함께 사용되는 전자패키징 재료 - Google Patents

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KR20060123285A
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semiconductor chip
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thermosetting
semiconductor device
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KR1020067011361A
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마이클 지. 토드
제임스 티. 허네케
로렌스 엔. 크레인
고든 씨. 피셔
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헨켈 코포레이션
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Abstract

본 발명은 저-k 유전재료-함유 반도체 소자와 함께 사용되는 전자 패키징 재료를 제공한다.
저-k ILD, 신뢰도, 전자 패키징 재료, 패키지 응력, 열경화성 언더필 조성물

Description

저-ｋ 유전재료-함유 반도체 소자와 함께 사용되는 전자 패키징 재료{ELECTRONIC PACKAGING MATERIALS FOR USE WITH LOW-K DIELECTRIC-CONTAINING SEMICONDUCTOR DEVICES}
저-유전상수("저-k") 유전재료(또는 층간 유전층, "ILD")는, 서브-0.18 마이크론 제작 공정에서 구리 상호접속부(interconnect)를 사용할 수 있게 하므로, 미래의 첨단 집적회로 제작 공정의 개발에서 중요한 역할을 한다. 저-k ILD는 집적회로의 제작 공정에서 구리 상호접속부를 그 주변으로부터 단리시켜, 상호접속부들 사이의 누화(cross talk)를 저감시킨다. 누화는 집적회로 내에서 고장을 일으키기 때문에, 집적회로의 제작 공정에서 통상적인 문제이다. 집적회로의 크기가 점점 작아짐에 따라 누화는 점점 더 큰 문제가 되고 있다. 집적회로의 제조 공정에서 사용되는 통상적인 층간 재료의 유전상수는 일반적으로 3.0을 초과한다. 그러나, 단일 칩 상에서의 입출력 밀도가 계속 증가하기 때문에, 누화에 대한 관심은 증가하고 있다.
따라서, 약 2.5 미만의 유전상수를 갖는 저-k ILD가, 더욱 더 작은 집적회로의 효율을 최대화하는 집적회로 설계의 중요한 측면이 된다. 이러한 재료 중 하나가 블랙 다이아몬드(Black Diamond)라고 공지되어 있으며, 어플라이드 머터리얼즈 (Applied Materials)에서 상업적으로 입수가능하다.
0.09 마이크론, 심지어는 0.065 마이크론을 지향하는 산업에서, 저-k ILD를 사용하는 칩 제작 공정이 공표된 바 있다. 그러나 이와 관련한 진행 상황은 현재까지도 미진한 상태인데, 왜냐하면 칩 제조사가 허용가능한 패키지(package) 수준 신뢰도를 달성하는데 어려움을 겪고 있기 때문이다.
통상적인 전자 패키징 재료, 예를 들면 낮은 열팽창계수("CTE") 및 높은 모듈러스를 갖는, 에폭시-기재의 성형 화합물, 캡슐화 재료, 다이 부착 접착제 재료 및 언더필(underfill) 밀봉재는, 저-k ILD의 손상을 방지하도록, 패키지 응력에 대한 필요한 보호기능을 제공하지 못하는 것으로 나타난다. 저-k ILD는, 원래 취약하기 때문에, 일반적으로 통상적인 ILD 재료(예를 들면 산화규소, 질화규소, 플루오르화규소 유리 등)보다 더 약하고 더 부서지기 쉬우므로, 열 익스커젼(thermal excursion) 동안 유도된 응력으로 인해 파단 및 균열될 수 있다. 이러한 통상적인 전자 패키징 재료의 경우, 파단 및 균열은 층분리(delamination)를 초래한다(도 4를 참고). 패키징 공정의 조정 및 재료 성질의 최적화를 통해 ILD 균열 문제를 해결하려는 시도에 대해 상당한 연구개발 지원이 확대되어 왔다. 그러나 저-k ILD 균열 파손을 초래하는 내부 패키지 응력을 저감시키는 작업은 현재까지도 거의 미진한 상태이다.
따라서, 저-k ILD와 양립가능하고 ILD 균열 파손을 초래하는 내부 패키지 응력을 저감시키는, 언더필 밀봉재, 캡슐화 재료, 다이 부착 접착제 재료 및 성형 화합물과 같은, 첨단 분야에 적합한 전자 패키징 재료를 제공하는 것이 바람직하다. 또한, 이러한 ILD로써 조립된 전자 패키지, 및 향상된 물성을 제공하는 이러한 전자 패키지의 제조 방법을 제공하는 것이 바람직하다.
발명의 요약
일반적으로, 본 발명은 후술되는 바와 같이 전자 패키지 상에서의 저감된 내부 패키지 응력에 관한 것이다.
종래의 전자 패키징 방법에서의 일반 통념과는 대조적으로, 본 발명은 낮은 모듈러스 및 높은 CTE를 갖는 에폭시-기재의 재료가 반도체 패키지 내의 ILD에 최적의 응력 저감을 제공하지 못한다는 것을 보여준다. 오히려, 전자 패키징 재료의 모듈러스와 CTE와 Tg의 최적 조합이, 저-k ILD를 이용하여 조립된 반도체 패키지 내에서 발생한 내부 응력을 크게 저감시키기에 바람직하다. 본 발명은 -65 내지 125℃의 온도에 대한 모듈러스의 비가 -10 MPa/℃ 내지 약 10 MPa/℃, 예를 들면 약 -7.5 MPa/℃인, 저-k ILD를 이용하여 조립된 반도체 패키지 내에 발생한 내부 응력을 크게 저감시킬 수 있는 전자 패키징 재료를 제공한다.
또한, 저-k ILD가 반도체 패키지에서 사용되든 사용되지 않든, 본 발명은 매우 얇은(예를 들면 100 마이크론 미만의) 반도체 칩 및 반도체 칩과 회로판 사이에 10 마이크론 미만의 결합 라인(bond line)을 갖는 반도체 패키지에 획기적인 이점 및 장점을 가져다 준다.
따라서 본 발명은 한 양태에서는 하나 이상의 저-k ILD 층을 포함하는, 언더필링된(underfilled) 반도체 소자의 신뢰도를 개선하는 방법을 제공한다. 이러한 방법은,
구리 전기 상호접속부들 및 이것들 내의 하나 이상의 저-k ILD 층을 포함하는 반도체 칩,
반도체 칩과 전기적으로 상호접속된 전기 접촉 패드를 표면 상에 갖는 캐리어 기판
을 포함하는 반도체 소자를 제공하는 단계;
반도체 칩의 전기적 상호접속된 표면과 캐리어 기판 사이에 열경화성 언더필 조성물을 제공하여, 반도체 소자 조립체를 형성하는 단계; 및
반도체 소자 조립체를, 열경화성 언더필 조성물을 경화시키기에 충분한 승온 조건에 노출시키는 단계
를 포함한다.
한 실시양태에서는, 반도체 칩 및 캐리어 기판을 정합시킨 후, 이것들 사이의 공간에 열경화성 언더필 조성물을 분배하고 충전시켜, 반도체 소자를 형성한다.
또 다른 실시양태에서는, 열경화성 언더필 조성물을 반도체 칩과 캐리어 기판 중 하나 또는 둘 다의 전기적 상호접속 표면의 적어도 일부 상에 분배한 후, 반도체 칩과 캐리어 기판을 정합시킴으로써, 반도체 소자를 형성한다.
이러한 양태에서는, 반도체 소자는 플립 칩 조립체로서 제공되며,
구리 전기 상호접속부들 및 이것들 내의 하나 이상의 저-k ILD 층을 포함하는 반도체 칩,
반도체 칩과 전기적으로 상호접속된 전기 접촉 패드를 표면 상에 갖는 회로판, 및
반도체 칩과 회로판 사이에 언더필 조성물
을 포함한다.
반도체 소자 조립체는 칩 스케일 패키지(chip scale package)로서 제공되며,
구리 전기 상호접속부들 및 이것들 내의 하나 이상의 저-k ILD 층을 포함하는, 캐리어 기판에 전기적으로 접속된 반도체 칩을 갖는 반도체 소자,
반도체 소자와 전기적으로 상호접속된 전기 접촉 패드를 표면 상에 갖는 회로판, 및
반도체 소자와 회로판 사이에 언더필 조성물
을 포함한다.
예비-도포되는 언더필 조성물이 추가로 집적회로 칩 또는 캐리어 기판 상에 제공된다. 집적회로 칩은, 예정된 패턴으로 배열된, 캐리어 기판과 전기적 교합(engagement)할 수 있는 전기적 접촉부를 갖는 반도체 칩을 포함한다. 그러므로, 여기서 예비-도포되는 언더필 조성물은
전기적 접촉부와 접촉하는 융제(fluxing agent),
융제와 상이한, 칩 다이와 접촉하는 열경화성 언더필 조성물, 및
임의로는, 적당한 조건에 노출되면 제어가능하게 분해될 수 있는 반응 생성물을 생성하는 열경화성 조성물
을 포함한다.
열경화성 조성물은, 존재할 경우, 융제 및 열경화성 언더필 조성물과 상이하며, 열경화성 언더필 조성물과 접촉하고, 전기적 접촉부는 캐리어 기판과 전기적 교합하도록 유동성이고, 열경화성 언더필 조성물과, 존재할 경우, 열경화성 조성물은, 회로 칩을 캐리어 기판에 부착시킬 수 있도록 경화성이고, 열경화성 조성물은, 존재할 경우, 캐리어 기판으로부터 회로 칩을 이탈시키도록 제어가능하게 분해될 수 있다.
집적회로 칩 조립체가, 예비-도포되는 언더필의 또 다른 실시양태에서 제공된다. 여기서 집적회로 칩 조립체는
회로판; 및
열경화성 언더필 성분, 및 임의로는, 적당한 조건에 노출되면 제어가능하게 분해될 수 있는 반응 생성물을 생성하는, 회로판으로부터 칩 다이를 이탈시키도록 제어가능하게 분해될 수 있는 열경화성 성분을 통해 회로판에 부착된 반도체 칩
을 포함하는데, 여기서 칩 다이는 열경화성 언더필 성분 및 열경화성 성분과 상이한 융제를 통해 회로판에 결합됨으로써 회로판과 전기적 교합하는 전기적 접촉부를 포함한다.
집적회로 조립체를 조립하는 방법도 제공되는데, 이 방법은
집적회로 칩을 제공하는 단계;
집적회로 칩을 캐리어 기판에 연결시킴으로써 정합된 조립체를 형성하는 단계; 및
이렇게 형성된 정합된 조립체를, 전기적 접촉부가 열경화성 언더필 조성물을 경화시키기에 충분한 승온 조건에 노출시킴으로써, 집적회로 칩을 캐리어 기판에 부착시키도록 전기적 상호접속을 달성하는 단계
를 포함한다.
유동성 전기적 접촉부 및 열경화성 언더필 조성물 대신에, 전기적 접속된 연결부를 형성하는데에 비등방성 전도성 접착제 조성물 또는 비등방성 전도성 필름을 사용할 수 있다. 예를 들면 미국특허 제 5,769,996 호, 제 5,851,644 호, 제 5,916,641 호, 제 6,110,399 호, 제 6,149,857 호, 제 6,423,172 호 및 제 6,402,876 호를 참고하도록 한다.
집적회로 칩을 조립하는 방법도 제공되는데, 이 방법은
예정된 패턴으로 배열된 전기적 접촉부를 갖는 반도체 칩을 제공하는 단계;
융제를 전기적 접촉부의 적어도 일부 상에 도포하는 단계; 및
상기 융제와는 상이한, 유동가능한 형태의 열경화성 언더필 조성물을 전기적 접촉부 주위의 반도체 칩(또는 캐리어 기판) 상에 분배하는 단계
를 포함한다.
이러한 양태에서는, 열경화성 언더필 조성물은, 경화시, -65 내지 125℃의 온도에 대한 모듈러스의 비가 -10 MPa/℃ 내지 약 10 MPa/℃, 예를 들면 약 -7.5 MPa/℃이다.
또 다른 양태에서는, 본 발명은 반도체 칩이 100 마이크론 미만의 두께를 갖고 반도체 소자와 회로판 사이의 결합 라인이 10 마이크론 미만인, 개선된 신뢰도를 갖는 반도체 소자의 조립 방법을 제공한다. 이러한 방법은,
캐리어 기판에 결합되는 표면, 및 이것과 전기적 상호접속을 달성하기 위한 전기적 상호접속부를 갖는 또 다른 반대편 표면을 갖는, 100 마이크론 미만의 두께 를 갖는 반도체 칩을 제공하는 단계;
반도체 칩을 결합시키기 위한 일부 표면 및 반도체 칩과 전기적 상호접속을 달성하기 위한 또 다른 일부 표면을 갖는 캐리어 기판을 제공하는 단계;
열경화성 다이 부착 조성물을, 반도체 칩의 결합 표면과 캐리어 기판의 결합 표면 중 하나 또는 둘 다의 적어도 일부 상에, 반도체 칩과 캐리어 기판이 정합될 때 약 10 마이크론 미만의 결합 라인을 달성하기에 충분한 양으로 제공하는 단계;
반도체 칩의 결합 표면과 캐리어 기판의 결합 표면을 정합시켜, 반도체 소자 조립체를 형성하고, 이러한 반도체 소자 조립체를, 열경화성 다이 부착 조성물을 경화시키에 충분한 승온 조건에 노출시킴으로써, 반도체 소자를 캐리어 기판에 결합시키는 단계; 및
반도체 소자와 캐리어 기판 사이에 전기적 상호접속부를 성립시키는 단계
를 포함한다.
이러한 방법은,
캐리어 기판에 결합되는 표면, 및 이것과 전기적 상호접속을 달성하기 위한 전기적 상호접속부를 갖는 또 다른 반대편 표면을 갖는, 100 마이크론 미만의 두께를 갖는 반도체 칩;
반도체 칩을 결합시키기 위한 일부 표면 및 반도체 칩과 전기적 상호접속을 달성하기 위한 또 다른 일부 표면을 갖는 캐리어 기판; 및
반도체 칩의 결합 표면과 캐리어 기판의 결합 표면 사이에 약 10 마이크론 미만의 결합 라인을 형성하는 다이 부착 조성물
을 포함하는 반도체 소자를 제공한다.
이러한 반도체 소자에서, 캐리어 기판은 회로판일 수 있다.
또 다른 실시양태에서는, 하나 이상의 저-k ILD 층을 포함하는 반도체 칩을 포함하는 반도체 소자의 신뢰도를 개선하는 방법이 제공되는데, 이 방법은,
구리 전기 상호접속부들 및 이것들 내의 하나 이상의 저-k ILD 층을 포함하는 제 1 반도체 칩,
캐리어 기판에 결합되는 표면, 및 제 1 반도체 칩과 캐리어 기판 둘 다와 전기적 상호접속을 달성하기 위한 또 다른 반대편 표면을 갖는 제 2 반도체 칩(구리 전기 상호접속부들 및 이것들 내의 하나 이상의 저-k ILD 층을 포함할 수 있음), 및
제 2 반도체 칩과 전기적으로 상호접속된 전기 접촉 패드를 표면 상에 갖는 캐리어 기판
을 포함하는 반도체 소자를 제공하는 단계;
제 2 반도체 칩과 캐리어 기판 사이에 다이 부착 조성물을 제공하는 단계;
제 1 반도체 칩과 제 2 반도체 칩 사이에 다이 부착 조성물을 제공하여, 반도체 소자 조립체를 형성하는 단계; 및
반도체 소자 조립체를, 다이 부착 조성물을 경화시키기에 충분한 조건에 노출시키는 단계
를 포함한다.
이러한 실시양태에서는,
구리 전기 상호접속부들 및 이것들 내의 하나 이상의 저-k ILD 층을 포함하는 제 1 반도체 칩;
캐리어 기판에 결합되는 표면, 및 제 1 반도체 칩과 캐리어 기판 둘 다와 전기적 상호접속을 달성하기 위한 또 다른 반대편 표면을 갖는 제 2 반도체 칩(구리 전기 상호접속부들 및 이것들 내의 하나 이상의 저-k ILD 층을 포함할 수 있음);
제 2 반도체 칩과 전기적으로 상호접속된 전기 접촉 패드를 표면 상에 갖는 캐리어 기판;
제 2 반도체 칩과 캐리어 기판 사이의 제 1 다이 부착 조성물; 및
반도체 소자 조립체를 형성하도록 제 1 반도체 칩과 제 2 반도체 칩의 결합 표면 사이에 존재하는 제 2 다이 부착 조성물
을 포함하는 반도체 소자가 제공된다.
이러한 양태에서는, 다이 부착 조성물은 -65 내지 125℃의 온도에 대한 모듈러스의 비가 -10 MPa/℃ 내지 약 10 MPa/℃, 예를 들면 약 -7.5 MPa/℃이다.
추가의 양태에서는, 하나 이상의 저-k ILD 층을 포함하는 반도체 소자의 신뢰도를 개선하는 방법이 제공되는데, 이 방법은,
구리 전기 상호접속부들 및 이것들 내의 하나 이상의 저-k ILD 층을 포함하는 반도체 칩, 및
반도체 칩과 전기적으로 상호접속된 전기 접촉 패드를 표면 상에 갖는 캐리어 기판
을 포함하는 반도체 소자를 제공하는 단계; 및
열경화성 성형 화합물을 반도체 소자 상에 제공하고, 반도체 소자를, 열경화성 성형 화합물을 경화시키기에 충분한 승온 조건에 노출시키는 단계
를 포함한다.
이러한 발명은,
구리 전기 상호접속부들 및 이것들 내의 하나 이상의 저-k ILD 층을 포함하는 반도체 칩,
반도체 칩과 전기적으로 상호접속된 전기 접촉 패드를 표면 상에 갖는 캐리어 기판을 포함하는 반도체 소자, 및
이것들 상에 경화된 성형 화합물
을 포함하는 캡슐화 반도체 소자를 제공한다.
이러한 양태에서는, 성형 화합물은 -65 내지 125℃의 온도에 대한 모듈러스의 비가 -10 MPa/℃ 내지 약 10 MPa/℃, 예를 들면 약 -7.5 MPa/℃이다.
이러한 실시양태 및 양태에서는, 전기전도성 재료는 납땜재, 예를 들면 Sn(63):Pb(37), Pb(95):Sn(5), Sn:Ag(3.5):Cu(0.5) 또는 Sn:Ag(3.3):Cu(0.7)을 갖는 납땜재일일 수 있다.
마지막으로, 본 발명은, 언더필 밀봉재, 다이 부착 접착제 조성물, 액체 캡슐화 재료 및(또는) 성형 화합물, 예를 들면 말단 캡 캡슐화 재료와 같은 전자 패키징 재료로 사용하기에 적합한 열경화성 조성물을 제공한다. 열경화성 조성물은, 한 양태에서는 에폭시 수지 성분 및 무수물 성분; 또 다른 양태에서는 에폭시 수지 성분 및 양이온성 경화제; 또 다른 양태에서는 에폭시 수지 성분 및 질소-함유 경 화제, 예를 들면 아민-함유 화합물, 아미드-함유 화합물, 이미다졸-함유 화합물 및 아자-함유 화합물; 및 또 다른 양태에서는 경화제와 함께, 또는 경화제 없이, 벤즈옥사진 성분을 포함한다.
따라서 본 발명의 조성물은, 경화시, 열팽창계수가 약 25 ppm/℃ 미만 또는 약 50 ppm/℃ 초과이고, -65 내지 125℃의 온도에 대한 모듈러스의 비가 -10 MPa/℃ 내지 약 10 MPa/℃, 예를 들면 약 -7.5 MPa/℃인 중요한 성질을 나타낸다. 이러한 성질은,
구리 전기 상호접속부 및 하나 이상의 저-k ILD 층을 포함하는 반도체 칩을 사용하고;
약 350 마이크론의 기존 공칭 두께를 갖는 것에 비해 상대적으로 얇은, 예를 들면 100 마이크론 미만의 두께를 갖는 반도체 칩을 사용하고;
25 마이크론의 기존 공칭 결합 라인 두께("BLT")를 갖는 것에 비해 상대적으로 얇은, 예를 들면 10 마이크론 미만의 두께를 갖는 칩 부착 층을 사용하는
반도체 소자 패키징 기술에서 특히 중요하다.
구리 전기 상호접속부 및 하나 이상의 저-k ILD 층을 포함하는 반도체 칩이 사용되는 경우, 이러한 성질로 인해, 조립된 반도체 소자의 신뢰도가 개선된다(즉 ILD의 균열이 방지된다).
더욱 구체적으로는, 플립 칩 패키지에서, 이러한 성질로 인해, 언더필 밀봉재가 구리 상호접속부 및 하나 이상의 저-k ILD 층으로 이루어진 반도체 칩과 접촉할 경우에 신뢰도가 개선된다. 이렇게 하여, 반도체 소자 상의 응력은 언더필 밀 봉재에 의해 다량 흡수되므로, 저-k ILD는 보호된다. 또한, 와이어-결합된 적층(stacked) 다이 패키지에서, 이러한 성질로 인해, 다이 부착재가 구리 상호접속부 및 하나 이상의 저-k ILD 층으로 이루어진 반도체 칩의 표면과 접촉할 경우에 신뢰도가 개선된다. 또한 와이어-결합된 적층 또는 단일 다이 패키지에서, 이러한 성질로 인해, 성형 화합물이 구리 상호접속부 및 하나 이상의 저-k ILD 층으로 이루어진 반도체 칩과 접촉할 경우에 신뢰도가 개선된다. 또한 와이어-결합된 적층 또는 단일 다이 패키지에서, 이러한 성질로 인해, 캡슐화 재료가 구리 상호접속부 및 하나 이상의 저-k ILD 층으로 이루어진 반도체 칩과 접촉할 경우에 신뢰도가 개선된다.
약 350 마이크론의 기존 공칭 두께를 갖는 것에 비해 상대적으로 얇은, 예를 들면 100 마이크론 미만의 두께를 갖는 반도체 칩이 사용되는 경우, 이러한 성질로 인해, 조립된 반도체 소자의 신뢰도가 개선된다(즉 저-k ILD 또는 반도체 칩 자체의 균열이 방지된다).
더욱 구체적으로는, 플립 칩 패키지에서, 이러한 성질로 인해, 이러한 패키지에서 저-k ILD 층이 사용되든 사용되지 않든, 언더필 밀봉재가 다이 응력을 완화시키기 때문에, 신뢰도가 개선된다. 또한 와이어-결합된 다이 패키지에서, 이러한 성질로 인해, 이러한 패키지에서 저-k ILD 층이 사용되든 사용되지 않든, 그리고 적층 다이 조립체가 사용되든 사용되지 않든, 다이 부착재가 다이 응력을 완화시키기 때문에, 신뢰도가 개선된다.
25 마이크론의 기존 공칭 BLT를 갖는 것에 비해 상대적으로 얇은, 예를 들면 10 마이크론 미만의 두께를 갖는 칩 부착 층이 사용되는 경우, 이러한 성질로 인해, 조립된 반도체 소자의 신뢰도가 개선된다(즉 총 패키지 응력이 저감되고 칩 부착층의 균열이 방지된다).
더욱 구체적으로는, 와이어-결합된 다이 패키지에서, 이러한 성질로 인해, 이러한 패키지에서 저-k ILD 층이 사용되든 사용되지 않든, 그리고 적층 다이 조립체가 사용되든 사용되지 않든, 10 마이크론 미만의 저감된 BLT 때문에, 다이 부착재가 다이 응력을 완화시키기 때문에, 신뢰도가 개선된다.
도 1은 통상적인 0.130 ㎛ 저-k 다이 구조의 개별 성분 및 물리적 치수를 보여준다.
도 2는 언더필 모듈러스의 함수로서의, ILD-함유 반도체 소자 패키지 내 응력의 x-y 그래프를 보여준다.
도 3은 언더필 CTE의 함수로서의, ILD-함유 반도체 소자 패키지 내 응력의 x-y 그래프를 보여준다.
도 4는 0.13 ㎛ 공정에서 저-k ILD 및 구리 상호접속부-함유 웨이퍼의 파손 상태를 보여주는데, 여기서 라인(41)은 다이의 저-k/Cu 구조의 균열을 나타낸다.
도 5는 -60 내지 125℃의 온도에서 모듈러스가 10 MPa/℃ 미만임을 보여주는, 양이온 경화성 에폭시 조성물의 모듈러스 대 온도 곡선을 보여준다.
도 6은 -60 내지 125℃의 온도에서 모듈러스가 10 MPa/℃ 미만임을 보여주는, 무수물 경화성 에폭시 조성물의 모듈러스 대 온도 곡선을 보여준다.
도 7은 5 내지 9 번 샘플에 있어서, 저-k 다이 구조 상의 응력, 및 상기 구조 내 다이에 대한 상호접속부 상에서의 변형률을 보여주는 도표이다.
도 8은 본 발명에 따라 제조된 적층 다이 조립체의 한 실시양태의 횡단면도이다.
도 9는 본 발명에 따라 제조된 적층 다이 조립체의 또 다른 실시양태의 횡단면도이다.
도 10은 본 발명에 따라 제조된 적층 다이 조립체의 또 다른 실시양태의 횡단면도이다.
도 11은 -60 내지 125℃의 온도에서 모듈러스가 10 MPa/℃ 미만임을 보여주는, 본 발명의 범주에 속하는 열경화성 조성물(8번 샘플)의 모듈러스 대 온도 곡선을 보여준다.
도 1은 통상적인 0.130 ㎛ 저-k 다이 구조의 개별 성분 및 물리적 치수를 보여주는 반면, 도 4는 0.13 ㎛ 공정에서 저-k ILD 및 구리 상호접속부-함유 웨이퍼의 파손 상태를 보여준다. 더욱 구체적으로는, 도 4는 구리 상호접속부(45a) 및 균열(41)을 갖는 저-k ILD(45)를 함유하는 반도체 칩(44), 언더필(42) 및 납땜볼(43)을 갖는 반도체 소자 패키지(40)를 보여준다.
도 2 및 도 3은 패키징 재료(언더필, 캡슐화 재료, 성형 화합물, 다이 부착재 등)의 모듈러스 및 CTE의 함수로서의, 저-k ILD-함유 반도체 소자 패키지 내에 발생되는 응력 동향을 보여준다. 이 도면은 언더필 재료의 CTE 또는 모듈러스가 저감되면 반도체 소자 패키지의 저-k ILD 내에 발생되는 응력이 크게 저감될 수 있다는 것을 암시한다.
그러나, 실제로 패키징 재료의 CTE와 모듈러스는 본질적으로 연관되어 있기 때문에, 이러한 재료 변수중 하나를 조정하면 다른 변수도 마찬가지로 변하게 된다. 따라서, 도 2 및 도 3에 도시된 응력 동향은 재료 성질과 저-k ILD-함유 반도체 소자 패키지 내의 응력 사이에 중요한 상관관계가 있음을 보여주는데, 패키징 재료의 유효 CTE 또는 모듈러스를 단순히 저감시키는 것만으로는 반도체 소자 패키지의 저-k ILD 층 내의 총 응력에 거의 또는 전혀 영향을 주지 못하는데, 왜냐하면 CTE의 저감은 이에 상응하게 모듈러스의 증가를 초래하거나 그 반대이기 때문이다. 이는 표 1에 명시되어 있다.
다중칩 모듈 또는 적층 다이 구조는 예를 들면, 이것의 제조 방법이 기술되어 있는 미국특허 제 5,323,060 호(본원에서 전문이 참고로 인용됨), 반도체 집적회로 소자의 제조 방법이 기술되어 있는 미국특허 제 5,286,679 호(본원에서 전문이 참고로 인용됨), 반도체 칩 조립체의 제조 방법이 기술되어 있는 미국특허 제 5,140,404 호(본원에서 전문이 참고로 인용됨), 및 미국특허 제 6,465,893 호(본원에서 전문이 참고로 인용됨)에 기술되어 있는데, 이러한 특허는 각각 본 발명으로부터 이점을 취할 수 있다.
다이 적층은 와이어-결합된 다이의 상부에 적재된 플립 칩; 플립 칩 다이의 배면에 적재된 와이어-결합된 다이; 및 또 다른 와이어-결합된 다이의 활성(금속화) 표면에 적재된 와이어-결합된 다이에 의해 일어날 수 있다.
예를 들면, 도 8은 본원에서 기술된 물성 프로필을 갖는 접착제(20 및(또는) 22)를 사용하는, 소자(3) 및 소자(5)가 기판(1) 상에 적재된 적층 구조를 도시한다. 본 발명의 전자 패키징 재료 내에 유기 이격자(spacer)가 존재함으로써 조립체 전체에 걸쳐 실질적으로 일정한 결합 라인이 유지됨을 주목하도록 한다. 도 8에 도시된 실시양태에서, 소자(3)는 소자(5)보다 치수가 더 작다. 해당 분야의 숙련자들이 용이하게 알고 있는 바와 같이, 추가의 소자를 소자(5) 상에 적재하여, 보다 높은 밀도의 제품을 만들 수 있다.
또 다른 예로서, 도 9는 기판 상에 적층된 여러 소자가 모두 실질적으로 동일한 크기를 갖는 적층 조립체를 도시한다. 따라서, 소자(3)와 소자(5') 사이에서 사용된 본 발명의 전자 패키징 재료는, 와이어 결합(15)을 제외하여, 적재된 두 소자들 사이의 공간 만을 충전할 수 있거나, 아니면, 본 발명의 전자 패키징 재료는 와이어 결합(15)을 포함하여, 두 소자들 사이의 공간을 완전히 충전할 수 있다. 이렇게 하여, 와이어 결합 구조는 추가로 보호될 수 있다.
또 다른 예로서, 도 10은 적층 다이 조립체를 예시하는데, 여기서는 플립 칩(11)이 기판의 역할을 하여, 납땜 범프(10)를 통해 소자의 나머지 부분들과 전기적 접촉한다. 조립체의 나머지 부분들은, 예를 들면 도 7 및 8에 도시된 바와 같이, 다양한 방식으로 제조될 수 있다. 단순하게 표현하기 위해, 도 7에서 도시된 바와 같이, 소자(3) 및 소자(5)는 동일한 구조를 갖는 것으로 도시되어 있다.
본 발명에 따르는 전자 패키징 재료는 임의적으로 하나 이상의 충전제를 포함한다. 본 발명의 실시에 임의적으로 사용되는 충전제는 이격자 이외의 것이며 임의적으로 전도성(전기전도성 및(또는) 열전도성)일 수 있다. 본 발명의 실시에 사용되는 전기전도성 충전제는 예를 들면 은, 니켈, 금, 코발트, 구리, 알루미늄, 흑연, 은-코팅된 흑연, 니켈-코팅된 흑연, 이러한 금속의 합금 등 뿐만 아니라, 이것들의 혼합물을 포함한다. 분말 및 박편(flake) 형태의 충전제가 본 발명의 접착제 조성물에 사용될 수 있다. 바람직하게는, 박편은 약 2 마이크론 미만의 두께를 갖고 약 20 내지 약 25 마이크론의 평면 치수를 갖는다. 본원에서 사용되는 박편은 약 0.15 내지 5.0 ㎡/g의 표면적 및 약 0.4 내지 약 5.5 g/cc의 탭밀도(tap density)를 갖는다. 본 발명의 실시에 사용되는 분말은 약 0.5 내지 15 마이크론의 직경을 갖는 것이 바람직하다. 충전제는, 존재할 경우, 전형적으로 전자 패키징 재료의 약 1 내지 약 95 중량％를 차지한다.
본 발명의 실시에 임의적으로 사용되는 열전도성 충전제는 예를 들면 질화붕소, 탄화규소, 다이아몬드, 흑연, 산화베릴륨, 마그네시아, 실리카, 알루미나 등을 포함한다. 이러한 충전제의 입자크기는 약 0.5 내지 약 25 마이크론일 것이다. 바람직하게는 입자크기는 약 20 마이크론이다.
전기전도성 및(또는) 열전도성 충전제는 임의적으로(및 바람직하게는), 킬레이트화제, 환원제, 비-이온성 윤활제 또는 이러한 약품들의 혼합물로 처리됨으로써, 촉매활성 금속 이온을 실질적으로 함유하지 않게 된다. 이러한 처리 방법은 본원에서 전문이 참고로 인용된 미국특허 제 5,447,988 호에 기술되어 있다.
임의적으로, 전기전도성도 아니고 열전도성도 아닌 충전제가 사용될 수 있다. 이러한 충전제는, 예를 들면 경화된 접착제의 저감된 열팽창, 저감된 유전상수, 개선된 강인도, 증가된 소수성 등과 같은 몇몇 기타 성질을 접착제 배합물에 부여하는데에 바람직할 수 있다. 이러한 충전제의 예는 플루오르화 탄화수소 중합체(예를 들면 테플론(TEFLON, 등록상표), 열가소성 중합체, 열가소성 탄성중합체, 운모, 용융 실리카, 유리 분말 등을 포함한다.
특히, BLT는 특정 치수를 갖는 이격자에 의해 결정될 수 있다.
본 발명의 실시에 사용되는 소자는, 예를 들면 반도체 다이(예를 들면 와이어-결합된 플립 칩 등), 레지스터, 커패시터 등과 같은 임의의 표면 적재 성분을 포함한다. 바람직하게는 본 발명의 실시에 사용되는 소자는 반도체 다이이다. 사용되는 기판은 금속 기판(예를 들면 납 프레임) 및 유기 기판(예를 들면 라미네이트, 볼 그리드 어레이, 폴리아미드 필름 등)을 포함한다.
비교용으로서 사용되는 1번 샘플은 미국 캘리포니아주 시티 오브 인더스트리 소재의 헨켈 코포레이션(Henkel Corporation)에서 상업적으로 입수가능한 에폭시-기재의 언더필 재료이다. 2 내지 4 번 샘플, 및 6 내지 8번 샘플에 대해서 성능을 평가하였다. 5 및 9 번 샘플 역시 헨켈 코포레이션으로부터 상업적으로 입수가능한 캡슐화 재료로서, 이것들을 비교용으로서 사용하였다.
1 내지 9 번 샘플이 하기 표 1a 및 표 1b에 명시되어 있다.
성분 샘플 번호/양(중량％)
1 2 3 4
에폭시 수지 12.4 15.4 15.0 44.5
에폭시 강인화제 12.0 15.0 9.0 10.0
MHHPA 경화제 24.0 28.0 -- --
아민 경화제 -- -- 15.0 44.5
알루미나 충전제 50.0 40.0 -- --
실리카 충전제 -- -- 60.0 --
이미다졸 촉매 0.60 0.60 -- --
흑색 안료 0.50 0.50 0.50 0.50
실란 부착촉진제 0.50 0.50 0.50 0.50
성분 샘플 번호/양(중량％)
5 6 7 8 9
에폭시 수지 12.3 -- 24.5 20.0 6.25
에폭시 강인화제 4.0 14.5 -- 20.0 --
MHHPA 경화제 12.2 14.0 -- 38.0 6.25
아민 경화제 -- -- -- -- --
페놀계 경화제 -- -- 24.5 -- --
알루미나 충전제 -- -- -- 20.0 --
실리카 충전제 70.0 60.0 50.0 -- 86.0
이미다졸 촉매 0.50 0.50 -- 1.0 0.5
흑색 안료 0.50 0.50 0.50 0.5 0.5
실란 부착촉진제 0.50 0.50 0.50 0.5 0.5
이러한 각 샘플의 성질이 표 2a 및 표 2b에 명시되어 있다.
물성 샘플 번호
1 2 3 4
비중 1.8 1.6 1.7 1.2
점도(25℃ CP52/20) 2500 2000 25000 8000
겔시간(121℃,분) 13 12 -- 32
가사시간(25℃, 시간) 24 24 12 24
저장수명(-40℃, 개월) 9 9 9 9
경화시간(분) 30 30 120 60+60
경화온도 165℃ 165℃ 165℃ 13℃+165℃
충전제 종류 알루미나 알루미나 실리카 --
최대 충전제 크기(마이크론) 5 5 12 --
평균 충전제 크기(마이크론) 1 1 3
CTE α1(ppm/℃) 45 51 37 60
CTE α2(ppm/℃) 143 143 105 200
충전제 중량(％) 50 40 60 0
TMA에 의한 Tg(℃) 140 150 50 65
25℃에서의 굴곡모듈러스 (GPa) 5.6 4.5 3.9 2.4
굴곡강도(MPa) 100 -- 50 110
물성 샘플 번호
5 6 7 8 9
CTE α1(ppm/℃) 19 35 47 48 9
CTE α2(ppm/℃) 71 143 180 155 41
TMA에 의한 Tg(℃) 160 10 55 160 160
모듈러스-1(GPa) 11.4 6.8 4.3 4.0 25
모듈러스-2(GPa) 0.503 0.014 0.013 0.058 0.250
저-k 다이 구조 상의 응력(MPa) 88 55 67 67 165
다이의 상호접속부 상의 변형률 (마이크론) 10 32 50 16 16
표 2b에서, 가장 낮은 CTE를 갖는 재료(9번 샘플)는 높은 모듈러스로 인해 매우 높은 응력(165 MPa)을 갖고, 가장 낮은 모듈러스를 갖는 재료(6번 샘플)는 높은 CTE로 인해 상대적으로 더 높은 변형률(32 마이크론)을 갖는다.
표 1a 및 표 1b에 명시된 샘플은, 낮은 CTE와 낮은 모듈러스의 조합을 갖는 전자 패키징 재료(여기서는 언더필 또는 캡슐화 재료)는 저-k ILD-함유 반도체 소자 패키지 내의 응력을 크게 저감시킬 수 있다는 것을 보여준다. 예를 들면 본 발명의 범주에 속하는, 48 ppm/℃의 CTE(α1) 및 4.0 Gpa의 모듈러스를 갖는 조성물(8번 샘플)은, 저-k ILD-함유 구조 내에, 통상적인 전자 패키징 재료(5번 샘플)에 의해 형성되는 응력보다 약 20％ 더 낮은 응력을 형성한다.
본 발명의 범주에 속하는 양이온 경화성 에폭시 조성물(10번 샘플)의 예로서, 표 3에 명시된 양의 하기 성분들을 함께 혼합한다.
성분 바람직한 범위 양(중량％)
비스페놀-A 에폭시 수지 10-90 36.60
에폭시 강인화제 0-40 10.00
양이온성 촉매 0.1-2.5 1.50
실리카 충전제 0-70 20.00
CuAcAc 0-1 0.30
흑색 안료 0-5 0.60
실란 부착촉진제 0-5 1.00
비스페놀-A 에폭시 수지는, 125℃ 초과의 Tg를 갖는 경화된 중합체를 형성할 수 있는 기타 에폭시 수지처럼, 사용가능한 에폭시 수지의 한 예이다. 에폭시 강인화제의 사용 여부 및 그의 사용량은 경화된 조성물에 요구되는 극한 Tg에 의해서만 결정된다. 강인화제를 너무 많이 사용하면, 125℃ 초과의 경화된 조성물의 Tg가 저감될 것이다. 몇몇 강인화제는 경화된 조성물의 모듈러스를, 더 이상 바람직하지 않은 수준으로 변화시킬 수 있다. 실리카 충전제는 모든 용도에서 요구되는 것은 아니므로, 임의적 성분이다. CuAcAc는 보다 저온의 경화가 요구되는 경우에 사용되므로, 역시 임의적 성분이다.
본 발명의 범주에 속하는 무수물 경화성 에폭시 조성물(11번 샘플)의 예로서, 표 4에 명시된 양의 하기 성분들을 함께 혼합한다.
성분 바람직한 범위 양(중량％)
비스페놀-A 에폭시 수지 10-90 19.73
에폭시 강인화제 0-40 19.73
소포제 0-1 0.10
습윤제 0-2 0.12
실란 부착촉진제 0-2 0.40
실리카 충전제 0-70 20.05
이미다졸 촉매 0-2 1.06
MHHPA 4-50 38.81
10번 및 11번 샘플은 20％ 충전제 부하(load)에서 표 5에 열거된 하기 물성을 나타내었다.
물성 샘플 번호
10 11
점도(cps) 30,000 900
Tg(℃) 140 150
CTE(ppm/℃) 50 60
25℃에서의 E(GPa) 3.6 3.5
상기 표에서 E는 탄성 모듈러스이다.
1 내지 4 번 샘플을 ILD-함유 반도체 소자 패키지 내의 플립 칩 언더필 조성물로서 평가하였다. 35㎜×35㎜×1.0㎜ BT 기판인 타이요(Taiyo) PSR-4000-AUS5 솔더마스크; 3층 블랙 다이아몬드 ILD 구조를 갖는 15㎜×15㎜ 규소 시험 다이; 질화규소 부동화 재료(passivation); 225㎛ 피치 풀 어레이 범프(full array bump) 패턴; 밀봉부(seal pass) 없이 단일 라인 분배 패턴을 사용하여 110℃에서 예열된 조립체 상에 분배된, 각각 용이하게 유동하며 90％ 초과의 다이 가장자리 피복률을 갖고서 다이의 모든 가장자리를 따라 윤곽선(fillet)을 형성한, 1 내지 4 번 샘플을 사용하여, ILD-함유 반도체 소자 패키지를 조립하였다.
이어서 이러한 조립체를, 1 내지 9 번 샘플 각각을 경화시키기에 적당한 조건에 노출시키고, 음향현미경("CSAM")을 사용하여 층분리/공극에 대해 평가하였고, 1 내지 4 번 샘플에 대한 결과를 하기 표 6에 명시하였다.
샘플 번호 CSAM
분배/경화 후 가열 사이클 후
1 작은 공극 ILD 층분리 균열
2 이상 없음 이상 없음
3 이상 없음 모퉁이/가장자리 납땜 연결부가 개방됨
4 이상 없음 모퉁이/가장자리 납땜 연결부가 개방됨
1번 샘플은 공기-공기 가열 사이클 후 모퉁이 층분리 및 납땜볼의 균열을 보였다. 3 및 4 번 샘플은 CSAM 분석에 의해 입증된 바와 같이 공기-공기 가열 사이클 후 소자의 가장자리 및 모퉁이를 따라 납땜 연결부의 피로 파손을 보였다.
2번 샘플은 이러한 평가 후 층분리와 관련해서는 아무런 변화를 보이지 않았다.
본 발명은, 언더필 형태에 있어서, 통상적인 모세관 언더필 재료에 비해 크게 저감된 응력을 갖는 재료를 제공한다. 반면에, 낮은 CTE 및 비교적 높은 모듈러스를 갖는 통상적인 언더필 재료는 저-k ILD-함유 반도체 소자 내에 층분리 및 균열을 초래하는 큰 응력을 형성한다. 또한, (약 3 GPa 미만의 모듈러스를 갖는) 충전되지 않은 저-CTE 언더필 재료는 납땜 연결부 내에 조기 납땜 연결부 피로를 초래하는 큰 응력을 형성한다.
이러한 정보를 근거로 하여, 적당한 모듈러스(약 3 내지 약 5 GPa)를 갖고, -65 내지 125℃의 평균 온도의 함수로서의 모듈러스가 -7.5 MPa/℃인 2번 샘플은, 블랙 다이아몬드 저-k ILD-함유 플립 칩 조립체 상에서, 1, 3 및 4 번 샘플보다 우수한 성능을 갖는다는 것을 알 수 있다.
5 내지 9 번 샘플에 관한 결과가 도 7에 도시되어 있는데, 이 도면을 보면, 5 내지 9 번 샘플들 중에서 8번 샘플이 종합적으로 가장 좋은, 낮은 ILD 응력과 낮은 변형률의 조합을 갖는다는 것을 알 수 있다. 즉 8번 샘플은 본 발명의 범주에 속하는, 온도의 함수로서의 모듈러스의 변화량, 구체적으로는 -8.5 MPa/℃을 갖는다(도 11을 참고).

Claims (51)

  1. 구리 전기 상호접속부, 및 내부의 하나 이상의 저-k ILD 층 및 표면 상의 금속화 재료를 포함하는 반도체 칩, 및
    반도체 칩이 전기전도성 재료를 통해 구리 전기 상호접속부와 전기적으로 상호접속된 전기 접촉 패드를 표면 상에 갖는 캐리어 기판
    을 포함하는 반도체 소자를 제공하는 단계;
    반도체 칩의 전기적 상호접속된 표면과 캐리어 기판 사이에 열경화성 언더필 조성물을 제공하여, 반도체 소자 조립체를 형성하는 단계; 및
    반도체 소자 조립체를, 열경화성 언더필 조성물을 경화시키기에 충분한 승온 조건에 노출시키는 단계
    를 포함하며, 상기 열경화성 언더필 조성물은 경화성 수지 성분 및 충전제 성분을 포함하고, 상기 충전제 성분은, 경화시, 약 25 ppm/℃ 미만 또는 약 50 ppm/℃ 초과의 열팽창계수를 갖는 열경화성 언더필 조성물을 제공하기에 충분한 양으로 존재하고, 상기 열경화성 언더필 조성물은, 경화시, -65 내지 125℃의 온도에 대한 모듈러스의 비가 10 MPa/℃ 내지 약 -10 MPa/℃인, 하나 이상의 저-k ILD 층을 포함하는 언더필링된 반도체 소자의 신뢰도를 개선하는 방법.
  2. 제 1 항에 있어서, 반도체 칩과 캐리어 기판을 정합시킨 후, 이들 사이의 공간에 열경화성 언더필 조성물을 분배하고 충전시킴으로써 반도체 소자를 형성하는 방법.
  3. 제 1 항에 있어서, 열경화성 언더필 조성물을 반도체 칩과 캐리어 기판 중 하나 또는 둘 다의 전기적 상호접속 표면의 적어도 일부 상에 분배한 후, 반도체 칩과 캐리어 기판을 정합시킴으로써, 반도체 소자를 형성하는 방법.
  4. 제 1 항에 있어서, 캐리어 기판이 회로판인 방법.
  5. 제 1 항에 있어서, 전기전도성 재료가 납땜재인 방법.
  6. 제 5 항에 있어서, 납땜재가 Sn(63):Pb(37), Pb(95):Sn(5), Sn:Ag(3.5):Cu(0.5) 및 Sn:Ag(3.3):Cu(0.7)로 이루어진 군에서 선택된 방법.
  7. 구리 전기 상호접속부, 내부의 저-k ILD층, 및 표면 상의 금속화 재료를 포함하는 반도체 칩;
    반도체 칩과 전기적으로 상호접속된 전기 접촉 패드를 표면 상에 갖는 회로판; 및
    반도체 칩과 회로판 사이에 열경화성 언더필 조성물
    을 포함하며, 상기 열경화성 언더필 조성물은 경화성 수지 성분 및 충전제 성분을 포함하고, 상기 충전제 성분은, 경화시, 약 25 ppm/℃ 미만 또는 약 50 ppm/℃ 초 과의 열팽창계수를 갖는 열경화성 언더필 조성물을 제공하기에 충분한 양으로 존재하고, 상기 열경화성 언더필 조성물은, -65 내지 125℃의 온도에 대한 모듈러스의 비가 -10 MPa/℃ 내지 약 10 MPa/℃인 반도체 소자.
  8. 제 7 항에 있어서, 전기전도성 재료가 납땜재인 방법.
  9. 제 8 항에 있어서, 납땜재가 Sn(63):Pb(37), Pb(95):Sn(5), Sn:Ag(3.5):Cu(0.5) 및 Sn:Ag(3.3):Cu(0.7)로 이루어진 군에서 선택된 방법.
  10. 하나 이상의 저-k ILD 층과 접촉하는 구리 전기 상호접속부 및 표면 상의 금속화 재료를 포함하며, 캐리어 기판과 전기적으로 접속된, 반도체 칩을 포함하는 반도체 소자;
    반도체 소자와 전기적으로 상호접속된 전기 접촉 패드를 표면 상에 갖는 회로판; 및
    반도체 소자와 회로판 사이에 열경화성 언더필 조성물
    을 포함하며, 상기 열경화성 언더필 조성물은 경화성 수지 성분 및 충전제 성분을 포함하고, 상기 충전제 성분은, 경화시, 약 25 ppm/℃ 미만 또는 약 50 ppm/℃ 초과의 열팽창계수를 갖는 열경화성 언더필 조성물을 제공하기에 충분한 양으로 존재하고, 상기 열경화성 언더필 조성물은, -65 내지 125℃의 온도에 대한 모듈러스의 비가 -10 MPa/℃ 내지 약 10 MPa/℃인 반도체 소자 조립체.
  11. 제 10 항에 있어서, 전기전도성 재료가 납땜재인 방법.
  12. 제 11 항에 있어서, 납땜재가 Sn(63):Pb(37), Pb(95):Sn(5), Sn:Ag(3.5):Cu(0.5) 및 Sn:Ag(3.3):Cu(0.7)로 이루어진 군에서 선택된 방법.
  13. 전기적 접촉부와 접촉하는 융제, 및
    융제와 상이한, 칩 다이와 접촉하는 열경화성 언더필 조성물, 및
    임의로는, 적당한 조건에 노출되면 제어가능하게 분해될 수 있는 반응 생성물을 생성하는 열경화성 조성물
    을 포함하며, 상기 열경화성 조성물은, 존재할 경우, 융제 및 열경화성 언더필 조성물과 상이하며, 열경화성 언더필 조성물과 접촉하고, 전기적 접촉부는 캐리어 기판과 전기적 교합하도록 유동성이고, 열경화성 언더필 조성물과, 존재할 경우, 열경화성 조성물은, 회로 칩을 캐리어 기판에 부착시킬 수 있도록 경화성이고, 열경화성 조성물은, 존재할 경우, 캐리어 기판으로부터 회로 칩을 이탈시키도록 제어가능하게 분해될 수 있고, 상기 열경화성 언더필 조성물은 경화성 수지 성분 및 충전제 성분을 포함하고, 상기 충전제 성분은, 경화시, 약 25 ppm/℃ 미만 또는 약 50 ppm/℃ 초과의 열팽창계수를 갖는 열경화성 언더필 조성물을 제공하기에 충분한 양으로 존재하고, 상기 열경화성 언더필 조성물은, 경화시, -65 내지 125℃의 온도에 대한 모듈러스의 비가 -10 MPa/℃ 내지 약 10 MPa/℃인, 예정된 패턴으로 배열된, 캐리어 기판과 전기적 교합할 수 있는 전기적 접촉부를 갖는 반도체 칩을 포함하는 집적회로 칩.
  14. 제 13 항에 있어서, 전기전도성 재료가 납땜재인 방법.
  15. 제 14 항에 있어서, 납땜재가 Sn(63):Pb(37), Pb(95):Sn(5), Sn:Ag(3.5):Cu(0.5) 및 Sn:Ag(3.3):Cu(0.7)로 이루어진 군에서 선택된 방법.
  16. 회로판; 및
    열경화성 언더필 성분, 및 임의로는, 적당한 조건에 노출되면 제어가능하게 분해될 수 있는 반응 생성물을 생성하는, 회로판으로부터 칩 다이를 이탈시키도록 제어가능하게 분해될 수 있는 열경화성 성분을 통해 회로판에 부착된 반도체 칩
    을 포함하며, 상기 칩 다이는 열경화성 언더필 성분 및 열경화성 성분과 상이한 융제를 통해 회로판에 결합됨으로써 회로판과 전기적 교합하는 전기적 접촉부를 포함하고, 상기 열경화성 언더필 조성물은 경화성 수지 성분 및 충전제 성분을 포함하고, 상기 충전제 성분은, 경화시, 약 25 ppm/℃ 미만 또는 약 50 ppm/℃ 초과의 열팽창계수를 갖는 열경화성 언더필 조성물을 제공하기에 충분한 양으로 존재하고, 상기 열경화성 언더필 조성물은, 경화시, -65 내지 125℃의 온도에 대한 모듈러스의 비가 -10 MPa/℃ 내지 약 10 MPa/℃인 집적회로 칩 조립체.
  17. 제 16 항에 있어서, 전기전도성 재료가 납땜재인 방법.
  18. 제 17 항에 있어서, 납땜재가 Sn(63):Pb(37), Pb(95):Sn(5), Sn:Ag(3.5):Cu(0.5) 및 Sn:Ag(3.3):Cu(0.7)로 이루어진 군에서 선택된 방법.
  19. 제 13 항에 따르는 집적회로 칩을 제공하는 단계;
    집적회로 칩을 캐리어 기판에 연결시킴으로써 정합된 조립체를 형성하는 단계; 및
    이렇게 형성된 조립체를, 전기적 접촉부가 유동성으로 되어 열경화성 언더필 조성물을 경화시키기에 충분한 승온 조건에 노출시킴으로써, 집적회로 칩을 캐리어 기판에 부착시키도록 전기적 상호접속을 달성하는 단계
    를 포함하는 집적회로 조립체의 조립 방법.
  20. 예정된 패턴으로 배열된 전기적 접촉부를 갖는 반도체 칩을 제공하는 단계;
    융제를 전기적 접촉부의 적어도 일부 상에 도포하는 단계; 및
    상기 융제와는 상이한, 유동가능한 형태의 열경화성 언더필 조성물을 전기적 접촉부 주위의 반도체 칩 상에 분배하는 단계를 포함하며, 상기 열경화성 언더필 조성물은 경화성 수지 성분 및 충전제 성분을 포함하고, 상기 충전제 성분은, 경화시, 약 25 ppm/℃ 미만 또는 약 50 ppm/℃ 초과의 열팽창계수를 갖는 열경화성 언더필 조성물을 제공하기에 충분한 양으로 존재하고, 상기 열경화성 언더필 조성물 은, 경화시, -65 내지 125℃의 온도에 대한 모듈러스의 비가 -10 MPa/℃ 내지 약 10 MPa/℃인, 집적회로 칩의 조립 방법.
  21. 제 20 항에 있어서, 전기전도성 재료가 납땜재인 방법.
  22. 제 21 항에 있어서, 납땜재가 Sn(63):Pb(37), Pb(95):Sn(5), Sn:Ag(3.5):Cu(0.5) 및 Sn:Ag(3.3):Cu(0.7)로 이루어진 군에서 선택된 방법.
  23. 캐리어 기판에 결합되는 표면, 및 이것과 전기적 상호접속을 달성하기 위한 전기적 상호접속부를 갖는 또 다른 반대편 표면을 갖는, 100 마이크론 미만의 두께를 갖는 반도체 칩을 제공하는 단계;
    반도체 칩을 결합시키기 위한 일부 표면 및 반도체 칩과 전기적 상호접속을 달성하기 위한 또 다른 일부 표면을 갖는 캐리어 기판을 제공하는 단계;
    열경화성 다이 부착 조성물을, 반도체 칩의 결합 표면과 캐리어 기판의 결합 표면 중 하나 또는 둘 다의 적어도 일부 상에, 반도체 칩과 캐리어 기판이 정합될 때 약 10 마이크론 미만의 결합 라인을 달성하기에 충분한 양으로 제공하는 단계;
    반도체 칩의 결합 표면과 캐리어 기판의 결합 표면을 정합시켜, 반도체 소자 조립체를 형성하고, 이러한 반도체 소자 조립체를, 열경화성 다이 부착 조성물을 경화시키에 충분한 승온 조건에 노출시킴으로써, 반도체 소자를 캐리어 기판에 결합시키는 단계; 및
    반도체 소자와 캐리어 기판 사이에 전기적 상호접속부를 성립시키는 단계를 포함하며, 상기 열경화성 다이 부착 조성물은, 경화시, -65 내지 125℃의 온도에 대한 모듈러스의 비가 -10 MPa/℃ 내지 약 10 MPa/℃인, 개선된 신뢰도를 갖는 반도체 소자의 조립 방법.
  24. 제 23 항에 있어서, 열경화성 다이 부착 조성물이 경화성 수지 성분 및 충전제 성분을 포함하고, 충전제 성분이, 경화시, 약 25 ppm/℃ 미만 또는 약 50 ppm/℃ 초과의 열팽창계수를 갖는 열경화성 다이 부착 조성물을 제공하기에 충분한 양으로 존재하는 방법.
  25. 캐리어 기판에 결합되는 표면, 및 이것과 전기적 상호접속을 달성하기 위한 전기적 상호접속부를 갖는 또 다른 반대편 표면을 갖는, 100 마이크론 미만의 두께를 갖는 반도체 칩;
    반도체 칩을 결합시키기 위한 일부 표면 및 반도체 칩과 전기적 상호접속을 달성하기 위한 또 다른 일부 표면을 갖는 캐리어 기판; 및
    반도체 칩의 결합 표면과 캐리어 기판의 결합 표면 사이에 약 10 마이크론 미만의 결합 라인을 형성하는 다이 부착 조성물을 포함하며, 다이 부착 조성물은 -65 내지 125℃의 온도에 대한 모듈러스의 비가 -10 MPa/℃ 내지 약 10 MPa/℃인 반도체 소자.
  26. 제 25 항에 있어서, 다이 부착 언더필 조성물이 경화성 수지 성분 및 충전제 성분을 포함하고, 충전제 성분이, 경화시, 약 25 ppm/℃ 미만 또는 약 50 ppm/℃ 초과의 열팽창계수를 갖는 다이 부착 조성물을 제공하기에 충분한 양으로 존재하는 반도체 소자.
  27. 제 23 항에 있어서, 다이 부착 조성물이 충전제를 포함하는 방법.
  28. 제 27 항에 있어서, 충전제가 전도성인 방법.
  29. 제 28 항에 있어서, 충전제가 전기전도성인 방법.
  30. 제 28 항에 있어서, 충전제가 열전도성인 방법.
  31. 제 27 항에 있어서, 충전제가 비전도성인 방법.
  32. 제 27 항에 있어서, 충전제가 테플론인 방법.
  33. 제 27 항에 있어서, 충전제가 실리카인 방법.
  34. 제 25 항에 있어서, 캐리어 기판이 회로판인 반도체 소자.
  35. 구리 전기 상호접속부, 및 내부의 저-k ILD 층 및 표면 상의 금속화 재료를 포함하는 제 1 반도체 칩, 및
    캐리어 기판에 결합되는 표면 및 제 1 반도체 칩과 캐리어 기판 둘 다와 전기적 상호접속을 달성하기 위한 또 다른 반대편 표면을 갖는 제 2 반도체 칩(여기서 캐리어 기판은 제 1 반도체 칩과 제 2 반도체 칩 중 하나 이상과 전기적으로 상호접속된 전기 접촉 패드를 표면 상에 가짐)
    을 포함하는 반도체 소자를 제공하는 단계;
    제 2 반도체 칩과 캐리어 기판 사이에 제 1 경화성 조성물을 제공하는 단계;
    제 1 반도체 칩과 제 2 반도체 칩 사이에 제 2 경화성 조성물을 제공하여, 반도체 소자 조립체를 형성하는 단계; 및
    반도체 소자 조립체를, 제 1 및 제 2 조성물을 경화시키기에 충분한 조건에 노출시키는 단계
    를 포함하며, 상기 하나 이상의 조성물은, 경화시, -65 내지 125℃의 온도에 대한 모듈러스의 비가 -10 MPa/℃ 내지 약 10 MPa/℃인, 하나 이상의 저-k ILD 층을 포함하는 반도체 칩을 포함하는 반도체 소자의 신뢰도를 개선하는 방법.
  36. 제 35 항에 있어서, 제 1 조성물이 경화성 수지 성분 및 충전제 성분을 포함하고, 충전제 성분이, 경화시, 약 25 ppm/℃ 미만 또는 약 50 ppm/℃ 초과의 열팽창계수를 갖는 제 1 조성물을 제공하기에 충분한 양으로 존재하는 방법.
  37. 제 35 항에 있어서, 제 2 조성물이 경화성 수지 성분 및 충전제 성분을 포함하고, 충전제 성분이, 경화시, 약 25 ppm/℃ 미만 또는 약 50 ppm/℃ 초과의 열팽창계수를 갖는 제 2 조성물을 제공하기에 충분한 양으로 존재하는 방법.
  38. 구리 전기 상호접속부, 및 내부의 하나 이상의 저-k ILD 층 및 표면 상의 금속화 재료를 포함하는 제 1 반도체 칩;
    캐리어 기판에 결합되는 표면, 및 제 1 반도체 칩과 캐리어 기판 둘 다와 전기적 상호접속을 달성하기 위한 또 다른 반대편 표면을 갖는 제 2 반도체 칩(여기서 캐리어 기판은 제 1 반도체 칩과 제 2 반도체 칩 중 하나 이상과 전기적으로 상호접속된 전기 접촉 패드를 표면 상에 가짐);
    제 2 반도체 칩과 캐리어 기판 사이의 제 1 조성물; 및 제 1 반도체 칩과 제 2 반도체 칩 사이의 제 2 조성물을 포함하며, 상기 제 1 조성물과 제 2 조성물 중 하나 이상은 -65 내지 125℃의 온도에 대한 모듈러스의 비가 -10 MPa/℃ 내지 약 10 MPa/℃인 반도체 소자.
  39. 제 38 항에 있어서, 제 1 조성물이 경화성 수지 성분 및 충전제 성분을 포함하고, 충전제 성분이, 경화시, 약 25 ppm/℃ 미만 또는 약 50 ppm/℃ 초과의 열팽창계수를 갖는 제 1 조성물을 제공하기에 충분한 양으로 존재하는 반도체 소자.
  40. 제 38 항에 있어서, 제 2 조성물이 경화성 수지 성분 및 충전제 성분을 포함하고, 충전제 성분이, 경화시, 약 25 ppm/℃ 미만 또는 약 50 ppm/℃ 초과의 열팽창계수를 갖는 제 2 조성물을 제공하기에 충분한 양으로 존재하는 반도체 소자.
  41. 구리 전기 상호접속부, 및 내부의 하나 이상의 저-k ILD 층 및 표면 상의 금속화 재료를 포함하는 제 1 반도체 칩;
    캐리어 기판에 결합되는 표면, 및 제 1 반도체 칩과 캐리어 기판 둘 다와 전기적 상호접속을 달성하기 위한 또 다른 반대편 표면을 갖는 제 2 반도체 칩(여기서 캐리어 기판은 제 1 반도체 칩과 제 2 반도체 칩 중 하나 이상과 전기적으로 상호접속된 전기 접촉 패드를 표면 상에 가짐);
    제 2 반도체 칩과 캐리어 기판 사이의 제 1 조성물; 및
    반도체 소자 조립체를 형성하도록 제 1 반도체 칩과 제 2 반도체 칩 사이의 제 2 조성물을 포함하며, 상기 제 1 조성물과 제 2 조성물 중 하나 이상은 -65 내지 125℃의 온도에 대한 모듈러스의 비가 -10 MPa/℃ 내지 약 10 MPa/℃인 반도체 소자.
  42. 제 41 항에 있어서, 제 1 조성물이 경화성 수지 성분 및 충전제 성분을 포함하고, 충전제 성분이, 경화시, 약 25 ppm/℃ 미만 또는 약 50 ppm/℃ 초과의 열팽창계수를 갖는 제 1 조성물을 제공하기에 충분한 양으로 존재하는 반도체 소자.
  43. 제 41 항에 있어서, 제 2 조성물이 경화성 수지 성분 및 충전제 성분을 포함하고, 충전제 성분이, 경화시, 약 25 ppm/℃ 미만 또는 약 50 ppm/℃ 초과의 열팽창계수를 갖는 제 2 조성물을 제공하기에 충분한 양으로 존재하는 반도체 소자.
  44. 제 41 항에 있어서, 캐리어 기판이 회로판인 반도체 소자.
  45. 구리 전기 상호접속부, 및 내부의 하나 이상의 저-k ILD 층 및 표면 상의 금속화 재료를 포함하는 반도체 칩,
    반도체 칩과 전기적으로 상호접속된 전기 접촉 패드를 표면 상에 갖는 캐리어 기판
    을 포함하는 반도체 소자를 제공하는 단계;
    반도체 소자 상에 열경화성 성형 화합물을 제공하고, 반도체 소자를 열경화성 성형 화합물을 경화시키기에 충분한 승온 조건에 노출시키는 단계
    를 포함하며, 상기 경화성 성형 화합물은 -65 내지 125℃의 온도에 대한 모듈러스의 비가 -10 MPa/℃ 내지 약 10 MPa/℃인, 하나 이상의 저-k ILD 층을 포함하는 반도체 소자의 신뢰도를 개선하는 방법.
  46. 제 45 항에 있어서, 열경화성 성형 화합물이 경화성 수지 성분 및 충전제 성분을 포함하고, 충전제 성분이, 경화시, 약 25 ppm/℃ 미만 또는 약 50 ppm/℃ 초과의 열팽창계수를 갖는 열경화성 성형 화합물을 제공하기에 충분한 양으로 존재하 는 방법.
  47. 구리 전기 상호접속부, 및 내부의 하나 이상의 저-k ILD 층 및 표면 상의 금속화 재료를 포함하는 반도체 칩, 및
    반도체 칩과 전기적으로 상호접속된 전기 접촉 패드를 표면 상에 갖는 캐리어 기판
    을 포함하는 반도체 소자; 및
    이것 상의, -65 내지 125℃의 온도에 대한 모듈러스의 비가 -10 MPa/℃ 내지 약 10 MPa/℃인 경화된 성형 화합물
    을 포함하는 캡슐화 반도체 소자.
  48. 제 47 항에 있어서, 성형 화합물이 경화성 수지 성분 및 충전제 성분을 포함하고, 충전제 성분이 약 25 ppm/℃ 미만 또는 약 50 ppm/℃ 초과의 열팽창계수를 갖는 경화된 성형 화합물을 제공하기에 충분한 양으로 존재하는 캡슐화 반도체 소자.
  49. 제 47 항에 있어서, 반도체 소자가 추가로 반도체 칩과 전기적으로 상호접속된 제 2 반도체 칩을 포함하는 캡슐화 반도체 소자.
  50. 에폭시 수지 성분, 벤즈옥사진 성분 및 이것들의 조합으로 이루어진 군에서 선택된 경화성 성분;
    및 무수물 성분, 질소-함유 화합물, 양이온성 촉매 및 이것들의 조합으로 이루어진 군에서 선택된 경화성 성분
    을 포함하며, 충전제 성분은, 경화시, 약 25 ppm/℃ 미만 또는 약 50 ppm/℃ 초과의 열팽창계수를 갖는 열경화성 조성물을 제공하기에 충분한 양으로 존재하고, 상기 열경화성 조성물은, 경화시, -65 내지 125℃의 온도에 대한 모듈러스의 비가 -10 MPa/℃ 내지 약 10 MPa/℃인 열경화성 조성물.
  51. 제 50 항에 있어서, 언더필, 다이 부착 접착제, 액체 캡슐화 재료, 성형 화합물 및 말단 캡 캡슐화 재료로 이루어진 군에서 선택된 전자 패키징 재료로서 사용하기에 적합한 열경화성 조성물.
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