KR20070083852A - 인쇄가능한 유기 비-휘발성 패시브 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
적어도 하나의 패시브 메모리 소자 및 상기 패시브 메모리 소자와 함께 제공되며 적어도 일면 상에 비전도성 표면을 갖는 지지체를 구비하며, 상기 패시브 메모리 소자가 패턴화된 제1 전극 시스템, 패턴화된 제2 전극 시스템, 상기 패턴화된 제1 전극 시스템 및 상기 패턴화된 제2 전극 시스템 사이에 존재하는 패턴화된 절연 시스템을 구비하고, 상기 패턴화된 제1 전극 시스템 및 상기 패턴화된 제2 전극 시스템 사이에 적어도 하나의 전도성 브릿지가 존재하며, 상기 적어도 하나의 전도성 브릿지가 존재하지 않는 경우 상기 패턴화된 제1 및 제2 전극 시스템 사이에 직접적인 전기적 접촉이 없고; 그리고 상기 시스템 및 상기 전도성 브릿지가 통상의 인쇄 공정을 사용하여 인쇄가능한 것을 특징으로 하는 제1 패시브 메모리 소자; 및 패시브 메모리 소자를 제조하기 위한 제조방법으로서, 상기 패시브 메모리 소자가 적어도 하나의 패시브 메모리 소자 및 지지체를 구비하고, 상기 지지체가 패시브 메모리 소자와 함께 제공되는 적어도 일면 상에 비전도성 표면 또는 패턴화 가능한 전도성층을 구비하며, 상기 패시브 메모리 소자가 패턴화된 제1 전극 시스템, 패턴화된 제2 전극 시스템, 상기 패턴화된 제1 전극 시스템 및 상기 패턴화된 제2 전극 시스템 사이의 절연 시스템 및 상기 패턴화된 제1 전극 시스템 및 상기 패턴화된 제2 전극 시스템 사이의 적어도 하나의 전도성 브릿지를 구비하고, 상기 적어도 하나의 전도성 브릿지가 없는 경우 상기 제1 및 제2 전극 시스템 사이에 직접적인 전기적 접촉이 없으며, 상기 공정이, 상기 지지체의 비전도성 표면 상 또는 상기 지 지체의 패턴 형성 가능한 도전층 내에 제1 전극 패턴을 구현하는 단계, 상기 제1 전극 패턴 상에 절연 패턴을 제공하는 단계, 상기 절연 패턴 상에 제2 전극 패턴을 제공하는 단계, 및 소정 위치에서 상기 제1 전극 패턴 및 제2 전극 패턴 사이에 전기적 접촉을 제공하는 단계를 포함하고, 상기 단계들중 적어도 하나는 통상의 인쇄 공정으로 구현되는 것을 특징으로 하는 패시브 메모리 소자의 제조방법.
Description
본 발명은 인쇄가능한 패시브 메모리 소자 및 그 제조 방법에 관한 것이다.
최근 예를 들면 패키징 내의 위조-방지 태그(anti-counterfeiting tag)와 같은, 휴대용으로서 저가이고 가요성인 정보 저장용 패시브 메모리 소자-포함 태그 및 라벨에 대한 수요가 증가하고 있다. 정보 입력이 가능한 경우를 포함하는 이와 같은 비휘발성 메모리 소자는 간편하고 저렴하며, 태그, 라벨 및 패키지 인쇄 공정 또는 그 자체로서 패키징 공정으로 통합될 수 있어야 하고, 복잡하지 않으면서 저렴한 물질로 구성되고, 최소한의 공정 단계를 수반해야 한다.
패키지에 사용하기 위하여, 메모리 장치는 상대적으로 견고하고, 기계적 충격, 온도 및 다른 환경적인 요인들에 대하여 상당히 영향을 받지 않는 것이 중요하다.
통상적인 실리콘계 반도체 메모리는 고가이고, 복잡한 공정을 요구하는 단점을 가지는데, 고온의 제조 온도 및 비가요성으로 인해 패키징 지지체의 용도로 적당하지 않다. 더욱이 실리콘계 반도체 메모리는 폐기시 상당한 환경 문제를 야기한다. 미국특허 6,542,397호는 복수개의 메모리 셀 중 하나 이상의 지정 메모리를 포 함하는 장치를 개시하는데, 각 지정 메모리 셀은 그 내부에 위치한 내-변환성 (resistance-altering) 구성 요소를 갖지만, 단지 실리콘계 읽기-전용 저항 메모리 (read-only resistor memory)만을 예시한다. 미국특허 6,649,499호는 복수개의 메모리 셀 내로 내-변환성 구성 요소를 확산시키는 단계 및 내-변환성 구성 요소의 삽입된 부분의 일부 이상을 하나 이상의 메모리 셀의 전도성 층으로부터 이동시키는 단계를 포함하는 메모리 제조 방법을 개시하는데, 상기 복수개의 메모리 셀은 다결정 실리콘 및 하나 이상의 1A족 원소를 포함하는 내-변환성 구성요소를 포함한다. 이러한 저항 메모리에서, 미리 선택된 교차점(pre-selected crossing point)에서 저항의 변화로서 정보가 저장된다.
각 메모리 소자 내의 저항이 비트 라인(bit line) 및 워드 라인(word line)의 저항보다 상당히 높은 경우, 인접한 워드 라인 간의 교차소통(crosstalk)은 감소된다. 그러나, 이로써 대안적인 전류 통로의 생성을 예방하지 못한다.
미국특허 6,107,666호는 지지체; 및 하나 이상의 메모리 어레이를 포함하는 고밀도 ROM 장치를 개시하는데, 상기 메모리 어레이는: 지지체 표면 상부에 위치하는 제1 절연층, 제1 절연층 상부에 위치하고 제1 방향으로 연장되며, 서로 필수적으로 동일한 간격을 두고 있는 복수 개의 비트 라인, 복수 개의 비트 라인 상부로 형성된 제2 절연층, 제2 절연층 내에 형성되고, 비트 라인 일부를 노출하는 하나 이상의 비아(via) 및 제2 절연층 상부에 위치하고, 제1 방향과 교차하여 각을 형성하는 제2 방향으로 연장되며, 서로 필수적으로 동일한 간격을 두고 있는 복수 개의 워드 라인을 포함하고, 상기 워드 라인의 일부는 상기 비아를 사용하여 상기 비트 라인과 연결되고, 상기 워드 라인의 일부는 상기 제2 절연층을 사용하여 상기 비트 라인으로부터 절연되는 것을 특징으로 한다.
미국특허 6,107,666호는 실리콘에 기초하지 않으면서도, 그 내부에 금속 비트 라인 및 워드 라인이 존재하는 읽기 전용 메모리 장치를 개시한다. 전기 배선(electrical interconnect)이 비트 라인과 워드 라인 사이에 존재하는 미리 선택된 비아 내의 금속을 이용하여 제조된다.
그러나, 미국특허 6,107,666호, 미국특허 6,542,397호 및 미국특허 6,649,499호에서 개시된 저항 메모리 셀의 제조 방법들은 모두 금속 또는 실리콘 구조를 적용하기 위해서 300℃ 내지 400℃ 범위의 고온을 요구하는 증발 및 에칭 방법에 의존하는데, 이는 고분자계 또는 페이퍼계 기판의 용융 또는 심각한 열화를 초래하므로, 패키징용으로 적합하지 않다. 따라서 그러한 금속 또는 실리콘 구조는 태그, 라벨 및 패키지 인쇄 공정에 적합하지 않거나 또는 환경 친화적으로 폐기처분하기에 적합하지 않다.
안티-퓨즈 원리(anti-fuse principle)를 사용하여 WORM 메모리 내에 정보가 전기적으로 저장될 수 있다. 예를 들면, 미국특허 6,656,763호는 제1 전극을 제공하는 단계; 상기 제1 전극 상부로 전도성 촉진 화합물을 포함하는 패시브층을 형성하는 단계; 스핀-온 기술(spin-on technique)을 사용하여 패시브층 상부로 유기 반도체층을 형성하는 단계; 및 상기 유기 반도체층 상부로 제2 전극을 제공하는 단계를 포함하는 유기 메모리 셀의 제조 방법으로서, 상기 스핀-온 기술은 i) 하나 이상의 공액 유기 고분자, 공액 유기금속 화합물, 버키볼(buckyball) 및 탄소 나노튜 브, 및 ii) 글리콜에테르에스테르, 글리콜에테르, 퓨란 및 약 4 내지 약 7개의 탄소 원자를 포함하는 알킬알콜로 이루어진 군으로부터 선택된 하나 이상의 용매의 혼합물을 도포하는 단계를 포함하는 것을 특징으로 하는 제조 방법을 개시한다.
또한, US 2004/0149,552Al호는 제1 전도체; 제2 전도체; 및 상기 제1 전도체 및 제2 전도체와 접촉하면서 그 사이에 개재된 전도성 유기 고분자를 포함하는 전기 스위치로서, 상기 전도성 유기 고분자는, 전도성 유기 고분자가 제1 전도체 및 제2 전도체 사이의 전류를 비교적 높은 전도율로 흐르게 하는 제1 상태와 전도성 유기 고분자가 제1 전도체 및 제2 전도체 사이의 전류를 비교적 낮은 전도율로 흐르게 하는 제2 상태 중의 하나인 것을 특징으로 하는 전기 스위치를 개시한다. 워드 라인 및 비트 라인 사이에 개재된 반도체 층의 저항은 '고' 전압 펄스를 인가함으로써 전기적으로 변환될 수 있고, 이로써 저항을 증가시킨다. 교류 경로 (alternative current path)가 발생하지 않도록, 다이오드를 형성하기 위한 각각의 메모리 셀 내의 워드 라인 및 비트 라인 사이에 추가적인 층을 포함할 것을 필요로 하기 때문에, 제조 공정이 더욱 복잡하게 된다.
수 개의 다른 타입의 장치에 대하여 메모리의 인쇄가 당업계에서 제안되어왔다. US 2003/0230,746Al은 제1 측면 및 제2 측면을 갖는 제1 반도체성 고분자; 상기 제1 반도체성 고분자층의 상기 제1 측면에 연결된, 서로 실질적으로 평행한 복수 개의 제1 전자 전도체(first electrical conductor); 및 상기 제1 반도체성 고분자층의 상기 제2 측면에 연결되어 서로 실질적으로 평행하고, 또한 상기 복수 개의 제1 전자 전도체와 상호 실질적으로 직각을 이루는 복수 개의 제2 전자 전도 체(second electrical conductor)를 포함하는 메모리 소자로서, 상기 제1 반도체성 고분자에 있어서 상기 제1 반도체성 고분자 필름은 유기 도판트를 포함하고, 상기 제2 반도체성 고분자에 있어서 전기적 전하는 상기 유기 도판트 상에 편재되는 것을 특징으로 하는 메모리 장치를 개시한다. 두 개의 전도성 라인 패턴 사이에 위치한 도핑된 반도체 필름의 구조는 간단하다. 그러나, 이러한 메모리는 일시적이고, 만약 전원이 인가되지 않으면 정보가 손실된다. US 2001/039124A1은 메모리 셀 위치에서 전극의 표면 상의 절연 필름이 덮는 단계가 존재하는지 여부에 따라서 상태를 저장하는 메모리 소자 제조 방법으로서, 상기 방법은 잉크젯 헤드를 사용하여 전극의 표면으로 절연 물질을 소정의 메모리 셀 위치에 선택적으로 분사하여, 전극의 표면을 소정의 메모리 셀 위치에서 절연 물질로 덮히게 하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법을 개시한다.
WO 02/0029706A1은 전자적으로 판독가능한 코드를 저장하는 바 코드 회로; 및 바 코드 회로에 연결되어 바 코드 판독기가 바 코드 회로 내에 저장된 코드에 접속을 허용하는 바 코드 회로에 연결된 인터페이스를 포함하는 전자적 바 코드로서, 상기 코드는 고분자 인쇄 공정에 의해 정의되는 것을 특징으로 하는 전자적 바 코드를 개시한다. 그러나, 인쇄 전자 회로는 패시브 매트릭스가 아니라, 다수의 전자 구성 성분으로 이루어져서, 그 구성 성분의 존재 여부 또는 그 연결이 저장 정보를 결정한다.
미국특허 5,464,989호는 주요 표면을 갖는 반도체 지지체; 상기 반도체 지지체의 주 표면 상에서 컬럼 방향으로 연장되는 평행한 복수 개의 제1 시그널 라인과 상기 반도체 지지체의 주요 표면 상에서 로우(row) 방향으로 연장되는 평행한 복수 개의 제2 시그널 라인; 상기 복수 개의 제1 시그널 라인 및 상기 복수 개의 제2 시그널 라인 사이에 형성된 절연 필름; 및 복수 개의 제1 시그널 라인 중 어느 하나 및 상기 복수 개의 제2 시그널 라인의 어느 하나를 선택하고, 상기 선택된 제1 시그널 라인 및 선택된 제2 시그널 라인 사이의 전위차를 인가함으로써 상기 선택된 제1 시그널 라인 및 선택된 제2 시그널 라인 사이의 전기장을 유발하는 수단을 포함하는 복수 개의 메모리 셀을 갖는 마스크 ROM으로서, 상기 제2 시그널 라인은 복수 개의 크로스오버에서 상기 복수 개의 제1 시그널 라인을 가로지르며, 각각은 상기 복수 개의 메모리 셀의 각 메모리 셀을 형성하고, 상기 절연 필름은 데이터를 저장하기 위한 상기 복수 개의 각 크로스오버에서, i) 상기 선택하는 수단에 의해 선택된 제1 시그널 라인 및 상기 선택하는 수단에 의해 선택된 제2 시그널 라인 사이에서 전기장을 얻는다고 하더라도, 상기 선택된 제1 시그널 라인 및 상기 선택된 제2 시그널 라인 간의 절연 상태를 유지하기 위하여 필요한 제1 두께, ii) 상기 선택하는 수단에 의해 선택된 제1 시그널 라인 및 상기 선택하는 수단에 의해 선택된 제2 시그널 라인 사이에서 전기장을 얻는 경우, 제1 터널 전류(tunnel current)가 상기 선택된 제1 시그널 라인 및 상기 선택된 제2 시그널 라인 사이로 흐르게 하는 제2 두께, iii) 상기 선택하는 수단에 의해 선택된 제1 시그널 라인 및 상기 선택하는 수단에 의해 선택된 제2 시그널 라인 사이에서 전기장을 얻는 경우, 제2 터널 전류가 상기 선택된 제1 시그널 라인 및 상기 선택된 제2 시그널 라인 사이로 흐르게 하는 제3 두께 중 하나를 갖는 것을 특징으로 마스크 ROM을 개시한다. 이로써 패시브 매트릭스 ROM의 제조는 미국특허 5,464,989호에서 개시되었는바, 하나의 메모리 셀 내의 다양한 비트 레벨의 저장과 함께 터널 현상이 발생하는 절연 산화물 필름에 의해 분리되는 전도성 전극을 기초로 한다. 산화물 층 두께를 변화시켜 층을 통하여 상이한 터널 전류를 유도하여 각 셀에서 정보의 다양한 레벨에 대하여 엔코딩한다.
WO 02/079316A는 두 개의 알콕시기가 동일하거나 다르고, 또는 선택적으로 치환된 옥시-알킬렌-옥시 브릿지를 함께 형성하는 3,4-디알콕시티오펜의 폴리머 또는 코폴리머, 폴리음이온, 및 비뉴턴 결합제를 함유하는 수성 조성물; 상기 수성 조성물을 선택적인 서브 지지체, 유전층, 형광체층, 또는 선택적으로 투명한 전도성 코팅에 적용하는 단계 및 이와 같이 적용된 수성 조성물을 건조하는 단계를 포함하는, 전도성층을 제조하는 방법; 전도성층을 제조하는 상기 방법에 따라 정전기 방지층 및 전기전도성층; 상기 수성 조성물을 포함하는 인쇄 잉크 또는 페이스트; 및 상기 인쇄 잉크를 제공하는 단계, 상기 인쇄 잉크를 선택적인 서브 지지체, 유전층, 형광체층 또는 선택적으로 투명한 전도성 코팅에 인쇄하는 단계를 포함하는 인쇄방법을 개시한다. 그러나, WO 02/079316A는 단지 정전기 방지 또는 전자전도성층을 선택적인 서브 지지체, 유전체 층, 형광체 층 또는 선택적으로 투명한 전도성층으로의 적용을 개시하는데, 이는 램프, 디스플레이, 백라이트, 예를 들면, LCD, 차량 계기판 및 키스위치 백라이팅(keyswitch backlighting), 응급실 조명, 휴대폰, 개인용 디지털 보조기기, 가전제품, 표시등 및 광 발광을 필요로 하는 기타 응용 분야에서 사용될 수 있는 전계 발광 장치의 제조에 있어서의 단계일 수 있다.
WO 03/000765A는 두개의 알콕시기가 동일 또는 상이하거나 함께 임의로 치환된 옥시-알킬렌-옥시 브릿지를 나타내는 3,4-디알콕시티오펜의 중합체 또는 공중합체, 폴리음이온 및 라텍스 바인더를 용매 또는 수성 매질에 포함하는 비염료 함유 플렉소 인쇄용 잉크로서, 상기 3,4-디알콕시티오펜의 중합체 또는 공중합체가 상기 잉크 중에 0.1중량% 이상의 농도로 존재하며, 비색 첨가성 투명 인쇄를 생성할 수 있는 비염료 함유 플렉소 인쇄용 잉크; 상기 플렉소 인쇄용 잉크의 제조방법; 및 상기 플렉소 인쇄용 잉크를 이용한 플렉소 인쇄방법을 개시한다. 그러나, WO 03/000765A는 단지 대전 방지 및 전자전도성 패턴을 선택적인 서브 지지체, 형광체 층 및 투명 전도성 층에 도포하기 위하여 그러한 잉크를 사용하는 것을 개시하는데, 이는 고주파 태그(radiofrequency tag)의 일부로서 용량성 안테나(capacitive antenna) 내의, 램프, 디스플레이, 백라이트, 예를 들면, LCD, 차량 계기판 및 키스위치 백-라이팅, 응급실 조명, 휴대폰, 개인용 디지털 보조기기, 가전제품, 표시등 및 광 발광을 필요로 하는 기타 응용 분야에서 사용될 수 있는 전계 발광 장치 내의, 장난감과 같은 단일 또는 한정된 용도의 품목에 있어서의 전기 회로 (electrical circuitry for single)의 하나의 단계일 수 있다.
따라서, 태그, 라벨, 또는 패키지 인쇄 공정 또는 패키징 공정으로 용이하게 통합될 수 있는, 쉽고, 저렴한 정보 저장 방법에 대한 요구가 있다.또한, 그러한 쉽고, 저렴한 정보 저장 방법은 환경 친화적으로 폐기될 수 있어야 한다.
선행 기술:
이하, 하기 선행 기술 문헌은 본 출원인이 인식하고 있다:
1995년 11월 7일에 간행된 US 5,464,989
2000년 8월 22일에 간행된 US 6,107,666
2003년 4월 1일에 간행된 US 6,542,397
2003년 11월 18일에 간행된 US 6,649,499
2003년 12월 2일에 간행된 US 6,656,763
2001년 11월 8일에 간행된 US 2001/039124A1
2003년 12월 18일에 간행된 US 2003/0230746A1
2004년 8월 5일에 간행된 US 2004/0149552A1
2002년 4월 11일에 간행된 WO 02/029706A1
2002년 10월 10일에 간행된 WO 02/079316A1
2003년 1월 3일에 간행된 WO 03/000765A1
Applied Physics Letters, volume 84(24), 5019쪽-5021쪽 (2004), 발간일 2004년 6월 14일에 개재된, Shawn Smith 및 Stephen R. Forrest의 "A low switching voltage organic-on-inorganic heterojunction memory element utilizing a conductive polymer fuse on a doped silicon substrate"
따라서, 본 발명의 일 태양은 저렴한 비-휘발성 메모리 소자를 제공하는 것이다.
따라서, 본 발명의 다른 태양은 태그, 라벨 또는 패키지 인쇄 공정 그 자체로 쉽게 통합될 수 있으면서도, 쉽고 저렴한 정보 저장 방법을 구현하는 것이다. 본 발명의 또 다른 태양은 환경 친화적으로 폐기될 수 있는 쉽고 저렴한 정보 저장 방법을 구현하는 것이다.
본 발명의 또 다른 태양은 실질적으로 스트립 구조의 전도성 또는 반전도성 물질의 형태로 비트 라인(예를 들어 제1 전극)을 제공한다는 것, 실질적으로 스트립 구조의 전도성 또는 반전도성 물질의 형태로 상기 비트 라인 상에 워드 라인(예를 들어 제2 전극)을 제공한다는 것, 및 상기 두 개의 전극 면이 직접적인 물리적 및 전기적 접촉 없이 서로를 교차하도록 상기 제1 및 제2 전극 사이에 절연 물질을 제공한다는 것, 그리고 제1 및 제2 전극의 소정 교차점에서 전도성 또는 반전도성 물질을 제공하여 제1 및 제2 전극을 모두 전기적으로 연결하는 것(전도성 브릿지)을 특징으로 하는 전기 장치를 구현하는 것이다.
본 발명의 또 다른 태양들과 장점들은 이하 발명의 상세한 설명으로부터 명백하게 될 것이다.
놀랍게도, 패턴화된 제1 전극 시스템, 패턴화된 제2 전극 시스템, 상기 패턴화된 제1 전극 시스템 및 상기 패턴화된 제2 전극 시스템 사이의 절연 시스템, 및 상기 패턴화된 제1 전극 및 상기 패턴화된 제2 전극 시스템 사이의 하나 이상의 전도성 브릿지를 포함하는 소자는, 하나 이상의 전도성 브릿지가 없는 경우 제1 및 제2 전극 시스템 사이에 어떠한 직접적인 전기적 접촉이 없으며, 통상적인 인쇄 공정에 의해서 인쇄 가능하다는 것을 발견하였다.
본 발명의 다른 태양들은, 제1 전극 시스템, 절연 시스템 및 제2 전극 시스템을 구비하는 패시브 메모리 소자에 의해 구현되며, 상기 제1 및 제2 전극 시스템은 패턴 시스템이며; 제1 전극은 제2 전극으로부터 절연되고; 적어도 하나의 전도성 브릿지가 제1 및 제2 전극 시스템 사이에 존재하며; 상기 시스템 및 전도성 브릿지는 통상의 인쇄 공정을 사용하여 인쇄 가능하다.
본 발명의 또 다른 태양들은 적어도 하나의 패시브 메모리 소자 및 상기 패시브 메모리 소자가 제공되는 적어도 일면 상에 비전도성 표면을 갖는 지지체를 구비하는 제1 패시브 메모리 소자에 의해 구현되며, 상기 패시브 메모리 소자는 패턴화된 제1 전극 시스템, 패턴화된 제2 전극 시스템, 상기 패턴화된 제1 전극 시스템 및 상기 패턴화된 제2 전극 시스템 사이에 존재하는 패턴화된 절연 시스템을 구비하며, 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이에 적어도 하나의 전도성 브릿지가 존재하고, 적어도 하나의 전도성 브릿지의 부재시 상기 패턴화된 제1 및 제2 전극 시스템 사이에 어떠한 직접적인 전기적 접촉이 없으며; 그리고 상기 패시브 메모리 소자는 통상의 인쇄 공정을 사용하여 인쇄 가능하다.
본 발명의 또 다른 태양은 적어도 하나의 패시브 메모리 소자 및 상기 패시브 메모리 소자가 제공되는 적어도 일면 상에 비전도성 표면을 갖는 지지체를 구비하는 제2 패시브 메모리 소자에 의해 구현되며, 상기 패시브 메모리 소자는 적어도 하나의 전도성 브릿지로 연결되는 일련의 차단(interrupted) 전도성 또는 반전도성 라인을 구비하며, 상기 패시브 메모리 소자는 통상의 인쇄 공정을 통해 인쇄할 수 있다.
본 발명의 또 다른 태양들은, 패시브 메모리 장치를 제공하는 제1 제조방법으로 구현되며, 상기 패시브 메모리 장치는 적어도 하나의 패시브 메모리 소자 및 지지체를 구비하고, 상기 지지체는 패시브 메모리 소자가 제공되는 적어도 일면 상에 비전도성 표면 또는 패턴 형성 가능한 도전층을 구비하며, 상기 패시브 메모리 소자는 패턴화된 제1 전극 시스템, 패턴화된 제2 전극 시스템, 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이에 존재하는 절연 시스템 및 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이에 존재하는 적어도 하나의 전도성 브릿지를 구비하고, 적어도 하나의 전도성 브릿지의 부재시 상기 제1 및 제2 전극 시스템 사이에 어떠한 직접적인 전기적 접촉이 없으며, 상기 제조방법은 상기 지지체의 비전도성 표면 상 또는 상기 지지체 상의 패턴 형성 가능한 도전층 내에 제1 전극 패턴을 구현하는 단계, 상기 제1 전극 패턴 상에 절연 패턴을 제공하는 단계, 상기 절연 패턴 상에 제2 전극 패턴을 제공하는 단계, 및 소정 지점에서 상기 제1 전극 패턴 및 제2 전극 패턴 사이에 전기적 접촉을 제공하는 단계를 포함하며, 상기 단계중 적어도 하나는 통상의 인쇄 공정으로 구현된다.
본 발명의 또 다른 태양들은 패시브 메모리 장치를 제공하는 제2 제조방법으로 구현되며, 상기 패시브 메모리 장치는 적어도 하나의 패시브 메모리 소자 및 지지체를 구비하고, 상기 지지체는 패시브 메모리 소자가 제공되는 적어도 일면 상에 비전도성 표면 또는 패턴 형성 가능한 도전층을 구비하며, 상기 패시브 메모리 소자는 패턴화된 제1 전극 시스템, 패턴화된 제2 전극 시스템, 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이에 존재하는 절연 시스템 및 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이에 존재하는 적어도 하나의 전도성 브릿지를 구비하고, 상기 적어도 하나의 전도성 브릿지의 부재시 상기 제1 및 제2 전극 시스템 사이에 어떠한 직접적인 전기적 접촉이 없으며, 상기 제조방법은 상기 지지체의 비전도성 표면 상 또는 상기 지지체 상의 패턴 형성 가능한 도전층 내에 제1 전극 패턴을 구현하는 단계, 상기 패턴화된 제1 전극 시스템 상에 절연 시스템을 제공하는 단계, 제2 지지체의 비전도성 표면 상 또는 상기 제2 지지체의 패턴 형성 가능한 도전층 내에 제2 전극 패턴을 제공하는 단계, 상기 제1 및/또는 제2 전극 패턴 시스템 상에 전도성 패드를 제공하여 상기 절연 패턴 시스템을 상기 제2 전극 패턴과 접촉시 상기 제1 전극 패턴 및 상기 제2 전극 패턴 사이의 전기적 접촉이 소정 지점에서 구현되는 단계, 및 상기 절연 패턴 시스템을 상기 제2 전극 패턴 시스템과 접촉시켜 상기 제1 전극 패턴 및 상기 제2 전극 패턴 사이의 전기적 접촉이 소정 지점에서 구현되는 단계를 포함하며, 상기 단계 중 적어도 하나는 인쇄 공정으로 구현된다.
본 발명의 바람직한 태양들은 이하 본 발명의 상세한 설명에 개시된다.
도 1a-d는 본 발명의 일태양에 따른 메모리 장치의 제조방법을 나타낸다.
도 2a-c는 본 발명에 따른 메모리 장치에서 정보를 저장하는 3가지 다른 방법을 나타낸다.
도 3a-c는 본 발명에 따른 메모리 장치에서 멀티플 비트-레벨을 얻는 3가지 다른 방법을 나타낸다.
도 4는 2X2 행렬에서 교류 경로의 문제를 나타낸다.
본 발명을 설명하면서 사용되는 용어, 패시브 메모리(passive memory)는 비-휘발성 메모리, 즉, 읽기-전용 메모리를 의미하고, 가역 메모리(reversible memory)와는 구별된다.
본 발명을 설명하면서 사용되는 용어, "지지체 (support)"는 "자가-지지 물질(self-supporting material)"을 의미하고, 지지체 상에 코팅될 수 있으나, 자신이 자가-지지(self-supporting)하지 않는 "층"과는 구별된다. 이는 또한 상기 제1 전극 패턴 시스템으로의 부착에 필요한 임의의 처리 또는 이와 같은 부착을 돕기 위해 도포된 층을 포함할 수 있다.
본 발명에서 개시되어 사용되는 용어, "인쇄가능한"은 통상적인 충격 및/또는 비-충격 인쇄 공정에 의해 인쇄될 수 있음을 의미하고, 예를 들어 EP-A 1 054 414호에 개시된 바와 같은 인쇄 공정 중, 예를 들어 산화 또는 환원에 의해 전도성 표면층을 패턴화시키는 공정을 포함하나, 예를 들면, 실리콘계 전자 기기와 같은 통상적인 전자 기기의 제조 방법에 사용되는 증발, 에칭, 확산 공정과 같은 공정들은 배제된다.
본 발명을 설명하면서 사용되는 용어, "통상적인 인쇄 공정"은 잉크-젯 인쇄, 요판 인쇄(intaglio printing), 스크린 인쇄, 플렉소 인쇄(flexographic printing), 오프셋 인쇄(offset printing), 스탬프 인쇄(stamp printing), 그라비어 인쇄(gravure printing), 전자사진(electrophotographic), 전자화상(electrographic) 및 열과 레이져 유도법(thermal and laser-induced processes) 를 포함하지만, 이에 한정되는 것은 아니다.
본 발명을 설명하면서 사용되는 용어, "충격 인쇄 공정 (impact printing process)"은 인쇄가 제공되는 매체와 프린팅 시스템 간에 접촉이 있는 인쇄 공정을 의미하며, 상기 프린팅 시스템의 예로서는, 예를 들어 데이지-휠(daisy-wheel)과 같은 잉크 리본(ink ribbon)을 두드려 작동하는 프린터, 도트-매트릭스 및 라인 프린터(dot-matrix and line printer), 및 융기 인쇄 물질(thermographic material)이 열 헤드(thermal head) 내의 가열 소자와 직접 접촉하는 직접 열방식 프린터 (direct thermal printer) 및 마스터(master)가 원하는 이미지 또는 형상에 대응하는 영역 상의 잉크 층으로 덮이고, 그 후에 잉크가 오프셋, 그라비어 또는 플렉소 인쇄로 변형되는 프린터가 있다.
본 발명을 설명하면서 사용되는 용어, "비-충격 인쇄 공정"은 인쇄가 제공되는 매체와 프린팅 시스템 간에 접촉이 없는 인쇄 공정을 의미하며, 상기 프린팅 시스템의 예를 들면, 인쇄가 인쇄 매체를 두드리지 않고 제조되는 전자사진 프린터(electrophotographic printer), 전자기록 프린터(electrographic printer), 레이져 프린터(laser printer), 잉크 젯 프린터 인쇄가 있다.
본 발명을 설명하면서 사용되는 용어, "전도성 브릿지"는 지지체의 비전도성 표면 상에 상기 제2 전극 패턴 시스템 및 제1 전극 패턴 시스템 사이의 순간적인 전기적 접촉을 제공하거나; 또는 그의 구현시 상기 제1 전극 패턴과 순간적인 전기적 접촉 및 상기 제2 전극 패턴과 순간적인 전기적 접촉을 제공하거나; 또는 지지체의 비전도성 표면 상에서 상기 제1 전극 패턴 시스템에 순간적인 전기적 접촉을 제공하는 상기 제2 전극 패턴 시스템의 통합부이거나; 또는 그의 구현시 상기 제2 전극 패턴에 순간적인 전기적 접촉을 제공하는 제1 전극 패턴 시스템의 통합부인 임의 형태의 전도성 블롭을 의미한다.
본 발명을 설명하면서 사용되는 용어, "패턴"은 선, 정사각형, 원 또는 임의의 무작위한 형상일 수 있는 비-연속적인 층을 의미한다.
본 발명을 설명하면서 사용되는 용어, "층"은, 예를 들어 지지체로 칭해지는 것의 전 영역을 덮는 코팅을 의미한다.
본 발명을 설명하면서 사용되는 용어, "금속화된 지지체"는, 예를 들면, 라미네이션, 금속 호일의 부착, 스퍼터링 및 증발과 같이 당업자에게 공지된 임의의 공정에 의해 그 하나 이상의 표면이 금속으로 코팅된 지지체를 의미한다.
본 발명을 설명하면서 사용되는 용어, "절연층"은 전도성 층을 분리하는데 사용되는 높은 전기적 저항을 갖는 층으로서, 이는 절연층의 어느 측면과 인접하는 전도성 층들 간에 원치 않는 전류 흐름을 막고, 특히 5V에서 측정된 < 5㎂의 2 개의 전극 간의 누설 전류(leak current)를 제공하는 층이다
본 발명을 설명하면서 사용되는 용어, "전도성"은 물질의 전기 저항(electric resistance)과 관련되는데, 층의 전기 저항은 일반적으로 표면 저항 Rs (단위 Ω; 종종 Ω/스퀘어로 정의됨)의 용어로서 표현된다. 이와 달리, 전도성(conductivity)은 비(부피)저항(specific (volume) resistivity) Rv = Rs·d의 용어로서 표현되는데, 여기서 d는 층의 두께이고, Rv 또는 ρ는 옴-cm 단위이다.
본 발명을 설명하면서 사용되는 용어, "전도성"은 < 106 Ω/스퀘어, 바람직하게는 < 104 Ω/스퀘어의 표면 저항을 갖거나, 또는 < 102 옴-cm, 바람직하게는 1 옴-cm의 비저항을 갖는 물질을 의미한다.
본 발명을 설명하면서 사용되는 용어, "크로스토크"는 교류 경로에서 유발되는 본 발명의 패시브 메모리 장치에서 저장된 다른 비트의 영향에 기여한 비트의 판독오류를 의미한다.
본 발명을 설명하면서 사용되는 용어, "고유 전도성 고분자(intrinsically conductive polymer)"는 (폴리)-공액 π-전자 시스템 (예를 들면, 이중 결합, 방향족 또는 헤테로방향족 고리, 또는 삼중 결합)을 갖고, 또한 그 전도성 특성이 상대 습도와 같은 환경적 요인에 의해 영향을 받지 않는 유기 고분자를 의미한다.
본 발명을 설명하면서 사용되는 용어, "투명한(transparent)"은 입사광의 70% 이상을 확산하지 않으면서 전달하는 특성을 갖는 것을 의미한다.
본 발명을 설명하면서 사용되는 용어, "가요성(flexible)"은 드럼과 같이 손상되지 않으면서 구부러진 물체의 만곡을 따를 수 있는 것을 의미한다.
본 발명을 설명하면서 사용되는 용어, "PEDOT"는 폴리(3,4-에틸렌디옥시티오펜)을 나타낸다.
본 발명을 설명하면서 사용되는 용어, "PSS"는 폴리(스티렌 술폰산) 또는 폴리(스티렌 술포네이트)를 나타낸다.
본 발명을 설명하면서 사용되는 용어, "PANI"는 폴리아닐린을 나타낸다.
본 발명을 설명하면서 사용되는 용어, "크로스바 또는 매트릭스"는 두 개의 중첩된 전극면의 구조체를 의미하며, 양 극판면은 실질적으로 스트립 형태이고, 임의 각도, 바람직하게는 30° 이상, 더욱 바람직하게는 대략 90°의 각도에서 서로 중첩된다.
패시브 메모리 소자
본 발명의 태양들은 제1 전극 시스템, 절연 시스템 및 제2 전극 시스템을 구비하는 패시브 메모리 소자에 의해 구현되며, 상기 제1 및 제2 전극 시스템은 패턴 시스템이고; 상기 제1 전극은 상기 제2 전극 시스템으로부터 절연되며; 적어도 하나의 전도성 브릿지가 상기 제1 및 제2 전극 시스템 사이에 존재하고; 그리고 상기 시스템 및 전도성 브릿지는 통상의 인쇄 공정을 사용하여 인쇄가능하다.
본 발명에 따른 상기 패시브 메모리 소자의 제1 태양에 따르면, 상기 패시브 메모리 소자(element)는 매트릭스 메모리 장치(device)이다.
본 발명에 따른 상기 패시브 메모리 소자의 제2 태양에 따르면, 패턴화된 제1 전극 시스템, 패턴화된 제2 전극 시스템 및 상기 패턴화된 제1 전극 시스템 사이의 절연 패턴 시스템 중 적어도 2개는 크로스바 시스템의 형태이며, 바람직하게는 절연 패턴 시스템 및 패턴화된 제2 전극 시스템 모두는 상기 패턴화된 제1 전극 시스템에 대하여 실질적으로 직교한다.
본 발명에 따른 상기 패시브 메모리 소자의 제3 태양에 따르면, 상기 패시브 메모리 소자는 제1 전극 시스템, 절연 시스템 및 제2 전극 시스템을 구비하며, 상기 제1 전극 시스템은 상기 제2 전극 시스템으로부터 절연되고, 상기 제1 전극 시 스템이 패턴 시스템인 경우 상기 제1 및 제2 전극 시스템 사이에 적어도 하나의 전도성 브릿지가 존재하며, 상기 시스템 및 상기 전도성 브릿지는 통상의 인쇄 공정을 사용하여 인쇄가능하다.
패시브 메모리 소자 - 작동
본 발명은 인쇄 공정에 의해 인쇄 가능한 하나 이상의 단순한 패시브 메모리 소자를 포함하는 패시브 메모리 장치를 제공하는데, 이는 워드 라인과 비트 라인 사이의 미리 선택된 교차점(crossing points)에서의 전기적 상호 접속(전도성 브릿지)을 제공함으로써 정보를 저장한다. 워드 라인 및 비트 라인 사이의 전도성 브릿지의 존재 여부에 의해서 정보가 저장된다. 워드 라인 및 비트 라인은 상기 전극의 교차점에서 절연 물질에 의해 서로 전기적으로 절연된다. 교차점에서 전도성 물질을 인쇄하는 방법에 의해서, 워드 라인 및 비트 라인 사이에 전도성 브릿지가 형성된다. 각각의 비트 라인-워드 라인 조합 사이의 저항을 측정함으로써 데이터의 판독이 이루어진다. 저항성(resistivity)은 전기적으로 접촉되거나, 전기 용량적으로(capacitively) 판독될 수 있고, 이진 코드(binary code)의 논리값으로 대응된다.
본 발명에 따르면, 패시브 메모리 장치 내의 패시브 메모리 소자 구조는, 전도성 또는 반전도성 물질의 실질적인 스트립 구조의 형태인 비트 라인 및 워드 라인의 매트릭스를 포함하며, 상기 제1 및 제2 전극 사이에 절연 물질을 포함하여 상기 두 전극면은 직접적인 물리적 및 전기적 접촉 없이 서로를 교차하며, 제1 및 제2 전극의 소정 교차점에서 제공된 전도성 또는 반전도성 물질을 포함하여, 이들 제 1 및 제2 전극을 접촉시켜 전도성 브릿지를 형성하게 된다.
본 발명의 다른 태양은 상기 워드 라인 및 비트 라인 사이의 저항값을 이어서 측정하여 상기 메모리 장치 내의 숨겨진 정보를 복구하는 것과 관련되며, 전도성 브릿지에 상응하는 낮은 저항값은 제1 바이너리 상태를 나타내고, 전도성 브릿지가 없는 교차점에 해당하는 높은 저항값은 제2 바이너리 상태를 나타낸다.
당업자에게 인식될 수 있는 바와 같이, 교차점에는 어떠한 다이오드 구조체도 존재하지 않으며, 그에 따라 교류 경로가 형성될 수 있다. 본 발명에 따른 상기 패시브 메모리 소자에서, 선택된 하나의 워드 라인 및 선택된 하나의 비트 라인 사이에 전압이 가해진다. 전도성 브릿지가 소정 교차점에서 상기 선택된 워드 라인 및 선택된 비트 라인 사이에 존재하지 않는다면, 전류가 흐르지 않거나, 적은 양의 전류만이 흐르게 된다. 그러나, 상기 패시브 메모리 소자 내의 소정 교차점에서 전도성 브릿지가 존재한다면, 3개 이상의 전도성 브릿지를 통해 교류 경로를 따라 전류가 흐를 수 있다. 이러한 현상은 예를 들어 미국 특허 6,055,180호에 개시되어 있다. 이러한 문제를 피하는 방법은 각각의 전도성 브릿지에서 정류 다이오드를 채용하는 것이다.
불행하게도, 통상적인 방법으로 이러한 문제를 해결하는 것은 복잡하고, 액티브-매트릭스 메모리 및 패시브 매트릭스 메모리에 대해 우월한 장점을 제공하지 못한다. 이와 다른 방법으로서, 정류 다이오드를 사용할 수 없으며, 교류 경로를 허용할 수 없다. 전도성 브릿지가 생성되는 교차점을 신중하게 선택하는 것은 교류 경로를 방지할 수 있다. 이것은 저장된 정보의 양을 제한하지만, 적은 정보로도 충 분한 분야에서는 적용가능하다. 전도성 브릿지의 저항이 비트 라인 및 워드 라인의 저항보다 충분히 큰 경우에는, 교차점에서의 '진정한' 전도성 브릿지 및 소량의 전류를 유발하는 3개의 전도성 브릿지를 통한 교류 경로에 기인한 잘못된 판독 사이의 구별은 가능하다.
패시브 메모리 장치 - 구성
본 발명의 태양들은 또한 적어도 하나의 패시브 메모리 소자 및 패시브 메모리 소자가 제공되는 적어도 일면 상에 비전도성 표면을 갖는 지지체를 구비하는 제1 패시브 메모리 장치에 의해 구현되고, 상기 패시브 메모리 소자는 패턴화된 제1 전극 시스템, 패턴화된 제2 전극 시스템, 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이에 패턴화된 절연 시스템을 구비하며, 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이에 적어도 하나의 전도성 브릿지가 존재하고, 적어도 하나의 전도성 브릿지가 없는 경우 패턴화된 상기 제1 및 제2 전극 시스템 사이에 직접적인 전기적 접촉이 없으며; 그리고 상기 시스템 및 전도성 브릿지는 통상의 인쇄 공정을 통해 인쇄 가능하다.
본 발명의 태양들은 또한 적어도 하나의 패시브 메모리 소자 및 상기 패시브 메모리 소자가 제공되는 적어도 일면 상에 비전도성 표면을 갖는 지지체를 구비하는 제2 패시브 메모리 장치에 의해 구현되며, 상기 패시브 메모리 소자는 적어도 하나의 전도성 브릿지에 의해 연결되는 일련의 차단 전도성 또는 반전도성 라인을 포함하고, 상기 패시브 메모리 소자는 통상의 인쇄 공정을 통해 인쇄 가능하다.
본 발명에 따른 상기 패시브 메모리 장치의 제1 태양에 따르면, 상기 패시브 메모리 소자는 매트릭스 메모리 장치이다.
본 발명에 따른 상기 패시브 메모리 장치의 제2 태양에 따르면, 패턴화된 제1 전극 시스템, 패턴화된 제2 전극 시스템 및 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이의 절연 패턴 시스템 중 적어도 두 개는 크로스바 시스템의 형태이며, 바람직하게는 절연 패턴 시스템 및 패턴화된 제2 전극 시스템은 상기 패턴화된 제1 전극 시스템에 대하여 모두 실질적으로 직교한다.
본 발명에 따른 상기 패시브 메모리 장치의 제3 태양에 따르면, 상기 지지체 및 제2 지지체는 가요성(flexible) 또는 강성(rigid) 플라스틱, 글래스, 페이퍼, 보드, 판지 또는 이들 재료들의 복합물일 수 있다.
본 발명에 따른 상기 패시브 메모리 장치의 제4 태양에 따르면, 상기 전극은 인쇄 공정에 의해 형성될 수 있는 전도성 또는 반전도성 물질이거나, 금속성 또는 금속화 지지체의 전도성 표면이다. 적절한 전도성 및 반전도성 물질로서는 전도성 금속 합금, 전도성 금속 산화물, 반전도성 금속 산화물, 고유 전도성 유기 폴리머(예를 들어 폴리아닐린, PEDOT) 및 전도성 금속(예를 들어 실버 페이스트)에 기초한 전도성 잉크, 카본 블랙을 포함한다. 고유 전도성 유기 폴리머에 기초한 전도성 잉크는 PEDOT:PSS에 기초한 잉크가 바람직하며, 가시광선의 낮은 흡수율로 인해 특히 바람직하다. 적절한 금속성 지지체는 알루미늄 시트, 구리 시트 및 스테인레스강 시트이다.
본 발명에 따른 상기 패시브 메모리 장치의 제5 태양에 따르면, 상기 패턴화된 제1 전극 시스템, 상기 패턴화된 제2 전극 시스템 및 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이의 절연 패턴 시스템 중 적어도 하나, 및 적어도 하나의 전도성 브릿지는 투명하다.
본 발명에 따른 상기 패시브 메모리 장치의 제6 태양에 따르면, 상기 패턴화된 제1 및 제2 전극 시스템 중 적어도 하나 및 적어도 하나의 전도성 브릿지는 무기 전도성 매질, 예를 들어 금속, 반전도성 금속 산화물 및 카본, 또는 유기 전도성 매질, 예를 들어 고유 전도성 유기 폴리머를 포함한다.
본 발명에 따른 상기 패시브 메모리 장치의 제7 태양에 따르면, 상기 패턴화된 제1 및 제2 전극 시스템 중 적어도 하나 및 적어도 하나의 전도성 브릿지는 유기 전도성 매질을 포함하며, 이는 고유 전도성 유기 폴리머이다.
본 발명에 따른 상기 패시브 메모리 장치의 제8 태양에 따르면, 상기 패턴화된 제1 및 제2 전극 시스템 중 적어도 하나 및 적어도 하나의 전도성 브릿지는 폴리티오펜, 폴리아닐린 또는 폴리피롤을 포함한다.
본 발명에 따른 상기 패시브 메모리 장치의 제9 태양에 따르면, 상기 패턴화된 제1 및 제2 전극 시스템 중 적어도 하나 및 적어도 하나의 전도성 브릿지는 폴리(3,4-디옥시알킬렌티오펜)을 포함한다.
본 발명에 따른 상기 패시브 메모리 장치의 제10 태양에 따르면, 상기 패턴화된 제1 및 제2 전극 시스템 중 적어도 하나 및 적어도 하나의 전도성 브릿지는 폴리(3,4-디옥시에틸렌티오펜)을 포함한다.
본 발명에 따른 상기 패시브 메모리 장치의 제11 태양에 따르면, 상기 패턴화된 제1 및 제2 전극 시스템 중 적어도 하나 및 적어도 하나의 전도성 브릿지는 카본을 포함한다.
본 발명에 따른 상기 패시브 메모리 장치의 제12 태양에 따르면, 상기 패턴화된 제1 및 제2 전극 시스템 중 적어도 하나 및 적어도 하나의 전도성 브릿지는 금속, 예를 들어 은 또는 금을 포함한다.
본 발명에 따른 상기 패시브 메모리 장치의 제13 태양에 따르면, 상기 패턴화된 제1 및 제2 전극 시스템 중 적어도 하나 및 적어도 하나의 전도성 브릿지는 반전도성 금속 산화물 또는 도핑된 금속 산화물, 예를 들어 바나듐 펜톡사이드, 인듐 틴 옥사이드 또는 금속 안티모네이트(antimonate)를 포함한다.
상기 전극 및 전도성 브릿지의 전도성은 전도성 브릿지 없이 가교점을 통해 측정된 전류보다 충분히 더 높은, 전도성 브릿지를 통해 흐르는 전류를 가질 필요가 충분하다. 상기 저항값은 바람직하게는 1 내지 100,000 Ohm/스퀘어이며, 더욱 바람직하게는 20,000 Ohm/스퀘어 이하이다. 상기 전극의 선폭은 5 내지 1000㎛의 범위이며, 더욱 바람직하게는 100 내지 500㎛의 범위일 수 있다. 절연(isolating) 스트립의 선폭은 10 내지 10000㎛ 및 더욱 바람직하게는 100 내지 5000㎛의 범위일 수 있다.
상기 메모리 장치 내의 '전도성 브릿지'의 위치는 각각의 장치에 대하여 다를 수 있고, 그에 따라 이름, 주소, 생일 등 또는 제품의 제조 날짜/시간 및 가격과 같은 개별화된/독립적인 정보를 저장한다.
본 발명에 따른 패시브 메모리 장치의 제14 태양에 따르면, 패시브 메모리 소자는 투명하고, 그 결과 육안으로는 거의 보이지 않게 된다. 이는 전극 및 '전도 성 브릿지'용 전도성 물질로서, 예를 들면 PEDOT:PSS를 사용하고, 또한, 투명한 절연 물질, 예를 들면, 투명한 UV-경화성 잉크를 사용하여 구현될 수 있다.
본 발명에 따른 패시브 메모리 장치의 제15 태양에 따르면, 상기 '전도성 브릿지'는 착색될 수 있는데, 예를 들면 카본 블랙계 잉크를 사용하는 검정색일 수 있다.
본 발명에 따른 패시브 메모리 장치의 제16 태양에 따르면, 상기 '전도성 브릿지'의 위치를 시각적으로 숨기기 위해서, 잔여 교차점에 전도성 브릿지 없이 비-전도성 블랙 브릿지가 인쇄될 수 있다. 상기 전도성 및 비-전도성 브릿지는, 예를 들면 안료 또는 염료를 첨가함으로써 임의의 색상을 가질 수 있다.
본 발명에 따른 패시브 메모리 장치의 제17 태양에 따르면, 상기 메모리 장치의 상부는 화상 또는 균일한 착색층 또는 불투명층으로 인쇄되어 '전도성 브릿지'의 위치를 시각적으로 숨기게 된다.
본 발명에 따른 패시브 메모리 장치의 제18 태양에 따르면, 착색되거나 유색 호일이 메모리 장치 상부에 적층되어 '전도성 브릿지'의 위치를 시각적으로 숨기게 된다.
본 발명에 따른 패시브 메모리 장치의 제19 태양에 따르면, 상기 패시브 메모리 장치는 하나 이상의 보안 기능과 결합될 수 있으며, 예를 들어 자성, 적외선-흡수, 열 크롬(thermochromic), 광 크롬(photochromic), 코인 반응성(coin reactive), 광학 가변성, 형광 또는 인광 화합물 등에 기초한 보안 잉크, 동위원소, DNA, 항체 또는 검출 가능한 특정 첨가물 등에 기초한 화학적 또는 생물학적 꼬리표(taggant)가 상기 메모리 장치의 층 중 하나에 포함될 수 있다. 상기 메모리 장치는 그 위에 홀로그램, 개봉 방지 보안 필름, 바코드 등으로 코팅되거나 인쇄될 수 있다. 본 발명에 따른 상기 메모리 장치는 보안 페이퍼 상에 인쇄될 수 있다.
본 발명에 따른 상기 패시브 메모리 장치의 제20 태양에 따르면, 상기 전도성 브릿지의 수는 적어도 2개이다.
본 발명에 따른 상기 패시브 메모리 장치의 제21 태양에 따르면, 상기 지지체는 비금속성 또는 비금속화 지지체이다.
본 발명에 따른 상기 패시브 메모리 장치의 제22 태양에 따르면, 상기 메모리 소자는 금속성 실리콘을 포함하지 않는다.
본 발명에 따른 상기 패시브 메모리 장치의 제23 태양에 따르면, 상기 제1 패시브 메모리 장치는 비금속성 또는 비금속화 지지체 및 상기 지지체의 적어도 일면 상에 패시브 메모리 소자를 구비하며, 상기 패시브 메모리 소자는 패턴화된 제1 전극 시스템, 패턴화된 제2 전극 시스템, 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이에 패턴화된 절연 시스템을 구비하고, 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이에 적어도 하나의 전도성 브릿지가 존재하며, 상기 패시브 메모리 소자는 통상의 인쇄 공정을 사용하여 제조할 수 있고, 실리콘 금속을 포함하지 않으며, 적어도 하나의 전도성 브릿지의 부재시 상기 패턴화된 제1 및 제2 전극 시스템 사이에 직접적인 전기적 접촉은 없다.
본 발명에 따른 상기 제2 패시브 메모리 장치의 제23 태양에 따르면, 상기 제2 패시브 장치는 실리콘을 포함하지 않고, 상기 제2 패시브 메모리 장치는 그의 적어도 일면 상에 패시브 메모리 소자가 제공되는 비금속성 또는 비금속화 지지체를 구비하며, 상기 패시브 메모리 소자는 적어도 하나의 전도성 브릿지로 연결된 일련의 차단 전도성 또는 반전도성 라인을 구비하고, 상기 패시브 메모리 소자는 통상의 인쇄 공정을 사용하여 인쇄 가능하다.
절연 시스템
본 발명을 설명하면서 사용되는 용어, "절연 시스템"은 영구 절연 시스템, 즉 그 특성이 정상적인 주변 조건 하에서 변하지 않고, 그 저항이 고전압의 전기적 펄스를 인가하여도 변하지 않으며, 미국특허 6,656,763호에서 개시된 바와 같이 그 전도성이 도핑에 의해 영향받을 수 있는 반도체층 및 US 2004/0149552A1에서 개시된 바와 같이 상기 절연층의 측면 중 하나와 연속된 인접한 제1 및 제2 전극 사이에 비교적 큰 전압차를 인가시 그 전도성 상태가 변할 수 있는 고분자층을 포함하지 않는다.
적당한 절연 물질은 무기 및 유기 물질인 바, 예를 들면 아크릴레이트, 올레핀, 메타크릴레이트, 아크릴아미드, 메타크릴아미드, 아크릴로니트릴, 염화비닐, 비닐알콜, 염화비닐리덴, 불화비닐, 불화비닐리덴, 다른 불화에틸렌 화합물, 비닐알콜, 비닐아세탈, 비닐아세테이트, 스티렌 및 부타디엔으로 이루어진 군으로부터 선택된 호모폴리머 또는 코폴리머와 같은 폴리머성 물질; 실리카, 알루미나, 알루미나 수화물과 같은 무기 충진제, 및 유리 섬유와 같은 무기 섬유를 들 수 있다. 또한 절연 시스템은 UV-경화성 잉크 또는 바니시(varnish)일 수 있다.
메모리 패시브 장치의 제조 방법
본 발명의 태양들은 패시브 메모리 장치를 제공하기 위한 제1 제조방법으로 구현되며, 상기 패시브 메모리 장치는 지지체 및 상기 지지체의 적어도 일면 상에 패시브 메모리 소자를 구비하고, 상기 패시브 메모리 소자는 패턴화된 제1 전극 시스템, 패턴화된 제2 전극 시스템, 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이의 절연 시스템 및 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이의 적어도 하나의 전도성 브릿지를 구비하며, 적어도 하나의 전도성 브릿지가 없는 경우 상기 제1 및 제2 전극 시스템 사이에 어떠한 직접적 전기적 접촉이 없고, 상기 제조방법은, 비금속성 또는 비금속화 지지체 상에 제1 전극 패턴을 구현하는 단계, 상기 제1 전극 패턴 상에 절연 패턴을 제공하는 단계, 상기 절연 패턴 상에 제2 전극 패턴을 제공하는 단계, 그리고 소정 위치에서 상기 제1 전극 패턴 및 제2 전극 패턴 사이에 전기적 접촉을 제공하는 단계를 포함하며, 상기 단계 중 적어도 하나는 통상의 인쇄 공정으로 구현된다.
본 발명의 태양들은 또한 패시브 메모리 장치를 제공하는 제2 제조방법으로 구현되며, 상기 패시브 메모리 장치는 비금속성 또는 비금속화 지지체 및 상기 지지체의 적어도 일면 상에 패시브 메모리 소자를 구비하고, 상기 패시브 메모리 소자는 패턴화된 제1 전극 시스템, 패턴화된 제2 전극 시스템, 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이에 존재하는 절연 시스템 및 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이에 존재하는 적어도 하나의 전도성 브릿지를 구비하며, 적어도 하나의 전도성 브릿지의 부재시 상기 제1 및 제2 전극 시스템 사이에 어떠한 직접적인 전기적 접촉이 없고, 상기 제조방법 은, 상기 비금속성 또는 비금속화 지지체 상에 제1 전극 패턴을 구현하는 단계, 상기 패턴화된 제1 전극 시스템 상에 절연 시스템을 제공하는 단계, 제2 비금속성 또는 비금속화 지지체 상에 제2 전극 패턴을 제공하는 단계, 제1 또는 제2 전극 패턴 시스템 상에 전기적 접촉을 제공하여 상기 절연 패턴 시스템이 상기 제2 전극 패턴과 접촉시 소정 위치에서 상기 제1 전극 패턴 및 제2 전극 패턴 사이에 전기적 접촉을 구현하는 단계, 및 상기 절연 패턴 시스템을 상기 제2 전극 패턴 시스템과 접촉시켜 소정 위치에서 상기 제1 전극 패턴 및 제2 전극 패턴 사이에 전기적 접촉을 구현하는 단계를 포함하며, 상기 단계들 중 적어도 하나는 인쇄 공정을 사용하여 구현된다. 상기 절연 패턴 시스템 및 상기 제2 전극 시스템 사이의 접촉은 터치 분야와 같이 일시적이거나, 적층 경우와 같이 영구적일 수 있다.
상기 메모리 장치, 비트 라인, 절연 패턴 시스템, 워드 라인 및 '전도성 브릿지' 내의 모든 층은 통상의 인쇄 공정으로 형성될 수 있으며, 상기 인쇄 공정은 잉크젯 인쇄, 요판 인쇄, 스크린 인쇄, 플렉소 인쇄, 오프셋 인쇄, 스탬프 인쇄, 그라비어 인쇄 및 열 및 레이저-유도 공정을 포함하나 이에 한정되는 것은 아니다. 상기 메모리 장치 내의 모든 층에 대하여 하나의 인쇄 공정을 사용하거나, 또는 두 개 이상의 인쇄 공정을 조합하여 사용할 수 있다.
본 발명에 따른 상기 제조방법의 제1 태양에 따르면, 상기 제조방법은 적어도 하나의 인쇄 단계를 포함한다.
본 발명에 따른 상기 제조방법의 제2 태양에 따르면, 통상의 인쇄 공정은 비충격식 인쇄 공정, 예를 들어 잉크젯 프린팅, 전자사진 인쇄 및 전자화상 공정이 다.
본 발명에 따른 상기 제조방법의 제3 태양에 따르면, 통상의 인쇄 공정은 충격식 인쇄 공정, 예를 들어 오프셋 인쇄, 스크린 인쇄, 플렉소 인쇄 및 스탬프 인쇄이다.
본 발명에 따른 상기 제조방법의 제4 태양에 따르면, 상기 통상의 인쇄 공정은 잉크젯 인쇄, 요판 인쇄, 스크린 인쇄, 플렉소 인쇄, 오프셋 인쇄, 스탬프 인쇄, 그라비어 인쇄, 전자사진 인쇄, 전자화상 인쇄 및 열과 레이저-유도 공정으로 이루어지는 군으로부터 선택된다.
본 발명에 따른 상기 제조방법의 제5 태양에 따르면, 상기 제1 전극 패턴, 절연 패턴, 제2 전극 패턴 및 적어도 하나의 전극 브릿지는 잉크젯 인쇄에 의해 수행된다.
본 발명에 따른 상기 제조방법의 제6 태양에 따르면, 제1 전극 패턴, 절연 패턴, 제2 전극 패턴 및 적어도 하나의 전도성 브릿지는 플렉소 인쇄에 의해 수행된다.
본 발명에 따른 상기 제조방법의 제7 태양에 따르면, 상기 패시브 메모리 장치는 금속성 실리콘을 포함하지 않는다.
본 발명에 따른 제1 제조방법의 제8 태양에 따르면, 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이의 전기적 접촉의 형성은 상기 패턴화된 제2 전극의 인쇄와 동일한 공정 단계에서 구현된다. 예를 들어 상기 절연 패턴 시스템에서 개구부를 통해 상기 제2 전극 패턴 시스템 및 상기 제1 전극 패턴 시스템 사이에 직접 구현되거나, 또는 상기 제1 전극 패턴에 미리 존재하는 전도성 브릿지를 통해 또는 상기 제2 전극 패턴 시스템과 함께 인쇄된 전도성 브릿지를 통해 구현된다.
본 발명에 따른 제1 제조방법의 제9 태양에 따르면, 상기 제1 전극 패턴, 절연 패턴, 제2 전극 패턴 및 적어도 하나의 전도성 브릿지는 동일 또는 상이할 수 있는 인쇄 공정에 의해 각각 수행될 수 있다.
본 발명에 따른 제1 제조방법의 제10 태양에 따르면, 상기 제1 전극 패턴, 절연 패턴, 제2 전극 패턴 및 적어도 하나의 전도성 브릿지는 동일한 인쇄 공정에 의해 수행된다.
본 발명에 따른 제1 제조방법의 제11 태양에 따르면, 상기 전도성 브릿지는 제1 전극 패턴 시스템, 제2 전극 패턴 시스템 또는 절연 패턴 시스템과 동일한 인쇄 공정에서 구현될 수 있다.
본 발명에 따른 제1 제조방법의 제12 태양에 따르면, 상기 제1 전극 패턴 및 제2 전극 패턴 사이의 소정 교차점 상에 전도성 브릿지를 형성하여 정보를 저장하는 단계는 상기 제1 전극 패턴 시스템, 상기 절연 패턴 시스템 및 상기 제2 전극 패턴 시스템을 제공하는 것과 같은 동일한 인쇄 라인에서 수행된다.
본 발명에 따른 제1 제조방법의 제13 태양에 따르면, 상기 제1 전극 패턴 및 제2 전극 패턴 사이의 소정 교차점 상에 전도성 브릿지를 형성하여 정보를 저장하는 단계는 상기 제1 전극 패턴 시스템, 상기 절연 패턴 시스템 및 상기 제2 전극 패턴 시스템을 제공하는 것과 같은 동일한 인쇄 라인에서 수행되지 않는다.
본 발명에 따른 제조방법에 따른 인쇄는 패키지, 라벨, 티켓, ID-카드, 은행 카드, 법률 문서 및 은행권 상에 직접적으로 수행될 수 있다. 상기 메모리 장치는 식별 시스템, 보안 기능, 위조 방지 기능 등으로서 기능할 수 있다.
본 발명에 따른 상기 패시브 메모리 소자는 릴-투-릴 인쇄에 의해 저렴하게 제공될 수 있다. 상기 인쇄 공정은 적어도 3개의 단계로 이루어진다: a) 기재 상에 제1 전극의 비트 라인을 인쇄하여 제1 전극 패턴을 구현하는 단계, b) 상기 제1 전극 상에 절연 물질의 라인을 인쇄하여 절연 패턴을 구현하는 단계, 및 c) 상기 절연 물질 상에 제2 전극의 워드 라인을 선택적으로 인쇄하여 제2 전극 패턴을 구현하고, 그에 따라 직접적인 물리적 및 전기적 접촉 없이 두 개의 전극 면이 서로를 교차하는 단계. 이어서 정보는 전도성 브릿지를 형성하기 위한 소정 교차점에서 전도성 물질의 분리 인쇄에 의해 저장되거나, 상기 정보는 상기 패시브 메모리 소자의 인쇄시 제1 전극 패턴, 제2 전극 패턴 또는 절연 패턴의 인쇄 단계와 함께 저장된다.
상기 제1 전극 패턴 및 제2 전극 패턴 사이의 소정 교차점 상에 전도성 브릿지를 형성하여 정보를 저장하는 상기 오프라인 단계는 예를 들어, 동시 또는 이후에, 동일한 또는 상이한 위치에서, 잉크젯 인쇄에 의해 수행될 수 있다. 이것은 상이한 정보를 갖는 각 패시브 메모리 소자의 특화를 가능하게 한다.
본 발명에 따른 제1 제조방법의 제14 태양에 따르면, 적어도 하나의 제1 전극 패턴, 절연 패턴 및 제2 전극 패턴은 릴투릴 인쇄에 의해 구현된다.
본 발명에 따른 제1 제조방법의 제15 태양에 따르면, 상기 지지체는 비금속 성 또는 비금속화 지지체이다.
본 발명에 따른 제16 태양에 따르면, 패시브 메모리 장치를 제공하기 위한 제1 제조방법은 실리콘 금속을 포함하지 않으며, 상기 패시브 메모리 장치는 지지체 및 상기 지지체 상의 적어도 일면 상에 패시브 메모리 소자를 구비하고, 상기 패시브 메모리 소자는 패턴화된 제1 전극 시스템, 패턴화된 제2 전극 시스템 및 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이에 적어도 하나의 전도성 브릿지를 구비하며, 적어도 하나의 전도성 브릿지의 부재시 상기 제1 및 제2 전극 시스템 사이에 직접적인 전기적 접촉은 없고, 상기 제조방법은 상기 비금속성 또는 비금속화 지지체 상에 제1 전극 패턴을 제공하는 단계, 상기 제1 전극 패턴 상에 절연 패턴을 제공하는 단계, 상기 절연 패턴 상에 제2 전극 패턴을 제공하는 단계, 및 소정 위치에서 상기 제1 전극 패턴 및 제2 전극 패턴 사이에 전기적 접촉을 제공하는 단계를 포함하며, 상기 단계 중 적어도 하나는 통상의 인쇄 공정으로 구현된다. 본 발명에 따른 상기 패시브 메모리 소자는 인쇄 공정으로 제조할 수 있다. 인쇄 공정을 통해 전도성 브릿지를 생성함으로써 정보를 저장할 수 있다. 도 1은 본 발명에 따른 패시브 메모리의 제조를 위한 인쇄 공정의 개략도를 나타낸다. 상기 인쇄 공정은, 예를 들어 4개의 인쇄 스테이션을 갖는 하나의 인쇄기에서 순차적으로 수행되는 4개의 인쇄 단계로 나누어질 수 있다.
제1 단계에서(도 1a), 전도성 또는 반전도성 물질의 스트립(비트 라인)이 적절한 기재 상에 인쇄된 후, 건조된다. 많은 스트립, 예를 들어 1 내지 1000 사이에서 인쇄될 수 있으며, 단일 스트립은 일차원 매트릭스를 유발한다.
제2 단계에서(도 1b), 상기 제1 전극이 절연 물질로 인해 부분적으로 덮이도록 절연 물질의 패턴이 상기 제1 전극의 상부에 인쇄된다. 상기 절연 물질도 또한 인쇄 공정으로 형성되며, 용매계, 수계 또는 UV-경화성 잉크, 또는 적절한 용매 내에 존재하는 무기, 유기 또는 폴리머 물질의 용액일 수 있으며, 이어서 건조 또는 경화된다.
제3 단계에서(도 1c), 전도성 또는 반전도성 물질의 스트립(워드 라인)이 절연 스트립 상에 인쇄된 후 건조된다. 상기 스트립은 절연 패턴 상에 위치하며, 그 결과 상기 제1 및 제2 전극 사이에 어떠한 물리적 및 전기적 접촉이 없다. 상기 전도성 또는 반전도성 물질은 상기 제1 전극의 전도성 또는 반전도성 물질과는 동일 또는 상이할 수 있다. 이들 3가지 층으로 이루어진 장치는 어떠한 데이터도 포함하지 않는 '빈' 메모리로서 칭해질 수 있다. 이들 '빈' 메모리는 하나의 물리적 위치에 인쇄될 수 있으며, 제4 단계 이후, 즉 상기 메모리 장치 내에 정보를 쓰거나 인쇄하는 것은 다른 물리적 위치 또는 이후 공정에서 행해진다.
제4 단계에서(도 1d), 상기 매트릭스 내의 소정 교차점에서 전도성 또는 반전도성 물질의 '전도성 브릿지'를 인쇄하여 상기 메모리 내에 정보를 저장한다. 각 픽셀은 소정 교차점에서 상기 제1 전극 및 제2 전극 모두와 (부분적으로) 중첩하도록 위치하며, 그 결과 전기적 상호 연결 또는 전도성 브릿지를 형성한다. 상기 전도성 또는 반전도성 물질은 상기 전극의 전도성 또는 반전도성 물질과 동일 또는 상이할 수 있다.
도 2는 상기 첫 번째의 3가지 인쇄 공정 중 하나와 함께 정보가 인쇄되는 다 른 태양을 나타낸다. 도 2a에서, 제1 전극 및 절연 물질은 상기 제1 태양에서 기재된 바와 같이 인쇄된다. 상기 제2 전극 패턴은 하나의 인쇄로 결합된 전극 워드 라인의 패턴 및 '전도성 브릿지'로 이루어진다. 이것은 정보를 기록함에 있어서 부가적인 인쇄 공정을 감소시키지만, 사용된 인쇄 기술에 따라서는, 각 메모리 소자에서 다른 데이터를 저장하는 것이 가능하거나 불가능할 수 있다. 예를 들어 상기 제2 전극을 인쇄하는데 잉크젯 인쇄가 사용된다면 가능하다. 이와 달리, 각 교차점에서 상기 절연 물질을 인쇄하지 않음으로써 각 절연 패턴의 인쇄 과정(도 2b) 중 정보를 저장할 수 있으며, 그 결과 상기 제2 전극이 인쇄될 때 이들 위치에서 전도성 브릿지를 형성하게 된다. 세 번째 옵션으로서, 상기 정보는 또한 상기 제1 전극과 함께 인쇄될 수 있다(도 2c). 이와 같은 패턴은 상기 제1 옵션과 유사하지만, 세 개의 층이 역순으로 인쇄될 수 있다.
다른 태양에서, 두 개 이상의 인쇄 단계를 조합하여 상기 메모리 소자 내에 정보가 저장된다. 예를 들어 상기 정보의 제1 부분은 제1 전극과 함께 인쇄되며, 제2 부분은 상기 제2 전극과 함께 인쇄되고, 또는 상기 정보의 제1 부분은 상기 제2 전극 또는 절연층과 함께 인쇄되며, 제2 부분은 부가적인 '전도성 브릿지'가 인쇄되는 별도의 인쇄 공정에서 인쇄된다. 상기 정보의 제1 부분은 제조자 이름과 같은 고정된 정보를 포함할 수 있지만, 상기 제2 부분은 제조 일자 또는 뱃치 번호와 같은 가변적일 수 있다.
본 발명에 따른 상기 제1 공정의 제17 태양에 따르면, 추가 단계에서, 상기 제1 전극 패턴 및 제2 전극 패턴 사이의 소정 교차점 상에 위치하는 적어도 하나의 전도성 브릿지 중 하나 이상은 구동 불가능 상태로 형성된다. 이것은 화학적, 열적, 전기적, 기계적 또는 광학적인 방법으로 행해질 수 있다. 전도성 브릿지가 생성 및 제거될 수 있으므로, 상기 메모리 장치는 재기록이 가능해진다.
도 3은 상기 전도성 브릿지의 전도성을 변화시켜 멀티플 비트 레벨을 형성하는 다른 태양을 나타낸다. 일 태양에서, 상기 멀티플 비트 레벨은 다른 전도성을 갖도록 '전도성 브릿지'를 인쇄하여 형성된다. 이것은 상기 '전도성 브릿지'의 크기 또는 두께를 변화시켜 얻어지거나(도 3a), 또는 상기 전도성 물질의 고유 전도성을 변화시켜 얻어질 수 있으며(도 3b), '전도성 브릿지'에 대하여 그 화학적 조성을 변화시킴으로써 사용될 수 있다. 다른 태양에서, 멀티 비트 레벨은 상기 절연 물질의 전도성을 변화시켜 형성되며, 층 두께 또는 화학적 성분의 변화에 의해 얻어진다(도 3c).
바람직한 태양(도 2)의 메모리 장치 내에 저장될 수 있는 정보의 양은 교류 경로(alternative current paths)로 인해 제한된다. 도 4에서 교차점 B2(접촉점 B 및 접촉점 2를 거쳐)를 통한 저항값의 측정은 높은 저항값을 나타내며, 이는 전도성 브릿지가 존재하지 않기 때문이다. 그러나 전류는 교류 경로를 따라, 즉 이어지는 교차점 B1, A1 및 A2를 따라 비트 라인 B로부터 워드 라인 2로 흐르게 된다. 교류 경로를 억제하기 위하여, 도 4에 나타낸 전도성 브릿지의 구조를 억제할 필요가 있으며, 여기서 하나의 전도성 브릿지는 비트 라인 및 워드 라인 사이의 교차점에서 존재하고, 적어도 하나 이상의 전도성 브릿지가 이들 비트 라인 및 워드 라인 모두에 존재한다. 4비트를 갖는 2 X 2 매트릭스에 대하여, 가능한 조합의 이론적인 최대값은 24=16이다. 교류 경로로 인해, 단지 12 조합이 교로 경로로 인한 판독 오류없이 사용될 수 있다. 25비트를 갖는 5 X 5 매트릭스에서, 가능한 3천3백5십만 이론 조합 중 단지 2만7천개만이 사용될 수 있으며, 64비트를 갖는 8 X 8 매트릭스에서, 가능한 1019 이론 조합 중에서 단지 10억개만이 사용될 수 있다. 이것은 대부분의 분야에서 충분할 것이다. 더 높은 정보 밀도가 요구되는 경우, 상기 매트릭스의 크기는 증가될 수 있으며, 다중 매트릭스가 사용되어 서로의 옆이나 위에 위치하게 된다.
본 발명에 따른 제1 패시브 메모리 장치의 제25 태양에 따르면, 상기 매트릭스의 크기가 증가하거나, 다중 매트릭스가 사용될 수 있으며, 서로의 옆이나 위에 위치할 수 있다.
본 발명에 따른 제2 제조방법의 제8 태양에 따르면, 상기 지지체 및 상기 제2 지지체는 독립적으로 비금속성 또는 비금속화 지지체이다.
본 발명에 따른 제2 제조방법의 제9 태양에 따르면, 패시브 메모리 장치를 제공하기 위한 제2 제조방법은 실리콘 금속을 포함하지 않고, 상기 패시브 메모리 장치는 비금속성 또는 비금속화 지지체 및 상기 지지체의 적어도 일면 상에 패시브 메모리 소자를 구비하며, 상기 패시브 메모리 소자는 패턴화된 제1 전극 시스템, 패턴화된 제2 전극 시스템, 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이의 절연 시스템, 및 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이의 적어도 하나의 전도성 브릿지를 구비하고, 상기 적어도 하나의 전도성 브릿지의 부재시 상기 제1 및 제2 전극 시스템 사이에 직접적인 전기적 접촉이 없으며, 상기 제조방법은, 상기 비금속성 또는 비금속화 지지체 상에 제1 전극 패턴을 구현하는 단계, 패턴화된 상기 제1 전극 시스템 상에 절연 시스템을 제공하는 단계, 제2 비금속성 또는 비금속화 지지체 상에 제2 전극 패턴을 제공하는 단계, 상기 제1 또는 제2 전극 패턴 시스템 상에 전기적 접촉을 제공하여 상기 상기 절연 시스템을 상기 제2 전극 패턴과 접촉시 소정 지점에서 상기 제1 전극 패턴 및 제2 전극 패턴이 구현되는 단계, 및 상기 절연 패턴 시스템을 상기 제2 전극 패턴 시스템과 접촉시켜 상기 제1 전극 패턴 및 제2 전극 패턴 사이의 전기적 접촉이 소정 지점에서 구현되는 단계를 포함하고, 상기 단계 중 적어도 하나는 인쇄 공정으로 구현된다.
본 발명에 따른 상기 패시브 메모리 장치의 다른 태양에 따르면, 상기 전도성 브릿지의 전도성은 상기 전극 라인의 전도성보다 현저히 낮도록 선택할 수 있다. 교류 경로로 인해 '진정한' 전도성 브릿지 및 측정된 전도성 브릿지 사이를 구별할 수 있다. 상기 전류가, 하나의 전도성 브릿지 대신에 3개의 전도성 브릿지(저항)를 통해 교류 경로를 따라 흐르므로, 전류의 차이를 감지할 수 있다. 상기 전극 라인의 전도성은, 상기 전류가 흐르는 거리에 따라 달라지는 전극 라인에서 부가적인 저항을 감소시키기 위하여 충분히 높을 필요가 있으며, 그 결과 읽혀진 전류값의 분석을 더욱 복잡하게 한다.
전도성 스크린 인쇄 잉크
WO 02/079316A은 두 개의 알콕시기가 동일하거나 다르고, 또는 선택적으로 치환된 옥시-알킬렌-옥시 브릿지를 함께 형성하는 3,4-디알콕시티오펜의 폴리머 또는 코폴리머, 폴리음이온, 및 비뉴턴 결합제를 함유하는 수성 조성물; 상기 수성 조성물을 선택적인 하인층을 갖는 지지체, 유전체층, 형광체층, 또는 선택적으로 투명한 전도성 코팅에 적용하는 단계 및 이와 같이 적용된 수성 조성물을 건조하는 단계를 포함하는, 전도성층을 제조하는 방법; 전도층을 제조하는 상기 방법에 따라 제조된 정전기 방지층 및 전기전도층; 상기 수성 조성물을 포함하는 인쇄 잉크 또는 페이스트; 및 상기 인쇄 잉크를 제공하는 단계, 상기 인쇄 잉크를 선택적인 서브 지지체, 유전층, 형광체층 또는 선택적으로 투명한 전도성 코팅에 인쇄하는 단계를 포함하는 인쇄방법을 개시한다. WO-A 02/079316에서 개시된 스크린 인쇄 잉크 조성물은 특히 본 명세서에서 인용에 의해 통합된다.
WO-A 03/048228는 산소가 실질적으로 부존재하는 조건에서 제조된 (3,4-디알콕시티오펜)의 중합체 또는 공중합체 및 폴리음이온의 수계 분산액으로부터 두 개의 알콕시기가 동일 또는 상이하거나 함께 임의 치환된 옥시-알킬렌-옥시 브릿지를 나타내는 3,4-디알콕시티오펜의 중합체 또는 공중합체 0.08 내지 3.0중량%, 폴리음이온 및 하나 이상의 비수계 용매를 포함하는 조성물의 제조 방법으로서, i) 하나 이상의 비수계 용매를 (3,4-디알콕시티오펜)의 중합체 또는 공중합체 및 폴리음이온의 수계 분산액과 혼합하는 단계 및 ii) 상기 단계 i)에서 제조된 혼합물로부터 물을 증발시켜서 상기 혼합물의 수분 함량을 적어도 65중량%까지 감소시키는 단계를 포함하는 제조 방법; 전술한 방법에 따라서 제조된, 소정의 투명도에서 개선된 전도도를 갖는 층을 형성할 수 있는 인쇄용 잉크, 인쇄용 페이스트 또는 코팅 조성 물; 상기 코팅 조성물을 이용하여 소정의 투명도에서 개선된 전도도를 갖는 층을 제조할 수 있는 코팅 방법; 및 상기 인쇄용 잉크 또는 페이스트를 이용하여, 이로써 소정의 투명도에서 향상된 전도성을 갖는 층을 제조하는 인쇄 방법을 개시한다. WO-A 03/048228에서 개시된 스크린 인쇄 잉크 조성물은 특히 본 명세서에서 인용에 의해 통합된다.
WO-A 03/048229는 (3,4-디알콕시티오펜)의 중합체 또는 공중합체 및 비수계 용매를 포함하는 조성물에 관한 것이다. 또한 본 발명은 (3,4-디알콕시티오펜)의 중합체 또는 공중합체 및 폴리음이온의 수계 분산액으로부터 두 개의 알콕시기가 동일 또는 상이하거나 함께 알킬, 알콕시, 알킬옥시알킬, 카르복시, 알킬술포네이토, 알킬옥시알킬술포네이토 및 카르복시 에스테르기로 이루어진 군으로부터 선택된 치환기로 임의로 치환된 옥시-알킬렌-옥시 브릿지를 나타내는 3,4-디알콕시티오펜의 중합체 또는 공중합체 0.08 내지 3.0중량%, 폴리음이온 및 하나 이상의 폴리히드록시 비수계 용매를 포함하는 조성물의 제조 방법으로서, i) 상기 하나 이상의 비수계 용매를 상기 (3,4-디알콕시티오펜)의 중합체 또는 공중합체 및 폴리음이온의 수계 분산액과 혼합하는 단계; 및 ii) 상기 단계 i)에서 제조된 혼합물로부터 물을 증발시켜서 상기 혼합물의 수분 함량을 적어도 65 중량%까지 감소시키는 단계를 포함하는 제조 방법; 전술한 방법에 따라서 제조된, 소정의 표면 저항에서 개선된 투명도를 갖는 층을 형성할 수 있는 인쇄용 잉크, 인쇄용 페이스트 또는 코팅 조성물; 상기 코팅 조성물을 이용하여 소정의 표면 저항에서 개선된 투명도를 갖는 층을 제조하는 코팅 방법; 및 상기 인쇄용 잉크 또는 페이스트를 이용하여 소정의 표면 저항에서 개선된 투명도를 갖는 층을 제조하는 인쇄 방법을 개시한다. WO-A 03/048229에서 개시된 스크린 인쇄 잉크 조성물은 특히 본 명세서에서 인용에 의해 통합된다.
전도성 플렉소 인쇄 잉크
WO-A 03/000765는 두개의 알콕시기가 동일 또는 상이하거나 함께 임의로 치환된 옥시-알킬렌-옥시 브릿지를 나타내는 3,4-디알콕시티오펜의 중합체 또는 공중합체, 폴리음이온 및 라텍스 바인더를 용매 또는 수성 매체에 포함하는 비염료 함유 플렉소 인쇄용 잉크로서, 상기 3,4-디알콕시티오펜의 중합체 또는 공중합체가 상기 잉크 중에 0.1중량% 이상의 농도로 존재하며, 비색 첨가성 투명 인쇄를 생성할 수 있는 비염료 함유 플렉소 인쇄용 잉크; 상기 플렉소 인쇄용 잉크의 제조방법; 및 상기 플렉소 인쇄용 잉크를 이용한 플렉소 인쇄방법을 개시한다. WO-A 03/000765에서 개시된 스크린 인쇄 잉크 조성물은 특히 본 명세서에서 인용에 의해 통합된다.
전도성 잉크-젯 잉크
두개의 알콕시기가 동일 또는 상이하거나 함께 임의로 치환된 옥시-알킬렌-옥시 브릿지를 나타내는 3,4-디알콕시티오펜의 중합체 또는 공중합체, 폴리음이온 및 고비점 액체를 용매 또는 수성 매체 내에 포함하는 제제가 제조될 수 있고, 이는 잉크-젯 인쇄에 적당하다. 유니버셜 프린트 헤드(AGFA-GEVAERT 제조)에 있어서의 분출하는 온도에서 바람직하게는 3 내지 15 mPa·s 범위의 점도와 같은 주요 특성은 전도성 폴리머의 농도 및 고비점 액체의 함량 및 유형을 바꾸어 조절될 수 있 다. 1.2중량%의 PEDOT:PSS 분산액은 실온에서 대략 30 mPa·s의 점도를 갖고, 0.6 중량% 분산액은 실온에서 대략 10 mPa·s의 점도를 갖는다.
상기 표면 장력은 유니버셜 프린트 헤드에 대한 분사 조건하에 28 내지 36mN/m의 범위인 것이 바람직하고, 적절한 음이온계, 양이온계 또는 비이온계 계면활성제 또는 용매, 예를 들어 알콜을 첨가하여 조절할 수 있다. 계면활성제는 또한 분사 효율, 기재에 대한 상기 잉크의 습윤성 및 인쇄된 층의 UV-안정성에 영향을 미칠 수 있다.
예를 들어 고비점 액체 5 내지 20중량%를 첨가하는 것은 건조 후 상기 인쇄층의 도전성을 개선하며; 유용한 고비점 액체로서는 에틸렌 글리콜, 디에틸렌 글리콜, 프로필렌 글리콜, 글리세롤, N-메틸피롤리돈 및 2-피롤리돈을 포함한다. 고비점 액체의 선택은 또한 건조시간, 최소 건조온도, 분사 효율, 습윤성, 점도 및 표면 장력에 대한 영향력을 갖는다.
선택적으로, 디메틸에탄올아민, 트리에틸아민 또는 디이소프로필에틸아민과 같은 휘발성 염기는 상기 잉크젯 인쇄 용액을 중화시키기 위하여 첨가되어 상기 프린트 헤드의 부식을 억제할 수 있다.
산업상 이용가능성
본 발명에 따른 상기 패시브 메모리 장치는 보안 및 위조 방지 분야, 예를 들어 티켓, 라벨, 태그, ID-카드, 은행 카드, 법률 문서, 은행권 및 패키징에서 사용될 수 있으며, 또한 패키징에 통합될 수 있다.
하기 본 발명을 실시예 및 비교예를 들어 설명한다. 하기 실시예의 백분율 및 비율은 다르게 나타내지 않는다면 중량을 기준으로 한다.
지지체의 유제면(emulsion side) 상의 하인층(subbing layer) Nr. 01:
| 88% 비닐리덴 클로라이드, 10% 메틸 아크릴레이트 및 2% 이타콘산의 공중합체 | 79.1 mg/m2 |
| Kieselsol® 100F, 콜로이달 실리카 (BAYER 제조) | 18.6 mg/m2 |
| Mersolat® H, 계면활성제 (BAYER 제조) | 0.4 mg/m2 |
| Ultravon® W, 계면활성제 (CIBA-GEIGY 제조) | 1.9 mg/m2 |
본 발명의 실시예의 성분에 사용된 상업용 코팅액:
- ORGACON EL-P3040, a PEDOT:PSS 스크린 인쇄용 잉크 (AGFA-GEVAERT N.V. 제조);
- AGORIX® MAGENTA INK, a UV-경화성 잉크젯 잉크 (AGFA-DOTRIX N.V.제조);
- ECCOCOAT® CC-2, 실버 페이스트 (EMERSON & CUMING 제조);
- ED4000, 카본블랙 잉크 (ELECTRA POLYMERS 제조);
- NORIPET® 093 Clear, 절연 스크린 인쇄 잉크 (Proll 제조)
본 발명의 실시예의 성분에 사용된 비상업용 코팅액에 사용된 첨가물
- TANACOTE® FG3, 수계 카르복실화 폴리프로필렌 에멀젼, SYBRON CHEMICALS 제조;
- PANIPOL® W, 폴리아닐린의 6중량% 수계 분산액, PANIPOL LTD.제조;
- DYNOL® 604, 아세틸렌 글리콜계 계면활성제, AIR PRODUCTS 제조;
- POLYESTER DISPERSION, 52.9몰% 테레프탈산, 40몰% 테레프탈산, 7몰% 술포-이소프탈산, 하기 화학식 0.1몰%
및 에틸렌 글리콜 100몰%의 폴리에스테르의 25중량% 수계 분산액;
- PVP = KOLLIDON® 90, 폴리비닐피롤리돈 (BASF 제조)
실시예 1
잉크젯으로만 인쇄한 소자
폴리에틸렌 테레프탈레이트 지지체의 표면 에너지를 조절하기 위하여 (20㎛ 코팅 나이프로) 탈이온수 및 에탄올의 1:1 혼합물에 PVP의 1% 용액으로 코팅된 125㎛ 두께의 폴리에틸렌 테레프탈레이트 지지체 상에 하기 조성을 갖는 PEDOT:PSS 잉크젯 잉크를 갖는 유니버셜 프린트헤드(AGFA-GEVAERT 제조)를 사용하여 길이 30mm, 폭 1mm 및 2mm 간격의 8 라인으로 제1 전극 패턴을 제1 잉크젯 인쇄하여 실시예 1의 패시브 메모리 소자를 제조하였다.
| 구분 | 농도 |
| PEDOT:PSS 1.1% 수계 분산액 | 57.10% |
| 탈이온수 | 28.55% |
| N-메틸 피롤리돈 | 14.20% |
| Dynol® 604 | 0.15% |
| 디메틸에탄올아민 | pH를 7-8로 증가시킴 |
이어서, 유니버셜 프린트헤드를 사용하여 서로의 상부에 AGORIX Magenta INK 의 두 개 층을 잉크젯 인쇄한 후 UV-경화시켜 상기 제1 전극 패턴에 수직한 방향으로 길이 30mm, 폭 1mm 및 2mm 간격의 8 라인을 갖는 절연 패턴을 형성하였다.
이어서, 유니버셜 프린트헤드를 사용하여 상기 절연 패턴의 라인의 상부에 상술한 PEDOT:PSS 잉크젯 잉크로 잉크젯 인쇄하여 길이 30mm, 폭 1mm 및 간격 2mm의 8 라인을 갖는 제2 전극 패턴을 형성하였다.
최종적으로, 미리 선택한 교차점에서 상술한 PEDOT:PSS 잉크젯 잉크를 갖는 유니버셜 프린트헤드를 사용하여 1 x 3 mm 라인의 잉크젯 인쇄에 의해 PEDOT:PSS의 '전도성 브릿지'를 도포하여 전도성 브릿지를 형성하였다. 비트 라인 및 워드 라인 사이의 저항값을 플루크 멀티미터(Fluke multimeter)로 측정한 결과, 전도성 브릿지에 대하여 대략 1 Mohm이었으며, 전도성 브릿지가 없는 경우 30 MOhm보다 높았다.
실시예 2
플렉소 및 잉크젯 인쇄의 조합
플렉소 PEDOT:PSS 잉크 (하기 조성)를 사용하여 로타리 코아터 파이롯 프레스(Rotary Koater Pilot Press, R.K. Print Coat Instruments, Ltd. 제조)로 비-사전처리된 PET-기재 상에 18m/분에서 길이 25mm, 폭 1mm 및 간격 2mm의 8라인으로 제1 전극 패턴을 인쇄한 후, 롤투롤 공정에서 190℃의 오븐에서 건조하여 실시예 2의 패시브 메모리 소자를 제조하였다.
| 구분 | 농도 |
| PEDOT:PSS 3% | 45.0% |
| 탈이온수 | 14.0% |
| 폴리에스테르 분산액 | 5.6% |
| Tanacote® FG3 | 1.4% |
| 1,2-프로판디올 | 1.6% |
| 디에틸렌 글리콜 모노메틸 에테르 | 2.9% |
| 디에틸렌 글리콜 (DEG) | 4.5% |
| 디부틸 세바케이트 | 5.0% |
| 이소프로판올 | 20.0% |
이어서, ESIPROOF 플렉소 핸드프루퍼(flexographic handproofer, R.K. Print Coat Instruments, Ltd. 제조)를 사용하여 물 및 에탄올의 1:1 혼합물에 가한 PVP 5% 용액을 사용하여 상기 제1 전극 패턴 상에 프라이머층을 플렉소 인쇄한 후 5분 동안 100℃에서 건조하였다.
상기 제1 전극 패턴에 대하여 수직 방향으로 길이 30mm, 폭 2.5mm 및 1mm 간격의 8 라인으로 서로의 상부에 유니버셜 프린트헤드를 사용하여 AGORIX Magenta INK의 두 층을 인쇄한 후, UV-경화시켜 절연 라인 패턴을 얻었다.
상기 절연층의 상부에 PEDOT:PSS 잉크젯 잉크(상기 조성)으로 잉크젯 인쇄하여 길이 30mm, 폭 1mm 및 간격 2.5mm의 8 라인을 갖는 제2 전극 패턴을 제조하였다.
이어서, 상술한 PEDOT:PSS 잉크젯 잉크를 갖는 유니버셜 프린트헤드를 사용하여 미리 선택한 교차점 상에 길이 3mm 및 폭 1mm의 8 라인으로 PEDOT:PSS의 '전도성 브릿지'를 잉크젯 인쇄하여 전도성 브릿지를 형성하였다. 비트 라인 및 워드 라인 사이의 저항값을 플루크 멀티미터로 측정한 결과 전도성 브릿지에 대하여 1 MOhm이었으며, 전도성 브릿지가 없는 경우 30MOhm보다 높았다.
실시예 3
잉크젯 인쇄 대신에 미리 선택된 교차점 상에 ED4000 (카본 블랙 잉크), PANIPOL(R) W (폴리아닐린 분산액) 및 ECCOCOAT(R) CC(실버 페이스트)의 '전도성 브릿지'로 상기 전도성 브릿지를 수작업으로 형성한 것을 제외하면 상기 실시예 2의 패시브 메모리 소자에 대해 기술된 바와 같은 방법으로 실시예 3의 패시브 메모리 소자를 제조하였다.
비트 라인 및 워드 라인 사이의 저항값을 플루크 멀티미터로 측정한 결과, 모든 전도성 브릿지에 대하여 0.5 내지 1.5 MOhm이었고, 이와 달리 전도성 브릿지가 없는 경우에는 30MOhm보다 높은 저항값이 측정되었다.
실시예 4
수작업으로 도포된 전도성 브릿지를 구비하는 스크린 인쇄된 소자
ORGACON(R) EL-P3040 (PEDOT:PSS 스크린 인쇄용 잉크)를 사용하여 하인층 nr. 01이 하부에 형성된 125㎛ 두께의 폴리에틸렌 테레프탈레이트 지지체 상에 길이 30mm, 폭 1mm 및 간격 2mm의 8 라인으로 제1 전극 패턴을 스크린 인쇄하여 제1 전극 패턴을 형성함으로써 실시예 4의 패시브 메모리 소자를 제조하였다.
130℃에서 3분간 건조한 후, 상기 제1 전극 라인에 대하여 수직 방향으로, 길이 30mm, 폭 2mm, 및 1mm 간격의 8 라인의 형태로 NORIPET(R) 093 Clear (절연 잉크)를 스크린 인쇄에 의해 도포하고, 130℃에서 3분간 건조하여 절연층 패턴을 형성하였다. 이어서 길이 30mm, 폭 1mm 및 2mm 간격의 라인으로 절연 라인의 상부에 ORGACON(R) EL-P3040을 스크린 인쇄하여 제2 전극 패턴을 형성함으로써 8 x 8 매트릭스를 얻었다.
이어서, 미리 선택한 교차점에 ED4000(카본 블랙 잉크), Panipol(R) W(폴리아닐린 분산액) 및 ECCOCOAT(R) CC2(실버 페이스트)의 '전도성 브릿지'를 도포하여 전도성 브릿지를 형성하였다. 상기 메모리 소자 상의 전극 접촉부에 상응하는 접촉부에 인쇄된 회로 기판 상의 메모리 소자를 위치시켜 판독을 수행하였다. 두 개의 접촉부(하나의 비트 라인 및 하나의 워드 라인) 사이에 5볼트의 전압을 가하고, 전류를 측정하였다. 멀티플렉서(multiplexers)를 사용하여 비트 라인 및 워드 라인을 선택하였다. 전도성 브릿지가 없는 교차점은 3㎂의 평균 전류를 나타내었고, 전도성 브릿지를 통해 측정한 전류값은 대략적으로 카본 블랙에 대하여 100㎂, 폴리아닐린에 대하여 80㎂ 및 실버에 대하여 60㎂이었다.
실시예 5
스크린 인쇄만으로 얻어진 소자
카본 블랙, 폴리아닐린 또는 실버 페이스트의 수작업 도포 대신에 하나의 패턴 내에 제2 전극과 함께 PEDOT:PSS 전도성 브릿지를 함께 스크린 인쇄한 것을 제외하고는 실시예 4에 기재된 바와 같이 수행하여 실시예 5의 패시브 메모리 소자를 제조하였다. 실시예 4에 기재된 바와 같이 전류를 측정한 결과, 대략적으로 전도성 브릿지가 없는 교차점에 대하여 3㎂이고 전도성 브릿지가 있는 교차점에서 80-100㎂이었다. 교류 경로로 인한 잘못된 판독은 대략적으로 60㎂의 전류값을 나타내었다.
실시예 6
PANIPOL W(폴리아닐린 분산액)을 사용하여 제2 전극 패턴을 수작업으로 도포 한 것을 제외하고는 실시예 4에 기재된 바와 같이 수행하여 실시예 6의 패시브 메모리 소자를 얻었다. ED4000(카본 블랙 잉크) 및 Panipol W로 전도성 브릿지를 형성하였다. 비트 라인 및 워드 라인 사이의 저항값을 플루크 멀티미터로 측정한 결과, PANI 전도성 브릿지에 대하여 700kOhm, 카본블랙 전도성 브릿지에 대하여 300kOhm이었으며, 전도성 브릿지가 없는 경우 이들 모두 30MOhm보다 낮은 값을 나타내었다.
본 발명은 본 명세서에 개시된 임의의 특징 또는 특징들의 조합을 함축적으로 또는 명시적으로 포함할 수 있으며, 또한 청구된 발명에 관계되는가의 여부와 무관하게 일반화된 특징을 포함할 수 있다. 상기 개시된 내용의 견지에서, 다양한 변형이 본 발명의 범위 내에서 행해질 수 있음은 당업자에게 명백할 것이다.
Claims (26)
- 제1 전극 시스템, 절연 시스템 및 제2 전극 시스템을 구비하며,상기 제1 전극 시스템이 패턴 시스템이고; 상기 제1 전극이 상기 제2 전극 시스템으로부터 절연되며; 적어도 하나의 전도성 브릿지가 상기 제1 및 제2 전극 시스템 사이에 존재하고; 그리고 상기 시스템 및 상기 전도성 브릿지가 통상의 인쇄 공정으로 인쇄가능한 것을 특징으로 하는 패시브 메모리 소자.
- 적어도 하나의 패시브 메모리 소자 및 상기 패시브 메모리 소자가 제공되는 적어도 일면 상에 비전도성 표면을 갖는 지지체를 구비하며, 상기 패시브 메모리 소자가 패턴화된 제1 전극 시스템, 패턴화된 제2 전극 시스템, 상기 패턴화된 제1 전극 시스템 및 상기 패턴화된 제2 전극 시스템 사이에 존재하는 패턴화된 절연 시스템을 구비하고, 상기 패턴화된 제1 전극 시스템 및 상기 패턴화된 제2 전극 시스템 사이에 적어도 하나의 전도성 브릿지가 존재하며, 상기 적어도 하나의 전도성 브릿지가 존재하지 않는 경우 상기 패턴화된 제1 및 제2 전극 시스템 사이에 직접적인 전기적 접촉이 없고; 그리고 상기 시스템 및 상기 전도성 브릿지가 통상의 인쇄 공정을 사용하여 인쇄가능한 것을 특징으로 하는 제1 패시브 메모리 소자.
- 제2항에 있어서,상기 패턴화된 제1 전극 시스템, 상기 패턴화된 제2 전극 시스템 및 상기 패 턴화된 제1 전극 시스템 사이의 상기 절연 시스템 중 적어도 두 개가 크로스바 또는 매트릭스 시스템의 형태인 것을 특징으로 하는 제1 패시브 메모리 소자.
- 제3항에 있어서,상기 매트릭스의 크기가 증가하거나, 서로의 측부 또는 상부에 위치하는 멀티플 매트릭스가 사용될 수 있는 것을 특징으로 하는 제1 패시브 메모리 소자.
- 제2항 내지 제4항 중 어느 한 항에 있어서,상기 패턴화된 제1 전극 시스템, 상기 패턴화된 제2 전극 시스템 및 상기 패턴화된 제1 전극 시스템 사이의 상기 절연 시스템 중 적어도 하나, 및 적어도 하나의 전도성 브릿지가 투명한 것을 특징으로 하는 제1 패시브 메모리 소자.
- 제2항 내지 제5항 중 어느 한 항에 있어서,상기 제1 패시브 메모리 소자가 투명한 것을 특징으로 하는 제1 패시브 메모리 소자.
- 제2항 내지 제5항 중 어느 한 항에 있어서,상기 전도성 브릿지가 색상을 갖는 것을 특징으로하는 제1 패시브 메모리 소자.
- 제2항 내지 제5항 중 어느 한 항에 있어서,상기 패시브 메모리 소자가 그 상부에 화상이 인쇄되거나 일정한 색상층 또는 불투명층이 인쇄되어 상기 전도성 브릿지의 위치를 시각적으로 보이지 않게 하는 것을 특징으로 하는 제1 패시브 메모리 소자.
- 제2항 내지 제4항 중 어느 한 항에 있어서,상기 패시브 메모리 소자 상에 유색 호일 또는 불투명 호일이 라미네이트되어 상기 전도성 브릿지의 위치를 시각적으로 보이지 않게 하는 것을 특징으로 하는 제1 패시브 메모리 소자
- 제2항 내지 제9항 중 어느 한 항에 있어서,상기 패턴화된 제1 및 제2 전극 시스템 중 적어도 하나가 무기 전도성 매질 또는 유기 전도성 매질을 포함하는 것을 특징으로 하는 제1 패시브 메모리 소자.
- 제10항에 있어서,상기 유기 전도성 매질이 고유 전도성 유기 폴리머인 것을 특징으로 하는 제1 패시브 메모리 소자.
- 제11항에 있어서,상기 고유 전도성 유기 폴리머가 폴리티오펜, 폴리아닐린 또는 폴리피롤인 것을 특징으로 하는 제1 패시브 메모리 소자.
- 제11항 또는 제12항에 있어서,상기 폴리티오펜이 폴리(3,4-디옥시알킬렌티오펜)인 것을 특징으로 하는 제1 패시브 메모리 소자.
- 제11항 내지 제13항 중 어느 한 항에 있어서,상기 폴리티오펜이 폴리(3,4-디옥시에틸렌티오펜)인 것을 특징으로 하는 제1 패시브 메모리 소자.
- 적어도 하나의 패시브 메모리 소자 및 상기 패시브 메모리 소자와 함께 제공되며 적어도 일면 상에 비전도성 표면을 갖는 지지체를 구비하며,상기 패시브 메모리 소자가 적어도 하나의 전도성 브릿지로 연결된 일련의 차단 전도성 또는 반전도성 라인을 포함하고, 상기 패시브 메모리 소자가 통상의 인쇄 공정으로 인쇄 가능한 것을 특징으로 하는 제2 패시브 메모리 소자.
- 패시브 메모리 소자를 제조하기 위한 제1 제조방법으로서,상기 패시브 메모리 소자가 적어도 하나의 패시브 메모리 소자 및 지지체를 구비하고, 상기 지지체가 패시브 메모리 소자와 함께 제공되는 적어도 일면 상에 비전도성 표면 또는 패턴화 가능한 전도층을 구비하며, 상기 패시브 메모리 소자가 패턴화된 제1 전극 시스템, 패턴화된 제2 전극 시스템, 상기 패턴화된 제1 전극 시스템 및 상기 패턴화된 제2 전극 시스템 사이의 절연 시스템 및 상기 패턴화된 제1 전극 시스템 및 상기 패턴화된 제2 전극 시스템 사이의 적어도 하나의 전도성 브릿지를 구비하고, 상기 적어도 하나의 전도성 브릿지가 없는 경우 상기 제1 및 제2 전극 시스템 사이에 직접적인 전기적 접촉이 없으며, 상기 공정이, 상기 지지체의 비전도성 표면 상 또는 상기 지지체의 패턴 형성 가능한 도전층 내에 제1 전극 패턴을 구현하는 단계, 상기 제1 전극 패턴 상에 절연 패턴을 제공하는 단계, 상기 절연 패턴 상에 제2 전극 패턴을 제공하는 단계, 및 소정 위치에서 상기 제1 전극 패턴 및 제2 전극 패턴 사이에 전기적 접촉을 제공하는 단계를 포함하고, 상기 단계들중 적어도 하나는 통상의 인쇄 공정으로 구현되는 것을 특징으로 하는 패시브 메모리 소자의 제1 제조방법.
- 제16항에 있어서,상기 패턴화된 제2 전극의 형성이 상기 패턴화된 제1 전극 시스템 및 상기 패턴화된 제2 전극 시스템 사이의 전기적 접촉과 동일한 공정 단계에서 구현되는 것을 특징으로 하는 패시브 메모리 소자의 제1 제조방법.
- 제16항에 있어서,상기 통상의 인쇄 공정이 비충격 인쇄 공정인 것을 특징으로 하는 패시브 메모리 소자의 제1 제조방법.
- 제16항에 있어서,상기 통상의 인쇄 공정이 충격 인쇄 공정인 것을 특징으로 하는 패시브 메모리 소자의 제1 제조방법.
- 제16항에 있어서,상기 통상의 인쇄 공정이 잉크젯 인쇄, 요판 인쇄, 스크린 인쇄, 플렉소 인쇄, 오프셋 인쇄, 스탬프 인쇄, 그라비어 인쇄, 전자사진 인쇄, 전자화상 인쇄 및 열과 레이저-유도 공정으로 이루어지는 군으로부터 선택되는 것을 특징으로 하는 패시브 메모리 소자의 제1 제조방법.
- 제16항 내지 제20항 중 어느 한 항에 있어서,추가 공정에서, 상기 제1 전극 패턴 및 제2 전극 패턴 사이의 예비-선택 교차점 상에 적어도 하나의 전도성 브릿지의 하나 이상이 구동 불가로 되는 것을 특징으로 하는 패시브 메모리 소자의 제1 제조방법.
- 제16항 내지 제21항 중 어느 한 항에 있어서,상기 지지체가 비금속성 또는 비금속화 지지체인 것을 특징으로 하는 패시브 메모리 소자의 제1 제조방법.
- 제16항 내지 제22항 중 어느 한 항에 있어서,상기 패시브 메모리 소자가 금속 실리콘을 포함하지 않는 것을 특징으로 하는 패시브 메모리 소자의 제1 제조방법.
- 패시브 메모리 소자를 제조하기 위한 제2 제조방법으로서,상기 패시브 메모리 소자가 적어도 하나의 패시브 메모리 소자 및 지지체를 구비하고, 상기 지지체가 패시브 메모리 소자가 제공되는 적어도 일면 상에 비전도성 표면 또는 패턴 형성 가능한 전도층을 구비하며, 상기 패시브 메모리 소자가 패턴화된 제1 전극 시스템, 패턴화된 제2 전극 시스템, 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이의 절연 시스템 및 상기 패턴화된 제1 전극 시스템 및 패턴화된 제2 전극 시스템 사이의 적어도 하나의 전도성 브릿지를 구비하고,상기 적어도 하나의 전도성 브릿지가 없는 경우 상기 제1 및 제2 전극 시스템 사이에 직접적인 전기적 접촉이 없으며,상기 제2 제조방법이, 상기 지지체의 비전도성 표면 상 또는 상기 지지체의 패턴 형성 가능한 도전층 내에 제1 전극 패턴을 구현하는 단계, 상기 패턴화된 제1 전극 시스템 상에 절연 시스템을 제공하는 단계, 제2 지지체의 비전도성 표면 상 또는 상기 제2 지지체 상의 패턴 형성 가능한 도전층 내에 상기 패턴화된 제2 전극 패턴을 제공하는 단계, 상기 제1 및/또는 제2 전극 패턴 시스템 상에 전도성 패드를 제공하여 상기 절연 패턴 시스템이 상기 제2 전극 패턴과 접촉시 상기 제1 전극 패턴 및 제2 전극 패턴 사이의 전기적 접촉이 미리 지정한 위치에서 구현되는 단계, 및 상기 절연 패턴 시스템을 상기 제2 전극 패턴 시스템과 접촉시켜 상기 제1 전극 패턴 및 제2 전극 패턴 사이의 전기적 접촉이 상기 미리 지정한 위치에서 구현되는 단계를 포함하고,상기 단계들 중 적어도 하나가 인쇄 공정에 의해 구현되는 것을 특징으로 하는 패시브 메모리 소자의 제2 제조방법.
- 제24항에 있어서,상기 지지체 및 상기 제2 지지체가 독립적으로 비금속성 또는 비금속화 지지체인 것을 특징으로 하는 패시브 메모리 소자의 제2 제조방법.
- 제24항 또는 제25항에 있어서,상기 패시브 메모리 소자가 금속성 실리콘을 포함하지 않는 것을 특징으로 하는 패시브 메모리 소자의 제2 제조방법.
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