KR20070079109A - 반도체 메모리의 테스트 모드 동작 회로 - Google Patents

반도체 메모리의 테스트 모드 동작 회로 Download PDF

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KR20070079109A
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glitch
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김태균
유민영
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주식회사 하이닉스반도체
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    • B23D—PLANING; SLOTTING; SHEARING; BROACHING; SAWING; FILING; SCRAPING; LIKE OPERATIONS FOR WORKING METAL BY REMOVING MATERIAL, NOT OTHERWISE PROVIDED FOR
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    • B23D61/02—Circular saw blades
    • B23D61/025—Details of saw blade body
    • B23D61/026—Composite body, e.g. laminated
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23D—PLANING; SLOTTING; SHEARING; BROACHING; SAWING; FILING; SCRAPING; LIKE OPERATIONS FOR WORKING METAL BY REMOVING MATERIAL, NOT OTHERWISE PROVIDED FOR
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  • Mechanical Engineering (AREA)
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Abstract

본 발명에 따른 반도체 메모리의 테스트 모드 동작 회로는, 테스트 모드 인에이블 신호 및 테스트 모드 신호를 입력으로 하는 글리치 방지부; 동작 신호 및 상기 글리치 방지부에서 출력된 테스트 모드 입력 신호를 입력으로 하는 신호 입력부; 및 상기 신호 입력부에서 출력된 신호를 래치하는 래치부를 포함한다.
테스트 모드 인에이블 신호, 테스트 모드 신호, 테스트 모드 입력 신호

Description

반도체 메모리의 테스트 모드 동작 회로{Test Mode Operating Circuit of Semiconductor Memory}
도 1은 일반적인 반도체 메모리의 테스트 모드 동작 회로의 회로도,
도 2는 도 1에 도시된 테스트 모드 동작 회로에서 글리치가 발생하는 타이밍도,
도 3은 본 발명에 따른 반도체 메모리의 테스트 모드 동작 회로의 블록도,
도 4는 도 3에 도시된 테스트 모드 동작 회로의 상세 회로도,
도 5는 도 4에 도시된 테스트 모드 동작 회로에서 테스트 모드 동작이 아닐 경우의 타이밍도,
도 6은 도 4에 도시된 테스트 모드 동작 회로에서 테스트 모드 동작일 경우 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
100, 400 : 신호 입력부 200, 500 : 래치부
300 : 글리치 방지부
본 발명은 반도체 메모리의 테스트 모드 동작 회로에 관한 것으로, 보다 상세하게는 글리치로 인해 발생하는 테스트 모드 오동작을 방지할 수 있는 반도체 메모리의 테스트 모드 동작 회로에 관한 것이다.
이하, 일반적인 반도체 메모리의 테스트 모드 동작 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 일반적인 반도체 메모리의 테스트 모드 동작 회로를 나타내는 회로도이다.
일반적인 반도체 메모리의 테스트 모드 동작 회로는 테스트 모드 신호(TM0)와 일반적인 동작 신호(Sig_IN)를 입력으로 하는 신호 입력부(100) 및 상기 신호 입력부(100)에서 출력된 신호를 래치하는 래치부(200)로 구성된다.
상기 신호 입력부(100)는 상기 테스트 모드 신호(TM0)와 상기 동작 신호(Sig_IN)를 입력으로 하는 노어(NOR) 게이트(NR1)로 구성된다.
상기 래치부(200)는 상기 신호 입력부(100)에서 출력된 신호를 입력받는 제 1 반전 수단(IV1) 및 상기 제 1 반전 수단(IV1)의 출력을 상기 제 1 반전 수단(IV1)으로 피드백(feedback) 시키는 제 2 반전 수단(IV2)으로 구성된다.
상기 설명에서, 상기 테스트 모드 신호(TM0)는 복수개의 테스트 모드 신호(TM) 중에서 하나의 테스트 모드 신호(TM0)를 실시예로 한 것이다.
상기 노어(NOR) 게이트(NR1)는 상기 테스트 모드 신호(TM0)와 상기 동작 신호(Sig_IN)를 입력으로 하여, 상기 테스트 모드 신호(TM0) 또는 상기 동작 신호 (Sig_IN)가 하이 레벨이 되면 로우 레벨 신호를 출력한다. 상기 로우 레벨 신호를 상기 제 1 반전 수단(IV1)을 통해 반전된 출력 신호(OUT)는 하이 레벨이 되고, 상기 제 2 반전 수단(IV2)이 상기 출력 신호(OUT)를 상기 제 1 반전 수단(IV1)으로 피드백(feedback) 시킴으로써 상기 출력 신호(OUT)는 하이 레벨 상태를 유지하면서 출력된다.
도 2는 일반적인 테스트 모드 동작 회로에서 글리치가 발생하는 타이밍도를 나타낸다.
도 2에 도시된 바와 같이, 인접한 신호선들의 신호인 제 1 주변 신호(Signal_A) 및 제 2 주변 신호(Signal_B)가 로우 레벨에서 하이 레벨로 반전하게 되면, 인접한 신호선들의 커플링(coupling)에 의해서 상기 테스트 모드 신호(TM0)에 글리치(glitch)가 발생하게 된다. 이렇게 발생된 상기 글리치(glitch)를 상기 신호 입력부(100)에서 상기 테스트 모드 신호(TM0)로 인식하게 되어 상기 래치부(200)를 통해 상기 출력 신호(OUT)가 로우 레벨에서 하이 레벨로 반전하게 되고, 상기 출력 신호(OUT)가 하이 레벨 상태를 유지 하는 문제점이 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 테스트 모드 인에이블 신호(TMRS)를 사용하여 글리치(glitch)에 의한 테스트 모드 오동작을 방지할 수 있는 반도체 메모리의 테스트 모드 동작 회로를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리의 테스트 모드 동작 회로는, 테스트 모드 인에이블 신호 및 테스트 모드 신호를 입력으로 하는 글리치 방지부; 동작 신호 및 상기 글리치 방지부에서 출력된 테스트 모드 입력 신호를 입력으로 하는 신호 입력부; 및 상기 신호 입력부에서 출력된 신호를 래치하여 출력하는 래치부를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리의 테스트 모드 동작 회로의 블록도이고, 도 4는 도 3에 도시된 테스트 모드 동작 회로의 상세 회로도이다.
본 발명에 따른 반도체 메모리의 테스트 모드 동작 회로는 테스트 모드 인에이블 신호(TMRS) 및 테스트 모드 신호(TM0)를 입력으로 하는 글리치 방지부(300), 일반적인 동작 신호(Sig_IN)와 상기 글리치 방지부(300)에서 출력된 테스트 모드 입력 신호(TM0_IN)를 입력으로 하는 신호 입력부(400) 및 상기 신호 입력부(400)에서 출력된 신호를 래치하여 출력하는 래치부(500)로 구성된다.
상기 글리치 방지부(300)는 상기 테스트 모드 인에이블 신호(TMRS)와 상기 테스트 모드 신호(TM0)를 입력으로 하는 낸드(NAND) 게이트(ND1) 및 상기 낸드(NAND) 게이트(ND1)에서 출력된 신호를 반전 시키는 제 1 반전 수단(IV41)으로 구성된다.
상기 신호 입력부(400)는 상기 테스트 모드 입력 신호(TM0_IN) 및 상기 동작 신호(Sig_IN)를 입력으로 하는 노어(NOR) 게이트(NR1)로 구성된다.
상기 래치부(500)는 상기 신호 입력부(400)에서 출력된 레벨을 반전시키는 제 2 반전 수단(IV42) 및 상기 제 2 반전 수단(IV42)에서 출력된 출력 신호(OUT)를 반전시켜 상기 제 2 반전 수단(IV42)으로 피드백(feedback) 시키는 제 3 반전 수단(IV43)으로 구성된다.
상기 설명에서, 상기 테스트 모드 인에이블 신호(TMRS, Test Mode Resister Set)는 커맨드(Command)와 어드레스(Address) 신호에 의해서 모드 레지스터 셋(Mode Register Set) 동작을 할 때 만들어지는 신호로서 테스트 모드 동작을 할 때만 만들어 지는 신호이고, 상기 테스트 모드 신호(TM0)는 복수개의 테스트 모드 신호(TM) 중에서 하나의 테스트 모드 신호(TM0)를 실시예로 한 것이다.
본 발명에 따른 반도체 메모리의 테스트 모드 동작 회로는, DRAM(Dynamic Random Access Memory)이 일반적인 정상 동작을 할 때 쉴딩 라인(Shielding Line)으로 자주 사용되는 상기 테스트 모드 신호(TM0) 라인(line)이 상기 노어(NOR) 게이트(NR1)의 입력으로 곧바로 사용되지 못하도록 상기 노어(NOR) 게이트(NR1) 앞 단에 상기 낸드(NAND) 게이트(ND1)와 상기 제 1 반전 수단(IV41)을 구비하는 글리치 방지부(300)를 추가 하였다.
상기 테스트 모드 신호(TM0) 및 상기 테스트 모드 인에이블 신호(TMRS)를 입력으로 하는 상기 낸드(NAND) 게이트(ND1)가 상기 테스트 모드 신호(TM0) 및 상기 테스트 모드 인에이블 신호(TMRS)가 모두 활성화 되었을 때만 신호를 출력하고, 상기 출력된 신호를 제 1 반전 수단(IV41)이 반전시켜 상기 테스트 모드 입력 신호(TM0_IN)를 출력하고, 상기 노어(NOR) 게이트(NR1)가 상기 테스트 모드 입력 신호(TM0_IN) 및 상기 동작 신호(Sig_IN)를 입력받는 방법을 사용함으로써 글리치(glitch) 발생에 의한 테스트 모드 오동작을 방지할 수 있다.
도 5는 도 4에 도시된 테스트 모드 동작 회로에서 테스트 모드 동작이 아닐 경우의 타이밍도이고, 도 6은 도 4에 도시된 테스트 모드 동작 회로에서 테스트 모드 동작일 경우 타이밍도이다.
도 5에 도시된 바와 같이, 인접 신호선들의 신호인 제 1 인접 신호(Signal_A)와 제 2 인접 신호(Signal_B)에 의한 커플링(coupling)으로 인해 상기 테스트 모드 신호(TM0)에 글리치(glitch)가 발생되어도 상기 테스트 모드 인에이블 신호(TMRS)가 로우 레벨 상태이므로 낸드(NAND) 게이트(ND1)는 하이 레벨 상태가 되고, 상기 제 1 반전 수단(IV41)에 의해 출력된 상기 테스트 모드 입력 신호(TM0_IN)는 로우 레벨 상태가 되어 상기 노어(NOR) 게이트(NR1)와 상기 래치부(500)를 통해 출력된 상기 출력 신호(OUT)도 로우 레벨 상태가 된다.
도 6에 도시된 바와 같이, 상기 테스트 모드 인에이블 신호(TMRS)가 로우 레벨에서 하이 레벨로 활성화 될 때, 상기 테스트 모드 신호(TM0)가 로우 레벨에서 하이 레벨로 활성화 되어 상기 낸드(NAND) 게이트(ND1)로 입력되면 상기 낸드(NAND) 게이트(ND1)에서는 로우 레벨을 출력하고 상기 제 1 반전 수단(INV41)에 의해 출력된 상기 테스트 모드 입력 신호(TM0_IN)는 하이 레벨 상태가 되어 상기 노 어(NOR) 게이트(NR1)와 상기 래치부(500)를 통해 출력된 상기 출력 신호(OUT)도 하이 레벨 상태가 되어 정상적인 테스트 동작을 수행할 수 있다.
상기 설명한 바와 같이, 테스트 모드 동작은 상기 테스트 모드 신호(TM0)와 상기 테스트 모드 인에이블 신호(TMRS)가 동시에 활성화(high) 되었을 때, 상기 테스트 모드 입력 신호(TM0_IN)가 상기 신호 입력부(400)로 입력 되도록 함으로써 글리치(glitch)로 인한 테스트 모드 오동작을 방지 할 수 있다.
본 발명에 따른 반도체 메모리의 테스트 모드 동작 회로는 글리치(glitch)로 인한 테스트 모드 오동작을 방지할 수 있고 디램(DRAM) 내부의 쉴딩 라인(Shielding Line)을 증가 하는 효과를 수반한다.

Claims (5)

  1. 테스트 모드 인에이블 신호 및 테스트 모드 신호를 입력으로 하는 글리치 방지부;
    동작 신호 및 상기 글리치 방지부에서 출력된 테스트 모드 입력 신호를 입력으로 하는 신호 입력부; 및
    상기 신호 입력부에서 출력된 신호를 래치하여 출력하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리의 테스트 모드 동작 회로.
  2. 제 1 항에 있어서,
    상기 글리치 방지부는,
    상기 테스트 모드 인에이블 신호 및 상기 테스트 모드 신호를 입력으로 하는 낸드 게이트 및 상기 낸드 게이트에서 출력된 신호를 반전 시키는 반전 수단을 포함하는 것을 특징으로 하는 반도체 메모리의 테스트 모드 동작 회로.
  3. 제 1 항에 있어서,
    상기 신호 입력부는,
    상기 테스트 모드 입력 신호 및 상기 동작 신호를 입력으로 하는 노어 게이트임을 특징으로 하는 반도체 메모리의 테스트 모드 동작 회로.
  4. 제 1 항에 있어서,
    상기 래치부는,
    상기 신호 입력부에서 출력된 신호의 레벨을 반전시켜 출력하는 제 1 반전 수단 및 상기 제 1 반전 수단에서 반전된 상기 출력 신호의 레벨을 반전시켜 상기 제 1 반전 수단으로 피드백 시키는 제 2 반전 수단을 포함하는 것을 특징으로 하는 반도체 메모리의 테스트 모드 동작 회로.
  5. 제 2 항에 있어서,
    상기 글리치 방지부는,
    상기 테스트 모드 인에이블 신호가 활성화 될 때, 상기 테스트 모드 입력 신호를 출력 시키는 것을 특징으로 하는 반도체 메모리의 테스트 모드 동작 회로.
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* Cited by examiner, † Cited by third party
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CN111510126A (zh) * 2020-04-30 2020-08-07 深圳芯能半导体技术有限公司 高压集成电路及其输出控制电路

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