KR20070072011A - A shift register - Google Patents

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KR20070072011A
KR20070072011A KR1020050135926A KR20050135926A KR20070072011A KR 20070072011 A KR20070072011 A KR 20070072011A KR 1020050135926 A KR1020050135926 A KR 1020050135926A KR 20050135926 A KR20050135926 A KR 20050135926A KR 20070072011 A KR20070072011 A KR 20070072011A
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최승찬
장용호
김빈
윤수영
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엘지.필립스 엘시디 주식회사
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Abstract

A shift register of a liquid crystal display is provided to prevent the distortion of a scan pulse to be supplied to a gate line by outputting at least two scan pulses at each stage and supplying the scan pulses to adjacent gate lines. A shift register of a liquid crystal display includes a plurality of stages(BST1~BSTn+3) for receiving at least two clock pulses having different phase differences and sequentially outputting scan pulses through at least two output lines. A first output line(Voutn) of the n-th stage(BSTn) is connected to an n-th gate line, a second output line of the (n-1)-th stage(BSTn-1), and an enable terminal of the (n+2)-th stage(BSTn+2). A second output line(Voutn+1) of the n-th stage is connected to a disable terminal of the (n-2)-th stage and a first output line of the (n+1)-th stage(BSTn+1).

Description

쉬프트 레지스터{A shift register}A shift register

도 1은 종래의 쉬프트 레지스터를 나타낸 도면1 is a view showing a conventional shift register

도 2는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면 2 illustrates a shift register according to a first embodiment of the present invention.

도 3은 도 2의 각 스테이지에 공급되는 각종 신호 및 각 스테이지로부터 출력되는 스캔펄스에 대한 타이밍도를 나타낸 도면3 is a timing diagram of various signals supplied to each stage of FIG. 2 and scan pulses output from each stage;

도 4는 도 2의 각 스테이지의 상세 구성을 나타낸 도면4 is a diagram illustrating a detailed configuration of each stage of FIG.

도 5는 도 2의 제 4 스테이지에 구비된 회로 구성을 나타낸 도면5 is a diagram illustrating a circuit configuration of the fourth stage of FIG. 2.

도 6은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면 6 illustrates a shift register according to a second embodiment of the present invention.

도 7은 도 6의 각 스테이지에 공급되는 각종 신호 및 각 스테이지로부터 출력되는 스캔펄스에 대한 타이밍도를 나타낸 도면FIG. 7 is a timing diagram illustrating various signals supplied to each stage of FIG. 6 and scan pulses output from each stage.

도 8은 도 6의 각 스테이지의 상세 구성을 나타낸 도면8 is a diagram illustrating a detailed configuration of each stage of FIG. 6.

도 9는 도 6의 제 4 스테이지에 구비된 회로 구성을 나타낸 도면9 is a diagram illustrating a circuit configuration of the fourth stage of FIG. 6.

＊도면의 주요부에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

BST1 내지 BSTn : 제 1 내지 제 n 스테이지BST1 to BSTn: first to nth stages

BSTn+1 내지 BSTn+3 : 제 1 내지 제 3 더미 스테이지BSTn + 1 to BSTn + 3: first to third dummy stages

201 : 제 1 출력라인 202 : 제 2 출력라인201: first output line 202: second output line

CLK1 내지 CLK4 : 제 1 내지 제 4 클럭펄스CLK1 to CLK4: first to fourth clock pulses

Vst1 및 Vst2 : 제 1 및 제 2 스타트 펄스Vst1 and Vst2: first and second start pulses

Vout1 내지 Voutn+4 : 제 1 내지 제 n+4 스캔펄스Vout1 to Voutn + 4: first to n + 4 scan pulses

본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 스캔펄스의 출력특성을 향상시킬 수 있는 쉬프트 레지스터에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shift register of a liquid crystal display, and more particularly, to a shift register capable of improving output characteristics of a scan pulse.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기위한 구동회로를 구비한다. Conventional liquid crystal display devices display an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which pixel regions are arranged in a matrix, and a driving circuit for driving the liquid crystal panel.

상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다. In the liquid crystal panel, a plurality of gate lines and a plurality of data lines are arranged to cross each other, and a pixel region is positioned in an area defined by vertical crossings of the gate lines and the data lines. Pixel electrodes and a common electrode for applying an electric field to each of the pixel regions are formed in the liquid crystal panel.

상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.Each of the pixel electrodes is connected to the data line via a source terminal and a drain terminal of a thin film transistor (TFT) which is a switching element. The thin film transistor is turned on by a scan pulse applied to a gate terminal via the gate line, so that the data signal of the data line is charged to the pixel voltage.

한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라 이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다. The driving circuit may include a gate driver for driving the gate lines, a data driver for driving the data lines, a timing controller for supplying control signals for controlling the gate driver and the data driver, and a liquid crystal display. It is provided with a power supply for supplying various drive voltages used in the device.

상기 타이밍 콘트롤러는 상기 게이트 드라이버 및 상기 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소데이터 신호를 공급한다. 그리고, 상기 전원공급부는 입력 전원을 승압 또는 감압하여 액정표시장치에서 필요로 하는 공통전압(VCOM), 게이트 하이전압 신호(VGH), 게이트 로우전압 신호(VGL) 등과 같은 구동전압들을 생성한다. 그리고, 상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에의해 광투과율을 조절함으로써 화상을 표시한다.The timing controller controls driving timing of the gate driver and the data driver and supplies a pixel data signal to the data driver. The power supply unit boosts or decompresses an input power to generate driving voltages such as a common voltage VCOM, a gate high voltage signal VGH, and a gate low voltage signal VGL required by the liquid crystal display. The gate driver sequentially supplies scan pulses to the gate lines to sequentially drive the liquid crystal cells on the liquid crystal panel by one line. The data driver supplies a pixel voltage signal to each of the data lines whenever a scan pulse is supplied to any one of the gate lines. Accordingly, the liquid crystal display displays an image by adjusting light transmittance by an electric field applied between the pixel electrode and the common electrode according to the pixel voltage signal for each liquid crystal cell.

여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. 이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.Here, the gate driver includes a shift register to sequentially output the scan pulses as described above. This will be described in more detail with reference to the accompanying drawings.

도 1은 종래의 쉬프트 레지스터를 나타낸 도면이다.1 is a diagram illustrating a conventional shift register.

종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(AST1 내지 ASTn) 및 하나의 더미 스테이지(ASTn+1)로 구성 된다. 여기서, 각 스테이지들(AST1 내지 ASTn+1)은 하나씩의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(AST1)부터 더미 스테이지(ASTn+1)까지 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 상기 더미 스테이지(ASTn+1)를 제외한 상기 스테이지들(AST1 내지 ASTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. As shown in FIG. 1, the conventional shift register includes n stages AST1 to ASTn and one dummy stage ASTn + 1 that are connected to each other dependently. Here, each of the stages AST1 to ASTn + 1 outputs one scan pulse Vout1 to Voutn + 1, and in this case, the scan pulse Vout1 sequentially from the first stage AST1 to the dummy stage ASTn + 1. To Voutn + 1). In this case, scan pulses Vout1 to Voutn output from the stages AST1 to ASTn except for the dummy stage ASTn + 1 are sequentially supplied to gate lines of the liquid crystal panel (not shown). The gate lines are sequentially scanned.

이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(AST1 내지 ASTn+1)는 제 1 전압원(VDD) 및 제 2 전압원(VSS)과, 그리고 서로 순차적인 위상차를 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 두 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 전압원을 의미하며, 상기 제 2 전압원(VSS)은 접지전압을 의미한다.The entire stages AST1 to ASTn + 1 of the shift register configured as described above are configured with the first voltage source VDD and the second voltage source VSS, and the first to fourth clock pulses CLK1 to CLK4 having sequential phase differences with each other. Two clock pulses are received. Here, the first voltage source VDD means a positive voltage source, and the second voltage source VSS means a ground voltage.

한편, 상기 스테이지들(AST1 내지 ASTn+1) 중 가장 상측에 위치한 제 1 스테이지(AST1)는, 상기 제 1 전압원(VDD), 제 2 전압원(VSS), 및 상기 두 개의 클럭펄스 외에도 스타트 펄스(SP)를 공급받는다.Meanwhile, the first stage AST1 positioned at the uppermost side of the stages AST1 to ASTn + 1 may include a start pulse (in addition to the first voltage source VDD, the second voltage source VSS, and the two clock pulses). SP).

이와 같이 구성된 종래의 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.The operation of the conventional shift register configured as described above will be described in detail as follows.

먼저, 타이밍 콘트롤러(도시되지 않음)로부터의 스타트 펄스(SP)가 제 1 스테이지(AST1)에 인가되면, 상기 제 1 스테이지(AST1)는 상기 스타트 펄스(SP)에 응답하여 인에이블된다.First, when a start pulse SP from a timing controller (not shown) is applied to the first stage AST1, the first stage AST1 is enabled in response to the start pulse SP.

이어서, 상기 인에이블된 제 1 스테이지(AST1)는 타이밍 콘트롤러로부터의 제 1 및 제 2 클럭펄스(CLK1 내지 CLK2)를 입력받아 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인과 제 2 스테이지(AST2)에 함께 공급한다. 그러면, 상기 제 2 스테이지(AST2)는 상기 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다. Subsequently, the enabled first stage AST1 receives the first and second clock pulses CLK1 to CLK2 from the timing controller, and outputs the first scan pulse Vout1, and the first gate line and the first gate line. It is supplied together to the 2 stage AST2. Then, the second stage AST2 is enabled in response to the first scan pulse Vout1.

이어서, 상기 인에이블된 제 2 스테이지(AST2)는 상기 타이밍 콘트롤러로부터의 제 2 및 제 3 클럭펄스(CLK2, CLK3)를 입력받아 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(AST3) 및 상기 제 1 스테이지(AST1)에 함께 공급한다. 그러면, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 3 스테이지(AST3)는 인에이블되고, 또한, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 1 스테이지(AST1)는 디스에이블되어 제2 전압원(VSS)을 상기 제 1 게이트 라인에 공급한다. Subsequently, the enabled second stage AST2 receives the second and third clock pulses CLK2 and CLK3 from the timing controller and outputs a second scan pulse Vout2, and the second gate line, The third stage AST3 and the first stage AST1 are supplied together. Then, the third stage AST3 is enabled in response to the second scan pulse Vout2, and the first stage AST1 is disabled in response to the second scan pulse Vout2. A second voltage source VSS is supplied to the first gate line.

이어서, 상기 인에이블된 제 3 스테이지(AST3)는 상기 타이밍 콘트롤러로부터의 제 3 및 제 4 클럭펄스(CLK3, CLK4)를 입력받아 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인, 제 4 스테이지(AST4) 및 상기 제 2 스테이지(AST2)에 함께 공급한다. 그러면, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 4 스테이지(AST4)는 인에이블되고, 또한, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 2 스테이지(AST2)는 디스에이블되어 제2 전압원(VSS)을 상기 제 2 게이트 라인에 공급한다. Subsequently, the enabled third stage AST3 receives the third and fourth clock pulses CLK3 and CLK4 from the timing controller, and outputs a third scan pulse Vout3, and the third gate line, The fourth stage AST4 and the second stage AST2 are supplied together. Then, the fourth stage AST4 is enabled in response to the third scan pulse Vout3, and the second stage AST2 is disabled in response to the third scan pulse Vout3. A second voltage source VSS is supplied to the second gate line.

이와 같은 방식으로, 나머지 제 4 내지 제 n 스테이지(AST4 내지 ASTn)까지 순차적으로제 4 내지 제 n 스캔펄스(Voutn)를 출력하여 상기 제 4 내지 제 n 게이트 라인에 순차적으로 인가한다. 결국, 상기 제 1 내지 제 n 게이트 라인은 상기 순차적으로 출력되는 제 1 내지 제 n 스캔펄스(Vout1 내지 Voutn)에 의해 차례로 스캐닝된다.In this manner, the fourth to nth scan pulses Voutn are sequentially output to the remaining fourth to nth stages AST4 to ASTn and sequentially applied to the fourth to nth gate lines. As a result, the first to nth gate lines are sequentially scanned by the sequentially output first to nth scan pulses Vout1 to Voutn.

한편, 상기 더미 스테이지(ASTn+1)는 상기 제 n 스테이지(ASTn)로부터의 제 n 스캔펄스(Voutn)에 응답하여 인에이블된 후, 상기 타이밍 콘트롤러로부터의 두 개의 클럭펄스를 입력받아 제 n+1 스캔펄스(Voutn+1)를 상기 제 n 스테이지(ASTn)에 공급하여, 상기 제 n 스테이지(ASTn)가 디스에이블되어 제 n 게이트 라인에 상기 제 2 전압원(VSS)을 제공할 수 있도록 한다. 다시말하면, 상기 더미 스테이지(ASTn+1)는 단지 상기 제 n 스테이지(ASTn)가 제 2 전압원(VSS)을 출력할 수 있도록 상기 제 n+1 스캔펄스(Voutn+1)를 제공할 뿐, 상기 제 n+1 스캔펄스(Voutn+1)를 게이트 라인에는 공급하지 않는다. 따라서, 상기 더미 스테이지(ASTn+1)를 포함한 전체 스테이지의 수는 상기 게이트 라인의 수보다 항상 1개가 더 많게 된다.Meanwhile, the dummy stage ASTn + 1 is enabled in response to the nth scan pulse Voutn from the nth stage ASTn, and then receives two clock pulses from the timing controller. One scan pulse Voutn + 1 is supplied to the nth stage ASTn so that the nth stage ASTn is disabled to provide the second voltage source VSS to the nth gate line. In other words, the dummy stage ASTn + 1 merely provides the n + 1 scan pulse Voutn + 1 so that the nth stage ASTn can output the second voltage source VSS. The n + 1th scan pulse Voutn + 1 is not supplied to the gate line. Therefore, the total number of stages including the dummy stage ASTn + 1 is always one more than the number of gate lines.

한편, 액정표시장치가 대면적화됨에 따라, 상기 게이트 라인의 길이도 길어지게 되는데, 상기 게이트 라인의 길이가 길어질수록 상기 게이트 라인의 저항 및 커패시턴스 성분도 증가하게 된다. 따라서, 상기 게이트 라인에 공급되는 스캔펄스가 왜곡되는 문제점이 발생한다.On the other hand, as the liquid crystal display becomes larger, the length of the gate line also becomes longer. As the length of the gate line increases, the resistance and capacitance components of the gate line also increase. Thus, a problem arises in that the scan pulse supplied to the gate line is distorted.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 각 스테이지가 적어도 2개의 스캔펄스를 출력하여 서로 인접한 게이트 라인에 공급하도록 함으로써 게이트 라인에 공급된 스캔펄의 왜곡을 방지할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems. A shift register capable of preventing distortion of scan pulses supplied to a gate line by outputting at least two scan pulses and supplying them to adjacent gate lines. The purpose is to provide.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는 서로 다른 위상차를 갖는 적어도 두 개의 클럭펄스를 공급받아 적어도 두 개의 출력라인을 통해 순차적으로 스캔펄스를 출력하는 다수의 스테이지를 포함하며, n(n은 4이상의 자연수) 번째 스테이지의 제 1 출력라인이 n 번째 게이트 라인, n-1 번째 스테이지의 제 2 출력라인, 및 n+2 번째 스테이지의 인에이블용 단자에 접속되며; 그리고, 상기 n 번째 스테이지의 제 2 출력라인이 n-2 번째 스테이지의 디스에이블용 단자 및 n+1 번째 스테이지의 제 1 출력라인에 접속된 것을 그 특징으로 한다.The shift register according to the present invention for achieving the above object includes a plurality of stages to receive at least two clock pulses having a different phase difference and sequentially output the scan pulse through at least two output lines, n the first output line of the nth stage is connected to the nth gate line, the second output line of the n-1st stage, and the enable terminal of the n + 2th stage; The second output line of the nth stage is connected to the disabling terminal of the n-2th stage and the first output line of the n + 1th stage.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는 서로 다른 위상차를 갖는 적어도 두 개의 클럭펄스를 공급받아 적어도 두 개의 출력라인을 통해 순차적으로 스캔펄스를 출력하는 다수의 스테이지를 포함하며, n(n은 4이상의 자연수) 번째 스테이지의 제 1 출력라인이 n 번째 게이트 라인, n-1 번째 스테이지의 제 2 출력라인, n+1 번째 스테이지의 인에이블용 단자에 접속되며; 그리고, 상기 n 번째 스테이지의 제 2 출력라인이 n-2 번째 스테이지의 디스에이블용 단자 및 n+1 번째 스테이지의 제 1 출력라인에 접속된 것을 그 특징으로 한다.In addition, the shift register according to the present invention for achieving the above object includes a plurality of stages to receive at least two clock pulses having a different phase difference and sequentially output the scan pulse through at least two output lines a first output line of the nth stage (n is a natural number of 4 or more) is connected to an nth gate line, a second output line of the n-1th stage, and an enable terminal of the n + 1th stage; The second output line of the nth stage is connected to the disabling terminal of the n-2th stage and the first output line of the n + 1th stage.

여기서, 상기 각 클럭펄스는 각 펄스폭의 일부가 서로 중첩되도록 순차적으로 상기 각 스테이지에 각각 공급되는 것을 특징으로 한다.The clock pulses may be sequentially supplied to the stages so that a part of the pulse widths overlap each other.

n 번째 스테이지는, 인에이블용 노드의 논리값에 따라 n 번째 스캔펄스를 상기 제 1 출력라인을 통해 출력하는 제 1 풀업 스위칭소자; 상기 인에이블용 노드의 논리값에 따라 n+1 번째 스캔펄스를 상기 제 2 출력라인을 통해 출력하는 제 2 풀업 스위칭소자; 제 1 디스에이블용 노드의 논리값에 따라 제 1 직류 전압원을 상기 제 1 출력라인을 통해 출력하는 제 1 풀다운 스위칭소자; 제 2 디스에이블용 노드의 논리값에 따라 상기 제 1 직류 전압원을 상기 제 2 출력라인을 통해 출력하는 제 2 풀다운 스위칭소자; 및, 상기 인에이블용 노드, 제 1 디스에이블용 노드, 및 제 2 디스에이블용 노드의 논리값을 제어하는 노드 제어부를 포함하여 구성됨을 특징으로 한다.The n th stage may include: a first pull-up switching device configured to output an n th scan pulse through the first output line according to a logic value of an enable node; A second pull-up switching device configured to output an n + 1 th scan pulse through the second output line according to a logic value of the enable node; A first pull-down switching device configured to output a first DC voltage source through the first output line according to a logic value of a first disable node; A second pull-down switching device configured to output the first DC voltage source through the second output line according to a logic value of a second disable node; And a node controller configured to control a logic value of the enable node, the first disable node, and the second disable node.

상기 n 번째 스캔펄스가 상기 n+1 번째 스캔펄스보다 먼저 출력되는 것을 특징으로 한다.The n th scan pulse is output before the n + 1 th scan pulse.

상기 n 번째 스캔펄스의 펄스폭과 상기 n+1 번째 스캔펄스의 펄스폭이 일부 중첩된 것을 특징으로 한다.The pulse width of the n th scan pulse and the pulse width of the n + 1 th scan pulse may be partially overlapped.

n 번째 스테이지에 구비된 노드 제어부는, n-2 번째 스테이지로부터의 n-1 번째 스캔펄스 및 n-1 번째 스테이지로부터의 n-1 번째 스캔펄스에 응답하여, 인에이블용 노드를 제 2 직류 전압원으로 충전시키는 제 1 스위칭소자; 상기 인에이블용 노드에 충전된 제 2 직류 전압원에 응답하여, 제 1 디스에이블용 노드를 상기 제 1 직류 전압원으로 방전시키는 제 2 스위칭소자; 상기 인에이블용 노드에 충전된 제 2 직류 전압원에 응답하여, 제 2 디스에이블용 노드를 제 1 직류 전압원으로 방전시키는 제 3 스위칭소자; 상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 1 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 4 스위칭소자; 상기 제 1 디스에이블용 노드에 충전된 제 1 교류 전압원에 응답 하여 턴-온 또는 턴-오프되며, 턴-온시 상기 인에이블용 노드를 제 1 직류 전압원으로 방전시키는 제 5 스위칭소자; 상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자; 상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 디스에이블용 노드를 상기 제 2 직류 전압원으로 충전시키는 제 7 스위칭소자; 상기 제 2 디스에이블용 노드에 충전된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 인에이블용 노드를 제 1 직류 전압원으로 방전시키는 제 8 스위칭소자; 상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 1 디스에이블용 노드를 제 1 직류 전압원으로 방전시키는 제 9 스위칭소자; 및, n+3 번째 스테이지로부터의 n+3 번째 스캔펄스 및 n+2 번째 스테이지로부터의 n+3 스캔펄스에 응답하여, 인에이블용 노드를 제 1 직류 전압원으로 방전시키는 제 10 스위칭소자를 포함하여 구성됨을 특징으로 한다.The node control unit provided in the n-th stage may enable the node for enabling the second DC voltage source in response to the n-1 th scan pulse from the n-2 th stage and the n-1 th scan pulse from the n-1 th stage. A first switching element charged with; A second switching element for discharging a first disable node to the first DC voltage source in response to a second DC voltage source charged in the enable node; A third switching element configured to discharge the second disable node to the first DC voltage source in response to the second DC voltage source charged in the enable node; A fourth switching element that is turned on or off in response to the first AC voltage source, and charges a first disable node with the first AC voltage source when turned on; A fifth switching element that is turned on or off in response to a first AC voltage source charged in the first disable node, and discharges the enable node to a first DC voltage source when turned on; A sixth switching element which is turned on or off in response to the first alternating current voltage source and discharges the second disable node to a second direct current voltage source during turn-on; A seventh switching element which is turned on or turned off in response to the second alternating current voltage source and charges a second disable node with the second direct current voltage source when turned on; An eighth switching element which is turned on or off in response to a second AC voltage source charged in the second disable node, and discharges the enable node to a first DC voltage source when turned on; A ninth switching element which is turned on or off in response to the second alternating current voltage source and discharges the first disable node to the first direct current voltage source during turn-on; And a tenth switching element for discharging the enable node to the first DC voltage source in response to the n + 3 th scan pulse from the n + 3 th stage and the n + 3 scan pulse from the n + 2 th stage. Characterized in that configured.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.Hereinafter, a shift register according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 3은 도 2의 각 스테이지에 공급되는 각종 신호 및 각 스테이지로부터 출력되는 스캔펄스에 대한 타이밍도를 나타낸 도면이다.FIG. 2 is a diagram illustrating a shift register according to a first embodiment of the present invention, and FIG. 3 is a diagram illustrating timings of various signals supplied to each stage of FIG. 2 and scan pulses output from each stage.

본 발명의 제 1 실시예에 따른 쉬프트 레지스터는, 도 2에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(BST1 내지 BSTn), 그리고 제 1 내지 제 3 더미 스테이지(BSTn+1 내지 BSTn+3)로 구성된다. As shown in FIG. 2, the shift register according to the first embodiment of the present invention includes n stages BST1 to BSTn connected to each other and first to third dummy stages BSTn + 1 to BSTn +. 3) consists of.

여기서, 전체 스테이지들(BST1 내지 BSTn+3)은 두 개씩의 스캔펄스(Vout1 내지 Voutn+4)를 출력하며, 이때 상기 제 1 스테이지(BST1)부터 제 3 더미 스테이지(BSTn+3)까지 차례로 스캔펄스(Vout1 내지 Voutn+4)를 출력한다. Here, all the stages BST1 to BSTn + 3 output two scan pulses Vout1 to Voutn + 4, and in this case, scan from the first stage BST1 to the third dummy stage BSTn + 3 in sequence. The pulses Vout1 to Voutn + 4 are output.

그리고, 상기 제 1 내지 제 3 더미 스테이지(BSTn+1 내지 BSTn+3)를 제외한 상기 스테이지들(BST1 내지 BSTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. The scan pulses Vout1 to Voutn output from the stages BST1 to BSTn except for the first to third dummy stages BSTn + 1 to BSTn + 3 are gates of a liquid crystal panel (not shown). The lines are sequentially supplied to scan the gate lines sequentially.

한편, 이와 같이 구성된 쉬프트 레지스터의 각 스테이지(BST1 내지 BSTn+3)는 각각 제 1 직류 전압원(VDD), 제 2 직류 전압원(VSS), 제 1 교류 전압원(Vac1), 및 제 2 교류 전압원(Vac2), 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1, CLK2, CLK3, CLK4)들 중 두 개의 클럭펄스를 공급받는다.On the other hand, each stage (BST1 to BSTn + 3) of the shift register configured as described above is the first DC voltage source VDD, the second DC voltage source VSS, the first AC voltage source Vac1, and the second AC voltage source Vac2, respectively. And two clock pulses among the first to fourth clock pulses CLK1, CLK2, CLK3, and CLK4 having sequential phase differences with each other.

여기서, 상기 제 1 직류 전압원(VDD)은 고전위 전압원으로서 정극성의 전압원을 의미하며, 상기 제 2 직류 전압원(VSS)은 저전위 전압원으로서 부극성의 전압원을 의미한다. 그리고, 상기 제 1 교류 전압원(Vac1)과 제 2 교류 전압원(Vac2)은 서로 반전된 극성을 갖는다. 예를 들어, 상기 제 1 교류 전압원(Vac1)이 기수번째 프레임 기간마다 정극성을 가지며 우수번째 프레임 기간마다 부극성의 전압원을 갖는다면, 상기 제 2 교류 전압원(Vac2)은 상기 기수번째 프레임 기간마다 부극성의 전압원을 가지며 우수번째 프레임 기간마다 정극성의 전압원을 갖는다.Here, the first DC voltage source VDD refers to a positive voltage source as a high potential voltage source, and the second DC voltage source VSS refers to a negative voltage source as a low potential voltage source. The first AC voltage source Vac1 and the second AC voltage source Vac2 have polarities reversed from each other. For example, if the first AC voltage source Vac1 has a positive polarity every odd-numbered frame period and has a negative voltage source every even-numbered frame period, the second AC voltage source Vac2 is every odd-numbered frame period. It has a negative voltage source and has a positive voltage source for every even-numbered frame period.

한편, 상기 스테이지들(BST1 내지 BSTn+3) 중 가장 상측에 위치한 제 1 스테 이지(BST1)는 상기 전압원(제 1 및 제 2 직류 전압원(VDD, VSS), 그리고 제 1 및 제 2 교류 전압원(Vac1, Vac2)), 및 상기 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 두 개의 클럭펄스 외에도 제 1 스타트 펄스(Vst1)를 공급받는다. On the other hand, the first stage BST1 located on the uppermost side of the stages BST1 to BSTn + 3 is the voltage source (the first and second DC voltage sources VDD and VSS) and the first and second AC voltage sources ( Vac1, Vac2)) and the first start pulse Vst1 in addition to two clock pulses among the first to fourth clock pulses CLK1 to CLK4.

또한, 상기 스테이지들(BST1 내지 BSTn+3) 중 두 번째 상측에 위치한 제 2 스테이지(BST2)는 상기 전압원(제 1 및 제 2 직류 전압원(VDD, VSS), 그리고 제 1 및 제 2 교류 전압원(Vac1, Vac2)), 및 상기 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 두 개의 클럭펄스 외에도 제 2 스타트 펄스(Vst2)를 공급받는다.In addition, the second stage BST2 located on the second upper side of the stages BST1 to BSTn + 3 includes the voltage sources (first and second DC voltage sources VDD and VSS) and first and second AC voltage sources ( Vac1 and Vac2)) and a second start pulse Vst2 in addition to two clock pulses among the first to fourth clock pulses CLK1 to CLK4.

한편, 도 3에 도시된 바와 같이, 서로 인접한 시간대에 출력되는 펄스(제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4), 그리고 제 1 및 제 2 스타트 펄스(Vst1, Vst2))의 펄스폭은 서로 중첩된다.Meanwhile, as illustrated in FIG. 3, pulse widths of the pulses (first to fourth clock pulses CLK1 to CLK4 and first and second start pulses Vst1 and Vst2) output in adjacent time zones are mutually different. Overlaps.

예를 들어, 상기 제 1 클럭펄스(CLK1)의 펄스폭과 제 2 클럭펄스(CLK2)의 펄스폭이 약 1/3 정도 중첩된다.For example, the pulse width of the first clock pulse CLK1 and the pulse width of the second clock pulse CLK2 overlap about 1/3.

상술한 바와 같은 펄스(CLK1 내지 CLK4), 그리고 제 1 및 제 2 스타트 펄스(Vst1, Vst2))를 공급받는 각 스테이지(BST1 내지 BSTn+3)는 각각 제 1 출력라인(201), 제 2 출력라인(202), 인에이블용 단자, 및 디스에이블용 단자를 갖는다. 여기서, 상기 제 1 출력라인(201) 및 제 2 출력라인(202)으로부터는 각각 스캔펄스(Vout1 내지 Voutn+4)(또는 제 2 직류 전압원(Vss))가 출력되고, 상기 인에이블용 단자 및 디스에이블용 단자에는 각각 상기 스캔펄스(Vout1 내지 Voutn+4) 또는 제 2 직류 전압원(VSS)이 공급된다.Each of the stages BST1 to BSTn + 3 supplied with the pulses CLK1 to CLK4 and the first and second start pulses Vst1 and Vst2 as described above are respectively provided with a first output line 201 and a second output. It has a line 202, an enable terminal, and a disable terminal. The scan pulses Vout1 to Voutn + 4 (or the second DC voltage source Vss) are respectively output from the first output line 201 and the second output line 202, and the enable terminal and The scan pulses Vout1 to Voutn + 4 or the second DC voltage source VSS are supplied to the disable terminals, respectively.

여기서, 각 스테이지(BST1 내지 BSTn+3)간의 입/출력 관계를 상세히 설명하 면 다음과 같다.Here, the input / output relationship between the stages BST1 to BSTn + 3 will be described in detail.

즉, 제 k 스테이지(k는 4이상의 자연수)의 제 1 출력라인(201)은 제 k 게이트 라인, 제 k-1 스테이지의 제 2 출력라인(202), 및 제 k+2 스테이지의 인에이블용 단자에 접속된다. 그리고, 상기 제 k 스테이지의 제 2 출력라인(202)은 제 k-2 스테이지의 디스에이블용 단자 및 제 k+1 스테이지의 제 1 출력라인(201)에 접속된다.That is, the first output line 201 of the kth stage (k is a natural number of 4 or more) is for enabling the kth gate line, the second output line 202 of the k-1st stage, and the k + 2th stage. Connected to the terminal. The second output line 202 of the k-th stage is connected to the disabling terminal of the k-th stage and the first output line 201 of the k + 1th stage.

예를 들어, 제 4 스테이지(BST4)의 제 1 출력라인(201)은 제 4 게이트 라인, 제 3 스테이지(BST3)의 제 2 출력라인(202), 및 제 6 스테이지의 인에이블용 단자에 접속된다. 그리고, 상기 제 4 스테이지(BST4)의 제 2 출력라인(202)은 제 2 스테이지(BST2)의 디스에이블용 단자 및 제 5 스테이지의 제 1 출력라인(201)에 접속된다.For example, the first output line 201 of the fourth stage BST4 is connected to the fourth gate line, the second output line 202 of the third stage BST3, and the enable terminal of the sixth stage. do. The second output line 202 of the fourth stage BST4 is connected to the disable terminal of the second stage BST2 and the first output line 201 of the fifth stage.

단, 상기 k의 값에서 벗어나는 제 1 내지 제 3 스테이지(BST1 내지 BST3)는 다음과 같은 연결관계를 갖는다.However, the first to third stages BST1 to BST3 that deviate from the value of k have the following connection relationship.

즉, 제 1 스테이지(BST1)의 제 1 출력라인(201)은 제 1 게이트 라인 및 제 3 스테이지(BST3)의 인에이블용 단자에 접속된다. 그리고, 상기 제 1 스테이지(BST1)의 제 2 출력라인(202)은 제 2 스테이지(BST2)의 제 1 출력라인(201)에 접속된다. 여기서, 상기 제 1 스테이지(BST1)의 인에이블용 단자에는 제 1 스타트 펄스(Vst1)가 공급된다.That is, the first output line 201 of the first stage BST1 is connected to the enable terminal of the first gate line and the third stage BST3. The second output line 202 of the first stage BST1 is connected to the first output line 201 of the second stage BST2. Here, a first start pulse Vst1 is supplied to the enable terminal of the first stage BST1.

제 2 스테이지(BST2)의 제 1 출력라인(201)은 제 2 게이트 라인, 제 4 스테이지(BST4)의 인에이블용 단자, 및 상기 제 1 스테이지(BST1)의 디스에이블용 단자 에 접속된다. 그리고, 상기 제 2 스테이지(BST2)의 제 2 출력라인(202)은 제 3 스테이지(BST3)의 제 1 출력라인(201)에 접속된다. 여기서, 상기 제 2 스테이지(BST2)의 인에이블용 단자에는 제 2 스타트 펄스(Vst2)가 공급된다.The first output line 201 of the second stage BST2 is connected to the second gate line, the enable terminal of the fourth stage BST4, and the disable terminal of the first stage BST1. The second output line 202 of the second stage BST2 is connected to the first output line 201 of the third stage BST3. Here, the second start pulse Vst2 is supplied to the enable terminal of the second stage BST2.

제 3 스테이지(BST3)의 제 1 출력라인(201)은 제 3 게이트 라인, 상기 제 2 스테이지(BST2)의 제 2 출력라인(202), 및 제 6 스테이지의 인에이블용 단자에 접속된다. 그리고, 상기 제 3 스테이지(BST3)의 제 2 출력라인(202)은 상기 제 1 스테이지(BST1)의 디스에이블용 단자 및 제 4 스테이지(BST4)의 제 1 출력라인(201)에 접속된다.The first output line 201 of the third stage BST3 is connected to the third gate line, the second output line 202 of the second stage BST2, and the enable terminal of the sixth stage. The second output line 202 of the third stage BST3 is connected to the disable terminal of the first stage BST1 and the first output line 201 of the fourth stage BST4.

이와 같이 구성된 각 스테이지(BST1 내지 BSTn+3)는 차례로 스캔펄스(Vout1 내지 Voutn+4)를 출력하는 바, 각 스테이지(BST1 내지 BSTn+3)는 각각 두 개의 스캔펄스를 한쌍으로 출력한다. 이때, 각 스테이지(BST1 내지 BSTn+3)는 제 1 출력라인(201)을 통해 먼저 선행 스캔펄스를 출력하고, 제 2 출력라인(202)을 통해 후속 스캔펄스를 출력한다. Each of the stages BST1 to BSTn + 3 configured as described above sequentially outputs scan pulses Vout1 to Voutn + 4, and each stage BST1 to BSTn + 3 outputs two scan pulses in pairs. At this time, each stage BST1 to BSTn + 3 first outputs a preceding scan pulse through the first output line 201 and a subsequent scan pulse through the second output line 202.

이에 따라, 각 스테이지(BST1 내지 BSTn+3)의 제 1 출력라인(201)을 통해 출력된 선행 스캔펄스는 이전단 스테이지의 제 2 출력라인(202)을 통해 출력된 후속 스캔펄스와 동일한 출력 타이밍을 나타내며, 각 스테이지(BST1 내지 BSTn+3)의 제 2 출력라인(202)을 통해 출력된 후속 스캔펄스는 후속단 스테이지의 제 1 출력라인(201)을 통해 출력된 선행 스캔펄스와 동일한 출력 타이밍을 나타낸다.Accordingly, the preceding scan pulse output through the first output line 201 of each stage BST1 to BSTn + 3 is the same output timing as the subsequent scan pulse output through the second output line 202 of the previous stage. The subsequent scan pulses output through the second output line 202 of each stage BST1 to BSTn + 3 are the same output timings as the preceding scan pulses output through the first output line 201 of the subsequent stage. Indicates.

즉, 제 k 스테이지(k는 자연수)는 제 1 출력라인(201)을 통해 제 k 스캔펄스를 출력하고, 이어서 제 2 출력라인(202)을 통해 제 k+1 스캔펄스를 출력한다.That is, the k th stage (k is a natural number) outputs a k th scan pulse through the first output line 201, and then outputs a k + 1 th scan pulse through the second output line 202.

예를 들어, 제 1 스테이지(BST1)는 제 1 출력라인(201)을 통해 먼저 제 1 스캔펄스(Vout1)를 출력하고, 이어서 제 2 출력라인(202)을 통해 제 2 스캔펄스(Vout2)를 출력한다. 그리고, 제 2 스테이지(BST2)는 제 1 출력라인(201)을 통해 먼저 제 2 스캔펄스(Vout2)를 출력하고, 이어서 제 2 출력라인(202)을 통해 제 3 스캔펄스(Vout3)를 출력한다. 그리고, 제 3 스테이지(BST3)는 제 1 출력라인(201)을 통해 제 3 스캔펄스(Vout3)를 출력하고, 이어서 제 2 출력라인(202)을 통해 제 4 스캔펄스(Vout4)를 출력한다.For example, the first stage BST1 first outputs the first scan pulse Vout1 through the first output line 201, and then outputs the second scan pulse Vout2 through the second output line 202. Output The second stage BST2 first outputs the second scan pulse Vout2 through the first output line 201, and then outputs the third scan pulse Vout3 through the second output line 202. . The third stage BST3 outputs the third scan pulse Vout3 through the first output line 201, and then outputs the fourth scan pulse Vout4 through the second output line 202.

여기서, 상기 제 2 스테이지(BST2)의 제 1 출력라인(201)과 상기 제 1 스테이지(BST1)의 제 2 출력라인(202)으로부터는 모두 제 2 스캔펄스(Vout2)가 출력된다. 그리고, 상기 제 2 스테이지(BST2)의 제 2 출력라인(202)과 상기 제 3 스테이지(BST3)의 제 1 출력라인(201)으로부터는 모두 제 3 스캔펄스(Vout3)가 출력된다.Here, the second scan pulse Vout2 is output from both the first output line 201 of the second stage BST2 and the second output line 202 of the first stage BST1. The third scan pulse Vout3 is output from both the second output line 202 of the second stage BST2 and the first output line 201 of the third stage BST3.

이때, 상술한 바와 같이, 각 스테이지(BST1 내지 BSTn+3)의 제 2 출력라인(202)이 후속 스테이지의 제 1 출력라인(201)과 접속되어 있기 때문에, 각 스테이지(BST1 내지 BSTn+3)의 제 1 출력라인(201)으로부터 출력되는 스캔펄스는 이전단 스테이지로부터의 스캔펄스와 자신으로부터 출력된 스캔펄스가 합해진 스캔펄스이다.At this time, as described above, since the second output line 202 of each stage BST1 to BSTn + 3 is connected to the first output line 201 of the subsequent stage, each stage BST1 to BSTn + 3 The scan pulse output from the first output line 201 of S is the scan pulse obtained by adding the scan pulses from the previous stage and the scan pulses output from the same.

단 제 1 스테이지(BST1)의 전단에는 스테이지가 존재하지 않으므로, 상기 제 1 스테이지(BST1)의 제 1 출력라인(201)으로부터는 하나의 스캔펄스가 출력된다.However, since a stage does not exist in front of the first stage BST1, one scan pulse is output from the first output line 201 of the first stage BST1.

한편, 상술한 바와 같이, 각 스테이지(BST1 내지 BSTn+3)에 공급되는 펄스들(제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4), 그리고 제 1 및 제 2 스타트 펄스 (Vst1, Vst2))의 펄스폭이 중첩되어 있기 때문에, 각 스테이지(BST1 내지 BSTn+3)로부터 출력되는 스캔펄스(Vout1 내지 Voutn+4)의 펄스폭도 서로 중첩된다. 즉, 제 k 스캔펄스의 펄스폭과 제 k+1 스캔펄스의 펄스폭이 일부 중첩한다.Meanwhile, as described above, the pulses (first to fourth clock pulses CLK1 to CLK4, and first and second start pulses Vst1 and Vst2) supplied to the stages BST1 to BSTn + 3, respectively. Since the pulse widths overlap, the pulse widths of the scan pulses Vout1 to Voutn + 4 output from the stages BST1 to BSTn + 3 also overlap each other. That is, the pulse width of the k th scan pulse and the pulse width of the k + 1 th scan pulse partially overlap.

이와 같은 구성을 갖는 쉬프트 레지스터에서, 제 k 스테이지(k는 4 이상의 자연수)는 제 k-3 스테이지로부터의 제 k-2 스캔펄스와 제 k-2 스테이지로부터의 제 k-2 스캔펄스에 응답하여 인에이블되고, 제 k+2 스테이지로부터의 제 k+3 스캔펄스와 제 k+3 스테이지로부터의 제 k+3 스캔펄스에 응답하여 디스에이블된다.In the shift register having such a configuration, the k-th stage (k is a natural number of 4 or more) responds to the k-2 scan pulse from the k-3 stage and the k-2 scan pulse from the k-2 stage. It is enabled and disabled in response to a k + 3 scan pulse from the k + 2th stage and a k + 3 scan pulse from the k + 3th stage.

예를 들어, 제 4 스테이지(BST4)는 제 1 스테이지(BST1)로부터의 제 2 스캔펄스(Vout1)와 제 2 스테이지(BST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여 인에이블되고, 제 6 스테이지로부터의 제 7 스캔펄스와 제 7 스테이로부터의 제 7 스캔펄스에 응답하여 디스에이블된다.For example, the fourth stage BST4 is enabled in response to the second scan pulse Vout1 from the first stage BST1 and the second scan pulse Vout2 from the second stage BST2. It is disabled in response to the seventh scan pulse from the sixth stage and the seventh scan pulse from the seventh stay.

한편, 제 1 내지 제 3 더미 스테이지(BSTn+1 내지 BSTn+3)는 마지막 번째 스테이지인 제 n 스테이지(BSTn) 및 상기 제 n 스테이지(BSTn)의 바로 전단에 위치한 제 n-1 스테이지(BSTn-1)를 디스에이블시키기 위한 더미 스테이지로서, 이들 제 1 내지 제 3 더미 스테이지(BSTn+1 내지 BSTn+3)는 게이트 라인에 접속되지 않는다.Meanwhile, the first to third dummy stages BSTn + 1 to BSTn + 3 are the nth stage BSTn, which is the last stage, and the n-1th stage BSTn−, located immediately before the nth stage BSTn. As a dummy stage for disabling 1), these first to third dummy stages BSTn + 1 to BSTn + 3 are not connected to the gate line.

즉, 상기 제 n-1 스테이지(BSTn-1)는 제 1 더미 스테이지(BSTn+1)로부터의 제 n+2 스캔펄스(Voutn+2)와 제 2 더미 스테이지(BSTn+2)로부터의 제 n+2 스캔펄스(Voutn+2)에 응답하여 디스에이블되고, 상기 제 n 스테이지(BSTn)는 제 2 더미 스테이지(BSTn+2)로부터의 제 n+3 스캔펄스(Voutn+3)와 제 3 더미 스테이지(BSTn+3)로부터의 제 n+3 스캔펄스(Voutn+3)에 응답하여 디스에이블된다.That is, the n-th stage BSTn-1 includes the n + 2th scan pulse Voutn + 2 from the first dummy stage BSTn + 1 and the nth stage from the second dummy stage BSTn + 2. Disabled in response to a +2 scan pulse Voutn + 2, the nth stage BSTn is an n + 3 scan pulse Voutn + 3 and a third dummy from the second dummy stage BSTn + 2 It is disabled in response to the n + 3th scan pulse Voutn + 3 from the stage BSTn + 3.

이와 같이, 각 스테이지(BST1 내지 BSTn+3)는 2개의 스캔펄스를 합하여 각 게이트 라인에 출력하므로, 게이트 라인의 저항 및 커패시턴스 성분에 따른 스캔펄스의 왜곡을 방지할 수 있다. 또한, 본 발명에서는 상기 스캔펄스를 중첩시켜 출력함으로써, 상기 스캔펄스의 왜곡을 더욱 줄일 수 있다.As described above, each stage BST1 to BSTn + 3 sums two scan pulses and outputs them to each gate line, thereby preventing distortion of the scan pulse due to the resistance and capacitance components of the gate line. In addition, in the present invention, by overlapping and outputting the scan pulses, the distortion of the scan pulses can be further reduced.

한편, 이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(BST1 내지 BSTn+3)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.Meanwhile, the configuration of each stage BST1 to BSTn + 3 in the shift register configured as described above will be described in more detail as follows.

도 4는 도 2의 각 스테이지의 상세 구성을 나타낸 도면이다.4 is a diagram illustrating a detailed configuration of each stage of FIG. 2.

제 k 스테이지(k는 4 이상의 자연수)는 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 및 제 2 디스에이블용 노드(QB2)의 논리값을 제어하기 위한 노드 제어부(451)와, 상기 각 노드(Q, QB1, QB2)의 논리값에 따라 스캔펄스 또는 제 2 직류 전압원(VSS)을 출력하는 출력부(441)를 포함한다.The k-th stage (k is a natural number of 4 or more) is a node controller 451 for controlling the logic values of the enable node Q, the first disable node QB1, and the second disable node QB2. And an output unit 441 for outputting a scan pulse or a second DC voltage source VSS according to the logic values of the nodes Q, QB1, and QB2.

여기서, 상기 출력부(441)는 인에이블용 노드(Q)의 논리값에 따라 k 스캔펄스를 상기 제 1 출력라인(201)을 통해 출력하는 제 1 풀업 스위칭소자(Tru1)와, 상기 인에이블용 노드(Q)의 논리값에 따라 제 k+1 스캔펄스를 상기 제 2 출력라인(202)을 통해 출력하는 제 2 풀업 스위칭소자(Tru2), 제 1 디스에이블용 노드(QB1)의 논리값에 따라 제 2 직류 전압원(VSS)을 상기 제 1 출력라인(201)을 통해 출력하는 제 1 풀다운 스위칭소자(Trd1)와, 제 2 디스에이블용 노드(QB2)의 논리값에 따라 상기 제 2 직류 전압원(VSS)을 상기 제 2 출력라인(202)을 통해 출력하는 제 2 풀다운 스위칭소자(Trd2)를 포함한다.Here, the output unit 441 may include a first pull-up switching device Tru1 that outputs k scan pulses through the first output line 201 according to a logic value of the enable node Q, and the enable unit. The logic value of the second pull-up switching device Tru2 and the first disable node QB1 that outputs the k + 1 scan pulse through the second output line 202 according to the logic value of the node Q. According to the first pull-down switching device (Trd1) for outputting a second DC voltage source (VSS) via the first output line 201 and the logic value of the second disable node (QB2) The second pull-down switching device Trd2 outputs the voltage source VSS through the second output line 202.

이와 같은 동작을 위해, 제 k 스테이지(BSTn)에 구비된 제 1 풀업 스위칭소 자(Tru1)의 드레인단자에는 제 k 클럭펄스가 공급되고, 제 2 풀업 스위칭소자(Tru2)의 드레인단자에는 제 k+1 클럭펄스가 공급된다.For this operation, the k th clock pulse is supplied to the drain terminal of the first pull-up switching element Tru1 provided in the k th stage BSTn, and the k th clock terminal is supplied to the drain terminal of the second pull-up switching element Tru2. +1 clock pulse is supplied.

여기서, 상기 각 노드(Q, QB1, QB2)는 교번적으로 충전 및 방전되는데, 구체적으로, 상기 인에이블용 노드(Q)가 충전 상태일 때는 상기 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)가 모두 방전상태를 유지하고, 상기 인에이블용 노드(Q)가 방전 상태일 때는 상기 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2) 중 어느 하나가 충전상태를 유지한다.Here, each of the nodes Q, QB1, and QB2 is alternately charged and discharged. Specifically, when the enable node Q is in a charged state, the first disable node QB1 and the second disable Q2. When all of the disable node QB2 maintains a discharge state, and the enable node Q is in a discharge state, any one of the first disable node QB1 and the second disable node QB2 may be used. One stays charged.

즉, 기수번째 프레임 기간에 상기 인에이블용 노드(Q)가 방전상태 일 때, 상기 제 1 디스에이블용 노드(QB1)가 충전되고, 상기 제 2 디스에이블용 노드(QB2)가 방전된다. 그리고 우수번째 프레임 기간에 상기 인에이블용 노드(Q)가 방전상태 일 때, 상기 제 1 디스에이블용 노드(QB1)가 방전되고, 상기 제 2 디스에이블용 노드(QB2)가 충전된다. That is, when the enable node Q is in the discharge state in the odd frame period, the first disable node QB1 is charged and the second disable node QB2 is discharged. When the enable node Q is in the discharged state in the even-numbered frame period, the first disable node QB1 is discharged and the second disable node QB2 is charged.

이와 같이, 상기 인에이블용 노드(Q)가 방전상태일 때, 상기 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)에 프레임 기간별로 다른 극성의 교류 전압원(Vac1, Vac2)을 인가(충전 및 방전)하는 이유는, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 1 풀다운 스위칭소자(Trd1) 및 제 2 디스에이블용 노드(QB2)에 게이트단자가 연결된 제 2 풀다운 스위칭소자(Trd2)의 열화를 방지하기 위해서이다. As described above, when the enable node Q is in a discharged state, the AC voltage sources Vac1 and Vac2 having different polarities are provided to the first disable node QB1 and the second disable node QB2 for each frame period. The reason for applying (charge and discharge) is that the gate terminal is connected to the first pull-down switching element Trd1 and the second disable node QB2, which are connected to the first disable node QB1. This is to prevent deterioration of the connected second pull-down switching device Trd2.

예를 들어, 제 4 스테이지(BST4)에 구비된 제 1 풀업 스위칭소자(Tru1)는 인에이블용 노드(Q)의 논리값에 따라 제 4 스캔펄스(Vout4)를 출력하고, 제 2 풀업 스위칭소자(Tru2)는 상기 인에이블용 노드(Q)의 논리값에 따라 제 5 스캔펄스(Vout5)를 출력한다. 이때, 상기 제 1 풀업 스위칭소자(Tru1)는 상기 제 4 스캔펄스(Vout4)를 제 1 출력라인(201)을 통해 출력하고, 상기 제 2 풀업 스위칭소자(Tru2)는 상기 제 5 스캔펄스(Vout5)를 제 2 출력라인(202)을 통해 출력한다.For example, the first pull-up switching device Tru1 provided in the fourth stage BST4 outputs the fourth scan pulse Vout4 according to the logic value of the enable node Q, and the second pull-up switching device. Tru2 outputs the fifth scan pulse Vout5 according to the logic value of the enable node Q. In this case, the first pull-up switching device Tru1 outputs the fourth scan pulse Vout4 through the first output line 201, and the second pull-up switching device Tru2 outputs the fifth scan pulse Vout5. ) Is output through the second output line 202.

또한, 상기 제 4 스테이지(BST4)에 구비된 제 1 풀다운 스위칭소자(Trd1)는 제 1 디스에이블용 노드(QB1)의 논리값에 따라 제 2 직류 전압원(VSS)을 출력하고, 제 2 풀다운 스위칭소자(Trd2)는 제 2 디스에이블용 노드(QB2)의 논리값에 따라 제 2 직류 전압원(VSS)을 출력한다. 이때, 상기 제 1 풀다운 스위칭소자(Trd1)는 상기 제 2 직류 전압원(VSS)을 제 1 출력라인(201)을 통해 출력하고, 상기 제 2 풀다운 스위칭소자(Trd2)는 상기 제 2 직류 전압원(VSS)을 제 2 출력라인(202)을 통해 출력한다.In addition, the first pull-down switching device Trd1 included in the fourth stage BST4 outputs the second DC voltage source VSS according to the logic value of the first disable node QB1 and second pull-down switching. The device Trd2 outputs the second DC voltage source VSS according to the logic value of the second disable node QB2. In this case, the first pull-down switching device Trd1 outputs the second DC voltage source VSS through the first output line 201, and the second pull-down switching device Trd2 outputs the second DC voltage source VSS. ) Is output through the second output line 202.

한편, 도면에 도시하지 않았지만, 각 스테이지(BST1 내지 BSTn+3)는 하나의 인에이블용 노드와 하나의 디스에이블용 노드를 가질 수도 있다.Although not shown in the drawing, each stage BST1 to BSTn + 3 may have one enable node and one disable node.

이와 같은 경우, 상기 인에이블용 노드와 디스에이블용 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 인에이블용 노드가 충전된 상태일때에는 상기 디스에이블용 노드가 방전된 상태를 유지하며, 상기 디스에이블용 노드(QB가 충전된 상태일 때에는 상기 인에이블용 노드가 방전된 상태를 유지하게 된다. In this case, the enable node and the disable node are alternately charged and discharged, and specifically, when the enable node is in a charged state, the disable node is maintained in a discharged state. When the disable node QB is in a charged state, the enable node is maintained in a discharged state.

또한, 이와 같은 경우, 상기 각 스테이지(BST1 내지 BSTn+3)에는 하나의 풀다운 스위칭소자가 구비된다. 이 풀다운 스위칭소자의 게이트단자는 상기 디스블용 노드에 접속되며, 소스단자는 제 2 전압원을 전송하는 전원라인에 접속되며, 드레 인단자는 상기 제 1 및 제 2 풀업 스위칭소자(Tru1, Tru2)의 각 소스단자에 공통으로 접속된다.In this case, each of the stages BST1 to BSTn + 3 includes one pull-down switching device. The gate terminal of the pull-down switching device is connected to the displing node, the source terminal is connected to a power line for transmitting a second voltage source, and the drain terminal is connected to each of the first and second pull-up switching devices Tru1 and Tru2. Commonly connected to the source terminal.

여기서, 상기 각 스테이지(BST1 내지 BSTn+3)에 구비된 회로 구성을 좀 더 구체적으로 설명하면 다음과 같다. Here, the circuit configuration provided in each of the stages BST1 to BSTn + 3 will be described in more detail as follows.

도 5는 도 2의 제 4 스테이지에 구비된 회로 구성을 나타낸 도면이다.FIG. 5 is a diagram illustrating a circuit configuration included in the fourth stage of FIG. 2.

즉, 제 k 스테이지에 구비된 노드 제어부에 구비된 제 1 스위칭소자(Tr1)는, 제 k-3 스테이지로부터의 제 k-2 스캔펄스 및 제 k-2 스테이지로부터의 제 k-2 스캔펄스에 응답하여, 인에이블용 노드(Q)를 제 1 직류 전압원(VDD)으로 충전시킨다.That is, the first switching element Tr1 included in the node controller provided in the k-th stage corresponds to the k-2 scan pulse from the k-3 stage and the k-2 scan pulse from the k-2 stage. In response, the enable node Q is charged with the first DC voltage source VDD.

제 2 스위칭소자(Tr2)는 상기 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(VDD)에 응답하여, 제 1 디스에이블용 노드(QB1)를 상기 제 2 직류 전압원(VSS)으로 방전시킨다.The second switching device Tr2 discharges the first disable node QB1 to the second DC voltage source VSS in response to the first DC voltage source VDD charged in the enabling node Q. Let's do it.

제 3 스위칭소자(Tr3)는 상기 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(VDD)에 응답하여, 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(VSS)으로 방전시킨다.The third switching device Tr3 discharges the second disable node QB2 to the second DC voltage source VSS in response to the first DC voltage source VDD charged in the enabling node Q. .

제 4 스위칭소자(Tr4)는 상기 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 1 디스에이블용 노드(QB1)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.The fourth switching device Tr4 is turned on or turned off in response to the first AC voltage source Vac1, and turns the first disable node QB1 into the first AC voltage source Vac1 at turn-on. Charge it.

제 5 스위칭소자(Tr5)는 상기 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 턴-온되어 상기 인에이블용 노드(Q)를 제 2 직류 전압원(VSS)으로 방전시킨다.The fifth switching device Tr5 is turned on in response to the first AC voltage source Vac1 charged in the first disable node QB1 to turn the enable node Q to the second DC voltage source VSS. To discharge).

제 6 스위칭소자(Tr6)는 상기 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(VSS)으로 방전시킨다.The sixth switching element Tr6 is turned on or off in response to the first AC voltage source Vac1, and discharges the second disable node QB2 to the second DC voltage source VSS at turn-on. Let's do it.

제 7 스위칭소자(Tr7)는 상기 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 디스에이블용 노드(QB2)를 상기 제 1 직류 전압원(VDD)으로 충전시킨다.The seventh switching element Tr7 is turned on or turned off in response to the second AC voltage source Vac2, and turns the second disable node QB2 to the first DC voltage source VDD at turn-on. Charge it.

제 8 스위칭소자(Tr8)는 상기 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여, 상기 인에이블용 노드(Q)를 제 2 직류 전압원(VSS)으로 방전시킨다.The eighth switching element Tr8 discharges the enable node Q to the second DC voltage source VSS in response to the second AC voltage source Vac2 charged in the second disable node QB2. Let's do it.

제 9 스위칭소자(Tr9)는 상기 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(VSS)으로 방전시킨다.The ninth switching element Tr9 is turned on or turned off in response to the second AC voltage source Vac2, and discharges the first disable node QB1 to the second DC voltage source VSS at turn-on. Let's do it.

제 10 스위칭소자(Tr10)는 제 k+3 스테이지로부터의 제 k+3 스캔펄스 및 제 n+2 스테이지로부터의 제 k+3 스캔펄스에 응답하여, 인에이블용 노드를 제 2 직류 전압원(VSS)으로 방전시킨다.The tenth switching element Tr10 switches the enable node to the second DC voltage source VSS in response to the k + 3th scan pulse from the k + 3th stage and the k + 3th scan pulse from the n + 2th stage. To discharge).

예를 들어, 제 4 스테이지에 구비된 제 1 스위칭소자(Tr1)는, 제 1 스테이지(BST1)로부터의 제 2 스캔펄스(Vout2) 및 제 2 스테이지(BST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 상기 인에이블용 노드(Q)를 제 1 직류 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 스위칭소자(Tr1)의 게이트단자는 제 2 스테이지(BST2)의 제 1 출력라인(201)에 접속되며, 소스단자는 상기 제 1 직류 전압원(VDD) 을 전송하는 전원라인에 접속되며, 드레인단자는 상기 인에이블용 노드(Q)에 접속된다.For example, the first switching element Tr1 provided in the fourth stage includes the second scan pulse Vout2 from the first stage BST1 and the second scan pulse Vout2 from the second stage BST2. In response, the enable node Q is charged with a first DC voltage source VDD. To this end, the gate terminal of the first switching element Tr1 is connected to the first output line 201 of the second stage BST2, and the source terminal is connected to a power line for transmitting the first DC voltage source VDD. The drain terminal is connected to the enable node Q.

제 2 스위칭소자(Tr2)는, 상기 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(VDD)에 응답하여, 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 스위칭소자(Tr2)의 게이트단자는 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(VSS)을 전송하는 전원라인에 접속된다.The second switching element Tr2 discharges the first disable node QB1 to the second DC voltage source VSS in response to the first DC voltage source VDD charged in the enabling node Q. Let's do it. To this end, the gate terminal of the second switching element Tr2 is connected to the enable node Q, the source terminal is connected to the first disable node QB1, and the drain terminal is connected to the second direct current. It is connected to a power supply line that transmits a voltage source VSS.

제 3 스위칭소자(Tr3)는, 상기 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(VDD)에 응답하여, 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 3 스위칭소자(Tr3)의 게이트단자는 상기 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(VSS)을 전송하는 전원라인에 접속된다.The third switching device Tr3 discharges the second disable node QB2 to the second DC voltage source VSS in response to the first DC voltage source VDD charged in the enabling node Q. Let's do it. To this end, the gate terminal of the third switching device Tr3 is connected to the enable node Q, the source terminal is connected to the second disable node QB2, and the drain terminal is connected to the second node. It is connected to a power line for transmitting a direct current voltage source (VSS).

제 4 스위칭소자(Tr4)는, 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 1 디스에이블용 노드(QB1)를 상기 제 1 직류 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 1 직류 전압원(VDD))을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 디스에이블용 노드(QB1)에 접속된다.The fourth switching device Tr4 is turned on or turned off in response to the first AC voltage source Vac1, and turns the first disable node QB1 to the first DC voltage source VDD at turn-on. Charge it. To this end, the gate terminal of the fourth switching device Tr4 is connected to a power line for transmitting the first AC voltage source Vac1, and the source terminal is connected to a power line for transmitting the first DC voltage source VDD. The drain terminal is connected to the first disable node QB1.

제 5 스위칭소자(Tr5)는, 상기 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 턴-온되어 인에이블용 노드(Q)를 제 2 직류 전압원 (VSS)으로 방전시킨다. 이를 위해, 상기 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(VSS)을 전송하는 전원라인에 접속된다.The fifth switching device Tr5 is turned on in response to the first AC voltage source Vac1 charged in the first disable node QB1 to turn on the enable node Q to the second DC voltage source VSS. To be discharged. To this end, a gate terminal of the fifth switching device Tr5 is connected to the first disable node QB1, a source terminal is connected to the enable node Q, and a drain terminal is connected to the second node QB1. It is connected to a power line for transmitting a direct current voltage source (VSS).

제 6 스위칭소자(Tr6)는, 상기 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(VSS)을 전송하는 전원라인에 접속된다.The sixth switching element Tr6 is turned on or off in response to the first AC voltage source Vac1, and turns the second disable node QB2 to the second DC voltage source VSS at turn-on. Discharge. To this end, a gate terminal of the sixth switching element Tr6 is connected to a power line for transmitting the first AC voltage source Vac1, a source terminal is connected to the second disable node QB2, and a drain The terminal is connected to a power line for transmitting the second DC voltage source VSS.

제 7 스위칭소자(Tr7)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다. 이를 위해, 상기 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 디스에이블용 노드(QB2)에 접속된다. The seventh switching element Tr7 is turned on or turned off in response to the second AC voltage source Vac2, and charges the second disable node QB2 to the second AC voltage source Vac2 at turn-on. Let's do it. To this end, the gate terminal of the seventh switching element Tr7 is connected to a power line for transmitting the second AC voltage source Vac2, and the source terminal is connected to a power line for transmitting the second AC voltage source Vac2. The drain terminal is connected to the second disable node QB2.

제 8 스위칭소자(Tr8)는, 상기 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 인에이블용 노드(Q)에 접속되 며, 드레인단자는 상기 제 2 직류 전압원(VSS)을 전송하는 전원라인에 접속된다.The eighth switching element Tr8 discharges the enabling node Q to the second DC voltage source VSS in response to the second AC voltage source Vac2 charged in the second disable node QB2. Let's do it. To this end, the gate terminal of the eighth switching element Tr8 is connected to the second disable node QB2, the source terminal is connected to the enable node Q, and the drain terminal is connected to the enable node QB. 2 is connected to the power line for transmitting the DC voltage source (VSS).

제 9 스위칭소자(Tr9)는, 상기 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(VSS)을 전송하는 전원라인에 접속된다.The ninth switching element Tr9 is turned on or turned off in response to the second AC voltage source Vac2, and turns the first disable node QB1 to the second DC voltage source VSS at turn-on. Discharge. To this end, a gate terminal of the ninth switching element Tr9 is connected to a power line for transmitting the second AC voltage source Vac2, a source terminal is connected to the first disable node QB1, and a drain The terminal is connected to a power line for transmitting the second DC voltage source VSS.

제 10 스위칭소자(Tr10)는 제 6 스테이지로부터의 제 7 스캔펄스 및 제 7 스테이지로부터의 제 7 스캔펄스에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 10 스위칭소자(Tr10)의 게이트단자는 상기 제 6 스테이지의 제 2 출력라인(202)에 접속되며, 소스단자는 상기 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(VSS)을 전송하는 전원라인에 접속된다.The tenth switching element Tr10 discharges the enable node Q to the second DC voltage source VSS in response to the seventh scan pulse from the sixth stage and the seventh scan pulse from the seventh stage. To this end, the gate terminal of the tenth switching element Tr10 is connected to the second output line 202 of the sixth stage, the source terminal is connected to the enable node Q, and the drain terminal is It is connected to a power supply line for transmitting the second DC voltage source VSS.

이하, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.Hereinafter, the shift register according to the second embodiment of the present invention will be described in detail.

도 6은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 7은 도 6의 각 스테이지에 공급되는 각종 신호 및 각 스테이지로부터 출력되는 스캔펄스에 대한 타이밍도를 나타낸 도면이다.6 is a diagram illustrating a shift register according to a second exemplary embodiment of the present invention, and FIG. 7 is a diagram illustrating a timing diagram of various signals supplied to each stage of FIG. 6 and scan pulses output from each stage.

본 발명의 제 2 실시예에 따른 쉬프트 레지스터는, 도 6에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(CST1 내지 CSTn), 그리고 제 1 내지 제 3 더미 스테이지(CSTn+1 내지 CSTn+3)로 구성된다. As illustrated in FIG. 6, the shift register according to the second embodiment of the present invention includes n stages CST1 to CSTn connected to each other and first to third dummy stages CSTn + 1 to CSTn +. 3) consists of.

여기서, 전체 스테이지들(CST1 내지 CSTn+3)은 두 개씩의 스캔펄스(Vout1 내지 Voutn+4)를 출력하며, 이때 상기 제 1 스테이지(CST1)부터 제 3 더미 스테이지(CSTn+3)까지 차례로 스캔펄스(Vout1 내지 Voutn+4)를 출력한다. Here, all the stages CST1 to CSTn + 3 output two scan pulses Vout1 to Voutn + 4, and in this case, scan from the first stage CST1 to the third dummy stage CSTn + 3 in order. The pulses Vout1 to Voutn + 4 are output.

그리고, 상기 제 1 내지 제 3 더미 스테이지(CSTn+1 내지 CSTn+3)를 제외한 상기 스테이지들(CST1 내지 CSTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.The scan pulses Vout1 to Voutn output from the stages CST1 to CSTn except for the first to third dummy stages CSTn + 1 to CSTn + 3 are gates of a liquid crystal panel (not shown). The lines are sequentially supplied to scan the gate lines sequentially.

한편, 이와 같이 구성된 쉬프트 레지스터의 각 스테이지(BST1 내지 BSTn+3)는 각각 제 1 직류 전압원(VDD), 제 2 직류 전압원(VSS), 제 1 교류 전압원(Vac1), 및 제 2 교류 전압원(Vac2), 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1, CLK2, CLK3, CLK4)들 중 두 개의 클럭펄스를 공급받는다.On the other hand, each stage (BST1 to BSTn + 3) of the shift register configured as described above is the first DC voltage source VDD, the second DC voltage source VSS, the first AC voltage source Vac1, and the second AC voltage source Vac2, respectively. And two clock pulses among the first to fourth clock pulses CLK1, CLK2, CLK3, and CLK4 having sequential phase differences with each other.

여기서, 상기 제 1 직류 전압원(VDD)은 고전위 전압원으로서 정극성의 전압원을 의미하며, 상기 제 2 직류 전압원(VSS)은 저전위 전압원으로서 부극성의 전압원을 의미한다. 그리고, 상기 제 1 교류 전압원(Vac1)과 제 2 교류 전압원(Vac2)은 서로 반전된 극성을 갖는다. 예를 들어, 상기 제 1 교류 전압원(Vac1)이 기수번째 프레임 기간마다 정극성을 가지며 우수번째 프레임 기간마다 부극성의 전압원을 갖는다면, 상기 제 2 교류 전압원(Vac2)은 상기 기수번째 프레임 기간마다 부극성의 전압원을 가지며 우수번째 프레임 기간마다 정극성의 전압원을 갖는다.Here, the first DC voltage source VDD refers to a positive voltage source as a high potential voltage source, and the second DC voltage source VSS refers to a negative voltage source as a low potential voltage source. The first AC voltage source Vac1 and the second AC voltage source Vac2 have polarities reversed from each other. For example, if the first AC voltage source Vac1 has a positive polarity every odd-numbered frame period and has a negative voltage source every even-numbered frame period, the second AC voltage source Vac2 is every odd-numbered frame period. It has a negative voltage source and has a positive voltage source for every even-numbered frame period.

한편, 상기 스테이지들(BST1 내지 BSTn+3) 중 가장 상측에 위치한 제 1 스테이지(BST1)는 상기 전압원(제 1 및 제 2 직류 전압원(VDD, VSS), 그리고 제 1 및 제 2 교류 전압원(Vac1, Vac2)), 및 상기 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 두 개의 클럭펄스 외에도 스타트 펄스(Vst)를 공급받는다. Meanwhile, the first stage BST1 located on the uppermost side of the stages BST1 to BSTn + 3 includes the voltage sources (the first and second DC voltage sources VDD and VSS) and the first and second AC voltage sources Vac1. , Vac2)), and a start pulse Vst is supplied in addition to two clock pulses among the first to fourth clock pulses CLK1 to CLK4.

한편, 도 7에 도시된 바와 같이, 서로 인접한 시간대에 출력되는 펄스(제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4), 그리고 스타트 펄스(Vst))의 펄스폭은 서로 중첩된다.As illustrated in FIG. 7, pulse widths of the pulses (first to fourth clock pulses CLK1 to CLK4 and start pulses Vst) output in adjacent time zones overlap each other.

예를 들어, 상기 제 1 클럭펄스(CLK1)의 펄스폭과 제 2 클럭펄스(CLK2)의 펄스폭이 약 1/3 정도 중첩된다.For example, the pulse width of the first clock pulse CLK1 and the pulse width of the second clock pulse CLK2 overlap about 1/3.

상술한 바와 같은 펄스(제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4), 그리고 스타트 펄스(Vst))를 공급받는 각 스테이지(CST1 내지 CSTn+3)는 각각 제 1 출력라인(601), 제 2 출력라인(602), 인에이블용 단자, 및 디스에이블용 단자를 갖는다. 여기서, 상기 제 1 출력라인(601) 및 제 2 출력라인(602)으로부터는 각각 스캔펄스(Vout1 내지 Voutn+4)(또는 제 2 직류 전압원(VSS))가 출력되고, 상기 인에이블용 단자 및 디스에이블용 단자에는 각각 상기 스캔펄스(Vout1 내지 Voutn+4) 또는 제 2 직류 전압원(VSS)이 공급된다.The stages CST1 to CSTn + 3 that receive the pulses (first to fourth clock pulses CLK1 to CLK4 and the start pulse Vst) as described above are respectively the first output line 601 and the second. It has an output line 602, an enable terminal, and a disable terminal. The scan pulses Vout1 to Voutn + 4 (or the second DC voltage source VSS) are output from the first output line 601 and the second output line 602, respectively, and the enable terminal and The scan pulses Vout1 to Voutn + 4 or the second DC voltage source VSS are supplied to the disable terminals, respectively.

여기서, 각 스테이지(CST1 내지 CSTn+3)간의 입/출력 관계를 상세히 설명하면 다음과 같다. Here, the input / output relationship between the stages CST1 to CSTn + 3 will be described in detail.

즉, 제 k 스테이지(k는 4이상의 자연수)의 제 1 출력라인(601)은 제 k 게이트 라인, 제 k-1 스테이지의 제 2 출력라인(602), 및 제 k+1 스테이지의 제 1 출력 라인(601)에 접속된다. 그리고, 상기 제 k 스테이지의 제 2 출력라인(602)은 제 k-2 스테이지의 디스에이블용 단자 및 제 k+1 스테이지의 제 1 출력라인(601)에 접속된다.That is, the first output line 601 of the kth stage (k is a natural number of 4 or more) is the kth gate line, the second output line 602 of the k-1st stage, and the first output of the k + 1th stage. Is connected to line 601. The second output line 602 of the k-th stage is connected to the disabling terminal of the k-th stage and the first output line 601 of the k + 1th stage.

예를 들어, 제 4 스테이지(CST4)의 제 1 출력라인(601)는 제 4 게이트 라인, 제 3 스테이지(CST3)의 제 2 출력라인(602), 및 제 5 스테이지의 제 1 출력라인(601)에 접속된다. 그리고, 상기 제 4 스테이지(CST4)의 제 2 출력라인(602)은 제 2 스테이지(CST2)의 디스에이블용 단자 및 제 5 스테이지의 제 1 출력라인(601)에 접속된다.For example, the first output line 601 of the fourth stage CST4 is the fourth gate line, the second output line 602 of the third stage CST3, and the first output line 601 of the fifth stage. ) Is connected. The second output line 602 of the fourth stage CST4 is connected to the disable terminal of the second stage CST2 and the first output line 601 of the fifth stage.

단, 상기 k의 값에서 벗어나는 제 1 내지 제 3 스테이지(CST3)는 다음과 같은 연결관계를 갖는다.However, the first to third stages CST3 deviating from the value of k have the following connection relationship.

즉, 제 1 스테이지(CST1)의 제 1 출력라인(601)은 제 1 게이트 라인 및 제 2 스테이지(CST2)의 인에이블용 단자에 접속된다. 그리고, 상기 제 1 스테이지(CST1)의 제 2 출력라인(602)은 제 2 스테이지(CST2)의 제 1 출력라인(601)에 접속된다. 여기서, 상기 제 1 스테이지(CST1)의 인에이블용 단자에는 스타트 펄스(Vst)가 공급된다.That is, the first output line 601 of the first stage CST1 is connected to the enable terminal of the first gate line and the second stage CST2. The second output line 602 of the first stage CST1 is connected to the first output line 601 of the second stage CST2. Here, the start pulse Vst is supplied to the enable terminal of the first stage CST1.

제 2 스테이지(CST2)의 제 1 출력라인(601)은 제 2 게이트 라인, 제 3 스테이지(CST3)의 인에이블용 단자, 및 상기 제 1 스테이지(CST1)의 제 2 출력라인(602)에 접속된다. 그리고, 상기 제 2 스테이지(CST2)의 제 2 출력라인(602)은 제 3 스테이지(CST3)의 제 1 출력라인(601)에 접속된다. The first output line 601 of the second stage CST2 is connected to the second gate line, the enable terminal of the third stage CST3, and the second output line 602 of the first stage CST1. do. The second output line 602 of the second stage CST2 is connected to the first output line 601 of the third stage CST3.

제 3 스테이지(CST3)의 제 1 출력라인(601)은 제 3 게이트 라인, 상기 제 2 스테이지(CST2)의 제 2 출력라인(602), 및 제 4 스테이지(CST4)의 인에이블용 단자에 접속된다. 그리고, 상기 제 3 스테이지(CST3)의 제 2 출력라인(602)은 상기 제 1 스테이지(CST1)의 디스에이블용 단자 및 제 4 스테이지(CST4)의 제 1 출력라인(601)에 접속된다.The first output line 601 of the third stage CST3 is connected to the third gate line, the second output line 602 of the second stage CST2, and the enable terminal of the fourth stage CST4. do. The second output line 602 of the third stage CST3 is connected to the disable terminal of the first stage CST1 and the first output line 601 of the fourth stage CST4.

이와 같이 구성된 각 스테이지(CST1 내지 CSTn+3)는 차례로 스캔펄스를 출력하는 바, 각 스테이지(CST1 내지 CSTn+3)는 각각 두 개의 스캔펄스를 한쌍으로 출력한다. 이때, 각 스테이지(CST1 내지 CSTn+3)는 제 1 출력라인(601)을 통해 먼저 선행 스캔펄스를 출력하고, 제 2 출력라인(602)을 통해 후속 스캔펄스를 출력한다. Each stage CST1 to CSTn + 3 configured as described above sequentially outputs scan pulses, and each stage CST1 to CSTn + 3 outputs two scan pulses in pairs. At this time, each stage CST1 to CSTn + 3 first outputs a preceding scan pulse through the first output line 601 and a subsequent scan pulse through the second output line 602.

이에 따라, 각 스테이지(CST1 내지 CSTn+3)의 제 1 출력라인(601)을 통해 출력된 선행 스캔펄스는 이전단 스테이지의 제 2 출력라인(602)을 통해 출력된 후속 스캔펄스와 동일한 출력 타이밍을 나타내며, 각 스테이지(CST1 내지 CSTn+3)의 제 2 출력라인(602)을 통해 출력된 후속 스캔펄스는 후속단 스테이지의 제 1 출력라인(601)을 통해 출력된 선행 스캔펄스와 동일한 출력 타이밍을 나타낸다.Accordingly, the preceding scan pulse output through the first output line 601 of each stage CST1 to CSTn + 3 is the same output timing as the subsequent scan pulse output through the second output line 602 of the previous stage. The subsequent scan pulses output through the second output line 602 of each stage CST1 to CSTn + 3 are the same output timings as the preceding scan pulses output through the first output line 601 of the subsequent stage. Indicates.

즉, 제 k 스테이지(k는 자연수)는 제 1 출력라인(601)을 통해 제 k 스캔펄스를 출력하고, 이어서 제 2 출력라인(602)을 통해 제 k+1 스캔펄스를 출력한다.That is, the k th stage (k is a natural number) outputs the k th scan pulse through the first output line 601, and then outputs the k + 1 th scan pulse through the second output line 602.

예를 들어, 제 1 스테이지(CST1)는 제 1 출력라인(601)을 통해 먼저 제 1 스캔펄스(Vout1)를 출력하고, 이어서 제 2 출력라인(602)을 통해 제 2 스캔펄스(Vout2)를 출력한다. 그리고, 제 2 스테이지(CST2)는 제 1 출력라인(601)을 통해 먼저 제 2 스캔펄스(Vout2)를 출력하고, 이어서 제 2 출력라인(602)을 통해 제 3 스캔펄스(Vout3)를 출력한다. 그리고, 제 3 스테이지(CST3)는 제 1 출력라인(601) 을 통해 제 3 스캔펄스(Vout3)를 출력하고, 이어서 제 2 출력라인(602)을 통해 제 4 스캔펄스(Vout4)를 출력한다.For example, the first stage CST1 first outputs the first scan pulse Vout1 through the first output line 601 and then outputs the second scan pulse Vout2 through the second output line 602. Output The second stage CST2 first outputs the second scan pulse Vout2 through the first output line 601, and then outputs the third scan pulse Vout3 through the second output line 602. . The third stage CST3 outputs the third scan pulse Vout3 through the first output line 601, and then outputs the fourth scan pulse Vout4 through the second output line 602.

여기서, 상기 제 2 스테이지(CST2)의 제 1 출력라인(601)과 상기 제 1 스테이지(CST1)의 제 2 출력라인(602)으로부터는 모두 제 2 스캔펄스(Vout2)가 출력된다. 그리고, 상기 제 2 스테이지(CST2)의 제 2 출력라인(602)과 상기 제 3 스테이지(CST3)의 제 1 출력라인(601)으로부터는 모두 제 3 스캔펄스(Vout3)가 출력된다.Here, the second scan pulse Vout2 is output from both the first output line 601 of the second stage CST2 and the second output line 602 of the first stage CST1. The third scan pulse Vout3 is output from both the second output line 602 of the second stage CST2 and the first output line 601 of the third stage CST3.

이때, 상술한 바와 같이, 각 스테이지(CST1 내지 CSTn+3)의 제 2 출력라인(602)이 후속 스테이지의 제 1 출력라인(601)과 접속되어 있기 때문에, 각 스테이지(CST1 내지 CSTn+3)의 제 1 출력라인(601)으로부터 출력되는 스캔펄스는 이전단 스테이지로부터의 스캔펄스와 자신으로부터 출력된 스캔펄스가 합해진 스캔펄스이다.At this time, as described above, since the second output line 602 of each stage CST1 to CSTn + 3 is connected to the first output line 601 of the subsequent stage, each stage CST1 to CSTn + 3. The scan pulse output from the first output line 601 is a scan pulse obtained by adding the scan pulses from the previous stage and the scan pulses output from the same.

단 제 1 스테이지(CST1)의 전단에는 스테이지가 존재하지 않으므로, 상기 제 1 스테이지(CST1)의 제 1 출력라인(601)으로부터는 하나의 스캔펄스(Vout1)가 출력된다.However, since a stage does not exist in front of the first stage CST1, one scan pulse Vout1 is output from the first output line 601 of the first stage CST1.

한편, 상술한 바와 같이, 각 스테이지(CST1 내지 CSTn+3)에 공급되는 펄스들(제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4), 그리고 스타트 펄스(Vst))의 펄스폭이 중첩되어 있기 때문에, 각 스테이지(CST1 내지 CSTn+3)로부터 출력되는 스캔펄스(Vout1 내지 Voutn+4)의 펄스폭도 서로 중첩된다. 즉, 제 k 스캔펄스의 펄스폭과 제 k+1 스캔펄스의 펄스폭이 일부 중첩한다.On the other hand, as described above, since the pulse widths of the pulses (first to fourth clock pulses CLK1 to CLK4 and start pulses Vst) supplied to the respective stages CST1 to CSTn + 3 overlap. The pulse widths of the scan pulses Vout1 to Voutn + 4 output from the stages CST1 to CSTn + 3 also overlap each other. That is, the pulse width of the k th scan pulse and the pulse width of the k + 1 th scan pulse partially overlap.

이와 같은 구성을 갖는 쉬프트 레지스터에서, 제 k 스테이지(k는 4 이상의 자연수)는 제 k-2 스테이지로부터의 제 k-1 스캔펄스와 제 k-1 스테이지로부터의 제 k-1 스캔펄스에 응답하여 인에이블되고, 제 k+2 스테이지로부터의 제 k+3 스캔펄스와 제 k+3 스테이지로부터의 제 k+3 스캔펄스에 응답하여 디스에이블된다.In the shift register having such a configuration, the k-th stage (k is a natural number of 4 or more) responds to the k-1 scan pulse from the k-2 stage and the k-1 scan pulse from the k-1 stage. It is enabled and disabled in response to a k + 3 scan pulse from the k + 2th stage and a k + 3 scan pulse from the k + 3th stage.

예를 들어, 제 4 스테이지(CST4)는 제 2 스테이지(CST2)로부터의 제 3 스캔펄스(Vout3)와 제 3 스테이지(CST3)로부터의 제 3 스캔펄스(Vout3)에 응답하여 인에이블되고, 제 6 스테이지로부터의 제 7 스캔펄스와 제 7 스테이지로부터의 제 7 스캔펄스에 응답하여 디스에이블된다.For example, the fourth stage CST4 is enabled in response to the third scan pulse Vout3 from the second stage CST2 and the third scan pulse Vout3 from the third stage CST3. It is disabled in response to the seventh scan pulse from the sixth stage and the seventh scan pulse from the seventh stage.

한편, 제 1 내지 제 3 더미 스테이지(CSTn+1 내지 CSTn+3)는 마지막 번째 스테이지인 제 n 스테이지(CSTn) 및 상기 제 n 스테이지(CSTn)의 바로 전단에 위치한 제 n-1 스테이지(CSTn-1)를 디스에이블시키기 위한 더미 스테이지로서, 이들 제 1 내지 제 3 스테이지(CST3)는 게이트 라인에 접속되지 않는다.Meanwhile, the first to third dummy stages CSTn + 1 to CSTn + 3 are the nth stage CSTn, which is the last stage, and the n-1th stage CSTn−, located immediately before the nth stage CSTn. As a dummy stage for disabling 1), these first to third stages CST3 are not connected to the gate line.

즉, 상기 제 n-1 스테이지(CSTn-1)는 제 1 더미 스테이지(CSTn+1)로부터의 제 n+2 스캔펄스(Voutn+2)와 제 2 더미 스테이지(CSTn+2)로부터의 제 n+2 스캔펄스(Voutn+2)에 응답하여 디스에이블되고, 상기 제 n 스테이지(CSTn)는 제 2 더미 스테이지(CSTn+2)로부터의 제 n+3 스캔펄스(Voutn+3)와 제 3 더미 스테이지(CSTn+3)로부터의 제 n+3 스캔펄스(Voutn+3)에 응답하여 디스에이블된다.That is, the n-th stage CSTn-1 includes the n + 2th scan pulse Voutn + 2 from the first dummy stage CSTn + 1 and the nth stage from the second dummy stage CSTn + 2. The n th stage CSTn is disabled in response to a +2 scan pulse Voutn + 2, and the n th +3 th scan pulse Voutn + 3 and the third dummy from the second dummy stage CSTn + 2 are disabled. It is disabled in response to the n + 3th scan pulse Voutn + 3 from the stage CSTn + 3.

이와 같이, 각 스테이지(CST1 내지 CSTn+3)는 2개의 스캔펄스를 합하여 각 게이트 라인에 출력하므로, 게이트 라인의 저항 및 커패시턴스 성분에 따른 스캔펄스의 왜곡을 방지할 수 있다. 또한, 본 발명에서는 상기 스캔펄스를 중첩시켜 출력함으로써, 상기 스캔펄스의 왜곡을 더욱 줄일 수 있다.As described above, each stage CST1 to CSTn + 3 sums two scan pulses and outputs them to each gate line, thereby preventing distortion of the scan pulse according to the resistance and capacitance components of the gate line. In addition, in the present invention, by overlapping and outputting the scan pulses, the distortion of the scan pulses can be further reduced.

한편, 이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(CST1 내지 CSTn+3)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.Meanwhile, the configuration of each stage CST1 to CSTn + 3 in the shift register configured as described above will be described in more detail as follows.

도 8은 도 6의 각 스테이지의 상세 구성을 나타낸 도면이다.8 is a diagram illustrating a detailed configuration of each stage of FIG. 6.

제 k 스테이지(k는 4 이상의 자연수)는 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 및 제 2 디스에이블용 노드(QB2)의 논리값을 제어하기 위한 노드 제어부(851)와, 상기 각 노드(Q, QB1, QB2)의 논리값에 따라 스캔펄스 또는 제 2 직류 전압원(VSS)을 출력하는 출력부(844)를 포함한다.The k-th stage (k is a natural number of 4 or more) is a node control unit 851 for controlling logic values of the enable node Q, the first disable node QB1, and the second disable node QB2. And an output unit 844 for outputting a scan pulse or a second DC voltage source VSS according to the logic values of the nodes Q, QB1, and QB2.

제 k 스테이지(k는 4 이상의 자연수)는 인에이블용 노드(Q)의 논리값에 따라 k 스캔펄스를 상기 제 1 출력라인(601)을 통해 출력하는 제 1 풀업 스위칭소자(Tru1)와, 상기 인에이블용 노드(Q)의 논리값에 따라 제 k+1 스캔펄스를 상기 제 2 출력라인(602)을 통해 출력하는 제 2 풀업 스위칭소자(Tru2), 제 1 디스에이블용 노드(QB1)의 논리값에 따라 제 2 직류 전압원(VSS)을 상기 제 1 출력라인(601)을 통해 출력하는 제 1 풀다운 스위칭소자(Trd1)와, 제 2 디스에이블용 노드(QB2)의 논리값에 따라 상기 제 1 직류 전압원(VDD)을 상기 제 2 출력라인(602)을 통해 출력하는 제 2 풀다운 스위칭소자(Trd2)와, 그리고 상기 인에이블용 노드(Q), 제 1 디스에이블용 노드(QB1), 및 제 2 디스에이블용 노드(QB2)의 논리값을 제어하는 노드 제어부(851)를 포함하여 구성된다.The k th stage (k is a natural number equal to or greater than 4) includes a first pull-up switching device Tru1 for outputting k scan pulses through the first output line 601 according to a logic value of the enable node Q; The second pull-up switching device Tru2 and the first disable node QB1 that output the k + 1 scan pulses through the second output line 602 according to the logic value of the enable node Q. The first pull-down switching device Trd1 for outputting the second DC voltage source VSS through the first output line 601 according to the logic value and the logic value of the second disable node QB2. A second pull-down switching device Trd2 for outputting a first DC voltage source VDD through the second output line 602, the enable node Q, the first disable node QB1, and And a node controller 851 for controlling the logic value of the second disable node QB2.

이와 같은 동작을 위해, 제 k 스테이지에 구비된 제 1 풀업 스위칭소자(Tru1)의 드레인단자에는 제 k 클럭펄스가 공급되고, 제 2 풀업 스위칭소자(Tru2)의 드레인단자에는 제 k+1 클럭펄스가 공급된다.For this operation, a k th clock pulse is supplied to the drain terminal of the first pull-up switching device Tru1 provided in the k-th stage, and a k + 1 th clock pulse to the drain terminal of the second pull-up switching device Tru2. Is supplied.

여기서, 상기 각 노드(Q, QB1, QB2)는 교번적으로 충전 및 방전되는데, 구체적으로, 상기 인에이블용 노드(Q)가 충전 상태일 때는 상기 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)가 모두 방전상태를 유지하고, 상기 인에이블용 노드(Q)가 방전 상태일 때는 상기 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2) 중 어느 하나가 충전상태를 유지한다.Here, each of the nodes Q, QB1, and QB2 is alternately charged and discharged. Specifically, when the enable node Q is in a charged state, the first disable node QB1 and the second disable Q2. When all of the disable node QB2 maintains a discharge state, and the enable node Q is in a discharge state, any one of the first disable node QB1 and the second disable node QB2 may be used. One stays charged.

즉, 기수번째 프레임 기간에 상기 인에이블용 노드(Q)가 방전상태 일 때, 상기 제 1 디스에이블용 노드(QB1)가 충전되고, 상기 제 2 디스에이블용 노드(QB2)가 방전된다. 그리고 우수번째 프레임 기간에 상기 인에이블용 노드(Q)가 방전상태 일 때, 상기 제 2 디스에이블용 노드(QB2)가 방전되고, 상기 제 1 디스에이블용 노드(QB1)가 충전된다.That is, when the enable node Q is in the discharge state in the odd frame period, the first disable node QB1 is charged and the second disable node QB2 is discharged. When the enable node Q is in the discharge state in the even-numbered frame period, the second disable node QB2 is discharged, and the first disable node QB1 is charged.

이와 같이, 상기 인에이블용 노드(Q)가 방전상태일 때, 상기 제 1 디스에이블용 노드(QB1) 및 제 2 디스에이블용 노드(QB2)에 프레임 기간별로 다른 극성의 전압원(Vac1, Vac2)을 인가(충전 및 방전)하는 이유는, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 1 풀다운 스위칭소자(Trd1) 및 제 2 디스에이블용 노드(QB2)에 게이트단자가 연결된 제 2 풀다운 스위칭소자(Trd2)의 열화를 방지하기 위해서이다. As described above, when the enable node Q is in a discharged state, the voltage sources Vac1 and Vac2 having different polarities for each frame period are provided to the first disable node QB1 and the second disable node QB2. The reason for applying (charge and discharge) is that the gate terminal is connected to the first pull-down switching device Trd1 and the second disable node QB2, the gate terminal of which is connected to the first disable node QB1. This is to prevent deterioration of the second pull-down switching element Trd2.

예를 들어, 제 4 스테이지(CST4)에 구비된 제 1 풀업 스위칭소자(Tru1)는 인에이블용 노드(Q)의 논리값에 따라 제 4 스캔펄스(Vout4)를 출력하고, 제 2 풀업 스위칭소자(Tru2)는 상기 인에이블용 노드(Q)의 논리값에 따라 제 5 스캔펄스(Vout5)를 출력한다. 이때, 상기 제 1 풀업 스위칭소자(Tru1)는 상기 제 4 스캔펄 스(Vout4)를 제 1 출력라인(601)을 통해 출력하고, 상기 제 2 풀업 스위칭소자(Tru2)는 상기 제 5 스캔펄스(Vout5)를 제 2 출력라인(602)을 통해 출력한다.For example, the first pull-up switching device Tru1 provided in the fourth stage CST4 outputs the fourth scan pulse Vout4 according to the logic value of the enable node Q and the second pull-up switching device Tru2 outputs the fifth scan pulse Vout5 according to the logic value of the enable node Q. In this case, the first pull-up switching device Tru1 outputs the fourth scan pulse Vout4 through the first output line 601, and the second pull-up switching device Tru2 outputs the fifth scan pulse (Tru1). Vout5) is output through the second output line 602.

또한, 상기 제 4 스테이지(CST4)에 구비된 제 1 풀다운 스위칭소자(Trd1)는 제 1 디스에이블용 노드(QB1)의 논리값에 따라 제 2 직류 전압원(VSS)을 출력하고, 제 2 풀다운 스위칭소자(Trd2)는 제 2 디스에이블용 노드(QB2)의 논리값에 따라 제 2 직류 전압원(VSS)을 출력한다. 이때, 상기 제 1 풀다운 스위칭소자(Trd1)는 상기 제 2 직류 전압원(VSS)을 제 1 출력라인(601)을 통해 출력하고, 상기 제 2 풀다운 스위칭소자(Trd2)는 상기 제 2 직류 전압원(VSS)을 제 2 출력라인(602)을 통해 출력한다.In addition, the first pull-down switching device Trd1 included in the fourth stage CST4 outputs the second DC voltage source VSS according to the logic value of the first disable node QB1 and second pull-down switching. The device Trd2 outputs the second DC voltage source VSS according to the logic value of the second disable node QB2. In this case, the first pull-down switching device Trd1 outputs the second DC voltage source VSS through the first output line 601, and the second pull-down switching device Trd2 outputs the second DC voltage source VSS. ) Is output through the second output line 602.

한편, 도면에 도시하지 않았지만, 각 스테이지(CST1 내지 CSTn+3)는 하나의 인에이블용 노드와 하나의 디스에이블용 노드를 가질 수도 있다.Although not shown in the drawing, each stage CST1 to CSTn + 3 may have one enable node and one disable node.

이와 같은 경우, 상기 인에이블용 노드와 디스에이블용 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 인에이블용 노드가 충전된 상태일때에는 상기 디스에이블용 노드가 방전된 상태를 유지하며, 상기 디스에이블용 노드(QB가 충전된 상태일 때에는 상기 인에이블용 노드가 방전된 상태를 유지하게 된다. In this case, the enable node and the disable node are alternately charged and discharged, and specifically, when the enable node is in a charged state, the disable node is maintained in a discharged state. When the disable node QB is in a charged state, the enable node is maintained in a discharged state.

또한, 이와 같은 경우, 상기 각 스테이지(CST1 내지 CSTn+3)에는 하나의 풀다운 스위칭소자가 구비된다. 이 풀다운 스위칭소자의 게이트단자는 상기 디스블용 노드에 접속되며, 소스단자는 제 2 전압원을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 및 제 2 풀업 스위칭소자(Tru1, Tru2)의 각 소스단자에 공통으로 접속된다.In this case, each of the stages CST1 to CSTn + 3 includes one pull-down switching device. The gate terminal of the pull-down switching element is connected to the displing node, the source terminal is connected to a power line for transmitting a second voltage source, and the drain terminal of each of the first and second pull-up switching elements Tru1 and Tru2 Commonly connected to the source terminal.

여기서, 상기 각 스테이지(CST1 내지 CSTn+3)에 구비된 회로 구성을 좀 더 구체적으로 설명하면 다음과 같다.Here, the circuit configuration provided in each of the stages CST1 to CSTn + 3 will be described in more detail as follows.

도 9는 도 6의 제 4 스테이지에 구비된 회로 구성을 나타낸 도면이다.FIG. 9 is a diagram illustrating a circuit configuration of the fourth stage of FIG. 6.

즉, 제 k 스테이지에 구비된 노드 제어부에 구비된 제 1 스위칭소자(Tr1)는, 제 k-2 스테이지로부터의 제 k-1 스캔펄스 및 제 k-1 스테이지로부터의 제 k-1 스캔펄스에 응답하여, 인에이블용 노드(Q)를 제 1 직류 전압원(VDD)으로 충전시킨다.That is, the first switching element Tr1 included in the node controller provided in the k-th stage corresponds to the k-1 scan pulse from the k-2th stage and the k-1 scan pulse from the k-1st stage. In response, the enable node Q is charged with the first DC voltage source VDD.

제 2 스위칭소자(Tr2)는 상기 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(VDD)에 응답하여, 제 1 디스에이블용 노드(QB1)를 상기 제 2 직류 전압원(VSS)으로 방전시킨다.The second switching device Tr2 discharges the first disable node QB1 to the second DC voltage source VSS in response to the first DC voltage source VDD charged in the enabling node Q. Let's do it.

제 3 스위칭소자(Tr3)는 상기 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(VDD)에 응답하여, 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(VSS)으로 방전시킨다.The third switching device Tr3 discharges the second disable node QB2 to the second DC voltage source VSS in response to the first DC voltage source VDD charged in the enabling node Q. .

제 4 스위칭소자(Tr4)는 상기 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 1 디스에이블용 노드(QB1)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.The fourth switching device Tr4 is turned on or turned off in response to the first AC voltage source Vac1, and turns the first disable node QB1 into the first AC voltage source Vac1 at turn-on. Charge it.

제 5 스위칭소자(Tr5)는 상기 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 턴-온되어 상기 인에이블용 노드(Q)를 제 2 직류 전압원(VSS)으로 방전시킨다.The fifth switching device Tr5 is turned on in response to the first AC voltage source Vac1 charged in the first disable node QB1 to turn the enable node Q to the second DC voltage source VSS. To discharge).

제 6 스위칭소자(Tr6)는 상기 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(VSS)으 로 방전시킨다.The sixth switching element Tr6 is turned on or off in response to the first AC voltage source Vac1, and turns the second disable node QB2 into the second DC voltage source VSS at turn-on. Discharge.

제 7 스위칭소자(Tr7)는 상기 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 디스에이블용 노드(QB2)를 상기 제 1 직류 전압원(VDD)으로 충전시킨다.The seventh switching element Tr7 is turned on or turned off in response to the second AC voltage source Vac2, and turns the second disable node QB2 to the first DC voltage source VDD at turn-on. Charge it.

제 8 스위칭소자(Tr8)는 상기 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여, 상기 인에이블용 노드(Q)를 제 2 직류 전압원(VSS)으로 방전시킨다.The eighth switching element Tr8 discharges the enable node Q to the second DC voltage source VSS in response to the second AC voltage source Vac2 charged in the second disable node QB2. Let's do it.

제 9 스위칭소자(Tr9)는 상기 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(VSS)으로 방전시킨다.The ninth switching element Tr9 is turned on or turned off in response to the second AC voltage source Vac2, and discharges the first disable node QB1 to the second DC voltage source VSS at turn-on. Let's do it.

제 10 스위칭소자(Tr10)는 제 k+3 스테이지로부터의 제 k+3 스캔펄스 및 제 k+2 스테이지로부터의 제 k+3 스캔펄스에 응답하여, 인에이블용 노드를 제 2 직류 전압원(VSS)으로 방전시킨다.The tenth switching element Tr10 switches the enable node to the second DC voltage source VSS in response to the k + 3th scan pulse from the k + 3th stage and the k + 3th scan pulse from the k + 2th stage. To discharge).

예를 들어, 상기 제 4 스테이지(CST4)는 제 1 내지 제 10 스위칭소자, 그리고 상술한 제 1 풀업 스위칭소자(Tru1), 제 2 풀업 스위칭소자(Tru2), 제 1 풀다운 스위칭소자(Trd1), 및 제 2 풀다운 스위칭소자(Trd2)를 포함한다.For example, the fourth stage CST4 includes first to tenth switching devices, the first pull-up switching device Tru1, the second pull-up switching device Tru2, the first pull-down switching device Trd1, And a second pull-down switching device Trd2.

제 1 스위칭소자(Tr1)는, 제 2 스테이지(CST2)로부터의 제 3 스캔펄스(Vout3) 및 제 3 스테이지(CST3)로부터의 제 3 스캔펄스(Vout3)에 응답하여, 상기 인에이블용 노드(Q)를 제 1 직류 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 스위칭소자(Tr1)의 게이트단자는 제 3 스테이지(CST3)의 제 1 출력라인(601)에 접속되며, 소스단자는 상기 제 1 직류 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 인에이블용 노드(Q)에 접속된다.The first switching element Tr1 responds to the third scan pulse Vout3 from the second stage CST2 and the third scan pulse Vout3 from the third stage CST3, so that the enable node ( Q) is charged to the first DC voltage source VDD. To this end, the gate terminal of the first switching element Tr1 is connected to the first output line 601 of the third stage CST3, and the source terminal is connected to a power line for transmitting the first DC voltage source VDD. The drain terminal is connected to the enable node Q.

제 2 스위칭소자(Tr2)는, 상기 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(VDD)에 응답하여, 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 스위칭소자(Tr2)의 게이트단자는 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(VSS)을 전송하는 전원라인에 접속된다.The second switching element Tr2 discharges the first disable node QB1 to the second DC voltage source VSS in response to the first DC voltage source VDD charged in the enabling node Q. Let's do it. To this end, the gate terminal of the second switching element Tr2 is connected to the enable node Q, the source terminal is connected to the first disable node QB1, and the drain terminal is connected to the second direct current. It is connected to a power supply line that transmits a voltage source VSS.

제 3 스위칭소자(Tr3)는, 상기 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(VDD)에 응답하여, 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 3 스위칭소자(Tr3)의 게이트단자는 상기 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(VSS)을 전송하는 전원라인에 접속된다.The third switching device Tr3 discharges the second disable node QB2 to the second DC voltage source VSS in response to the first DC voltage source VDD charged in the enabling node Q. Let's do it. To this end, the gate terminal of the third switching device Tr3 is connected to the enable node Q, the source terminal is connected to the second disable node QB2, and the drain terminal is connected to the second node. It is connected to a power line for transmitting a direct current voltage source (VSS).

제 4 스위칭소자(Tr4)는, 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 1 디스에이블용 노드(QB1)를 상기 제 1 직류 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 1 직류 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 디스에이블용 노드(QB1)에 접속된다.The fourth switching device Tr4 is turned on or turned off in response to the first AC voltage source Vac1, and turns the first disable node QB1 to the first DC voltage source VDD at turn-on. Charge it. To this end, the gate terminal of the fourth switching device Tr4 is connected to a power line for transmitting the first AC voltage source Vac1, and the source terminal is connected to a power line for transmitting the first DC voltage source VDD. The drain terminal is connected to the first disable node QB1.

제 5 스위칭소자(Tr5)는, 상기 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 턴-온되어 인에이블용 노드(Q)를 제 2 직류 전압원 (VSS)으로 방전시킨다. 이를 위해, 상기 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(VSS)을 전송하는 전원라인에 접속된다.The fifth switching device Tr5 is turned on in response to the first AC voltage source Vac1 charged in the first disable node QB1 to turn on the enable node Q to the second DC voltage source VSS. To be discharged. To this end, a gate terminal of the fifth switching device Tr5 is connected to the first disable node QB1, a source terminal is connected to the enable node Q, and a drain terminal is connected to the second node QB1. It is connected to a power line for transmitting a direct current voltage source (VSS).

제 6 스위칭소자(Tr6)는, 상기 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(VSS)을 전송하는 전원라인에 접속된다.The sixth switching element Tr6 is turned on or off in response to the first AC voltage source Vac1, and turns the second disable node QB2 to the second DC voltage source VSS at turn-on. Discharge. To this end, a gate terminal of the sixth switching element Tr6 is connected to a power line for transmitting the first AC voltage source Vac1, a source terminal is connected to the second disable node QB2, and a drain The terminal is connected to a power line for transmitting the second DC voltage source VSS.

제 7 스위칭소자(Tr7)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다. 이를 위해, 상기 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 디스에이블용 노드(QB2)에 접속된다. The seventh switching element Tr7 is turned on or turned off in response to the second AC voltage source Vac2, and charges the second disable node QB2 to the second AC voltage source Vac2 at turn-on. Let's do it. To this end, the gate terminal of the seventh switching element Tr7 is connected to a power line for transmitting the second AC voltage source Vac2, and the source terminal is connected to a power line for transmitting the second AC voltage source Vac2. The drain terminal is connected to the second disable node QB2.

제 8 스위칭소자(Tr8)는, 상기 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 인에이블용 노드(Q)에 접속되 며, 드레인단자는 상기 제 2 직류 전압원(VSS)을 전송하는 전원라인에 접속된다.The eighth switching element Tr8 discharges the enabling node Q to the second DC voltage source VSS in response to the second AC voltage source Vac2 charged in the second disable node QB2. Let's do it. To this end, the gate terminal of the eighth switching element Tr8 is connected to the second disable node QB2, the source terminal is connected to the enable node Q, and the drain terminal is connected to the enable node QB. 2 is connected to the power line for transmitting the DC voltage source (VSS).

제 9 스위칭소자(Tr9)는, 상기 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(VSS)을 전송하는 전원라인에 접속된다.The ninth switching element Tr9 is turned on or turned off in response to the second AC voltage source Vac2, and turns the first disable node QB1 to the second DC voltage source VSS at turn-on. Discharge. To this end, a gate terminal of the ninth switching element Tr9 is connected to a power line for transmitting the second AC voltage source Vac2, a source terminal is connected to the first disable node QB1, and a drain The terminal is connected to a power line for transmitting the second DC voltage source VSS.

제 10 스위칭소자(Tr10)는 제 6 스테이지로부터의 제 7 스캔펄스 및 제 7 스테이지로부터의 제 7 스캔펄스에 응답하여, 인에이블용 노드(Q)를 제 2 직류 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 10 스위칭소자(Tr10)의 게이트단자는 상기 제 6 스테이지의 제 2 출력라인(602)에 접속되며, 소스단자는 상기 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 2 직류 전압원(VSS)을 전송하는 전원라인에 접속된다.The tenth switching element Tr10 discharges the enable node Q to the second DC voltage source VSS in response to the seventh scan pulse from the sixth stage and the seventh scan pulse from the seventh stage. To this end, the gate terminal of the tenth switching element Tr10 is connected to the second output line 602 of the sixth stage, the source terminal is connected to the enable node Q, and the drain terminal is It is connected to a power supply line for transmitting the second DC voltage source VSS.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

이상에서 설명한 바와 같은 본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.The shift register according to the present invention as described above has the following effects.

본 발명에 따른 쉬프트 레지스터에 구비된 각 스테이지는 2개의 스캔펄스 차례로 출력한다. 그리고, 서로 인접한 스테이지는 하나의 게이트 라인을 동시에 구동한다. 따라서, 상기 게이트 라인에는 2개의 스캔펄스가 동시에 공급된다. 이에 따라, 상기 게이트 라인에 공급된 스캔펄스의 왜곡이 방지된다.Each stage included in the shift register according to the present invention outputs two scan pulses in sequence. The stages adjacent to each other simultaneously drive one gate line. Thus, two scan pulses are simultaneously supplied to the gate line. Accordingly, distortion of the scan pulse supplied to the gate line is prevented.

더불어, 상기 각 스캔펄스를 중첩시켜 출력함으로써, 상기 스캔펄스의 왜곡을 더 효과적으로 방지할 수 있다.In addition, by overlapping and outputting the respective scan pulses, it is possible to more effectively prevent distortion of the scan pulses.

Claims (14)

서로 다른 위상차를 갖는 적어도 두 개의 클럭펄스를 공급받아 적어도 두 개의 출력라인을 통해 순차적으로 스캔펄스를 출력하는 다수의 스테이지를 포함하며,A plurality of stages receiving at least two clock pulses having different phase differences and sequentially outputting scan pulses through at least two output lines; n(n은 4이상의 자연수) 번째 스테이지의 제 1 출력라인이 n 번째 게이트 라인, n-1 번째 스테이지의 제 2 출력라인, 및 n+2 번째 스테이지의 인에이블용 단자에 접속되며; 그리고,a first output line of the nth stage (n is a natural number of 4 or more) is connected to an nth gate line, a second output line of the n-1th stage, and an enable terminal of the n + 2th stage; And, 상기 n 번째 스테이지의 제 2 출력라인이 n-2 번째 스테이지의 디스에이블용 단자 및 n+1 번째 스테이지의 제 1 출력라인에 접속된 것을 특징으로 하는 쉬프트 레지스터.And a second output line of the nth stage is connected to a disabling terminal of the n-2th stage and a first output line of the n + 1th stage. 제 1 항에 있어서,The method of claim 1, 상기 각 클럭펄스는 각 펄스폭의 일부가 서로 중첩되도록 순차적으로 상기 각 스테이지에 각각 공급되는 것을 특징으로 하는 쉬프트 레지스터.And each clock pulse is sequentially supplied to each stage so that a part of each pulse width overlaps each other. 제 1 항에 있어서,The method of claim 1, 상기 n 번째 스테이지는,The nth stage, 인에이블용 노드의 논리값에 따라 n 번째 스캔펄스를 상기 제 1 출력라인을 통해 출력하는 제 1 풀업 스위칭소자;A first pull-up switching device configured to output an n-th scan pulse through the first output line according to a logic value of an enable node; 상기 인에이블용 노드의 논리값에 따라 n+1 번째 스캔펄스를 상기 제 2 출력 라인을 통해 출력하는 제 2 풀업 스위칭소자;A second pull-up switching device configured to output an n + 1 th scan pulse through the second output line according to a logic value of the enable node; 제 1 디스에이블용 노드의 논리값에 따라 제 1 직류 전압원을 상기 제 1 출력라인을 통해 출력하는 제 1 풀다운 스위칭소자;A first pull-down switching device configured to output a first DC voltage source through the first output line according to a logic value of a first disable node; 제 2 디스에이블용 노드의 논리값에 따라 상기 제 1 직류 전압원을 상기 제 2 출력라인을 통해 출력하는 제 2 풀다운 스위칭소자; 및,A second pull-down switching device configured to output the first DC voltage source through the second output line according to a logic value of a second disable node; And, 상기 인에이블용 노드, 제 1 디스에이블용 노드, 및 제 2 디스에이블용 노드의 논리값을 제어하는 노드 제어부를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And a node controller configured to control a logic value of the enable node, the first disable node, and the second disable node. 제 3 항에 있어서,The method of claim 3, wherein 상기 n 번째 스캔펄스가 상기 n+1 번째 스캔펄스보다 먼저 출력되는 것을 특징으로 하는 쉬프트 레지스터.And the n th scan pulse is output before the n + 1 th scan pulse. 제 4 항에 있어서,The method of claim 4, wherein 상기 n 번째 스캔펄스의 펄스폭과 상기 n+1 번째 스캔펄스의 펄스폭이 일부 중첩된 것을 특징으로 하는 쉬프트 레지스터.And a pulse width of the n th scan pulse and a pulse width of the n + 1 th scan pulse. 제 3 항에 있어서,The method of claim 3, wherein n 번째 스테이지에 구비된 노드 제어부는,The node controller provided in the n th stage is n-3 번째 스테이지로부터의 n-2 번째 스캔펄스 및 n-2 번째 스테이지로부터 의 n-2 번째 스캔펄스에 응답하여, 인에이블용 노드를 제 2 직류 전압원으로 충전시키는 제 1 스위칭소자;a first switching element for charging an enable node with a second DC voltage source in response to an n-2 th scan pulse from an n-3 th stage and an n-2 th scan pulse from an n-2 th stage; 상기 인에이블용 노드에 충전된 제 2 직류 전압원에 응답하여, 제 1 디스에이블용 노드를 상기 제 1 직류 전압원으로 방전시키는 제 2 스위칭소자;A second switching element for discharging a first disable node to the first DC voltage source in response to a second DC voltage source charged in the enable node; 상기 인에이블용 노드에 충전된 제 2 직류 전압원에 응답하여, 제 2 디스에이블용 노드를 제 1 직류 전압원으로 방전시키는 제 3 스위칭소자;A third switching element configured to discharge the second disable node to the first DC voltage source in response to the second DC voltage source charged in the enable node; 상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 1 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 4 스위칭소자;A fourth switching element that is turned on or off in response to the first AC voltage source, and charges a first disable node with the first AC voltage source when turned on; 상기 제 1 디스에이블용 노드에 충전된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 인에이블용 노드를 제 1 직류 전압원으로 방전시키는 제 5 스위칭소자;A fifth switching device that is turned on or off in response to a first AC voltage source charged in the first disable node, and discharges the enable node to a first DC voltage source when turned on; 상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 디스에이블용 노드를 제 1 직류 전압원으로 방전시키는 제 6 스위칭소자;A sixth switching element which is turned on or off in response to the first alternating current voltage source, and discharges the second disable node to the first direct current voltage source when turned on; 상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 디스에이블용 노드를 상기 제 2 직류 전압원으로 충전시키는 제 7 스위칭소자;A seventh switching element which is turned on or turned off in response to the second alternating current voltage source and charges a second disable node with the second direct current voltage source when turned on; 상기 제 2 디스에이블용 노드에 충전된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 인에이블용 노드를 제 1 직류 전압원으로 방전시키는 제 8 스위칭소자;An eighth switching element which is turned on or off in response to a second AC voltage source charged in the second disable node, and discharges the enable node to a first DC voltage source when turned on; 상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 1 디스에이블용 노드를 제 1 직류 전압원으로 방전시키는 제 9 스위칭소자; 및,A ninth switching element which is turned on or off in response to the second alternating current voltage source and discharges the first disable node to the first direct current voltage source during turn-on; And, n+3 번째 스테이지로부터의 n+3 번째 스캔펄스 및 n+2 스테이지로부터의 n+3 번째 스캔펄스에 응답하여, 인에이블용 노드를 제 1 직류 전압원으로 방전시키는 제 10 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.and a tenth switching element for discharging the enable node to the first DC voltage source in response to the n + 3 th scan pulse from the n + 3 th stage and the n + 3 th scan pulse from the n + 2 stage. A shift register characterized in that. 제 3 항에 있어서,The method of claim 3, wherein 상기 노드 제어부는 제 1 교류 전압원과, 상기 제 1 교류 전압원에 대하여 반전된 위상을 갖는 제 2 교류 전압원을 사용하여 상기 제 1 및 제 2 디스에이블용 노드의 논리값을 제어하는 것을 특징으로 하는 쉬프트 레지스터.And the node controller controls a logic value of the first and second disable nodes using a first AC voltage source and a second AC voltage source having an inverted phase with respect to the first AC voltage source. register. 서로 다른 위상차를 갖는 적어도 두 개의 클럭펄스를 공급받아 적어도 두 개의 출력라인을 통해 순차적으로 스캔펄스를 출력하는 다수의 스테이지를 포함하며,A plurality of stages receiving at least two clock pulses having different phase differences and sequentially outputting scan pulses through at least two output lines; n(n은 4이상의 자연수) 번째 스테이지의 제 1 출력라인이 n 번째 게이트 라인, n-1 번째 스테이지의 제 2 출력라인, n+1 번째 스테이지의 인에이블용 단자에 접속되며; 그리고,a first output line of the nth stage (n is a natural number of 4 or more) is connected to an nth gate line, a second output line of the n-1th stage, and an enable terminal of the n + 1th stage; And, 상기 n 번째 스테이지의 제 2 출력라인이 n-2 번째 스테이지의 디스에이블용 단자 및 n+1 번째 스테이지의 제 1 출력라인에 접속된 것을 특징으로 하는 쉬프트 레지스터.And a second output line of the nth stage is connected to a disabling terminal of the n-2th stage and a first output line of the n + 1th stage. 제 8 항에 있어서,The method of claim 8, 상기 각 클럭펄스는 각 펄스폭의 일부가 서로 중첩되도록 순차적으로 상기 각 스테이지에 각각 공급되는 것을 특징으로 하는 쉬프트 레지스터.And each clock pulse is sequentially supplied to each stage so that a part of each pulse width overlaps each other. 제 8 항에 있어서,The method of claim 8, n 번째 스테이지는,the nth stage, 인에이블용 노드의 논리값에 따라 n 번째 스캔펄스를 상기 제 1 출력라인을 통해 출력하는 제 1 풀업 스위칭소자;A first pull-up switching device configured to output an n-th scan pulse through the first output line according to a logic value of an enable node; 상기 인에이블용 노드의 논리값에 따라 n+1 번째 스캔펄스를 상기 제 2 출력라인을 통해 출력하는 제 2 풀업 스위칭소자;A second pull-up switching device configured to output an n + 1 th scan pulse through the second output line according to a logic value of the enable node; 제 1 디스에이블용 노드의 논리값에 따라 제 1 직류 전압원을 상기 제 1 출력라인을 통해 출력하는 제 1 풀다운 스위칭소자;A first pull-down switching device configured to output a first DC voltage source through the first output line according to a logic value of a first disable node; 제 2 디스에이블용 노드의 논리값에 따라 상기 제 1 직류 전압원을 상기 제 2 출력라인을 통해 출력하는 제 2 풀다운 스위칭소자; 및,A second pull-down switching device configured to output the first DC voltage source through the second output line according to a logic value of a second disable node; And, 상기 인에이블용 노드, 제 1 디스에이블용 노드, 및 제 2 디스에이블용 노드의 논리값을 제어하는 노드 제어부를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.And a node controller configured to control a logic value of the enable node, the first disable node, and the second disable node. 제 10 항에 있어서,The method of claim 10, 상기 n 번째 스캔펄스가 상기 n+1 번째 스캔펄스보다 먼저 출력되는 것을 특징으로 하는 쉬프트 레지스터.And the n th scan pulse is output before the n + 1 th scan pulse. 제 11 항에 있어서,The method of claim 11, 상기 n 번째 스캔펄스의 펄스폭과 상기 n+1 번째 스캔펄스의 펄스폭이 일부 중첩된 것을 특징으로 하는 쉬프트 레지스터.And a pulse width of the n th scan pulse and a pulse width of the n + 1 th scan pulse. 제 10 항에 있어서,The method of claim 10, n 번째 스테이지에 구비된 노드 제어부는,The node controller provided in the n th stage is n-2 번째 스테이지로부터의 n-1 번째 스캔펄스 및 n-1 번째 스테이지로부터의 n-1 번째 스캔펄스에 응답하여, 인에이블용 노드를 제 2 직류 전압원으로 충전시키는 제 1 스위칭소자;a first switching element for charging the enable node with a second DC voltage source in response to the n-1 th scan pulse from the n-2 th stage and the n-1 th scan pulse from the n-1 th stage; 상기 인에이블용 노드에 충전된 제 2 직류 전압원에 응답하여, 제 1 디스에이블용 노드를 상기 제 1 직류 전압원으로 방전시키는 제 2 스위칭소자;A second switching element for discharging a first disable node to the first DC voltage source in response to a second DC voltage source charged in the enable node; 상기 인에이블용 노드에 충전된 제 2 직류 전압원에 응답하여, 제 2 디스에이블용 노드를 제 1 직류 전압원으로 방전시키는 제 3 스위칭소자;A third switching element configured to discharge the second disable node to the first DC voltage source in response to the second DC voltage source charged in the enable node; 상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 1 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 4 스위칭소자;A fourth switching element that is turned on or off in response to the first AC voltage source, and charges a first disable node with the first AC voltage source when turned on; 상기 제 1 디스에이블용 노드에 충전된 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 인에이블용 노드를 제 1 직류 전압원으로 방전시키는 제 5 스위칭소자;A fifth switching device that is turned on or off in response to a first AC voltage source charged in the first disable node, and discharges the enable node to a first DC voltage source when turned on; 상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;A sixth switching element which is turned on or off in response to the first alternating current voltage source and discharges the second disable node to a second direct current voltage source during turn-on; 상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 디스에이블용 노드를 상기 제 2 직류 전압원으로 충전시키는 제 7 스위칭소자;A seventh switching element which is turned on or turned off in response to the second alternating current voltage source and charges a second disable node with the second direct current voltage source when turned on; 상기 제 2 디스에이블용 노드에 충전된 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 인에이블용 노드를 제 1 직류 전압원으로 방전시키는 제 8 스위칭소자;An eighth switching element which is turned on or off in response to a second AC voltage source charged in the second disable node, and discharges the enable node to a first DC voltage source when turned on; 상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 1 디스에이블용 노드를 제 1 직류 전압원으로 방전시키는 제 9 스위칭소자; 및,A ninth switching element which is turned on or off in response to the second alternating current voltage source and discharges the first disable node to the first direct current voltage source during turn-on; And, n+3 번째 스테이지로부터의 n+3 번째 스캔펄스 및 n+2 번째 스테이지로부터의 n+3 스캔펄스에 응답하여, 인에이블용 노드를 제 1 직류 전압원으로 방전시키는 제 10 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.and a tenth switching element for discharging the enable node to the first DC voltage source in response to the n + 3 th scan pulse from the n + 3 th stage and the n + 3 scan pulse from the n + 2 th stage. A shift register characterized in that. 제 10 항에 있어서,The method of claim 10, 상기 노드 제어부는 제 1 교류 전압원과, 상기 제 1 교류 전압원에 대하여 반전된 위상을 갖는 제 2 교류 전압원을 사용하여 상기 제 1 및 제 2 디스에이블용 노드의 논리값을 제어하는 것을 특징으로 하는 쉬프트 레지스터.And the node controller controls a logic value of the first and second disable nodes using a first AC voltage source and a second AC voltage source having an inverted phase with respect to the first AC voltage source. register.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8704807B2 (en) 2010-05-07 2014-04-22 Samsung Display Co., Ltd. Scan driver, method of driving the scan driver, and organic light-emitting display including the scan driver
CN104537977A (en) * 2015-01-20 2015-04-22 京东方科技集团股份有限公司 GOA (Gate Driver on Array) unit and driving method, GOA circuit and display device
CN110364110A (en) * 2019-08-15 2019-10-22 京东方科技集团股份有限公司 Shift register and its driving method, gate driving circuit, display device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8704807B2 (en) 2010-05-07 2014-04-22 Samsung Display Co., Ltd. Scan driver, method of driving the scan driver, and organic light-emitting display including the scan driver
CN104537977A (en) * 2015-01-20 2015-04-22 京东方科技集团股份有限公司 GOA (Gate Driver on Array) unit and driving method, GOA circuit and display device
CN104537977B (en) * 2015-01-20 2017-08-11 京东方科技集团股份有限公司 A kind of GOA unit and driving method, GOA circuits and display device
US9905192B2 (en) 2015-01-20 2018-02-27 Boe Technology Group Co., Ltd. GOA unit and driving method, GOA circuit and display device
CN110364110A (en) * 2019-08-15 2019-10-22 京东方科技集团股份有限公司 Shift register and its driving method, gate driving circuit, display device
CN110364110B (en) * 2019-08-15 2021-03-23 京东方科技集团股份有限公司 Shift register and driving method thereof, gate drive circuit and display device

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