KR101327840B1 - A liquid crystal display device - Google Patents

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KR101327840B1 KR1020060137642A KR20060137642A KR101327840B1 KR 101327840 B1 KR101327840 B1 KR 101327840B1 KR 1020060137642 A KR1020060137642 A KR 1020060137642A KR 20060137642 A KR20060137642 A KR 20060137642A KR 101327840 B1 KR101327840 B1 KR 101327840B1
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Abstract

본 발명은 액정패널의 사이즈를 줄임과 아울러 출력 특성을 향상시킬 수 있는 액정표시장치에 관한 것으로, 다수의 게이트 라인들 및 다수의 데이터 라인들에 의해 정의된 다수의 화소영역들을 갖는 액정패널; 상기 액정패널에 내장되어, 상기 게이트 라인들을 구동하기 위한 스캔펄스를 출력하는 쉬프트 레지스터; 상기 쉬프트 레지스터에 구비되어, 상기 쉬프트 레지스터의 출력을 제어하는 다수의 제어용 스위칭소자들; 상기 화소영역에 구비되며, 상기 게이트 라인으로부터의 스캔펄스에 응답하여 상기 데이터 라인으로부터의 데이터 신호를 스위칭하고, 이를 상기 화소영역의 화소전극에 공급하는 화소용 스위칭소자를 포함하며; 상기 화소용 스위칭소자의 채널 길이와 상기 적어도 하나의 제어용 스위칭소자의 채널 길이가 서로 다른 것을 그 특징으로 한다.The present invention relates to a liquid crystal display device capable of reducing the size of the liquid crystal panel and improving output characteristics, the liquid crystal panel having a plurality of pixel regions defined by a plurality of gate lines and a plurality of data lines; A shift register embedded in the liquid crystal panel and outputting a scan pulse for driving the gate lines; A plurality of control switching elements provided in the shift register to control an output of the shift register; A pixel switching element provided in the pixel region, for switching a data signal from the data line in response to a scan pulse from the gate line and supplying the data signal to a pixel electrode of the pixel region; A channel length of the pixel switching element and a channel length of the at least one control switching element are different from each other.
액정표시장치, 쉬프트 레지스터, 노드, 열화 LCD, Shift Register, Node, Degradation

Description

액정표시장치{A liquid crystal display device}[0001] The present invention relates to a liquid crystal display device,

도 1은 종래의 쉬프트 레지스터에서 하나의 스테이지에 대한 블록 구성도1 is a block diagram of one stage in a conventional shift register

도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면 2 is a view illustrating a shift register according to an embodiment of the present invention.

도 3은 도 2의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면3 is a diagram illustrating waveforms of an input signal supplied to each stage of FIG. 2 and an output signal output from each stage;

도 4는 도 2의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면4 is a diagram illustrating a circuit configuration of a node controller provided in third and fourth stages of FIG. 2.

도 5는 본 발명의 실시예에 따른 쉬프트 레지스터가 내장된 액정패널을 나타낸 도면5 is a view showing a liquid crystal panel with a shift register according to an embodiment of the present invention.

도 6은 종래의 쉬프트 레지스터로부터의 출력과 본 발명에 따른 쉬프트 레지스터로부터의 출력을 비교 설명하기 위한 도면FIG. 6 is a view for comparing the output from the conventional shift register with the output from the shift register according to the present invention. FIG.

*도면의 주요부에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

205 : 노드 제어부 Tru : 풀업 스위칭소자205: node controller Tru: pull-up switching element

Trd : 풀다운 스위칭소자 Vac : 교류 전압원Trd: Pull-down switching element Vac: AC voltage source

Vdc : 직류 전압원 ST : 스테이지Vdc: DC voltage source ST: Stage

Vout : 스캔펄스 Q : 인에이블용 노드Vout: Scan pulse Q: Enable node

QB : 디스에이블용 노드QB: Node for disable

본 발명은 액정표시장치에 관한 것으로, 특히 액정패널의 사이즈를 줄임과 아울러 출력 특성을 향상시킬 수 있는 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device capable of reducing the size of the liquid crystal panel and improving output characteristics.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. A conventional liquid crystal display device displays an image by adjusting the light transmittance of a liquid crystal using an electric field. To this end, a liquid crystal display device includes a liquid crystal panel in which pixel regions are arranged in a matrix form, and a driving circuit for driving the liquid crystal panel.

상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다. In the liquid crystal panel, a plurality of gate lines and a plurality of data lines are arranged in an intersecting manner, and a pixel region is located in an area defined by vertically intersecting the gate lines and the data lines. Pixel electrodes and a common electrode for applying an electric field to each of the pixel regions are formed on the liquid crystal panel.

상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.Each of the pixel electrodes is connected to the data line via a source terminal and a drain terminal of a thin film transistor (TFT) as a switching element. The thin film transistor is turned on by a scan pulse applied to a gate terminal via the gate line so that a data signal of the data line is charged to the pixel voltage.

한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다. The driving circuit may include a gate driver for driving the gate lines, a data driver for driving the data lines, a timing controller for supplying a control signal for controlling the gate driver and the data driver, and a liquid crystal display device. It is provided with a power supply for supplying a variety of driving voltages used in.

상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.The gate driver sequentially supplies scan pulses to the gate lines to sequentially drive the liquid crystal cells on the liquid crystal panel by one line. The data driver supplies a pixel voltage signal to each of the data lines whenever a scan pulse is supplied to any one of the gate lines. Accordingly, the liquid crystal display displays an image by adjusting light transmittance by an electric field applied between the pixel electrode and the common electrode according to the pixel voltage signal for each liquid crystal cell.

여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. 이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.Here, the gate driver includes a shift register for sequentially outputting the scan pulses as described above. Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

상기 쉬프트 레지스터는 일렬로 배열된 다수의 스테이지를 갖는다. 각 스테이지는 게이트 라인들에 각각 접속되어, 각 게이트 라인에 스캔펄스를 공급한다.The shift register has a plurality of stages arranged in a line. Each stage is connected to gate lines, respectively, to supply a scan pulse to each gate line.

그리고, 각 스테이지는 전단 스테이지로부터의 스캔펄스에 응답하여 인에이블되고, 다음단 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.Each stage is then enabled in response to the scan pulse from the preceding stage and disabled in response to the scan pulse from the next stage.

일반적으로, 각 스테이지는 인에이블용 노드 및 디스에이블용 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 상기 인에이블용 노드의 상태에 따라 스캔펄스를 출력하는 풀업 스위칭소자와, 상기 디스에이블용 노드의 상태에 따라 오프전압을 출력하는 풀다운 스위칭소자를 포함한다.In general, each stage includes a node controller for controlling the charging and discharging states of the enable node and the disable node, a pull-up switching device that outputs a scan pulse according to the state of the enable node, and the disable And a pull-down switching device for outputting an off voltage according to the state of the node.

한편, 상기 각 스테이지는 한 프레임 중 한 수평기간(1H)을 제외한 나머지 기간동안 오프 전압을 출력하기 때문에, 상기 디스에이블용 노드가 충전상태로 유지되는 시간이 상기 인에이블용 노드가 충전상태로 유지되는 시간보다 훨씬 더 길어질 수밖에 없다. 이에 따라, 상기 디스에이블용 노드에 접속된 풀다운 스위칭소자는 상기 풀업 스위칭소자보다 훨씬 더 오랫동안 턴-온상태를 유지한다. 이로 인해, 상기 풀다운 스위칭소자가 쉽게 열화되는 문제점이 발생한다.On the other hand, since each stage outputs an off voltage for the remaining period except one horizontal period (1H) of one frame, the time for which the disable node is kept in the charged state is maintained in the charged state. It will be much longer than it will be. Accordingly, the pull-down switching device connected to the disable node remains turned on for much longer than the pull-up switching device. This causes a problem that the pull-down switching device is easily degraded.

이러한 문제점을 해결하기 위하여, 상기 디스에이블용 노드를 2개 이상 구비한 스테이지를 갖는 쉬프트 레지스터가 개발되었다. 이러한 쉬프트 레지스터는, 상기 디스에이블용 노드를 프레임별로 교대로 충전시켜 각 디스에이블용 노드에 접속된 풀다운 스위칭소자의 열화를 방지할 수 있다.In order to solve this problem, a shift register having a stage having two or more disable nodes has been developed. Such a shift register may alternately charge the disable nodes on a frame-by-frame basis to prevent deterioration of a pull-down switching device connected to each disable node.

이하, 첨부된 도면을 참조하여 종래의 스테이지의 구성을 상세히 설명하면 다음과 같다.Hereinafter, a configuration of a conventional stage will be described in detail with reference to the accompanying drawings.

도 1은 종래의 쉬프트 레지스터에서 하나의 스테이지에 대한 블록 구성도이다.1 is a block diagram of one stage in a conventional shift register.

종래의 스테이지는, 도 1에 도시된 바와 같이, 인에이블용 노드(Q)의 충전/방전 상태, 그리고 제 1 디스에이블용 노드(QB1)의 충전/방전 상태, 및 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어하는 노드 제어부(201)와, 상기 인에이블용 노드(Q)의 상태에 따라 스캔펄스(Vout)를 출력하는 풀업 스위칭소자(Tru)와, 상기 제 1 디스에이블용 노드(QB1)의 상태에 따라 오프 전압원(Vdc2)을 출력하는 제 1 풀다운 스위칭소자(Trd1), 상기 제 2 디스에이블용 노드(QB2)의 상태에 따라 오프 전압원(Vdc2)을 출력하는 제 2 풀다운 스위칭소자(Trd2)를 포함한다.In the conventional stage, as shown in FIG. 1, the charge / discharge state of the enable node Q, the charge / discharge state of the first disable node QB1, and the second disable node ( The node control unit 201 for controlling the charge / discharge state of the QB2, the pull-up switching device Tru which outputs a scan pulse Vout according to the state of the enable node Q, and the first disable. A first pull-down switching device Trd1 outputting the off voltage source Vdc2 according to the state of the node QB1, and a second outputting off voltage source Vdc2 according to the state of the second disable node QB2. And a pull-down switching device Trd2.

여기서, 상기 스테이지가 디스에이블되는 기간에 상기 제 1 및 제 2 디스에이블용 노드(QB2) 중 하나가 충전되고, 나머지 하나는 방전된다. 예를들어, 상기 제 1 디스에이블용 노드(QB1)가 충전되고 상기 제 2 디스에이블용 노드(QB2)가 방전되면, 상기 제 1 디스에이블용 노드(QB1)에 게이트단자가 접속된 제 1 풀다운 스위칭소자(Trd1)가 동작하고, 제 2 디스에이블용 노드(QB2)에 게이트단자가 접속된 제 2 풀다운 스위칭소자(Trd2)는 동작하지 않는다. 즉, 상기 제 2 풀다운 스위칭소자(Trd2)는 휴지기간을 갖는다.Here, one of the first and second disable nodes QB2 is charged while the stage is disabled, and the other is discharged. For example, when the first disable node QB1 is charged and the second disable node QB2 is discharged, a first pull-down in which a gate terminal is connected to the first disable node QB1 is discharged. The switching element Trd1 operates, and the second pull-down switching element Trd2 having the gate terminal connected to the second disable node QB2 does not operate. That is, the second pull-down switching device Trd2 has a rest period.

이와 같이, 제 1 풀다운 스위칭소자(Trd1)와 제 2 풀다운 스위칭소자(Trd2)가 교대로 구동되기 때문에, 각 풀다운 스위칭소자의 열화를 방지할 수 있다.As described above, since the first pull-down switching device Trd1 and the second pull-down switching device Trd2 are alternately driven, deterioration of each pull-down switching device can be prevented.

그러나, 이와 같은 구조로 인해, 종래의 스테이지의 노드 제어부(201)는 많은 수의 스위칭소자를 구비한다. 즉, 상기 노드 제어부(201)는 한 개의 인에이블용 노드(Q)와 두 개의 디스에이블용 노드(QB1, QB2)를 제어하기 위한 많은 수의 스위칭소자를 가질 수밖에 없다. 이로 인해, 스테이지의 사이즈가 커지고, 또한 많은 수의 스위칭소자에 따른 비용도 증가하게 된다.However, due to this structure, the node control unit 201 of the conventional stage is provided with a large number of switching elements. That is, the node controller 201 may have a large number of switching elements for controlling one enable node Q and two disable nodes QB1 and QB2. This increases the size of the stage and increases the cost associated with a large number of switching elements.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 각 스테이지의 노드 제어부가 자신에 구비된 디스에이블용 노드 및 다른 스테이지의 디스에이블용 노드를 같이 제어하도록 함으로써 스위칭소자의 수를 줄여 비용을 절감하고 스테이지의 사이즈를 줄일 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, by reducing the number of switching elements by allowing the node control unit of each stage to control the disable node and the disable node of the other stage together The purpose is to provide a shift register that can reduce the size of the stage.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 다수의 게이트 라인들 및 다수의 데이터 라인들에 의해 정의된 다수의 화소영역들을 갖는 액정패널; 상기 액정패널에 내장되어, 상기 게이트 라인들을 구동하기 위한 스캔펄스를 출력하는 쉬프트 레지스터; 상기 쉬프트 레지스터에 구비되어, 상기 쉬프트 레지스터의 출력을 제어하는 다수의 제어용 스위칭소자들; 상기 화소영역에 구비되며, 상기 게이트 라인으로부터의 스캔펄스에 응답하여 상기 데이터 라인으로부터의 데이터 신호를 스위칭하고, 이를 상기 화소영역의 화소전극에 공급하는 화소용 스위칭소자를 포함하며; 상기 화소용 스위칭소자의 채널 길이와 상기 적어도 하나의 제어용 스위칭소자의 채널 길이가 서로 다른 것을 그 특징으로 한다.According to an aspect of the present invention, there is provided a liquid crystal display device including: a liquid crystal panel having a plurality of pixel regions defined by a plurality of gate lines and a plurality of data lines; A shift register embedded in the liquid crystal panel and outputting a scan pulse for driving the gate lines; A plurality of control switching elements provided in the shift register to control an output of the shift register; A pixel switching element provided in the pixel region, for switching a data signal from the data line in response to a scan pulse from the gate line and supplying the data signal to a pixel electrode of the pixel region; A channel length of the pixel switching element and a channel length of the at least one control switching element are different from each other.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터 및 이를 구비한 액정표시장치를 상세히 설명하면 다음과 같다.Hereinafter, a shift register and a liquid crystal display having the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 3은 도 2의 각 스테이지에 공급되는 입력신호 및 각 스테이지로부터 출력되는 출력신호의 파형을 나타낸 도면이다.2 is a diagram illustrating a shift register according to an exemplary embodiment of the present invention, and FIG. 3 is a diagram illustrating waveforms of an input signal supplied to each stage of FIG. 2 and an output signal output from each stage.

이하, 모든 스위칭소자들, 풀업 스위칭소자, 및 풀다운 스위칭소자는 N형 MOS(Metal Oxide Semiconductor) 트랜지스터 및 P형 MOS 트랜지스터 중 하나이며, 본 발명에서는 N형 MOS 트랜지스터를 사용하여 설명하기로 한다. Hereinafter, all the switching elements, the pull-up switching element, and the pull-down switching element are one of an N-type metal oxide semiconductor (MOS) transistor and a P-type MOS transistor, and the present invention will be described using an N-type MOS transistor.

본 발명의 제 1 실시예에 따른 쉬프트 레지스터는, 도 2에 도시된 바와 같이, 다수의 게이트 라인들을 구동하기 위한 다수의 스테이지(ST201, ST202, ST203, ...)를 가진다.The shift register according to the first embodiment of the present invention has a plurality of stages ST201, ST202, ST203, ... for driving the plurality of gate lines, as shown in FIG.

여기서, 각 스테이지(ST201, ST202, ST203, ...)는 인에이블용 노드(Q), 상기 인에이블용 노드(Q)에 접속된 풀업 스위칭소자(Tru), 제 1 디스에이블용 노드(QB1), 상기 제 1 디스에이블용 노드(QB1)에 접속된 제 1 풀다운 스위칭소자(Trd1), 제 2 디스에이블용 노드(QB2), 및, 상기 제 2 디스에이블용 노드(QB2)에 접속된 제 2 풀다운 스위칭소자(Trd2)를 포함한다.Here, each stage ST201, ST202, ST203, ... includes an enable node Q, a pull-up switching element Tru connected to the enable node Q, and a first disable node QB1. ), A first pull-down switching device Trd1 connected to the first disable node QB1, a second disable node QB2, and a second connect node connected to the second disable node QB2. 2 pull-down switching device (Trd2).

제 2n-3(n은 2 이상의 자연수) 스테이지에 구비된 노드 제어부(205)는 상기 제 2n-3 스테이지에 구비된 인에이블용 노드(Q) 및 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어함과 아울러 제 2n-2 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어한다. The node control unit 205 provided in the 2n-3 (n is a natural number of 2 or more) stages is used to charge / enable the enable node Q and the first disable node QB1 provided in the 2n-3 stage. In addition to controlling the discharge state, the charge / discharge state of the first disable node QB1 provided in the 2n-2 stage is controlled.

그리고, 상기 제 2n-2 스테이지에 구비된 노드 제어부(205)는 제 2n-2 스테이지에 구비된 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어함과 아울러 상기 제 2n-3 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어한다.The node control unit 205 provided in the second n-2 stage controls the charging / discharging states of the enable node Q and the second disable node QB2 provided in the second n-2 stage. In addition, the charge / discharge state of the second disable node QB2 included in the second n-3 stage is controlled.

이를 위해, 상기 제 2n-3 스테이지의 제 1 디스에이블용 노드(QB1)와 제 2n-2 스테이지의 제 1 디스에이블용 노드(QB1)는 서로 연결되어 있으며, 상기 제 2n-2 스테이지의 제 2 디스에이블용 노드(QB2)와 제 2n-2 스테이지의 제 2 디스에이블용 노드(QB2)는 서로 전기적으로 연결되어 있다.To this end, the first disable node QB1 of the 2n-3 stage and the first disable node QB1 of the 2n-2 stage are connected to each other, and the second The disable node QB2 and the second disable node QB2 of the 2n-2 stage are electrically connected to each other.

예를들어, 제 3 스테이지(ST203)에 구비된 노드 제어부(205)는 상기 제 3 스테이지(ST203)에 구비된 인에이블용 노드(Q) 및 제 1 디스에이블용 노드(QB1)의 충 전/방전 상태를 제어함과 아울러 제 4 스테이지(ST204)에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제어한다.For example, the node controller 205 provided in the third stage ST203 may be configured to charge / charge the enable node Q and the first disable node QB1 provided in the third stage ST203. In addition to controlling the discharge state, the charge / discharge state of the first disable node QB1 included in the fourth stage ST204 is controlled.

그리고, 상기 제 4 스테이지(ST204)에 구비된 노드 제어부(205)는 상기 제 4 스테이지(ST204)에 구비된 인에이블용 노드(Q) 및 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어함과 아울러 상기 제 3 스테이지(ST203)에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제어한다.The node control unit 205 provided in the fourth stage ST204 may be configured to charge / discharge states of the enable node Q and the second disable node QB2 provided in the fourth stage ST204. And control the charge / discharge state of the second disable node QB2 included in the third stage ST203.

이를 위해, 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)와 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)는 서로 연결되어 있으며, 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)와 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)는 서로 전기적으로 연결되어 있다.To this end, the first disable node QB1 of the third stage ST203 and the first disable node QB1 of the fourth stage ST204 are connected to each other, and the fourth stage ST204 is connected to each other. The second disable node QB2 of FIG. 3) and the second disable node QB2 of the third stage ST203 are electrically connected to each other.

특히, 상기 제 2n-3 스테이지에 구비된 노드 제어부(205)는 상기 제 2n-3 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태 및 상기 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 충전/방전 상태를 제 1 교류 전압원으로 제어한다. In particular, the node control unit 205 provided in the second n-3 stage includes the charge / discharge state of the first disable node QB1 provided in the second n-3 stage and the second nn stage. The charge / discharge state of the first disable node QB1 is controlled by the first AC voltage source.

그리고, 상기 2n-2 번째 스테이지에 구비된 노드 제어부(205)는 상기 제 2n-2 스테이지에 구비된 제 2 디스에이블용 노드(QB2) 및 상기 제 2n-3 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 충전/방전 상태를 제 2 교류 전압원(Vac2)으로 제어한다. The node control unit 205 provided in the 2n-2th stage is configured for the second disable node QB2 provided in the 2n-2 stage and the second disable unit provided in the 2n-3 stage. The charging / discharging state of the node QB2 is controlled by the second AC voltage source Vac2.

즉, 상기 스테이지들(ST201, ST202, ST203, ...) 중 기수번째 스테이지들(ST201, ST203, ST205, ...)에 구비된 각 노드 제어부(205)는 상기 제 1 교류 전 압원(Vac1)을 공급받으며, 우수번째 스테이지들(ST202, ST204, ST206, ...)에 구비된 각 노드 제어부(205)는 상기 제 2 교류 전압원(Vac2)을 공급받는다.That is, each node control unit 205 provided in the odd stages ST201, ST203, ST205,..., Among the stages ST201, ST202, ST203,... ) Is supplied, and each node controller 205 provided in even-numbered stages ST202, ST204, ST206,... Is supplied with the second AC voltage source Vac2.

여기서, 상기 제 1 교류 전압원(Vac1)과 제 2 교류 전압원(Vac2)은 프레임단위로 전압이 변화하는 교류 전압원으로, 상기 제 1 교류 전압원(Vac1)은 제 2 교류 전압원(Vac2)에 대하여 180도 위상반전된 형태를 갖는다.Here, the first AC voltage source Vac1 and the second AC voltage source Vac2 are AC voltage sources whose voltage changes in units of frames, and the first AC voltage source Vac1 is 180 degrees with respect to the second AC voltage source Vac2. It has a phase inverted form.

한편, 상기 각 스테이지(ST201, ST202, ST203, ...)는 제 1 직류 전압원(Vdc1)을 공급받아 자신의 인에이블용 노드(Q)를 충전시키며, 제 2 직류 전압원(Vdc2)을 공급받아 이를 오프 전압원으로서 출력한다. Meanwhile, each of the stages ST201, ST202, ST203, ... receives a first DC voltage source Vdc1 to charge its enable node Q, and receives a second DC voltage source Vdc2. This is output as an off voltage source.

또한, 각 스테이지(ST201, ST202, ST203, ...)는 상기 제 1 직류 전압원(Vdc1) 대신에 전단 스테이지로부터의 스캔펄스를 공급받아 자신의 인에이블용 노드(Q)를 충전시킬 수도 있다.In addition, each stage ST201, ST202, ST203, ... may receive the scan pulse from the front stage instead of the first DC voltage source Vdc1 to charge its enable node Q.

여기서, 상기 제 1 직류 전압원(Vdc1)은 정극성의 전압원을 의미하며, 상기 제 2 직류 전압원(Vdc2)은 부극성의 전압원을 의미한다.Here, the first DC voltage source Vdc1 means a positive voltage source, and the second DC voltage source Vdc2 means a negative voltage source.

이와 같이 구성된 각 스테이지(ST201, ST202, ST203, ...)는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 어느 하나의 클럭펄스를 공급받고, 공급된 클럭펄스를 스캔펄스로서 출력한다.Each of the stages ST201, ST202, ST203, ... configured as described above receives one of the first to fourth clock pulses CLK1 to CLK4 and outputs the supplied clock pulse as a scan pulse. .

도 3에 도시된 바와 같이, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되 고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력된다. As shown in FIG. 3, the first to fourth clock pulses CLK1 to CLK4 are delayed by one pulse width and output. That is, the second clock pulse CLK2 is output by being phase-delayed by one pulse width than the first clock pulse CLK1, and the third clock pulse CLK3 is one pulse than the second clock pulse CLK2. Phase delayed by a width and output, the fourth clock pulse (CLK4) is phase-delayed output by one pulse width than the third clock pulse (CLK3), and output by one pulse width than the fourth clock pulse (CLK4) The phase is delayed and output by being delayed by one pulse width than the first clock pulse CLK1.

이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다.In this case, the first to fourth clock pulses CLK1 to CLK4 are sequentially output, and are also output while cycling. That is, after the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output, the first clock pulse CLK1 to the fourth clock pulse CLK4 are sequentially output. Accordingly, the first clock pulse CLK1 is output in a period between the fourth clock pulse CLK4 and the second clock pulse CLK2.

이와 같은 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 각각은 일정한 주기를 가지고 계속적으로 출력된다. 따라서, 상기와 같이 네 개의 클럭펄스를 사용할 경우, 제 1 내지 제 4 스테이지(ST201 내지 ST204)는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 스캔펄스로서 출력한다.Each of the first to fourth clock pulses CLK1 to CLK4 is continuously output at a predetermined period. Therefore, when four clock pulses are used as described above, the first to fourth stages ST201 to ST204 output the first to fourth clock pulses CLK1 to CLK4 as scan pulses.

이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는, 상술한 바와 같이, 한 클럭펄스씩 위상지연되어 있기 때문에, 상기 제 1 내지 제 4 스테이지(ST201 내지 ST204)로부터 출력되는 각 스캔펄스(Vout1 내지 Vout4)도 서로 한 펄스폭만큼씩 위상지연되어 출력된다. At this time, since the first to fourth clock pulses CLK1 to CLK4 are phase-delayed by one clock pulse as described above, each of the scan pulses output from the first to fourth stages ST201 to ST204. (Vout1 to Vout4) are also phase-delayed by one pulse width and outputted.

즉, 상기 각 스캔펄스(Vout1 내지 Vout4)는 순차적으로 출력된다. 그리고, 제 5 스테이지(ST205)는 다시 상기 제 1 클럭펄스(CLK1)를 제 6 스캔펄스(Vout6)로서 출력한다. 이때, 제 5 스테이지(ST205)가 출력하는 제 1 클럭펄스(CLK1)는 상기 제 1 스테이지(ST201)로부터 출력된 제 1 클럭펄스(CLK1)로부터 한 주기 지연된 펄 스이다.That is, the scan pulses Vout1 to Vout4 are sequentially output. The fifth stage ST205 again outputs the first clock pulse CLK1 as a sixth scan pulse Vout6. At this time, the first clock pulse CLK1 output by the fifth stage ST205 is a pulse delayed by one period from the first clock pulse CLK1 output from the first stage ST201.

한편, 이와 같은 각 스테이지(ST201, ST202, ST203, ...)가 상술한 바와 같은 스캔펄스를 출력하기 위해서는 각 스테이지(ST201, ST202, ST203, ...)가 인에이블 상태가 되어야 하며, 또한 각 스테이지(ST201, ST202, ST203, ...)가 오프 전압원을 출력하기 위해서는 디스에이블 상태가 되어야 한다.On the other hand, in order for each stage ST201, ST202, ST203, ... to output the scan pulse as described above, each stage ST201, ST202, ST203, ... must be enabled and Each stage ST201, ST202, ST203, ... must be disabled in order to output an off voltage source.

이를 위해서, 각 스테이지(ST201, ST202, ST203, ...)는 전단 스테이지로부터의 스캔펄스에 응답하여 인에이블되고, 후단 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.For this purpose, each stage ST201, ST202, ST203, ... is enabled in response to the scan pulse from the front stage, and disabled in response to the scan pulse from the rear stage.

제 2n-1 스테이지 및 제 2n 스테이지는 제 2n-2 스테이지로부터의 제 2n-2 스캔펄스에 응답하여 동시에 인에이블됨과 아울러 제 2n+2 스테이지로부터의 제 2n+2 스캔펄스에 응답하여 동시에 디스에이블된다.The 2n-1 and 2n stages are simultaneously enabled in response to the 2n-2 scan pulses from the 2n-2 stages and simultaneously disabled in response to the 2n + 2 scan pulses from the 2n + 2 stages. do.

그리고, 상기 인에이블된 제 2n 스테이지는 제 2n 스캔펄스를 출력하고, 이 제 2n 스캔펄스를 제 2n+1 및 제 2n+2 스테이지에 공급함으로써, 상기 제 2n+1 및 제 2n+2 스테이지를 동시에 인에이블시킨다. 또한, 상기 제 2n 스테이지는 상기 제 2n 스캔펄스를 제 2n-3 및 제 2n-2 스테이지에 공급함으로써 상기 제 2n-3 및 제 2n-2 스테이지를 동시에 디스에이블시킨다.The enabled 2n stage outputs a 2n scan pulse, and supplies the 2n scan pulse to the 2n + 1 and 2n + 2 stages, thereby providing the 2n + 1 and 2n + 2 stages. Enable at the same time. In addition, the second n stage simultaneously disables the second n-3 and second n-2 stages by supplying the second n scan pulses to the second n-3 and second n-2 stages.

예를들어, 도 2의 제 3 스테이지(ST203) 및 제 4 스테이지(ST204)는 제 2 스테이지(ST202)로부터의 제 2 스캔펄스(Vout2)에 응답하여 동시에 인에이블됨과 아울러, 제 6 스테이지(ST206)로부터의 제 6 스캔펄스(Vout6)에 응답하여 동시에 디스에이블된다.For example, the third stage ST203 and the fourth stage ST204 of FIG. 2 are simultaneously enabled in response to the second scan pulse Vout2 from the second stage ST202 and the sixth stage ST206. Are simultaneously disabled in response to the sixth scan pulse Vout6 from

그리고, 상기 인에이블된 제 4 스테이지(ST204)는 제 4 스캔펄스(Vout4)를 출력하고, 이 제 4 스캔펄스(Vout4)를 제 5 및 제 6 스테이지(ST205, ST206)에 공급함으로써 상기 제 5 및 제 6 스테이지(ST205, ST206)를 동시에 인에이블시킨다. 또한, 상기 제 4 스테이지(ST204)는 상기 제 4 스캔펄스(Vout4)를 제 1 및 제 2 스테이지(ST201, ST202)에 공급함으로써 상기 제 1 및 제 2 스테이지(ST201, ST202)를 동시에 디스에이블시킨다.The enabled fourth stage ST204 outputs the fourth scan pulse Vout4 and supplies the fourth scan pulse Vout4 to the fifth and sixth stages ST205 and ST206. And the sixth stages ST205 and ST206 at the same time. In addition, the fourth stage ST204 simultaneously disables the first and second stages ST201 and ST202 by supplying the fourth scan pulse Vout4 to the first and second stages ST201 and ST202. .

한편, 제 1 및 제 2 스테이지(ST201, ST202)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.On the other hand, the first and second stages ST201 and ST202 are enabled in response to the start pulse Vst from the timing controller.

여기서, 상기 각 스테이지(ST201, ST202, ST203, ...)에 구비된 각 노드 제어부(205)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.Here, the configuration of each node control unit 205 provided in the stages ST201, ST202, ST203, ... will be described in more detail as follows.

도 4는 도 2의 제 3 및 제 4 스테이지에 구비된 노드 제어부의 회로 구성을 나타낸 도면이다.4 is a diagram illustrating a circuit configuration of the node controller provided in the third and fourth stages of FIG. 2.

여기서, 기수번째 스테이지들(제 2n-1 스테이지 ST201, ST203, ST205, ...)과 상기 우수번째 스테이지들(제 2n 스테이지 ST202, ST204, ST206, ...)은 서로 다른 구성을 가진다.Here, the odd-numbered stages (2n-1st stages ST201, ST203, ST205, ...) and the even-numbered stages (2nn stages ST202, ST204, ST206, ...) have different configurations.

먼저, 기수번째 스테이지들(ST201, ST203, ST205, ...)에 구비된 노드 제어부(205)는, 도 4에 도시된 바와 같이, 제 1 내지 제 11 스위칭소자(Tr1 내지 Tr11)를 갖는다.First, the node control unit 205 provided in the odd stages ST201, ST203, ST205, ... has first to eleventh switching elements Tr1 to Tr11, as shown in FIG.

즉, 제 2n-1 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 2n-2 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.That is, the first switching device Tr1 provided in the 2n-1 stage transmits the enable node Q of the 2n-1 stage to the first DC voltage source in response to the scan pulse from the 2n-2 stage. Charge to Vdc1).

예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 1 스위칭소자(Tr1)는 제 2 스테이지(ST202)로부터의 제 2 스캔펄스(Vout2)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. For example, the first switching device Tr1 included in the third stage ST203 of FIG. 4 may be configured to respond to the second scan pulse Vout2 from the second stage ST202 of the third stage ST203. The enable node Q is charged with the first DC voltage source Vdc1.

이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자는 제 2 스테이지(ST202)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속된다.To this end, a gate terminal of the first switching device Tr1 provided in the third stage ST203 is connected to the second stage ST202, and a drain terminal of the power supply line for transmitting the first DC voltage source Vdc1. The source terminal is connected to the enabling node Q of the third stage ST203.

상기 제 2n-1 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. The second switching device Tr2 provided in the 2n-1 stage is in response to the first AC voltage source Vac1 supplied to the first disable node QB1 of the 2n-1 stage. The enable node Q of the stage is discharged to the second DC voltage source Vdc2.

예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 2 스위칭소자(Tr2)는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the second switching device Tr2 provided in the third stage ST203 of FIG. 4 is the first AC voltage source Vac1 supplied to the first disable node QB1 of the third stage ST203. In response to), the enabling node Q of the third stage ST203 is discharged to the second DC voltage source Vdc2.

이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the second switching device Tr2 provided in the third stage ST203 is connected to the first disable node QB1 of the third stage ST203, and the drain terminal thereof is connected to the third disable node QB1. It is connected to the enable node Q of the stage ST203, and the source terminal is connected to the power supply line which transmits the said 2nd DC voltage source Vdc2.

상기 제 2n-1 스테이지에 구비된 제 3 스위칭소자(Tr3)는 제 2n 스테이지를 통해 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The third switching device Tr3 provided in the 2n-1 stage responds to the second AC voltage source Vac2 supplied to the second disable node QB2 of the 2n-1 stage through the 2nn stage. Thus, the enable node Q of the 2n-1 stage is discharged to the second DC voltage source Vdc2.

즉, 상기 제 2n-1 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시키는데, 이때 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2n 스테이지의 노드 제어부(205)에 의해 제어된다.That is, the third switching device Tr3 provided in the 2n-1 stage is configured to respond to the second AC voltage source Vac2 supplied to the second disable node QB2 of the 2n-1 stage. The enable node Q of the 2n-1 stage is discharged to the second DC voltage source Vdc2, where the state of the second disable node QB2 provided in the 2n-1 stage is the second n stage. Is controlled by the node control unit 205.

예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 3 스위칭소자(Tr3)는 제 4 스테이지(ST204)를 통해 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the third switching device Tr3 included in the third stage ST203 of FIG. 4 is connected to the second disable node QB2 of the third stage ST203 through the fourth stage ST204. In response to the supplied second AC voltage source Vac2, the enable node Q of the third stage ST203 is discharged to the second DC voltage source Vdc2.

이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the third switching device Tr3 provided in the third stage ST203 is connected to the second disable node QB2 of the third stage ST203, and the drain terminal of the third stage ST203 is connected to the second disable node QB2. It is connected to the enable node Q of the three stages ST203, and the source terminal is connected to a power supply line for transmitting the second DC voltage source Vdc2.

상기 제 2n-1 스테이지에 구비된 제 4 스위칭소자(Tr4)는 2n+2 번째 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n-1 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The fourth switching device Tr4 provided in the 2n-1 stage transmits the enable node Q of the 2n-1 stage to the second DC voltage source Vdc2 in response to the scan pulse from the 2n + 2th stage. To discharge).

예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 4 스위칭소자(Tr4)는 제 6 스테이지(ST206)로부터의 제 6 스캔펄스(Vout6)에 응답하여 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the fourth switching device Tr4 included in the third stage ST203 of FIG. 4 may be configured to respond to the sixth scan pulse Vout6 from the sixth stage ST206 of the third stage ST203. The enable node Q is discharged to the second DC voltage source Vdc2.

이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the fourth switching device Tr4 provided in the third stage ST203 is connected to the sixth stage ST206, and the drain terminal is a node for enabling the third stage ST203. It is connected to (Q), the source terminal is connected to the power supply line for transmitting the second DC voltage source (Vdc2).

상기 제 2n-1 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n-1 스테이지의 공통 노드(N)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.The fifth switching device Tr5 provided in the 2n-1 stage is turned on or turned off in response to the first AC voltage source Vac1 and, when turned on, the common node N of the 2n-1 stage. ) Is charged to the first AC voltage source Vac1.

예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 5 스위칭소자(Tr5)는 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST203)의 공통 노드(N)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다. For example, the fifth switching device Tr5 provided in the third stage ST203 of FIG. 4 is turned on or turned off in response to a first AC voltage source Vac1, and when turned on, the third stage The common node N of ST203 is charged with the first AC voltage source Vac1.

이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 접속된다.To this end, the gate terminal and the drain terminal of the fifth switching device Tr5 provided in the third stage ST203 are connected to a power line for transmitting the first AC voltage source Vac1, and the source terminal is connected to the third terminal ST203. It is connected to the common node N of the stage ST203.

상기 제 2n-1 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 제 2n-1 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n-1 스테이지의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The sixth switching device Tr6 provided in the 2n-1 stage is the second n-1 stage in response to the first DC voltage source Vdc1 charged in the enabling node Q of the 2n-1 stage. Common node N is discharged to second DC voltage source Vdc2.

예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 6 스위칭소자(Tr6)는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 3 스테이지(ST203)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the sixth switching device Tr6 provided in the third stage ST203 of FIG. 4 is connected to the first DC voltage source Vdc1 charged in the enabling node Q of the third stage ST203. In response, the common node N of the third stage ST203 is discharged to the second DC voltage source Vdc2.

이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the sixth switching element Tr6 provided in the third stage ST203 is connected to the enable node Q of the third stage ST203, and the drain terminal of the third stage ST203 is provided. It is connected to the common node N of ST203, and the source terminal is connected to the power supply line which transmits the said 2nd DC voltage source Vdc2.

상기 제 2n-1 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n-1 스테이지의 공통 노드(N)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다.The seventh switching device Tr7 provided in the 2n-1 stage is formed in response to the first AC voltage source Vac1 supplied to the common node N of the 2n-1 stage. The first disable node QB1 and the first disable node QB1 of the second nn stage are charged with the first AC voltage source Vac1.

즉, 상기 제 2n-1 스테이지에 구비된 제 7 스위칭소자(Tr7)는 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.That is, the seventh switching device Tr7 included in the 2n-1 stage is for the state of the first disable node QB1 provided in the 2n-1 stage and for the first disable provided in the 2n stage. The state of node QB1 is controlled together.

예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 상기 제 1 교류 전압원(Vac1)으로 충전시킨다. For example, the seventh switching device Tr7 included in the third stage ST203 of FIG. 4 may respond to the first AC voltage source Vac1 supplied to the common node N of the third stage ST203. The first disable node QB1 of the third stage ST203 and the first disable node QB1 of the fourth stage ST204 are charged with the first AC voltage source Vac1.

이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 7 스위칭소자(Tr7)의 게 이트단자는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 접속되며, 드레인단자는 상가 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속된다.To this end, the gate terminal of the seventh switching device Tr7 provided in the third stage ST203 is connected to the common node N of the third stage ST203, and the drain terminal of the first AC voltage source is provided. It is connected to the power supply line which transmits (Vac1), and a source terminal is connected to the 1st disable node QB1 of the said 3rd stage ST203.

상기 제 2n-1 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n-2 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The eighth switching device Tr8 provided in the 2n-1 stage includes the first disable node QB1 and the 2n stage of the 2n-1 stage in response to the scan pulse from the 2n-2 stage. The first disable node QB1 is discharged to the second DC voltage source Vdc2.

즉, 상기 제 2n-1 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.That is, the eighth switching device Tr8 provided in the 2n-1 stage is for the first disable node QB1 provided in the 2n-1 stage and the first disable device provided in the 2nn stage. The state of node QB1 is controlled together.

예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 8 스위칭소자(Tr8)는 제 2 스테이지(ST202)로부터의 제 2 스캔펄스(Vout2)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the eighth switching device Tr8 of the third stage ST203 of FIG. 4 may be configured to respond to the second scan pulse Vout2 from the second stage ST202 of the third stage ST203. The first disable node QB1 of the first disable node QB1 and the fourth stage ST204 is discharged to the second DC voltage source Vdc2.

이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 2 스테이지(ST202)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the eighth switching element Tr8 provided in the third stage ST203 is connected to the second stage ST202, and the drain terminal of the first stage ST203 is disabled. It is connected to the node QB1, and a source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.

상기 제 2n-1 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 2n-1 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1) 및 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The ninth switching device Tr9 of the 2n-1 stage is provided in response to the first DC voltage source Vdc1 charged in the enabling node Q of the 2n-1 stage. The first disable node QB1 and the first disable node QB1 of the second nn stage are discharged to the second DC voltage source Vdc2.

즉, 상기 제 2n-1 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 2n-1 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태 및 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 함께 제어한다.That is, the ninth switching device Tr9 provided in the second n-1 stage is in a state of the first disable node QB1 provided in the second n-1 stage and the first disable provided in the second nn stage. The state of the node QB1 is controlled together.

예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 9 스위칭소자(Tr9)는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1) 및 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the ninth switching device Tr9 of the third stage ST203 of FIG. 4 is connected to the first DC voltage source Vdc1 charged in the enabling node Q of the third stage ST203. In response, the first disable node QB1 of the third stage ST203 and the first disable node QB1 of the fourth stage ST204 are discharged to the second DC voltage source Vdc2.

이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the ninth switching device Tr9 provided in the third stage ST203 is connected to the enable node Q of the third stage ST203, and the drain terminal of the third stage ST203 is provided. It is connected to the first disable node QB1 of ST203, and the source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.

상기 제 2n-1 스테이지에 구비된 제 10 스위칭소자(Tr10)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 상기 제 2n-1 스테이지의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The tenth switching device Tr10 of the 2n-1 stage moves the common node N of the 2n-1 stage to the second DC voltage source Vdc2 in response to the start pulse Vst from the timing controller. Discharge.

예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 10 스위칭소자(Tr10)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 상기 제 3 스테이지(ST203)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the tenth switching element Tr10 included in the third stage ST203 of FIG. 4 controls the common node N of the third stage ST203 in response to the start pulse Vst from the timing controller. Discharge to the second DC voltage source Vdc2.

이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 상기 타이밍 콘트롤러에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the tenth switching element Tr10 provided in the third stage ST203 is connected to the timing controller, and the drain terminal is connected to the common node N of the third stage ST203. The source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.

이 제 10 스위칭소자(Tr10)는 매 프레임에 한번 출력되는 스타트 펄스(Vst)에 응답하여 자신이 속한 스테이지에 구비된 공통 노드(N)를 방전시킨다(초기화 시킨다).The tenth switching device Tr10 discharges (initializes) the common node N included in the stage to which the stage belongs to it in response to the start pulse Vst outputted once every frame.

상기 제 2n-1 스테이지(제 1 스테이지(ST201) 포함)에 구비된 제 11 스위칭소자(Tr11)는 상기 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The eleventh switching element Tr11 provided in the 2n-1 stage (including the first stage ST201) is turned on or turned off in response to the first AC voltage source Vac1 and is turned on. The second disable node QB2 of the 2n-1 stage is discharged to the second DC voltage source Vdc2.

즉, 상기 제 2n-1 스테이지에 구비된 제 11 스위칭소자(Tr11)는 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 직접 방전시키는 역할을 한다. 다시말하면, 상기 제 2n-1 스테이지는 자신에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 상기 제 11 스위칭소자(Tr11)와 제 2n 스테이지의 노드 제어부(205)로 같이 제어한다.That is, the eleventh switching device Tr11 provided in the 2n-1 stage directly discharges the second disable node QB2 of the 2n-1 stage. In other words, the 2n-1 stage controls the state of the second disable node QB2 provided therein by the eleventh switching element Tr11 and the node controller 205 of the 2n stage.

예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 11 스위칭소자(Tr11)는 상기 제 1 교류 전압원(Vac1)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the eleventh switching element Tr11 included in the third stage ST203 of FIG. 4 is turned on or turned off in response to the first AC voltage source Vac1, and when turned on, the third switching element Tr11 is turned on. The second disable node QB2 of the stage ST203 is discharged to the second DC voltage source Vdc2.

이를 위해, 상기 제 11 스위칭소자(Tr11)의 게이트단자는 상기 제 1 교류 전압원(Vac1)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, a gate terminal of the eleventh switching element Tr11 is connected to a power line for transmitting the first AC voltage source Vac1, and a drain terminal of the second disable node of the third stage ST203 QB2), the source terminal is connected to the power line for transmitting the second DC voltage source (Vdc2).

한편, 제 2n-1 스테이지에 구비된 풀업 스위칭소자(Tru)는 상기 제 2n-1 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 해당 클럭펄스를 제 2n-1 스캔펄스로서 출력한다. 그리고, 이 제 2n-1 스캔펄스를 제 2n-1 게이트 라인에 공급한다.Meanwhile, the pull-up switching device Tru provided in the 2n-1 stage transmits the corresponding clock pulse to the 2n-1 stage in response to the first DC voltage source Vdc1 charged in the enable node Q of the 2n-1 stage. -1 Output as scan pulse. The 2n-1 scan pulse is supplied to the 2n-1 gate line.

예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로 출력한다. 그리고, 이 제 3 스캔펄스(Vout3)를 제 3 게이트 라인에 공급한다. For example, the pull-up switching device Tru provided in the third stage ST203 of FIG. 4 responds to the first DC voltage source Vdc1 charged in the enabling node Q of the third stage ST203. The third clock pulse CLK3 is output as the third scan pulse Vout3. The third scan pulse Vout3 is supplied to the third gate line.

이를 위해, 상기 제 3 스테이지(ST203)에 구비된 풀업 스위칭소자(Tru)의 게이트 단자는 상기 제 3 스테이지(ST203)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 3 클럭펄스(CLK3)를 전송하는 클럭전송라인에 접속되며, 소스단자는 상기 제 3 게이트 라인에 접속된다.To this end, a gate terminal of the pull-up switching device Tru provided in the third stage ST203 is connected to an enable node Q of the third stage ST203, and a drain terminal thereof is connected to the third clock pulse. It is connected to a clock transmission line for transmitting CLK3, and a source terminal is connected to the third gate line.

상기 제 2n-1 스테이지에 구비된 제 1 풀다운 스위칭소자(Trd1)는 상기 제 2n-1 스테이지의 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력한다. 그리고, 이 오프 전압원을 제 2n-1 게이트 라인에 공급한다.The first pull-down switching device Trd1 included in the 2n-1 stage has a second direct current in response to the first AC voltage source Vac1 charged in the first disable node QB1 of the 2n-1 stage. The voltage source Vdc2 is output as an off voltage source. Then, this off voltage source is supplied to the 2n-1 gate line.

예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 1 풀다운 스위칭소자(Trd1)는 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 충전된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력하고, 오프 전압원을 제 3 게이트 라인에 공급한다. For example, the first pull-down switching device Trd1 included in the third stage ST203 of FIG. 4 may include the first AC voltage source Vac1 charged in the first disable node QB1 of the third stage ST203. The second direct current voltage source Vdc2 is output as an off voltage source, and the off voltage source is supplied to the third gate line in response to.

이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 1 풀다운 스위칭소자(Trd1)의 게이트단자는 상기 제 3 스테이지(ST203)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 게이트 라인에 접속된다.To this end, the gate terminal of the first pull-down switching device Trd1 provided in the third stage ST203 is connected to the first disable node QB1 of the third stage ST203, and the source terminal is It is connected to the power supply line which transmits the 2nd DC voltage source Vdc2, and the drain terminal is connected to the said 3rd gate line.

상기 제 2n-1 스테이지에 구비된 제 2 풀다운 스위칭소자(Trd2)는 제 2n 스테이지를 통해 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력한다. 그리고, 이 오프 전압원을 제 2n-1 게이트 라인에 공급한다.The second pull-down switching device Trd2 provided in the 2n-1 stage responds to the second AC voltage source Vac2 charged in the second disable node QB2 of the 2n-1 stage through the 2n stage. To output the second DC voltage source Vdc2 as an off voltage source. Then, this off voltage source is supplied to the 2n-1 gate line.

즉, 상기 제 2n-1 스테이지에 구비된 제 2 풀다운 스위칭소자(Trd2)는 상기 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 제 2 직류 전압원(Vdc2)을 오프 전압원으로 출력하는, 이때 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태는 상기 제 2n 스테이지의 노드 제어부(205)에 의해 제어된다.That is, the second pull-down switching device Trd2 provided in the 2n-1 stage is configured in response to the second AC voltage source Vac2 supplied to the second disable node QB2 of the 2n-1 stage. The state of the second disable node QB2 included in the 2n-1 stage is controlled by the node controller 205 of the 2n stage.

예를들어, 도 4의 제 3 스테이지(ST203)에 구비된 제 2 풀다운 스위칭소자(Trd2)는 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 충전된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2 직류 전압원(Vdc2)을 오프 전압원으로서 출력하고, 이 오프 전압원을 제 3 게이트 라인에 공급한다. For example, the second pull-down switching device Trd2 included in the third stage ST203 of FIG. 4 is the second AC voltage source Vac2 charged in the second disable node QB2 of the third stage ST203. The second DC voltage source Vdc2 is output as an off voltage source, and the off voltage source is supplied to the third gate line.

이를 위해, 상기 제 3 스테이지(ST203)에 구비된 제 2 풀다운 스위칭소자(Trd2)의 게이트단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 게이트 라인에 접속된다.To this end, the gate terminal of the second pull-down switching device Trd2 provided in the third stage ST203 is connected to the second disable node QB2 of the third stage ST203, and the source terminal is It is connected to the power supply line which transmits the 2nd DC voltage source Vdc2, and the drain terminal is connected to the said 3rd gate line.

한편, 제 1 스테이지(ST201)의 첫 번째 전단에는 스테이지가 존재하기 않기 때문에, 상기 제 1 스테이지(ST201)에 구비된 제 1 및 제 8 스위칭소자(Tr1, Tr8)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 동작한다.On the other hand, since the stage does not exist in the first front end of the first stage ST201, the first and eighth switching elements Tr1 and Tr8 included in the first stage ST201 have the start pulse (Tr1) from the timing controller. Operate in response to Vst).

한편, 우수번째 스테이지들(ST202, ST204, ST206, ...)에 구비된 노드 제어부(205)도, 도 4에 도시된 바와 같이, 제 1 내지 제 11 스위칭소자(Tr1 내지 Tr11)를 갖는다.Meanwhile, the node controller 205 provided in even-numbered stages ST202, ST204, ST206, ... also has first to eleventh switching elements Tr1 to Tr11, as shown in FIG.

즉, 제 2n 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 2n-2 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다.That is, the first switching device Tr1 provided in the second n-th stage charges the enabling node Q of the second n-th stage to the first DC voltage source Vdc1 in response to the scan pulse from the second n-2 stage. Let's do it.

예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 1 스위칭소자(Tr1)는 제 2 스테이지(ST202)로부터의 제 2 스캔펄스(Vout2)에 응답하여 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 1 직류 전압원(Vdc1)으로 충전시킨다. For example, the first switching device Tr1 included in the fourth stage ST204 of FIG. 4 may be configured to respond to the second scan pulse Vout2 from the second stage ST202 of the fourth stage ST204. The enable node Q is charged with the first DC voltage source Vdc1.

이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 1 스위칭소자(Tr1)의 게 이트단자는 제 2 스테이지(ST202)에 접속되며, 드레인단자는 상기 제 1 직류 전압원(Vdc1)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속된다.To this end, the gate terminal of the first switching device Tr1 provided in the fourth stage ST204 is connected to the second stage ST202, and the drain terminal is a power source for transmitting the first DC voltage source Vdc1. The source terminal is connected to the enable node Q of the fourth stage ST204.

상기 제 2n 스테이지에 구비된 제 2 스위칭소자(Tr2)는 제 2n-1 스테이지를 통해 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The second switching device Tr2 provided in the second nn stage is provided in response to the first AC voltage source Vac1 supplied to the first disable node QB1 of the second nn stage through the second n-1 stage. The enable node Q of the stage is discharged to the second DC voltage source Vdc2.

즉, 상기 제 2n 스테이지에 구비된 제 2 스위칭소자(Tr2)는 상기 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시키는데, 이때 상기 제 2n 스테이지에 구비된 제 1 디스에이블용 노드(QB1)의 상태는 상기 제 2n-1 스테이지의 노드 제어부(205)에 의해 제어된다.That is, the second switching device Tr2 provided in the second n-stage is in response to the first AC voltage source Vac1 supplied to the first disable node QB1 of the second n-th stage. The enable node Q is discharged to the second DC voltage source Vdc2, wherein the state of the first disable node QB1 provided in the second n-stage is determined by the node controller 205 of the second n-1 stage. Controlled by

예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 2 스위칭소자(Tr2)는 제 3 스테이지(ST203)를 통해 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 공급된 제 1 교류 전압원(Vac1)에 응답하여 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the second switching device Tr2 included in the fourth stage ST204 of FIG. 4 is connected to the first disable node QB1 of the fourth stage ST204 through the third stage ST203. The enable node Q of the fourth stage ST204 is discharged to the second DC voltage source Vdc2 in response to the supplied first AC voltage source Vac1.

이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the second switching element Tr2 provided in the fourth stage ST204 is connected to the first disable node QB1 of the fourth stage ST204, and the drain terminal of the second switching element Tr2 is connected to the first disable node QB1. It is connected to the enable node Q of the 4th stage ST204, and a source terminal is connected to the power supply line which transmits the said 2nd DC voltage source Vdc2.

상기 제 2n 스테이지에 구비된 제 3 스위칭소자(Tr3)는 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n 스테이지의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The third switching device Tr3 provided in the second n stage is configured to enable the second n stage in response to a second AC voltage source Vac2 supplied to the second disable node QB2 of the second n stage. The node Q is discharged to the second DC voltage source Vdc2.

예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 3 스위칭소자(Tr3)는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the third switching device Tr3 included in the fourth stage ST204 of FIG. 4 is the second AC voltage source Vac2 supplied to the second disable node QB2 of the fourth stage ST204. In response to), the enable node Q of the fourth stage ST204 is discharged to the second DC voltage source Vdc2.

이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the third switching device Tr3 provided in the fourth stage ST204 is connected to the second disable node QB2 of the fourth stage ST204, and the drain terminal of the third switching element Tr3 is connected to the fourth terminal ST204. It is connected to the enable node Q of the 4th stage ST204, and a source terminal is connected to the power supply line which transmits the said 2nd DC voltage source Vdc2.

상기 제 2n 스테이지에 구비된 제 4 스위칭소자(Tr4)는 제 2n+2 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The fourth switching device Tr4 provided in the second nn stage discharges the enable node Q to the second DC voltage source Vdc2 in response to the scan pulse from the second n + 2th stage.

예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 4 스위칭소자(Tr4)는 제 6 스테이지(ST206)로부터의 제 6 스캔펄스(Vout6)에 응답하여 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the fourth switching device Tr4 included in the fourth stage ST204 of FIG. 4 may be configured to respond to the sixth scan pulse Vout6 from the sixth stage ST206 of the fourth stage ST204. The enable node Q is discharged to the second DC voltage source Vdc2.

이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 제 6 스테이지(ST206)에 접속되며, 드레인단자는 상기 제 4 스테 이지(ST204)의 인에이블용 노드(Q)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the fourth switching device Tr4 provided in the fourth stage ST204 is connected to the sixth stage ST206, and the drain terminal is for enabling the fourth stage ST204. It is connected to the node Q, and the source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.

상기 제 2n 스테이지에 구비된 제 5 스위칭소자(Tr5)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n 스테이지의 공통 노드(N)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다.The fifth switching device Tr5 provided in the second n-th stage is turned on or off in response to a second AC voltage source Vac2, and when turned on, the fifth switching element Tr5 turns off the common node N of the second n-th stage. 2 Charge with AC voltage source (Vac2).

예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 5 스위칭소자(Tr5)는 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 스테이지(ST204)의 공통 노드(N)를 제 2 교류 전압원(Vac2)으로 충전시킨다. For example, the fifth switching device Tr5 provided in the fourth stage ST204 of FIG. 4 is turned on or turned off in response to a second AC voltage source Vac2, and when turned on, the fourth stage ST204 is turned on. The common node N of ST204 is charged with the second AC voltage source Vac2.

이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 5 스위칭소자(Tr5)의 게이트단자 및 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 공통 노드(N)에 접속된다.To this end, the gate terminal and the drain terminal of the fifth switching device Tr5 provided in the fourth stage ST204 are connected to a power line for transmitting the second AC voltage source Vac2, and the source terminal is connected to the fourth terminal ST204. It is connected to the common node N of the stage ST204.

상기 제 2n 스테이지에 구비된 제 6 스위칭소자(Tr6)는 상기 제 2n 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n 스테이지의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The sixth switching device Tr6 included in the second n-th stage is the common node N of the second n-th stage in response to the first DC voltage source Vdc1 charged in the enabling node Q of the second n-th stage. Is discharged to the second DC voltage source Vdc2.

예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 6 스위칭소자(Tr6)는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 4 스테이지(ST204)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the sixth switching device Tr6 included in the fourth stage ST204 of FIG. 4 is connected to the first DC voltage source Vdc1 charged in the enabling node Q of the fourth stage ST204. In response, the common node N of the fourth stage ST204 is discharged to the second DC voltage source Vdc2.

이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 6 스위칭소자(Tr6)의 게이트단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 드레인 단자는 상기 제 4 스테이지(ST204)의 공통 노드(N)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the sixth switching element Tr6 provided in the fourth stage ST204 is connected to the enable node Q of the fourth stage ST204, and the drain terminal is connected to the fourth stage. It is connected to the common node N of ST204, and the source terminal is connected to the power supply line which transmits the said 2nd DC voltage source Vdc2.

상기 제 2n 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n 스테이지의 공통 노드(N)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다.The seventh switching element Tr7 included in the second n-th stage is configured as a second disable node of the second n-th stage in response to the second AC voltage source Vac2 supplied to the common node N of the second n-th stage. QB2) and the second disable node QB2 of the 2n-1 stage are charged with the second AC voltage source Vac2.

즉, 상기 제 2n 스테이지에 구비된 제 7 스위칭소자(Tr7)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.That is, the seventh switching device Tr7 included in the second n stage includes the state of the second disable node QB2 provided in the second n stage and the second disable node provided in the 2n-1 stage. The state of (QB2) is controlled together.

예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 7 스위칭소자(Tr7)는 상기 제 4 스테이지(ST204)의 공통 노드(N)에 공급된 제 2 교류 전압원(Vac2)에 응답하여 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 상기 제 2 교류 전압원(Vac2)으로 충전시킨다. For example, the seventh switching device Tr7 provided in the fourth stage ST204 of FIG. 4 may respond to the second AC voltage source Vac2 supplied to the common node N of the fourth stage ST204. The second disable node QB2 of the fourth stage ST204 and the second disable node QB2 of the third stage ST203 are charged with the second AC voltage source Vac2.

이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 7 스위칭소자(Tr7)의 게이트단자는 상기 제 4 스테이지(ST204)의 공통 노드(N)에 접속되며, 드레인단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속된다.To this end, the gate terminal of the seventh switching element Tr7 provided in the fourth stage ST204 is connected to the common node N of the fourth stage ST204, and the drain terminal of the second AC voltage source ( Vac2) is connected to the power supply line, and the source terminal is connected to the second disable node QB2 of the fourth stage ST204.

상기 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 제 2n-2 스테이지로부터의 스캔펄스에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The eighth switching device Tr8 provided in the second n-th stage includes the second disable node QB2 of the second n-th stage and the second n-th stage of the second n-1 stage in response to the scan pulse from the second n-2 stage. The disable node QB2 is discharged to the second DC voltage source Vdc2.

즉, 상기 제 2n 스테이지에 구비된 제 8 스위칭소자(Tr8)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태 및 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.That is, the eighth switching device Tr8 provided in the second n-stage includes the state of the second disable node QB2 provided in the second n-n stage and the second disable node provided in the 2n-1th stage. The state of (QB2) is controlled together.

예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 8 스위칭소자(Tr8)는 제 2 스테이지(ST202)로부터의 제 2 스캔펄스(Vout2)에 응답하여 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the eighth switching device Tr8 of the fourth stage ST204 of FIG. 4 may be configured to respond to the second scan pulse Vout2 from the second stage ST202 of the fourth stage ST204. The second disable node QB2 of the second disable node QB2 and the third stage ST203 are discharged to the second DC voltage source Vdc2.

이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 8 스위칭소자(Tr8)의 게이트단자는 상기 제 2 스테이지(ST202)에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the eighth switching element Tr8 provided in the fourth stage ST204 is connected to the second stage ST202, and the drain terminal of the third stage ST203 is disabled. It is connected to the node QB2, and a source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.

상기 제 2n 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 2n 스테이지의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 2n 스테이지의 제 2 디스에이블용 노드(QB2) 및 제 2n-1 스테이지의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The ninth switching device Tr9 provided in the second n stage is configured to disable the second disable of the second n stage in response to the first DC voltage source Vdc1 charged in the enabling node Q of the second n stage. The node QB2 and the second disable node QB2 of the 2n-1 stage are discharged to the second DC voltage source Vdc2.

즉, 상기 제 2n 스테이지에 구비된 제 9 스위칭소자(Tr9)는 상기 제 2n 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태와 상기 제 2n-1 스테이지에 구비된 제 2 디스에이블용 노드(QB2)의 상태를 함께 제어한다.That is, the ninth switching device Tr9 provided in the second n-stage is for the state of the second disable node QB2 provided in the second n-n stage and for the second disable provided in the 2n-1th stage. The state of node QB2 is controlled together.

예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 9 스위칭소자(Tr9)는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 충전된 제 1 직류 전압원(Vdc1)에 응답하여 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2) 및 제 3 스테이지(ST203)의 제 2 디스에이블용 노드(QB2)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the ninth switching device Tr9 of the fourth stage ST204 of FIG. 4 is connected to the first DC voltage source Vdc1 charged in the enabling node Q of the fourth stage ST204. In response, the second disable node QB2 of the fourth stage ST204 and the second disable node QB2 of the third stage ST203 are discharged to the second DC voltage source Vdc2.

이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 9 스위칭소자(Tr9)의 게이트단자는 상기 제 4 스테이지(ST204)의 인에이블용 노드(Q)에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 제 2 디스에이블용 노드(QB2)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the ninth switching device Tr9 provided in the fourth stage ST204 is connected to the enable node Q of the fourth stage ST204, and the drain terminal of the fourth stage ST204 is connected to the enable node Q. It is connected to the second disable node QB2 of ST204, and the source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.

상기 제 2n 스테이지에 구비된 제 10 스위칭소자(Tr10)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 상기 제 2n 스테이지의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The tenth switching device Tr10 provided in the second nn stage discharges the common node N of the second nn stage to the second DC voltage source Vdc2 in response to the start pulse Vst from the timing controller.

예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 10 스위칭소자(Tr10)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 상기 제 3 스테이지(ST203)의 공통 노드(N)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the tenth switching element Tr10 included in the fourth stage ST204 of FIG. 4 receives the common node N of the third stage ST203 in response to the start pulse Vst from the timing controller. Discharge to the second DC voltage source Vdc2.

이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 10 스위칭소자(Tr10)의 게이트단자는 상기 타이밍 콘트롤러에 접속되며, 드레인단자는 상기 제 3 스테이지(ST203)의 공통 노드(N)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, the gate terminal of the tenth switching element Tr10 provided in the fourth stage ST204 is connected to the timing controller, and the drain terminal is connected to the common node N of the third stage ST203. The source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.

이 제 10 스위칭소자(Tr10)는 매 프레임에 한번 출력되는 스타트 펄스(Vst) 에 응답하여 자신이 속한 스테이지에 구비된 공통 노드(N)를 방전시킨다(초기화 시킨다).The tenth switching element Tr10 discharges (initializes) the common node N provided in the stage to which the stage belongs to it in response to the start pulse Vst outputted once every frame.

상기 제 2n 스테이지(제 2 스테이지(ST202) 포함)에 구비된 제 11 스위칭소자(Tr11)는 상기 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2n 스테이지의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다.The eleventh switching element Tr11 included in the second n stage (including the second stage ST202) is turned on or turned off in response to the second AC voltage source Vac2, and when turned on, the second n The first disable node QB1 of the stage is discharged to the second DC voltage source Vdc2.

즉, 상기 제 2n 스테이지에 구비된 제 11 스위칭소자(Tr11)는 제 2n 스테이지의 제 2 디스에이블용 노드(QB2)를 직접 방전시키는 역할을 한다. 다시말하면, 상기 제 2n 스테이지는 자신에 구비된 제 1 디스에이블용 노드(QB1)의 상태를 상기 제 11 스위칭소자(Tr11)와 제 2n-1 스테이지의 노드 제어부(205)로 같이 제어한다.That is, the eleventh switching device Tr11 provided in the second n stage directly discharges the second disable node QB2 of the second nn stage. In other words, the second n-th stage controls the state of the first disable node QB1 included in the second n-th stage together with the node controller 205 of the eleventh switching element Tr11 and the 2n-1st stage.

예를들어, 도 4의 제 4 스테이지(ST204)에 구비된 제 11 스위칭소자(Tr11)는 상기 제 2 교류 전압원(Vac2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)를 제 2 직류 전압원(Vdc2)으로 방전시킨다. For example, the eleventh switching element Tr11 provided in the fourth stage ST204 of FIG. 4 is turned on or turned off in response to the second AC voltage source Vac2, and when turned on, the fourth switching element Tr11 is turned on. The first disable node QB1 of the stage ST204 is discharged to the second DC voltage source Vdc2.

이를 위해, 상기 제 4 스테이지(ST204)에 구비된 제 11 스위칭소자(Tr11)의 게이트단자는 상기 제 2 교류 전압원(Vac2)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 4 스테이지(ST204)의 제 1 디스에이블용 노드(QB1)에 접속되며, 소스단자는 상기 제 2 직류 전압원(Vdc2)을 전송하는 전원라인에 접속된다.To this end, a gate terminal of the eleventh switching element Tr11 provided in the fourth stage ST204 is connected to a power line for transmitting the second AC voltage source Vac2, and a drain terminal thereof is connected to the fourth stage ST204. Is connected to a first disable node QB1, and a source terminal is connected to a power line for transmitting the second DC voltage source Vdc2.

제 2n 스테이지에 구비된 풀업 스위칭소자(Tru)로부터 출력된 스캔펄스, 그리고 상기 제 2n 스테이지에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2) 로부터 출력된 오프 전압원은 제 2n 게이트 라인, 제 2n+1 스테이지, 제 2n+2 스테이지, 제 2n-3 스테이지, 및 제 2n-2 스테이지에 공급된다.The scan pulse output from the pull-up switching device Tru provided in the 2n stage, and the off voltage sources output from the first and second pull-down switching devices Trd1 and Trd2 provided in the second n stage may include a second n gate line, It is supplied to a 2n + 1 stage, a 2n + 2 stage, a 2n-3 stage, and a 2n-2 stage.

예를들어, 제 4 스테이지(ST204)에 구비된 풀업 스위칭소자(Tru)로부터 출력된 제 4 스캔펄스(Vout4), 그리고 상기 제 4 스테이지(ST204)에 구비된 제 1 및 제 2 풀다운 스위칭소자(Trd1, Trd2)로부터 출력된 오프 전압원은 제 4 게이트 라인, 제 5 스테이지(ST205), 제 6 스테이지(ST206), 제 1 스테이지(ST201), 및 제 2 스테이지(ST202)에 공급된다.For example, the fourth scan pulse Vout4 output from the pull-up switching device Tru provided in the fourth stage ST204, and the first and second pull-down switching devices provided in the fourth stage ST204 The off voltage sources output from Trd1 and Trd2 are supplied to the fourth gate line, the fifth stage ST205, the sixth stage ST206, the first stage ST201, and the second stage ST202.

이와 같이, 본 발명에 따른 쉬프트 레지스터는 서로 인접한 스테이지가 서로의 노드를 공유하기 때문에, 종래에 비하여 노드를 제어하기 위한 스위칭소자의 수를 줄일 수 있다.As described above, the shift register according to the present invention can reduce the number of switching elements for controlling the nodes as compared with the conventional stage because the adjacent stages share the nodes of each other.

이와 같이 구성된 쉬프트 레지스터는 액정패널에 내장된다. 즉, 상기 쉬프트 레지스터에 구비된 모든 스위칭소자들은 비정질 실리콘으로 이루어진 반도체층을 갖는 소자들로서, 이들은 액정패널의 표시부에 형성된 화소용 스위칭소자와 동일한 공정을 통해 제조된다.The shift register configured as described above is embedded in the liquid crystal panel. That is, all the switching elements included in the shift register are devices having a semiconductor layer made of amorphous silicon, and they are manufactured through the same process as the pixel switching elements formed in the display unit of the liquid crystal panel.

도 5는 본 발명의 실시예에 따른 쉬프트 레지스터가 내장된 액정패널을 나타낸 도면이다.5 is a view showing a liquid crystal panel in which a shift register is incorporated according to an embodiment of the present invention.

도 5에 도시된 바와 같이, 액정패널(600)은 표시부(600a)와 이를 둘러싸는 비표시부(600b)를 포함한다.As shown in FIG. 5, the liquid crystal panel 600 includes a display unit 600a and a non-display unit 600b surrounding the display unit 600a.

상기 표시부(600a)는 화상을 표시하기 위한 영역으로서, 이 표시부(600a)에는 서로 교차하는 다수의 게이트 라인(GL)들과 다수의 데이터 라인(DL)들에 의해 정의된 다수의 화소영역(PD)들을 포함한다. 각 화소영역(PD)에는 화소용 스위칭소자(TFT)(박막트랜지스터)와 화소전극(PXL)이 형성된다.The display unit 600a is an area for displaying an image, and the display unit 600a includes a plurality of pixel areas PD defined by a plurality of gate lines GL and a plurality of data lines DL that cross each other. ) In each pixel area PD, a pixel switching element TFT (thin film transistor) and a pixel electrode PXL are formed.

상기 화소용 스위칭소자(TFT)는 스캔펄스가 인가될 때 턴-온되어 데이터 신호를 화소전극(PXL)에 공급하고, 이후 턴-오프되어 상기 화소전극(PXL)에 공급된 데이터 신호가 다음 프레임 기간까지 유지되도록 한다.The pixel switching element TFT is turned on when a scan pulse is applied to supply the data signal to the pixel electrode PXL, and then turned off to supply the data signal supplied to the pixel electrode PXL to the next frame. Keep up to time.

상기 화소용 스위칭소자(TFT)는 대부분의 시간동안 턴-오프 상태로 있기 때문에 오프 전류(off current) 특성이 중요하다. The off-state characteristic is important because the pixel switching element TFT is turned off for most of the time.

이에 대하여, 상기 쉬프트 레지스터(SR)에 구비된 모든 제어용 스위칭소자들, 즉 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 제 2 풀다운 스위칭소자(Trd2), 그리고 제 1 내지 제 11 스위칭소자들(Tr1 내지 Tr11)은 노드(Q, QB1, QB2)를 충전 및 방전하기 위한 전압원이 계속해서 공급되기 때문에 온 전류(on current) 특성이 중요하다. In contrast, all the control switching elements included in the shift register SR, that is, the pull-up switching device Tru, the first pull-down switching device Trd1, the second pull-down switching device Trd2, and the first to elevenths. The switching currents Tr1 to Tr11 have an on current characteristic because the voltage sources for charging and discharging the nodes Q, QB1 and QB2 are continuously supplied.

이에 따라, 상기 화소용 스위칭소자(TFT)의 온/오프 비율이 매우 중요하며, 상기 제어용 스위칭소자의 온/오프 비율은 상기 화소용 스위칭소자(TFT)에 비하여 덜 중요하다.Accordingly, the on / off ratio of the pixel switching element TFT is very important, and the on / off ratio of the control switching element is less important than the pixel switching element TFT.

일반적으로, 스위칭소자의 온 전류는 이의 채널 길이에 반비례한다. 즉, 채널 길이가 짧을수록 상기 온 전류는 증가한다. 그러나, 이에 대한 반대 급부로 누설 전류도 증가한다.In general, the on current of the switching element is inversely proportional to its channel length. That is, the shorter the channel length is, the on current increases. However, on the contrary, leakage current also increases.

본 발명에서는 상기 제어용 스위칭소자들의 온/오프 비율이 작아도 된다는 사실에 근거하여 상기 제어용 스위칭소자의 채널 길이를 상기 화소용 스위칭소 자(TFT)의 채널 길이보다 작게 함으로써, 액정패널(600)의 사이즈를 줄임과 아울러 온 전류 이득을 통한 출력 특성의 향상을 얻고자 한다.In the present invention, the size of the liquid crystal panel 600 is reduced by reducing the channel length of the control switching element to be smaller than the channel length of the pixel switching element TFT based on the fact that the on / off ratio of the control switching elements may be small. In addition to reducing the power consumption and improving the output characteristics through the on-current gain.

구체적으로, 상기 제어용 스위칭소자들은 상기 2n 번째 스테이지에 구비된 상기 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 제 2 풀다운 스위칭소자(Trd2), 제 1 내지 제 11 스위칭소자들(Tr1 내지 Tr11)과, 상기 2n-1 번째 스테이지에 구비된 상기 풀업 스위칭소자(Tru), 제 1 풀다운 스위칭소자(Trd1), 제 2 풀다운 스위칭소자(Trd2), 제 1 내지 제 11 스위칭소자들(Tr1 내지 Tr11)을 포함하는데,Specifically, the control switching elements are the pull-up switching device Tru, the first pull-down switching device Trd1, the second pull-down switching device Trd2, and the first to eleventh switching elements provided in the 2n-th stage. Tr1 to Tr11, the pull-up switching device Tru, the first pull-down switching device Trd1, the second pull-down switching device Trd2, and the first to eleventh switching elements provided in the 2n-1th stage. Tr1 to Tr11),

상기 제어용 스위칭소자들에 포함된 모든 스위칭소자들 각각의 채널 길이를 상기 화소용 스위칭소자(TFT)의 채널 길이보다 작게 함으로써 상기 효과를 달성할 수 있다.The effect can be achieved by making the channel length of each switching element included in the control switching elements smaller than the channel length of the pixel switching element TFT.

이때, 상기 제어용 스위칭소자들에 포함된 모든 스위칭소자들 각각의 채널 길이는 상기 화소용 스위칭소자(TFT)의 채널 길이에 대하여 1% 내지 50% 사이의 크기를 가질 수 있다.In this case, the channel length of each switching element included in the control switching elements may have a size between 1% and 50% of the channel length of the pixel switching element TFT.

다른 방법으로, 상기 2n-1 번째 스테이지에 구비된 풀업 스위칭소자(Tru)의 채널 길이를 상기 화소용 스위칭소자(TFT)의 채널 길이보다 작게 함으로써 상기 효과를 달성할 수 있다.Alternatively, the effect may be achieved by making the channel length of the pull-up switching device Tru provided in the 2n-1 th stage smaller than the channel length of the pixel switching device TFT.

이때, 상기 2n-1 번째 스테이지에 구비된 풀업 스위칭소자(Tru)의 채널 길이는 상기 화소용 스위칭소자(TFT)의 채널 길이에 대하여 1% 내지 50% 사이의 크기를 가질 수 있다.In this case, the channel length of the pull-up switching device Tru provided in the 2n-1 th stage may have a size between 1% and 50% of the channel length of the pixel switching device TFT.

또 다른 방법으로, 상기 2n-1 번째 스테이지에 구비된 제 1 스위칭소자(Tr1), 상기 2n 번째 스테이지에 구비된 제 1 스위칭소자(Tr1), 상기 2n-1 번째 스테이지에 구비된 제 5 스위칭소자(Tr5), 상기 2n 번째 스테이지에 구비된 제 5 스위칭소자(Tr5), 상기 2n-1 번째 스테이지에 구비된 제 7 스위칭소자(Tr7), 및 상기 2n 번째 스테이지에 구비된 제 7 스위칭소자(Tr7)들 중 어느 하나의 채널 길이를 상기 화소용 스위칭소자(TFT)의 채널 길이보다 작게 함으로써 상기 효과를 달성할 수 있다.Alternatively, the first switching device Tr1 provided in the 2n-1st stage, the first switching device Tr1 provided in the 2nth stage, and the fifth switching device provided in the 2n-1st stage (Tr5), the fifth switching element Tr5 provided in the 2nth stage, the seventh switching element Tr7 provided in the 2n-1st stage, and the seventh switching element Tr7 provided in the 2nth stage The above effect can be achieved by making any one channel length smaller than the channel length of the pixel switching element TFT.

이때, 상기 2n-1 번째 스테이지에 구비된 제 1 스위칭소자(Tr1), 상기 2n 번째 스테이지에 구비된 제 1 스위칭소자(Tr1), 상기 2n-1 번째 스테이지에 구비된 제 5 스위칭소자(Tr5), 상기 2n 번째 스테이지에 구비된 제 5 스위칭소자(Tr5), 상기 2n-1 번째 스테이지에 구비된 제 7 스위칭소자(Tr7), 및 상기 2n 번째 스테이지에 구비된 제 7 스위칭소자(Tr7)들 중 어느 하나의 채널 길이는 상기 화소용 스위칭소자(TFT)의 채널 길이에 대하여 1% 내지 50% 사이의 크기를 가질 수 있다.At this time, the first switching device Tr1 provided in the 2n-1st stage, the first switching device Tr1 provided in the 2nth stage, and the fifth switching device Tr5 provided in the 2n-1st stage Among the fifth switching device Tr5 provided in the 2nth stage, the seventh switching device Tr7 provided in the 2n-1st stage, and the seventh switching device Tr7 provided in the 2nth stage, One channel length may have a size between 1% and 50% of the channel length of the pixel switching element TFT.

도 6은 종래의 쉬프트 레지스터로부터의 출력과 본 발명에 따른 쉬프트 레지스터로부터의 출력을 비교 설명하기 위한 도면이다.FIG. 6 is a diagram for explaining a comparison between an output from a conventional shift register and an output from a shift register according to the present invention.

도 6에 도시된 바와 같이, 40um의 채널 길이를 갖는 제어용 스위칭소자를 사용한 본 발명의 쉬프트 레지스터(SR)로부터의 스캔펄스(Vout_P)가, 45um의 채널 길이를 갖는 제어용 스위칭소자를 사용한 종래의 쉬프트 레지스터(SR)로부터의 스캔펄스(Vout_R)에 비하여 더 빠른 상승 시간(rising time) 및 하강 시간(falling time)을 갖는다. As shown in Fig. 6, the scan pulse Vout_P from the shift register SR of the present invention using the control switching element having a channel length of 40 μm is a conventional shift using the control switching element having a channel length of 45 μm. It has a faster rising time and a falling time compared to the scan pulse Vout_R from the register SR.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

이상에서 설명한 바와 같은 본 발명에 따른 액정표시장치에는 있어서는 다음과 같은 효과가 있다.The liquid crystal display device according to the present invention as described above has the following effects.

본 발명에서는 제어용 스위칭소자의 채널 길이를 상기 화소용 스위칭소자의 채널 길이보다 작게 함으로써, 액정패널의 사이즈를 줄임과 아울러 온 전류 이득을 통한 출력 특성의 향상을 얻을 수 있다.In the present invention, by reducing the channel length of the control switching element than the channel length of the pixel switching element, it is possible to reduce the size of the liquid crystal panel and to improve the output characteristics through the on-current gain.

Claims (17)

  1. 다수의 게이트 라인들 및 다수의 데이터 라인들에 의해 정의된 다수의 화소영역들을 갖는 액정패널;A liquid crystal panel having a plurality of pixel regions defined by a plurality of gate lines and a plurality of data lines;
    상기 액정패널에 내장되어, 상기 게이트 라인들을 구동하기 위한 스캔펄스를 출력하는 쉬프트 레지스터;A shift register embedded in the liquid crystal panel and outputting a scan pulse for driving the gate lines;
    상기 쉬프트 레지스터에 구비되어, 상기 쉬프트 레지스터의 출력을 제어하는 다수의 제어용 스위칭소자들; A plurality of control switching elements provided in the shift register to control an output of the shift register;
    상기 화소영역에 구비되며, 상기 게이트 라인으로부터의 스캔펄스에 응답하여 상기 데이터 라인으로부터의 데이터 신호를 스위칭하고, 이를 상기 화소영역의 화소전극에 공급하는 화소용 스위칭소자를 포함하며;A pixel switching element provided in the pixel region, for switching a data signal from the data line in response to a scan pulse from the gate line and supplying the data signal to a pixel electrode of the pixel region;
    상기 화소용 스위칭소자의 채널 길이와 적어도 하나의 제어용 스위칭소자의 채널 길이가 서로 다른 것을 특징으로 하는 액정표시장치. And a channel length of the pixel switching element and a channel length of at least one control switching element are different from each other.
  2. 제 1 항에 있어서,The method of claim 1,
    적어도 하나의 제어용 스위칭소자의 채널 길이가 상기 화소용 스위칭소자의 채널 길이보다 작은 것을 특징으로 하는 액정표시장치.And a channel length of at least one control switching element is smaller than a channel length of the pixel switching element.
  3. 제 2 항에 있어서,The method of claim 2,
    상기 제어용 스위칭소자의 채널 길이가 상기 화소용 스위칭소자의 채널 길이 에 대하여 1% 내지 50% 사이의 크기를 갖는 것을 특징으로 하는 액정표시장치.And the channel length of the control switching element is between 1% and 50% of the channel length of the pixel switching element.
  4. 제 1 항에 있어서,The method of claim 1,
    상기 쉬프트 레지스터는 상기 스캔펄스를 출력하는 다수의 스테이지들을 포함하며;The shift register includes a plurality of stages for outputting the scan pulse;
    각 스테이지가,Each stage,
    인에이블용 노드;An enabling node;
    상기 인에이블용 노드의 논리 상태에 따라 상기 스캔펄스를 출력하는 풀업 스위칭소자;A pull-up switching device configured to output the scan pulse according to a logic state of the enable node;
    적어도 2개의 디스에이블용 노드들;At least two nodes for disabling;
    각 디스에이블용 노드에 접속되어 상기 각 디스에이블용 노드의 논리상태에 따라 오프 전압원을 출력하는 적어도 2개의 풀다운 스위칭소자들; 및,At least two pull-down switching elements connected to each disable node and outputting an off voltage source according to a logic state of each disable node; And
    자신에 구비된 인에이블용 노드 및 디스에이블용 노드들의 논리상태와, 자신과 다른 스테이지에 구비된 디스에이블용 노드의 논리상태를 함께 제어하는 노드 제어부를 포함하여 구성된 것을 특징으로 하는 액정표시장치.And a node controller for controlling a logic state of an enable node and a disable node, and a logic state of a disable node included in a stage different from itself.
  5. 제 4 항에 있어서,5. The method of claim 4,
    상기 풀업 스위칭소자의 채널 길이가 상기 화소용 스위칭소자의 채널 길이보다 작은 것을 특징으로 하는 액정표시장치. And a channel length of the pull-up switching element is smaller than a channel length of the pixel switching element.
  6. 제 4 항에 있어서,5. The method of claim 4,
    각 스테이지는 제 1 디스에이블용 노드, 상기 제 1 디스에이블용 노드에 접속된 제 1 풀다운 스위칭소자, 제 2 디스에이블용 노드, 및, 상기 제 2 디스에이블용 노드에 접속된 제 2 풀다운 스위칭소자를 포함하며,Each stage includes a first disable node, a first pull-down switching element connected to the first disable node, a second disable node, and a second pull-down switching element connected to the second disable node. Including;
    2n-3(n은 2 이상의 자연수) 번째 스테이지에 구비된 노드 제어부는 상기 2n-3 번째 스테이지에 구비된 인에이블용 노드 및 제 1 디스에이블용 노드의 논리상태를 제어함과 아울러 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태를 제어하고,The node controller provided in the 2n-3 (n is a natural number of 2 or more) stages controls the logic states of the enable node and the first disable node provided in the 2n-3th stage, To control the logic state of the first disable node provided in the stage,
    상기 2n-2 번째 스테이지에 구비된 노드 제어부는 상기 2n-2 번째 스테이지에 구비된 인에이블용 노드 및 제 2 디스에이블용 노드의 논리상태를 제어함과 아울러 상기 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태를 제어하는 것을 특징으로 하는 액정표시장치.The node controller provided in the 2n-2th stage controls the logic states of the enable node and the second disable node included in the 2n-2nd stage, and the second control unit provided in the 2n-2nd stage. 1 A liquid crystal display device controlling the logic state of a node for disabling.
  7. 제 6 항에 있어서,The method of claim 6,
    상기 2n-3 번째 스테이지에 구비된 제 1 디스에이블용 노드와 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드가 서로 전기적으로 연결되어 있으며 그리고,The first disable node provided in the 2n-3rd stage and the first disable node provided in the 2n-2nd stage are electrically connected to each other,
    상기 2n-2 번째 스테이지에 구비된 제 2 디스에이블용 노드와 2n-3 번째 스테이지에 구비된 제 2 디스에이블용 노드가 서로 전기적으로 연결된 것을 특징으로 하는 액정표시장치.And a second disable node provided in the 2n-2 th stage and a second disable node provided in the 2n-3 th stage are electrically connected to each other.
  8. 제 6 항에 있어서,The method of claim 6,
    상기 2n-3 번째 스테이지에 구비된 노드 제어부는 상기 2n-3 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태 및 상기 2n-2 번째 스테이지에 구비된 제 1 디스에이블용 노드의 논리상태를 제 1 교류 전압원으로 제어하고,The node control unit provided in the 2n-3rd stage is configured to determine a logic state of the first disable node provided in the 2n-3rd stage and a logic state of the first disable node provided in the 2n-2nd stage. Controlled by the first AC voltage source,
    상기 2n-2 번째 스테이지에 구비된 노드 제어부는 상기 2n-2 번째 스테이지에 구비된 제 2 디스에이블용 노드 및 상기 2n-3 번째 스테이지에 구비된 제 2 디스에이블용 노드의 논리상태를, 상기 제 1 교류 전압원에 대하여 반전된 위상을 갖는 제 2 교류 전압원으로 제어하는 것을 특징으로 하는 액정표시장치.The node controller provided in the 2n-2th stage is configured to determine a logic state of a second disable node provided in the 2n-2nd stage and a second disable node provided in the 2n-3rd stage. A liquid crystal display device characterized by controlling with a second alternating current voltage source having a phase inverted with respect to one alternating current voltage source.
  9. 제 6 항에 있어서,The method of claim 6,
    2n-1 번째 스테이지 및 2n 번째 스테이지는 2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블됨과 아울러 2n+1 번째 스테이지로부터의 스캔펄스에 응답하여 디스에이블되며,The 2n-1st stage and the 2nth stage are enabled in response to the scan pulses from the 2n-2th stage and are disabled in response to the scan pulses from the 2n + 1th stage,
    2n-3 번째 스테이지 및 2n-2 번째 스테이지는 상기 2n-1 번째 스테이지로부터의 스캔펄스에 응답하여 디스에이블되며, 그리고,2n-3nd stage and 2n-2nd stage are disabled in response to the scan pulse from the 2n-1st stage, and
    2n+1 번째 스테이지 및 2n+2 번째 스테이지는 상기 2n 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블되는 것을 특징으로 하는 액정표시장치.And the 2n + 1th stage and the 2n + 2th stage are enabled in response to the scan pulse from the 2nth stage.
  10. 제 9 항에 있어서,The method of claim 9,
    2n-1 번째 스테이지에 구비된 노드 제어부는,The node controller provided in the 2n-1th stage is
    2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;A first switching device for charging the enable node with a first DC voltage source in response to a scan pulse from the 2n-2th stage;
    제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;A second switching device configured to discharge the enable node to a second DC voltage source in response to a first AC voltage source supplied to a first disable node;
    2n 번째 스테이지를 통해 상기 2n-1 번째 스테이지의 제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 2n-1 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;A third switching for discharging the enable node of the 2n-1st stage to the second DC voltage source in response to a second AC voltage source supplied to the second disable node of the 2n-1st stage through a 2nth stage; device;
    2n+1 번째 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;A fourth switching element for discharging the enable node to a second DC voltage source in response to a scan pulse from a 2n + 1th stage;
    제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 공통노드를 상기 제 1 교류 전압원으로 충전시키는 제 5 스위칭소자;A fifth switching device that is turned on or turned off in response to a first AC voltage source and charges a common node with the first AC voltage source when turned on;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;A sixth switching device discharging the common node to a second DC voltage source in response to a first DC voltage source charged in the enable node;
    상기 공통노드에 공급된 제 1 교류 전압원에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 상기 제 1 교류 전압원으로 충전시키는 제 7 스위칭소자;A seventh switching element configured to charge the first disabling node of the 2n-1st stage and the first disabling node of the 2nth stage with the first AC voltage source in response to the first AC voltage source supplied to the common node; ;
    2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자;An eighth switching element configured to discharge the first disable node of the 2n-1st stage and the first disable node of the 2nth stage to a second DC voltage source in response to a scan pulse from the 2n-2th stage;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 2n-1 번째 스테이지의 제 1 디스에이블용 노드 및 2n 번째 스테이지의 제 1 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자;A ninth switching for discharging the first disabling node of the 2n-1st stage and the first disabling node of the 2nth stage to a second DC voltage source in response to the first DC voltage source charged in the enable node; device;
    외부로부터의 스타트 펄스에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자; 및,A tenth switching device configured to discharge the common node to a second DC voltage source in response to a start pulse from an external device; And
    상기 제 1 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 11 스위칭소자를 포함하여 구성됨을 특징으로 하는 액정표시장치.And an eleventh switching element which is turned on or off in response to the first AC voltage source and discharges the second disable node to a second DC voltage source when turned on. .
  11. 제 10 항에 있어서,11. The method of claim 10,
    상기 2n 번째 스테이지에 구비된 노드 제어부는,The node controller provided in the 2nth stage is
    상기 2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 인에이블용 노드를 제 1 직류 전압원으로 충전시키는 제 1 스위칭소자;A first switching device configured to charge an enabling node with a first DC voltage source in response to a scan pulse from the 2n-2th stage;
    상기 2n-1 번째 스테이지를 통해 2n 번째 스테이지의 제 1 디스에이블용 노드에 공급된 제 1 교류 전압원에 응답하여 2n 번째 스테이지의 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 2 스위칭소자;A second switching device discharging the enable node of the 2nth stage to a second DC voltage source in response to the first AC voltage source supplied to the first disable node of the 2nth stage through the 2n-1st stage;
    제 2 디스에이블용 노드에 공급된 제 2 교류 전압원에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 3 스위칭소자;A third switching device configured to discharge the enable node to a second DC voltage source in response to a second AC voltage source supplied to a second disable node;
    2n+1 번째 스테이지로부터의 스캔펄스에 응답하여 상기 인에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 4 스위칭소자;A fourth switching element for discharging the enable node to a second DC voltage source in response to a scan pulse from a 2n + 1th stage;
    제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 공통노드를 상기 제 2 교류 전압원으로 충전시키는 제 5 스위칭소자;A fifth switching device which is turned on or off in response to a second AC voltage source and charges a common node with the second AC voltage source when turned on;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 6 스위칭소자;A sixth switching device discharging the common node to a second DC voltage source in response to a first DC voltage source charged in the enable node;
    상기 공통노드에 공급된 제 2 교류 전압원에 응답하여 상기 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 상기 제 2 교류 전압원으로 충전시키는 제 7 스위칭소자;A seventh switching element configured to charge the second disabling node of the 2nth stage and the second disabling node of the 2n-1st stage with the second AC voltage source in response to a second AC voltage source supplied to the common node. ;
    2n-2 번째 스테이지로부터의 스캔펄스에 응답하여 상기 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번s째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 8 스위칭소자;An eighth switching element for discharging the second disable node of the 2n th stage and the second disable node of the 2n-1 th stage to a second DC voltage source in response to a scan pulse from the 2n-2 th stage; ;
    상기 인에이블용 노드에 충전된 제 1 직류 전압원에 응답하여 상기 2n 번째 스테이지의 제 2 디스에이블용 노드 및 2n-1 번째 스테이지의 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 9 스위칭소자;A ninth switching for discharging the second disabling node of the 2nth stage and the second disabling node of the 2n-1st stage to the second DC voltage source in response to the first DC voltage source charged in the enable node; device;
    외부로부터의 스타트 펄스에 응답하여 상기 공통노드를 제 2 직류 전압원으로 방전시키는 제 10 스위칭소자; 및,A tenth switching device configured to discharge the common node to a second DC voltage source in response to a start pulse from an external device; And
    상기 제 2 교류 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 디스에이블용 노드를 제 2 직류 전압원으로 방전시키는 제 11 스위칭소자를 포함하여 구성됨을 특징으로 하는 액정표시장치.And an eleventh switching element which is turned on or turned off in response to the second alternating current voltage source and discharges the second disable node to a second direct current voltage source at turn-on time. .
  12. 제 11 항에 있어서,The method of claim 11,
    상기 제어용 스위칭소자들은 상기 2n 번째 스테이지에 구비된 상기 풀업 스위칭소자, 제 1 풀다운 스위칭소자, 제 2 풀다운 스위칭소자, 제 1 내지 제 11 스위칭소자들과, 상기 2n-1 번째 스테이지에 구비된 상기 풀업 스위칭소자, 제 1 풀다운 스위칭소자, 제 2 풀다운 스위칭소자, 제 1 내지 제 11 스위칭소자들을 포함하며; The control switching devices may include the pull-up switching device, the first pull-down switching device, the second pull-down switching device, the first to eleventh switching elements provided in the 2n-th stage, and the pull-up provided in the 2n-1th stage. A switching element, a first pull-down switching element, a second pull-down switching element, and first to eleventh switching elements;
    상기 제어용 스위칭소자들에 포함된 모든 스위칭소자들 각각의 채널 길이가 상기 화소용 스위칭소자의 채널 길이보다 작은 것을 특징으로 하는 액정표시장치.And a channel length of each switching element included in the control switching elements is smaller than a channel length of the pixel switching element.
  13. 제 12 항에 있어서,13. The method of claim 12,
    제어용 스위칭소자들에 포함된 모든 스위칭소자들 각각의 채널 길이가 상기 화소용 스위칭소자의 채널 길이에 대하여 1% 내지 50% 사이의 크기를 갖는 것을 특징으로 하는 액정표시장치.And a channel length of each switching element included in the control switching elements is between 1% and 50% of the channel length of the pixel switching element.
  14. 제 11 항에 있어서,The method of claim 11,
    상기 제어용 스위칭소자들은 상기 2n 번째 스테이지에 구비된 상기 풀업 스위칭소자, 제 1 풀다운 스위칭소자, 제 2 풀다운 스위칭소자, 제 1 내지 제 11 스위칭소자들과, 상기 2n-1 번째 스테이지에 구비된 상기 풀업 스위칭소자, 제 1 풀다운 스위칭소자, 제 2 풀다운 스위칭소자, 제 1 내지 제 11 스위칭소자들을 포함 하며; The control switching devices may include the pull-up switching device, the first pull-down switching device, the second pull-down switching device, the first to eleventh switching elements provided in the 2n-th stage, and the pull-up provided in the 2n-1th stage. A switching element, a first pull-down switching element, a second pull-down switching element, and first to eleventh switching elements;
    상기 2n-1 번째 스테이지에 구비된 풀업 스위칭소자의 채널 길이가 상기 화소용 스위칭소자의 채널 길이보다 작은 것을 특징으로 하는 액정표시장치.And a channel length of the pull-up switching element provided in the 2n-1th stage is smaller than the channel length of the pixel switching element.
  15. 제 14 항에 있어서,15. The method of claim 14,
    상기 2n-1 번째 스테이지에 구비된 풀업 스위칭소자의 채널 길이가 상기 화소용 스위칭소자의 채널 길이에 대하여 1% 내지 50% 사이의 크기를 갖는 것을 특징으로 하는 액정표시장치.And a channel length of the pull-up switching device provided in the 2n-1th stage is between 1% and 50% of the channel length of the pixel switching device.
  16. 제 11 항에 있어서,The method of claim 11,
    상기 제어용 스위칭소자들은 상기 2n 번째 스테이지에 구비된 상기 풀업 스위칭소자, 제 1 풀다운 스위칭소자, 제 2 풀다운 스위칭소자, 제 1 내지 제 11 스위칭소자들과, 상기 2n-1 번째 스테이지에 구비된 상기 풀업 스위칭소자, 제 1 풀다운 스위칭소자, 제 2 풀다운 스위칭소자, 제 1 내지 제 11 스위칭소자들을 포함하며; The control switching devices may include the pull-up switching device, the first pull-down switching device, the second pull-down switching device, the first to eleventh switching elements provided in the 2n-th stage, and the pull-up provided in the 2n-1th stage. A switching element, a first pull-down switching element, a second pull-down switching element, and first to eleventh switching elements;
    상기 2n-1 번째 스테이지에 구비된 제 1 스위칭소자, 상기 2n 번째 스테이지에 구비된 제 1 스위칭소자, 상기 2n-1 번째 스테이지에 구비된 제 5 스위칭소자, 상기 2n 번째 스테이지에 구비된 제 5 스위칭소자, 상기 2n-1 번째 스테이지에 구비된 제 7 스위칭소자, 및 상기 2n 번째 스테이지에 구비된 제 7 스위칭소자들 중 어느 하나의 채널 길이가 상기 화소용 스위칭소자의 채널 길이보다 작은 것을 특징 으로 하는 액정표시장치.A first switching device provided in the 2n-1st stage, a first switching device provided in the 2nth stage, a fifth switching device provided in the 2n-1st stage, and a fifth switching device provided in the 2nth stage The channel length of any one of the device, the seventh switching device provided in the 2n-1st stage, and the seventh switching elements provided in the 2nth stage is smaller than the channel length of the switching device for the pixel. LCD display device.
  17. 제 16 항에 있어서,17. The method of claim 16,
    상기 2n-1 번째 스테이지에 구비된 제 1 스위칭소자, 상기 2n 번째 스테이지에 구비된 제 1 스위칭소자, 상기 2n-1 번째 스테이지에 구비된 제 5 스위칭소자, 상기 2n 번째 스테이지에 구비된 제 5 스위칭소자, 상기 2n-1 번째 스테이지에 구비된 제 7 스위칭소자, 및 상기 2n 번째 스테이지에 구비된 제 7 스위칭소자들 중 어느 하나의 채널 길이가 상기 화소용 스위칭소자의 채널 길이에 대하여 1% 내지 50% 사이의 크기를 갖는 것을 특징으로 하는 액정표시장치.A first switching device provided in the 2n-1st stage, a first switching device provided in the 2nth stage, a fifth switching device provided in the 2n-1st stage, and a fifth switching device provided in the 2nth stage The channel length of any one of the device, the seventh switching device provided in the 2n-1 st stage, and the seventh switching elements provided in the 2n th stage is 1% to 50 with respect to the channel length of the switching device for pixels. A liquid crystal display device having a size between%.
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